CN1211825A - 半导体集成电路及其制造方法 - Google Patents

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Abstract

在混装FRAM的LSI中,使Pt电极和电容器加工容易,减少形成布线层的工序次数和器件的台阶高度差,使布线变得容易,介质膜特性不退化。本发明具备有埋入到第1绝缘膜挖进的第1槽内使表面平坦化的第1电极3a;在第1绝缘膜上淀积的第2绝缘膜4;对应于第1电极的上部在向第2绝缘膜内挖进的第2槽内依次进行淀积后使表面平坦化的强电介质膜5a和第2电极6a,具有由第1电极、强电介质膜和第2电极构成的强电介质电容器部分。

Description

半导体集成电路及其制造方法
本发明涉及半导体集成电路及其制造方法，特别是涉及包括具有把强电介质膜用作电容器绝缘膜的非易失性电介质存储器(FRAM单元)阵列的非易失性强电介质存储器(FRAM)的大规模半导体集成电路(LSI)及其制造方法。
FRAM单元，具有将DRAM单元的电容器置换为强电介质电容器的结构，通过开关用MOS晶体管采用取出极化反转或非反转时的电荷的方式(数据破坏性读出)，特点是即使工作电源处于关断状态下已写入存储单元的存储数据也不丢失。
FRAM，若与作为大容量存储器的代表的DRAM比较，由于是非易失性的，所以具有在保持数据中不需要刷新工作，待机时无须消耗电力的优点。并且，若与其它一种非易失性存储器的刷新存储器比较，则具有数据改写次数多，且数据改写速度显著较快的特点。其与必需在存储器插件等上使用备用电池的SRAM相比较，也具有消耗电力少，可大幅度地缩小单元面积的特点。
具有上述专用特点的FRAM，由于不用电池就能高速工作，故一直向非接触式插件(例如RF-ID：射频-识别器)等领域发展。可见与现有的DRAM、刷新存储器、SRAM之间的置换，应用于逻辑电路混装等，其应用范围极为广阔。
另外，在制造FRAM之际，在基底绝缘膜上边形成具有下部电极/强电介质膜/上部电极的层叠构造的强电介质电容，通过在其上层的氧化膜上打开的接触孔，施加Al、Cu等的金属布线，并用钝化膜进行保护。
尽管上述那样FRAM单元能够高速、低功耗工作，预期可实现高集成度，但还必需研究存储器单元面积的缩小和强电介质膜退化等几个制造工艺问题。
但是，现有的FRAM器件，在与DRAM、逻辑电路等其他器件混装和高集成化上不可缺少的多层布线技术仍是未确定的状况。
作为搭载了FRAM器件LSI的高集成、多层布线困难的原因之一，举例说是电容器的微细干式刻蚀加工技术非常困难。
即，如图34所示，在对电容器进行微细干式刻蚀加工，特别是在例如半导体衬底100上形成用于电容电极上的Pt电极101的时候，通过光刻，制成抗蚀剂图形102，并通过用RIE(反应离子刻蚀)步骤加工Pt101＇时，形成了电子篱笆103，此后的工艺处理就不可能除去上述电子篱笆103了。并且，目前，加工Pt电极101高度为0.5μm级(剖面，70度)，而成为微细化时的大问题。
并且，作为搭载了FRAM器件LSI的高集成、多层布线困难的原因之一，举例说是用于电容器的强电介质材料在还原气氛(特别是氢气氛)中性能变劣。即，现有的LSI工序大体上是氢气混入的工艺过程，作为其一例，在埋入多层布线构造的裸片工序中，特别是作为埋入纵横比大的裸片方法，虽然采用通过CVD法的W埋入为主，但在埋入W的工序中，发生很多氢基，对强电介质产生造成较大的损害。
并且，如图35所示，即使在混装FRAM器件和其它器件的情况下，也有问题。通常，在形成了其它器件之后，施行在FRAM器件中形成具有下部电极105/强电介质膜106/上部电极107的层叠构造的强电介质电容器的工序。这样做的理由是防止强介电质膜106在上述还原气氛中性能变劣。其结果，在器件相互之间发生强电介质电容器部分的台阶高度差，在该台阶高度差上通过在下层或上层的绝缘膜108、108＇上边打开的接触孔就难以形成布线109。
内装上述这样现有的FRAM器件的半导体集成电路的构造，存在与其它器件混装和高集成度化困难的问题。
本发明就是为解决上述问题而作出的，其目的是提供高集成化和与其它器件的混装变得容易，电极加工容易，具有损伤不会进入到强电介质电容器中的构造的半导体集成电路及其制造方法。
第1发明的半导体集成电路，具备：在半导体衬底上形成第1绝缘膜；在向上述第1绝缘膜中挖进的第1槽内进行埋入后，使表面平坦的第1电极；在已向上述第1槽埋入第1电极的状态下，在上述第1绝缘膜上淀积的第2绝缘膜；以及对应于上述第1电极的上部，在依次向上述第2绝缘膜中挖进的第2槽内进行淀积后，使表面平坦的强电介质膜和第2电极，具有以上述第1电极、强电介质膜、和第2电极构成的强电介质电容器部分为特征。
第2发明的半导体集成电路，具备：在半导体衬底上形成第1绝缘膜；在向上述第1绝缘膜中挖进的第1槽内进行埋入后，使表面平坦的第1电极和强电介质膜；在已向上述第1槽埋入第1电极和强电介质膜的状态下，在上述第1绝缘膜上淀积的第2绝缘膜；以及对应于上述强电介质膜的上部，在依次向上述第2绝缘膜中挖进的第2槽内进行埋入后，使表面平坦的第2电极，具有以上述第1电极、强电介质膜、和第2电极构成的强电介质电容器部分为特征。
第3发明的半导体集成电路，具备：在半导体衬底上形成第1绝缘膜；在向上述第1绝缘膜中挖进的第1槽内进行淀积后，使表面平坦的第1电极；在已向上述第1槽埋入第1电极的状态下，在上述第1绝缘膜上淀积的第2绝缘膜；对应于上述第1电极的上部，在向上述第2绝缘膜中挖进的第2槽内进行淀积后，使表面平坦的强电介质膜；在向上述第2槽中埋入强电介质膜的状态下，在上述第2绝缘膜上淀积第3绝缘膜；以及对应于上述强电介质膜的上部在向上述第3绝缘膜中挖进的第3槽内进行淀积后，使表面平坦的第2电极，具有以上述第1电极、强电介质膜、和第2电极构成的强电介质电容器部分为特征。
第4发明的半导体集成电路的制造方法，具备：在半导体衬底上形成使表面平坦的第1绝缘膜的工序；向上述第1绝缘膜中挖进第1槽的工序；采用在已向包括上述第1绝缘膜的半导体衬底上淀积第1电极膜后使表面平坦的办法，向上述第1槽内埋入第1电极的形成工序；对应于上述第1电极的上部，向上述第2绝缘膜中挖进第2槽的工序；采用在已向包括上述第2绝缘膜的半导体衬底上依次淀积强电介质膜和第2电极膜后使表面平坦的办法，向上述第2槽内埋入强电介质膜和第2电极的形成工序，具有以上述第1电极、强电介质膜、和第2电极构成的强电介质电容器部分为特征。
第5发明的半导体集成电路的制造方法，具备：在半导体衬底上形成使表面平坦的第1绝缘膜的工序；向上述第1绝缘膜中挖进第1槽的工序；采用在向包括上述第1绝缘膜的半导体衬底上依次淀积第1电极膜和强电介质膜后使表面平坦的办法，向上述第1槽内埋入第1电极和强电介质膜的形成工序；在已埋入上述第1槽的第1绝缘膜上淀积第2绝缘膜的工序；对应于上述强电介质膜的上部，向上述第2绝缘膜中挖进第2槽的工序；采用在向包括上述第2绝缘膜的半导体衬底上淀积第2电极膜后使表面平坦的办法，向上述第2槽内埋入第2电极的形成工序，具有以上述第1电极、强电介质膜、和第2电极构成的强电介质电容器部分为特征。
第6发明的半导体集成电路的制造方法，具备：在半导体衬底上形成使表面平坦的第1绝缘膜的工序；向上述第1绝缘膜中挖进第1槽的工序；采用在向包括上述第1绝缘膜的半导体衬底上淀积第1电极膜后使表面平坦的办法，向上述第1槽内埋入第1电极的形成工序；在已埋入上述第1电极的第1绝缘膜上淀积第2绝缘膜的工序；对应于上述第1电极的上部，向上述第2绝缘膜中挖进第2槽的工序；采用在向包括上述第2绝缘膜的半导体衬底上淀积强电介质膜后使表面平坦的办法，向上述第2槽内埋入强电介质膜的形成工序；在已埋入上述强电介质膜的第2绝缘膜上淀积第3绝缘膜的工序；对应于上述强电介质膜的上部，向上述第3绝缘膜内挖进第3槽的工序；以及采用在向包括上述第3绝缘膜的半导体衬底上淀积第2电极膜后使表面平坦的办法，向上述第3槽内埋入第2电极膜的形成工序，具有以上述第1电极、强电介质膜、和第2电极构成的强电介质电容器部分为特征。
图1表示混装本发明第1实施方案的FRAM与其它器件的LSI制造工序的实施例1的一部分剖面图。
图2表示与图1工序连续的工序剖面图。
图3表示与图2工序连续的工序剖面图和平面图。
图4表示与图3工序连续的工序剖面图。
图5表示与图4工序连续的工序剖面图和平面图。
图6表示与图5工序连续的工序剖面图和平面图。
图7表示与图6工序连续的工序剖面图。
图8表示本发明第1实施方案的LSI制造工序的实施例2的一部分剖面图。
图9表示本发明第1实施方案的LSI制造工序的实施例3的一部分剖面图。
图10表示用本发明的LSI制造工序中的CMP的强电介质电容器部分的形成工序例1的一部分剖面图。
图11表示与图10工序连续的工序剖面图。
图12表示用图10、图11的工序形成了强电介质电容器部分的平面图。
图13表示用本发明的LSI制造工序中的CMP的强电介质电容器部分的形成工序例2的一部分剖面图。
图14表示与图13工序连续的工序剖面图。
图15表示用图13、图14的工序形成了强电介质电容器部分的平面图。
图16表示用本发明的LSI制造工序中的CMP的强电介质电容器部分的形成工序例3的一部分剖面图。
图17表示与图16工序连续的工序剖面图。
图18表示与图17工序连续的工序剖面图。
图19表示用图16到图18的工序形成了强电介质电容器部分的平面图。
图20表示混装本发明第2实施方案的FRAM与其它器件的LSI制造工序的实施例4的一部分剖面图。
图21表示与图20工序连续的工序剖面图和平面图。
图22表示与图21工序连续的工序剖面图和平面图。
图23表示与图22工序连续的工序剖面图和平面图。
图24表示与图23工序连续的工序剖面图。
图25表示本发明第2实施方案的LSI制造工序的实施例5的一部分剖面图。
图26表示本发明第2实施方案的LSI制造工序的实施例6的一部分剖面图。
图27表示混装本发明第3实施方案的FRAM与其它器件的LSI制造工序的实施例7的一部分剖面图。
图28表示与图27工序连续的工序剖面图和平面图。
图29表示与图28工序连续的工序剖面图和平面图。
图30表示与图29工序连续的工序剖面图和平面图。
图31表示与图30工序连续的工序剖面图。
图32表示本发明第3实施方案的LSI制造工序的实施例8的一部分剖面图。
图33表示本发明第3实施方案的LSI制造工序的实施例9的一部分剖面图。
图34是RIE加工电容器Pt电极时的图。
图35说明强电介质存储器部分与混装器件的台阶高度差图。
以下，参照附图详细说明本发明的实施方案。
第1实施方案是，在制造混装FRAM与例如逻辑电路的至少具有二层布线构造的LSI中的FRAM的强电介质电容器部分和混装器件的布线的时候，在强电介质存储单元的强电介质电容器的下方部分形成位线的制造工序，以下说明实施例1～实施例3。
(实施例1)
图1到图7示出了实施例1的制造工序的工序顺序中的LSI剖面构造和平面图形。
首先，如图1所示，在半导体衬底(例如硅衬底)10上形成存储单元的电荷传输用的MOS晶体管(功率晶体管)12a、其它器件(逻辑电路等的混装器件)用的MOS晶体管12b等的MOS晶体管。
这里，11是在衬底表层部分有选择地形成的器件隔离区，13是在衬底表面形成的栅氧化膜，G是在栅氧化膜13上形成的MOS晶体管用栅电极部分(字线WL的一部分)。
这时，器件隔离区11可以采用STI(浅槽隔离)、LOCOS膜(选择氧化膜)等任何构造。并且，各字线WL为，例如P掺杂多晶硅和WSi的2层构造，表面用绝缘膜15进行保护。另外，上述MOS晶体管是，例如N沟道型的，其漏·源区由在衬底表层部分的器件形成区上有选择地形成的衬底或与阱区相反导电型的杂质扩散层构成。
其次，在包括栅电极部分G上的衬底上边淀积了平坦化用的第1层间绝缘膜(例如BPSG膜)17后，用化学的机械研磨(CMP)法对表面进行平坦化。
其次，如图2所示，在第1层间绝缘膜17上，有选择地形成位线用槽(用虚线表示)22a、接触用槽和逻辑电路等混装器件的第1层布线用槽(用虚线表示)22b，进而，形成布线、电容器用的接触孔21。这时，在上述位线用槽22a的底面上，在对应于上述MOS晶体管12a的漏区上的部分，形成位线接触孔21，在上述接触用槽的底面上，在上述对应于上述MOS晶体管12a的源区上的部分，形成电容器接触塞用的接触孔21，在上述第1层布线用槽22b的底面上，形成布线接触塞用的接触孔21。
另外，上述位线接触孔22a、位线用槽22b等，由于位于在纸面背面一侧，故以虚线图示之。
其次，如图3(a)所示，采用用溅射法蒸镀Ti、TiN用作阻挡金属后，用CVD法淀积W膜的办法，埋入上述布线。电容器用接触孔21、位线用槽22a和混装器件的第1层布线用槽22b，提高CMP进行平坦化，形成接触塞31和位线(BL)(以虚线示出)32a、混装器件的第1层布线(以虚线示出)32b。此时，与上述位线32a的形成同时，可形成邻接逻辑电路等的混装器件的第1层布线32b。因此，与现有技术相比，可减少形成布线的工序数。
此后，在形成了第2层间绝缘膜41之后，在该表面上淀积氮化硅(SixNy)膜34，或氧化钛(TiO2)。该SixNy膜34，在以后的电容器形成工序中对用氧处理时的氧成为阻挡膜，具有保护底下晶体管抗氧的作用。
还有，图3(b)示出了透视图3(a)中的FRAM部分的一部分单元阵列的平面图，SDG是MOS晶体管12a的源、漏、栅区，WL是字线，BL是位线32a,31c是第1电容器接触塞，32c是位线用接触塞。
其次，如图4所示，在上述SixNy膜34和第2层间绝缘膜41的上述的电容器接触塞31的上部，形成接触孔，依次淀积Ti/TiN/W。此后，采用以CMP法使SixNy膜34的表面露出同时进行平坦化的办法，形成与上述第1电容器接触塞31c的上部连接的第2电容器接触塞42。
其次，如图5(a)，在形成第3层间绝缘膜51之后，在上述第2电容器接触塞42的上部形成电容器下部电极用的第1槽。然后，用溅射法依次淀积作为下部电极的Ti、Pt，采取用CMP法使第3层间绝缘膜51的表面露出同时进行平坦化的办法，形成电容器下部电极52。
这时，与上述电容器下部电极52的形成同时，可以形成邻接混装器件的第2层布线53。因此，与现有的比较，可以减少形成布线的工序数。
还有，图5(b)示出了透视图5(a)中的FRAM部的一部分的平面图，与示出于图3(b)的平面图比较，形成了电容器下部电极52作为附加部分，其它则相同。
其次，如图6(a)所示，在形成了第4层间绝缘膜61后，在对应于上述电容器下部电极52部分的上边，形成强电介质膜·电容器上部电极用的第2槽。然后，用溅射法依次淀积锆钛酸铅(PZT；Pb(Zr1-xTix)O3)和铂(Pt)用作上部电极，采取用CMP法使第4层间绝缘膜61的表面露出并使之平坦化的办法，形成强电介质膜62和电容器上部电极(电容器板线)63。这时，在850℃下进行RTA(高速热处理)，在使上述强电介质膜62的PZT结晶后，淀积上部电极(Pt)。
而后，淀积SixNy膜64(或TiO2膜)作为绝缘膜。该SixNy膜64，在以后的埋入接触塞工序加工中变成产生氢气的阻挡膜，具有保护强电介质电容器的作用。
还有，图6(b)示出了透视图6(a)中的FRAM部分的一部分平面图，与示于图5(b)的平面图比较，作为附加部分形成了强电介质膜62和上部电极63，上部电极63通过比其宽度宽的强电介质膜62，且与下层的上述电容器下部电极(图5中的52)对置，除此外都相同。这时，在字线WL上平行连续地形成上部电极63，且成为电容器板线PL。
其次，如图7所示，在形成了第5层间绝缘膜71之后，进行布线用的接触孔的形成、Al的淀积、RIE加工，形成Al布线72。这时，与形成上述Al布线72同时，可以形成邻接的混装器件的第3层布线73。因此，与现有技术相比较，可减少布线形成的工序。
然后，在二层布线构造的情况下，淀积顶部钝化膜，对焊盘部分进行开口。在三层、四层布线以上的布线构造的LSI的情况下，在形成了上述那样的层间绝缘膜后，淀积使用Al回流法的布线层，重复必要次数进行制作图形的工序，然后，淀积顶部钝化膜，对焊盘部分进行开口。
倘采用上述实施例1的工序，则采取用CMP法形成布线和强电介质电容器的办法，与使用现有的RIE的情况比较，可以很容易进行强电介质电容器的加工。
并且，采用在形成强电介质电容器部分的下部电极52时，也形成邻接的其它器件的布线层53的办法，可以使工序数减少，而且缩小强电介质存储部分与其它器件之间的台阶高度差，很清楚，器件相互间的布线形成变得容易了。
还有，如图7所示，用上述实施例1的工序形成的FRAM部分的单元阵列，具备：埋入到向形成于半导体衬底10上的第1绝缘膜51中挖进的第1槽内，使表面平坦的第1电极52；在已埋入上述第1电极的状态的第1绝缘膜51上淀积的第2绝缘膜61；依次在对应于上述第1电极的上部，在向第2绝缘膜中挖进的第2槽内进行淀积后，使表面平坦的强电介质膜62和第2电极63，具有由上述第1电极、强电介质膜、第2电极构成的强电介质电容器部分为特征。
并且，如图3(b)、图5(b)和图6(b)所示，上述FRAM部分的单元阵列，把在硅衬底的表层部分上形成的电荷耦合用的1个MOS晶体管和信息存储用的1个强电介质电容器串联连接的结构作成单位单元，将多个单位单元，平面上看配置成行列状，在各器件区(有源区)SDG之间形成了器件间隔离区用的氧化膜11。
在本例中，上述各列的器件区SDG，对每1列上器件区SDG的每1分长度(1间距)位置都进行偏移，各器件区SDG作为整体按方格状(方格子配置成锯齿状)的配置来形成，但不限于这样的配置，也可以将各器件区SDG作为整体按正格子状的配置来形成。
上述各器件区SDG，从中央部分在一侧的区域上，在直线方向形成构成第1MOS晶体管的第1漏区、栅区和源区，从上述中央部分在另一侧的区域上，在直线方向形成构成第2MOS晶体管的第2漏区、栅区和源区，上述中央部分，对上述第1、第2的MOS晶体管来说为共同的漏区。
而且，在上述MOS晶体管的栅区上通过栅氧化膜13形成栅电极部分G，同一行的多个MOS晶体管的栅电极部分G连续地连起来而形成作为字线WL，字线WL群互相平行地进行形成。另外，字线WL群在与上述器件区SDG的配置方向成正交的方向上形成。
还有，在上层的第1层间绝缘膜17上，在分别与上述字线WL群正交的方向，埋入形成位线BL群。
这时，在上述第1层间绝缘膜17上，对应器件区SDG的各中央部分的杂质扩散区(本例的N沟MOS晶体管中漏区为n型)上给位线接触塞开口，在设于上述第1层间绝缘膜17的槽内形成位线BL，以便通到上述位线接触塞上，各位线BL通过上述位线接触塞接触，分别与同一列的多个器件区SDG的各漏区进行接触。
并且，在上述第1层间绝缘膜17上，对应器件区SDG的各一端部的杂质扩散区(本例的N沟MOS晶体管，源区为n型)的上边，形成了第1电容器接触塞31。
而且，在上述位线BL的上面和上述第1电容器接触塞31的上面一部分上边，形成第2层间绝缘膜41和SixNy膜(或TiO2膜)34。在第2层间绝缘膜41和SixNy膜34上边，形成与上述第1电容器接触塞31连接的第2电容器接触塞42。
进而，形成衬底表面平坦化用的第3层间绝缘膜51，在其上，形成层叠构造的强电介质电容器(下部电极52、强电介质膜62、上部电极63)，以便在每个单位单元上覆盖SDG区的源区上方。这时，虽然在列方向邻接的多个器件区SDG，每个按1个间距位置进行偏移，但将各自的源区和其上方的下部电极52配置在列方向的一直线上，在各自的上部电极63对应的下部电极52区域上，通过强电介质膜62，在与上述字线WL群的形成方向平行的方向(即，在与位线BL正交方向)连续地形成，且成为电容器板线PL。
其次，提出使用示于上述实施例1那样的CMP的强电介质电容器部分的形成工序，详细说明其多个实施例。
(强电介质电容器部分的形成例1)
首先，如图10所示，在使已形成于硅衬底1上的表面平坦的第1绝缘膜(氧化膜)2上边，用RIE法形成第1槽2a。然后，在上述第1槽内淀积并埋入下部电极膜3，采取用CMP法对表面进行平坦化的办法，形成下部电极3a。
然后，如图11所示，在埋入上述下部电极3a且使之平坦化的第1绝缘膜2上，淀积第2绝缘膜(氧化膜)4，用RIE法形成第2槽4a。而后，在上述第2槽内依次淀积埋入强电介质膜5和上部电极膜6，采取用CMP法对表面进行平坦化的办法，形成电容器绝缘膜5a和上部电极6a。
图12示出了，如上所述形成的强电介质电容器部分的平面图的一例。即，多个强电介质电容器部分的各下部电极3a被配置在一直线上，第2槽和埋入到其中的强电介质膜5a，具有比下部电极3a的宽度要宽的宽度，且共同形成到包括多个强电介质电容器部分的各下部电极的上部区域上，并且在多个强电介质电容器部分的各下部电极3a的上方，在其配置的方向继续地形成了上部电极6a。
倘采用通过上述的形成工序例1的办法，形成了强电介质电容器部分，则能正确地形成下部电极3a的面积，可在该下部电极3a的面积中形成正确决定的电容器面积。
(强电介质电容器部分的形成例2)
首先，如图13所示，在使已形成于硅衬底1上的表面平坦的第1绝缘膜(氧化膜)2上边，用RIE法形成第1槽2a。然后，在上述第1槽内淀积并埋入下部电极膜3和强电介质膜5，采取用CMP法对表面进行平坦化的办法，形成下部电极3b和电容器绝缘膜5b。
然后，如图14所示，在埋入上述下部电极3b和电容器绝缘膜5b且在已平坦化的第1绝缘膜2上，淀积第2绝缘膜(氧化膜)4，用RIE法形成第2槽4a。而后，在上述第2槽内淀积埋入上部电极膜6，采取用CMP法对表面进行平坦化的办法，形成上部电极6b。
图15示出了，如上所述那样形成的强电介质电容器部分的平面图的一例。即，各单元的每个独立地形成埋入到第1槽的多个强电介质电容器部分的各下部电极3b和各电容器绝缘膜5b，同时被配置在一直线上。而且，第2槽和埋入到其中的上部电极66，具有比各电容器绝缘膜5b要小的面积，同时在各电容器绝缘膜5b一一对应地形成。进而各上部电极6b以电极引出用的布线8进行连接。
倘采用通过上述的形成工序例2的办法，形成了强电介质电容器部分，则能正确地形成上部电极6b的面积，可在该上部电极6b的面积中形成正确决定的电容器面积。
(强电介质电容器部分的形成例3)
首先，如图16所示，在使已形成于硅衬底1上的表面平坦的第1绝缘膜(氧化膜)2上边，用RIE法形成第1槽2a。然后，在上述第1槽内淀积并埋入下部电极膜3，采取用CMP法对表面进行平坦化的办法，形成下部电极3c。
然后，如图17所示，在埋入上述下部电极且在已平坦化的第1绝缘膜2上，淀积第2绝缘膜(氧化膜)4，用RIE法形成第2槽4a。而后，在上述第2槽内淀积埋入强电介质膜5，采取用CMP法对表面进行平坦化的办法，形成电容器绝缘膜5c。
然后，如图18所示，在埋入上述电容器绝缘膜5c且在已平坦化的第2绝缘膜4上，淀积第3绝缘膜(氧化膜)7，用RIE法形成第3槽7a。而后，在上述第3槽内淀积埋入上部电极膜6，采取用CMP法对表面进行平坦化的办法，形成上部电极6c。
图19示出了，如上所述那样形成的强电介质电容器部分的平面图的一例。即，多个强电介质电容器部分的各下部电极3c被配置在一直线上，第2槽和埋入到其中的电容器绝缘膜5c，具有比下部电极3c要大的面积，同时与各下部电极3c一一对应地形成，并且在多个强电介质电容器部分的各下部电极3c的上方，在其配置的方向继续地形成了第3槽和埋入其中的上部电极6c。
倘采用通过上述的形成工序例3的办法，则能正确地形成下部电极3c的面积，可在该下部电极3c的面积中形成正确决定的电容器面积。
还有，就上述那样的强电介质电容器部分的形成工序例1、2和3而言，作为其它的形成工序，虽然未在图中示出，但是有这样一种方法：在表面已平坦化的基底绝缘膜内形成强电介质膜电容器埋入用的槽，在该槽内成批依次埋入下部电极膜、强电介质膜、上部电极膜之后，通过用CMP法对表面进行平坦化，形成强电介质电容器。而该方法控制上部电极的面积困难，且强电介质电容器的电容量的偏差增大。
换句话说，即使对集成度很高的LSI，在使用了CMP的强电介质电容器部分的形成方法中，上述强电介质电容器部分的形成工序例1～3也是特别适合的。
(实施例2)
实施例2的制造工序，就是采用形成工序例2而不用上述形成工序例1作为实施例1的强电介质电容器部分的形成工序，因而在图8中示出了所制成的LSI一部分剖面构造的一例。
在图8中，52b是下部电极，62b是强电介质膜，63b是上部电极，此外与图7中相同的部分给予同样的标号。
(实施例3)
实施例3的制造工序，就是采用形成工序例3而不用上述形成工序例1作为实施例1的强电介质电容器部分的形成工序，因而在图9中示出了所制成的LSI一部分剖面构造的一例。
在图9中，52c是下部电极，62c是强电介质膜，63c是上部电极，65是绝缘膜，此外与图7中相同的部分给予同样的标号。
(第2实施方案)
第2实施方案是在强电介质存储单元的强电介质电容器部分的上方部分，形成位线的制造工序。由下面的实施例4至6来说明。
(实施例4)
图20到图24示出了采用与在上述第1实施方案所述的强电介质电容器部分的形成工序1同样工序时的工序顺序中的LSI剖面构造和平面图。
首先，如图20所示，在形成了场氧化膜11、栅电极表面绝缘膜15之后，形成第1层间绝缘膜17(例如BPSG)，用CMP法，使所述第1层间绝缘膜17的表面平坦化。而后，形成电容器用接触孔22和上部位线用接触孔22a。
其次，如图21(a)所示，在蒸镀Ti、TiN用作阻挡层金属后，用CVD法淀积W膜，使之埋入到所述接触孔中，形成接触塞31、32a。然后，进行深刻蚀或CMP，使第1层间绝缘膜17的表面露出。
其次，在上述平坦化后的表面上淀积SixNy膜(或TiO2)34作为绝缘膜。该SixNy膜34，在此后的电容器形成工序中在用氧处理时成为对氧的阻挡膜，具有从氧之下保护底下晶体管的作用。
还有，图21(b)示出了透视图21(a)中的FRAM部分的单元阵列一部分的平面图。
SDG是MOS晶体管12a的源。漏和栅区，WL是字线，31c是电容器接触塞，32a是第1位线接触塞。
其次，如图22(a)所示，在上述平坦化后的SixNy膜34上形成了第2层间绝缘膜41之后，在电容器下部电极的预定形成区域上形成电容器下部电极形成用的槽，同时形成第1位线接触塞的接触部分用的槽和混装器件的第1层布线用的槽，淀积Ti/Pt作为下部电极膜。然后，通过用CMP法使上述第2层间绝缘膜41的表面露出来，而在上述槽内留下电容器下部电极42。这时，与形成电容器下部电极42的同时，可以形成第1位线接触塞的接触部分42a和邻接混装器件的第1层布线43。因此，与现有的比较可减少布线形成的工序次数。
还有，图22(b)示出了透视图22(a)中的FRAM部分的单元阵列一部分的平面图。与图21(b)示出的平面图比较，增加了电容器下部电极42和第1位线接触塞的接触部分42a，此外都相同。其次，如图23(a)所示，在上述平坦化后的第2层间绝缘膜41上形成第3层间绝缘膜51。然后，在与上述第3层间绝缘膜51的上述电容器的下部电极42上对应的部分上边，形成强电介质膜·电容器上部电极用的第2槽。而后，用溅射法依次淀积PZT膜、上部电极用的Pt膜，通过用CMP法使第3层间绝缘膜51的表面露出来的办法，在上述槽内留下电容器绝缘膜52和电容器上部电极53。然后，进行在850℃下的RTA，使让上述PZT结晶。
然后，在上述平坦化后的第3层间绝缘膜51的表面上淀积SixNy膜(或TiO2)54作为绝缘膜。该SixNy膜54在此后的接触塞埋入工序的处理中成为生成氢的阻挡膜，具有从氢之下保护强电介质电容器的作用。
还有，图23(b)示出了透视图23(a)中的FRAM部分的一部分的平面图。与图22(b)示出的平面图比较，增加了电容器绝缘膜52和电容器上部电极53，此外都相同。
其次，如图24(a)所示，在上述SixNy膜54上形成第5层间绝缘膜71，在该绝缘膜71、在上述SixNy膜54和第3层间绝缘膜51的所述第1位线接触塞的接触部分42a上对应的部分中形成接触孔。而后，在蒸镀Ti、TiN作为阻挡层金属之后，用CVD法淀积W膜，使之埋入到上述接触孔中，而形成第2位线接触塞63。然后，进行内刻蚀或CMP，使第5层间绝缘膜71的表面露了出来。
其次，在上述平坦化后的第4层间绝缘膜71上，进行位线用的Al淀积和RIE加工形成位线(BL)72。这时，可与Al布线72的形成同时，形成邻接混装器件的第2层布线73。因此，与现有技术比较可以减少布线形成的工序次数。
还有，图24(b)示出了透视图24(a)中的FRAM部分的一部分的平面图。与图23(b)示出的平面图比较，增加了位线线72，此外都相同。
倘采用上述实施例4的工序，通过用CMP形成强电介质电容器和布线的办法，则与使用现有的RIE的场合比较能容易地进行电容器加工。显然，在电容器部分的下部电极形成时，可以通过形成邻接的其它器件的布线层而使工序次数减少，而且，可缩小强电介质膜存储部分与其它器件的台阶高度差，使器件互相间形成布线变得容易。
还有，即使在第2实施方案中，在形成强电介质电容器部分之际，也可以采用与在上述第1实施方案中所述的强电介质电容器部分的形成工序例2、3同样的工序。
(实施例5)
对除采用与在上述第1实施方案中所述的强电介质电容器部分的形成工序2同样的工序的情况以外，与实施例4完全同样制造方法的LSI，在图25中示出强电介质电容器部分的剖面构造。
在图25中，42b是下部电极，52b是强电介质膜，53b是上部电极，此外与图24中同样的部分给予同样标号。
(实施例6)
对除采用与在上述第1实施方案中所述的强电介质电容器部分的形成工序3同样的工序的情况以外，与实施例4完全同样制造方法的LSI，在图26中示出强电介质电容器部分的剖面构造。
在图26中，42c是下部电极，52c是强电介质膜，53c是上部电极，此外与图24中同样的部分给予同样标号。
(第3实施方案)
第3实施方案是在与强电介质电容器的下部或上部电极同一布线层上形成位线情况下的制造工序，以下，说明实施例7～9。
(实施例7)
图27到图31是表示在采用与在上述第1实施方案中所述的强电介质电容器部分的形成工序1同样工序情况下的工序顺序中的LSI剖面构造和平面图。
首先，如图27所示，在形成了场氧化膜11、开关MOS晶体管12a、12b、栅电极表面绝缘膜15之后，形成第1层间绝缘膜17(例如BPSG)，用CMP法，使所述第1层间绝缘膜17的表面平坦化。而后，形成电容器用接触孔22和上部位线用接触孔22a。
其次，如图28(a)所示，在蒸镀Ti、TiN用作阻挡层金属后，用CVD法淀积W膜，并埋入到所述接触孔中，形成接触塞31、位线接触塞32a。然后，进行深刻蚀或CMP，使第1层间绝缘膜17的表面露出。
然后，在上述平坦化后的第1层间绝缘膜17表面上淀积SixNy膜(或TiO2)34作为绝缘膜。该SixNy膜34，在此后的电容器形成工序中在进行氧化处理时成为对氧的阻挡膜，具有从氧之下保护底下晶体管的作用。
还有，图28(b)示出了透视图28(a)中的FRAM部分的一部分的平面图，SDG是MOS晶体管12a的源、漏和栅区，WL是字线，31c是电容器塞的31接触部分，32c是位线接触塞。
其次，如图29(a)所示，在上述平坦化后的SixNy膜34上形成了第2层间绝缘膜41之后，在电容器下部电极的预定形成区域上形成各自的槽(图未示出)，淀积Ti/Pt作为下部电极膜。然后，通过用CMP法使上述第2层间绝缘膜41的表面露出来，而在上述槽内留下电容器下部电极42，而同时留下位线(图未示出)。
这时，与形成电容器下部电极42的同时，可以形成邻接混装器件的第1层布线43。因此，与现有技术比较可减少布线形成的工序次数。
还有，图29(b)示出了透视图29(a)中的FRAM部分的一部分的平面图。与图28(b)示出的平面图比较，增加了电容器下部电极42和位线BL，此外都是相同的。
其次，如图30(a)所示，在上述平坦化后的第2层间绝缘膜41上形成第3层间绝缘膜51。然后，在与上述第3层间绝缘膜51的上述下部电极42上对应的部分上边，形成强电介质膜·电容器上部电极用的第2槽。而后，用溅射法依次淀积PZT膜、上部电极用的Pt膜，通过用CMP使第3层间绝缘膜51的表面露出来的办法，在上述槽内留下电容器绝缘膜52和电容器上部电极53。然后，进行在850℃下的RTA，使让上述PZT结晶。
其次，在上述平坦化后的第3层间绝缘膜51的表面上，用溅射法淀积不含有氢基的SixNy膜(或TiO2)54作为绝缘膜。该SixNy膜54在此后的接触塞埋入工序的处理中在用氢处理之际，成为对氢的阻挡膜，具有从氢之下保护强电介质电容器的作用。
还有，图30(b)示出了透视图30(a)中的FRAM部分的单元阵列的一部分的平面图。与图29(b)示出的平面图比较，增加了电容器绝缘膜52和电容器上部电极53(电容器板线PL)，此外都相同。
其次，如图31(a)所示，在上述SixNy膜54上形成第4层间绝缘膜71后进行平坦化。其次，在上述平坦化后的第4层间绝缘膜71上，进行上部布线用的Al淀积、RIE加工，形成上部布线72(Al布线)。这时，可与形成上述Al布线72的同时，形成邻接混装器件的第2层布线73。因此，与现有技术比较可以减少布线形成的工序次数。
倘采用上述实施例7的工序，通过用CMP形成强电介质电容器和布线的办法，则与使用现有的RIE的场合比较，能容易地进行电容器加工。
在电容器部分的下部电极形成时，可以通过形成邻接的其它器件的布线层而使工序次数减少，而且可缩小强电介质膜存储部分与其它器件的台阶高度差，可在器件上进行相互平坦化，显然微细布线的形成变得容易。
(实施例8)
对除采用与在上述第1实施方案中所述的强电介质电容器部分的形成工序2同样的工序的情况以外，与实施例7完全同样制造方法的LSI，在图32中示出强电介质电容器部分的剖面构造。
在图32中，42b是下部电极，52b是强电介质膜，53b是上部电极，此外与图31中同样的部分给予同样标号。
(实施例9)
对除采用与在上述第1实施方案中所述的强电介质电容器部分的形成工序3同样的工序的情况以外，与实施例7完全同样制造方法的LSI，在图33中示出强电介质电容器部分的剖面构造。
在图33中，42c是下部电极，52c是强电介质膜，53c是上部电极，此外与图31中同样的部分给予同样标号。
还有，在上述第1～3实施方案中，在不使用示于上述各实施例1～9的SixNy膜(或TiO2)的情况下，若用CVD法的埋入W形成接触塞，则因工艺过程中产生氢气会使用了强电介质膜的电容器变坏。
因此，在这样的情况下，用Al的回流法形成接触塞而不用CVD法埋入W，就行。所谓上述Al回流法，就是在Ar气氛中设定衬底温度为400℃～470℃用高频磁控管溅射器淀积AL的方法(在高温下熔化Al脉动地埋入通路的回流法)，由于在工艺过程中不含有氢气，故对强电介质膜损伤少。
尽管，在上述各实施例1～9中，采用Pt作为强电介质电容器的上部电极或下部电极的材料。其理由就是，Pt为高熔点金属，且为不能氧化的金属，即使强电介质特性上也适合于强电介质电容器。
另外，作为适合于强电介质电容器的材料，除上述Pt外，还可以举出Ir、IrOx、Ru、RuOx、Re、ReOx、其化合物等贵金属或导电性氧化物。
在这里，Pt的比电阻为9.81Ωm(Ir的比电阻为4.81Ωm)，与用于现有的LSI的Al的比电阻2.50Ωm、现在进行实用性研究的Cu的比电阻1.55Ωm比较，要高4～6倍。即，若在强电介质电容器的电极上用现有在使用的Pt或Ir形成的那样来制作出其它混装器件的布线，则布线电阻增大，器件的高速工作就受限制了。因此，还可以考虑，在强电介质电容器的电极中使用象Al、Cu这样的低电阻材料的电极。
而且，为了形成强电介质电容器，由于需要至少在600℃以上的温度进行热处理，故熔点在该温度以下的元素是不合适的。为什么呢，是因为在强电介质电容器的形成时，发生了熔化。为使强电介质膜结晶，就必须具有600℃以上的熔点，作为低电阻材料，可举出Cu(熔点1085℃)、W(熔点3387℃)和Mo(熔点2610℃)。但是，关于强电介质电容器的上部电极，由于在形成了强电介质膜之后来形成，因而除Cu、W、Mo等材料外，也可采用Al。
另一方面，如上述那样，关于与强电介质膜直接接触的电极，不氧化的Pt、或即使氧化但低电阻的Ir、IrOx、Ru、RuOx、Re、ReOx、或其化合物也可用，而作为电极构造，以下这样的低电阻的构造电极也适用。
即，就适用强电介质电容器的电极14形成低电阻布线来说，可以考虑用(Cu/Ti/TiN/Pt)用作上部电极，PZT用作强电介质膜，而(Pt/TiN/Ti/Cu)用作下部电极。在这里，Ti/TiN是对Cu电极氧化的阻挡层金属。
另外，可以考虑，低电阻金属(Cu、W、Mo、Rh等)/阻挡层金属(Ti/TiN、W/WN等)/贵金属(Pt、Ir、Ru、Re及其氧化物、或具有其至少1种的化合物)的层状构造作为上部电极，贵金属(Pt、Ir、Ru、Re及其氧化物、或具有其至少1种的化合物)/阻挡层金属(Ti/TiN、W/WN等)/低电阻且高熔点的金属(Al、Cu、W、Mo、Rh等)作为下部电极的层状构造。
通过采用上述那样的电极构造的办法，可以以低电阻实现使用强电介质电容器的电极材料的布线，并且可以避免器件的高速特性受限制。
另外，在本发明中，即使在强电介质电容器中，可以使用除PZT之外，含有PLZT(Pb1-yLayZr1-xTixO3)、BIT(Bi4Ti3O12)等的钙钛矿型晶体结构的氧化物或除以置换元素置换其一部分的氧化物外，锶·铋·钽(SBT:SrBi2Ta2O9)等的层状铋化合物。
倘采用上述那样的本发明，则可以提供具有容易制成高集成和其它器件的混装，电极容易加工且不损伤强电介质电容器的构造的半导体集成电路及其制造方法。

Claims (30)

1、一种半导体集成电路，其特征是具备：
在半导体衬底上形成的第1绝缘膜；
在向上述第1绝缘膜中挖进的第1槽内埋入后使表面平坦的第1电极；
在已向上述第1槽内埋入第1电极的状态下，在上述第1绝缘膜上淀积的第2绝缘膜；以及
对应于上述第1电极的上部，在依次向上述第2绝缘膜中挖进的第2槽内按顺序进行淀积后使表面平坦的强电介质膜和第2电极，
具有由上述第1电极、强电介质膜和第2电极构成的强电介质电容器部分。
2、一种半导体集成电路，其特征是具备：
在半导体衬底上形成的第1绝缘膜；
在向上述第1绝缘膜中挖进的第1槽内顺序淀积后使表面平坦的第1电极和强电介质膜；
在已向上述第1槽埋入第1电极和强电介质膜的状态下，在上述第1绝缘膜上淀积的第2绝缘膜；以及
对应于上述强电介质膜的上部，在向上述第2绝缘膜中挖进的第2槽内埋入后使表面平坦的第2电极，
具有由上述第1电极、强电介质膜和第2电极构成的强电介质电容器部分。
3、一种半导体集成电路，其特征是具备：
在半导体衬底上形成的第1绝缘膜；
在向上述第1绝缘膜中挖进的第1槽内淀积后使表面平坦的第1电极；
在已向上述第1槽埋入第1电极的状态下，在上述第1绝缘膜上淀积的第2绝缘膜；
对应于上述第1电极的上部，在向上述第2绝缘膜中挖进的第2槽内淀积后使表面平坦的强电介质膜；
在向上述第2槽中埋入强电介质膜的状态下，在上述第2绝缘膜上淀积第3绝缘膜；以及
对应于上述强电介质膜的上部在向上述第3绝缘膜中挖进的第3槽内淀积后使表面平坦的第2电极，
具有由上述第1电极、强电介质膜、和第2电极构成的强电介质电容器部分。
4、根据权利要求1所述的半导体集成电路，其特征是，
将多个强电介质电容器部分的各第1电极配置在一直线上，上述第2槽和其中已埋入的强电介质膜，具有比上述第1电极更宽的宽度，且共同在包括上述多个强电介质电容器部分的各第1电极的上部的区域上形成，上述第2电极是在上述多个强电介质电容器部分的各第1电极的上方，在其配置方向连续地形成的。
5、根据权利要求2所述的半导体集成电路，其特征是，
将多个强电介质电容器部分的各第1电极和强电介质膜配置在一直线上，上述第2槽和其中已埋入的第2电极，具有比上述电容器绝缘膜小的面积，且一一与上述电容器绝缘膜对应而形成，上述各第2电极用电极引出用的布线进行连接。
6、根据权利要求3所述的半导体集成电路，其特征是，
将多个强电介质电容器部分的各第1电极配置在一直线上，上述第2槽和其中已埋入的强电介质膜，具有比上述第1电极大的面积，且一一与上述第1电极对应而形成，上述各第3槽和其中已埋入的第2电极是在上述多个强电介质电容器部分的各第1电极的上方，在其配置方向连续地形成的。
7、根据权利要求1所述的半导体集成电路，其特征是，
在上述强电介质电容器部分的上层或下层设有氮化硅膜和氧化钛膜之中的一种。
8、根据权利要求2所述的半导体集成电路，其特征是，
在上述强电介质电容器部分的上层或下层设有氮化硅膜和氧化钛膜之中的一种。
9、根据权利要求3所述的半导体集成电路，其特征是，
在上述强电介质电容器部分的上层或下层设有氮化硅膜和氧化钛膜之中的一种。
10、根据权利要求1所述的半导体集成电路，其特征是，
还具备混装到包括上述强电介质电容器部分的强电介质存储器的同一半导体芯片上，具有与上述第1电极、第2电极的至少一方同时形成金属布线的至少2层以上的多层布线构造的其它器件。
11、根据权利要求2所述的半导体集成电路，其特征是，
还具备混装到包括上述强电介质电容器部分的强电介质存储器的同一半导体芯片上，具有与上述第1电极、第2电极的至少一方同时形成金属布线的至少2层以上的多层布线构造的其它器件。
12、根据权利要求3所述的半导体集成电路，其特征是，
还具备混装到包括上述强电介质电容器部分的强电介质存储器的同一半导体芯片上，具有与上述第1电极、第2电极的至少一方同时形成金属布线的至少2层以上的多层布线构造的其它器件。
13、根据权利要求10所述的半导体集成电路，其特征是，
上述强电介质存储器的位线位于上述强电介质电容器部分的下方或上方。
14、根据权利要求11所述的半导体集成电路，其特征是，
上述强电介质存储器的位线位于上述强电介质电容器部分的下方或上方。
15、根据权利要求12所述的半导体集成电路，其特征是，
上述强电介质存储器的位线位于上述强电介质电容器部分的下方或上方。
16、根据权利要求10所述的半导体集成电路，其特征是，
上述强电介质存储器的位线位于上述强电介质电容器部分的第1电极或第2电极的同一布线层。
17、根据权利要求11所述的半导体集成电路，其特征是，
上述强电介质存储器的位线位于上述强电介质电容器部分的第1电极或第2电极的同一布线层。
18、根据权利要求12所述的半导体集成电路，其特征是，
上述强电介质存储器的位线位于上述强电介质电容器部分的第1电极或第2电极的同一布线层。
19、一种半导体集成电路的制造方法，其特征是具备：
在半导体衬底上形成表面平坦的第1绝缘膜的工序；
向上述第1绝缘膜中挖进第1槽的工序；
采用在已向包括上述第1绝缘膜的半导体衬底上淀积第1电极膜后使表面平坦的办法，在上述第1槽内埋入第1电极的形成工序；
在埋入了上述第1电极的第1绝缘膜上淀积第2绝缘膜的工序；
对应于上述第1电极的上部，向上述第2绝缘膜中挖进第2槽的工序；
采用在已向包括上述第2绝缘膜的半导体衬底上依次淀积强电介质膜和第2电极膜后使表面平坦的办法，在上述第2槽内埋入强电介质膜和第2电极的形成工序，
形成由上述第1电极、强电介质膜、和第2电极构成的强电介质电容器部分。
20．一种半导体集成电路的制造方法，其特征是具备：
在半导体衬底上形成表面平坦的第1绝缘膜的工序；
向上述第1绝缘膜中挖进第1槽的工序；
采用在向包括上述第1绝缘膜的半导体衬底上依次淀积第1电极膜和强电介质膜后使表面平坦的办法，在上述第1槽内埋入第1电极和强电介质膜的形成工序；
在已埋入上述第1电极的第1绝缘膜上淀积第2绝缘膜的工序；
对应于上述强电介质膜的上部，在上述第2绝缘膜中挖进第2槽的工序；
采用在向包括上述第2绝缘膜的半导体衬底上淀积第2电极膜后使表面平坦的办法，在上述第2槽内埋入第2电极的形成工序，
形成由上述第1电极、强电介质膜、和第2电极构成的强电介质电容器部分。
21、一种半导体集成电路的制造方法，其特征是具备：
在半导体衬底上形成表面平坦的第1绝缘膜的工序；
向上述第1绝缘膜中挖进第1槽的工序；
采用在向包括上述第1绝缘膜的半导体衬底上淀积第1电极膜后使表面平坦的办法，在上述第1槽内埋入第1电极的形成工序；
在已埋入上述第1电极的第1绝缘膜上淀积第2绝缘膜的工序；
对应于上述第1电极的上部，在上述第2绝缘膜中挖进第2槽的工序；
采用在向包括上述第2绝缘膜的半导体衬底上淀积强电介质膜后使表面平坦的办法，在上述第2槽内埋入强电介质膜的形成工序；
在已埋入上述强电介质膜的第2绝缘膜上淀积第3绝缘膜的工序；
对应于上述强电介质膜的上部，在上述第3绝缘膜内挖进第3槽的工序；以及
采用在向包括上述第3绝缘膜的半导体衬底上淀积第2电极膜后使表面平坦的办法，在上述第3槽内埋入第2电极的形成工序，
形成由上述第1电极、强电介质膜、和第2电极构成的强电介质电容器部分。
22、根据权利要求19所述的半导体集成电路的制造方法，其特征是，
在包括上述强电介质电容器部分的强电介质存储器的同一半导体芯片上混装具有至少2层以上的多层布线构造的其它器件之际，与至少形成上述第1电极、第2电板的一方的同时，形成作为上述多层布线的一部分的金属布线。
23、根据权利要求20所述的半导体集成电路的制造方法，其特征是，
在包括上述强电介质电容器部分的强电介质存储器的同一半导体芯片上混装具有至少2层以上的多层布线构造的其它器件之际，与至少形成上述第1电极、第2电极的一方的同时，形成作为上述多层布线的一部分的金属布线。
24、根据权利要求21所述的半导体集成电路的制造方法，其特征是，
在包括上述强电介质电容器部分的强电介质存储器的同一半导体芯片上混装具有至少2层以上的多层布线构造的其它器件之际，与至少形成上述第1电极、第2电极的一方的同时，形成作为上述多层布线的一部分的金属布线。
25、根据权利要求22所述的半导体集成电路的制造方法，其特征是，
在上述强电介质电容器下方或上方，配置上述强电介质存储器的位线。
26、根据权利要求23所述的半导体集成电路的制造方法，其特征是，
在上述强电介质电容器下方或上方，配置上述强电介质存储器的位线。
27、根据权利要求24所述的半导体集成电路的制造方法，其特征是，
在上述强电介质电容器下方或上方，配置上述强电介质存储器的位线。
28、根据权利要求22所述的半导体集成电路的制造方法，其特征是，
在上述强电介质电容器部分的第1电极或第2电极的同一布线层上，配置上述强电介质存储器的位线。
29、根据权利要求23所述的半导体集成电路的制造方法，其特征是，
在上述强电介质电容器部分的第1电极或第2电极的同一布线层上，配置上述强电介质存储器的位线。
30、根据权利要求24所述的半导体集成电路的制造方法，其特征是，
在上述强电介质电容器部分的第1电极或第2电极的同一布线层上，配置上述强电介质存储器的位线。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111418066A (zh) * 2017-12-04 2020-07-14 索尼半导体解决方案公司 半导体存储器装置、电子设备和读取信息的方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6316801B1 (en) 1998-03-04 2001-11-13 Nec Corporation Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same
KR100285698B1 (ko) * 1998-07-13 2001-04-02 윤종용 반도체장치의제조방법
US6268260B1 (en) * 1999-03-31 2001-07-31 Lam Research Corporation Methods of forming memory cell capacitor plates in memory cell capacitor structures
JP3762148B2 (ja) * 1999-06-30 2006-04-05 株式会社東芝 半導体装置の製造方法
DE50103433D1 (de) * 2000-03-02 2004-10-07 Lucatron Ag Baar Elektronisch detektierbare Resonanzetikette, insbesondere RFID-Labels
KR100403611B1 (ko) * 2000-06-07 2003-11-01 삼성전자주식회사 금속-절연체-금속 구조의 커패시터 및 그 제조방법
JP2002110932A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP2002151657A (ja) 2000-11-08 2002-05-24 Sanyo Electric Co Ltd 誘電体素子およびその製造方法
JP2002190581A (ja) * 2000-12-20 2002-07-05 Fujitsu Ltd 半導体装置及びその製造方法
KR100900080B1 (ko) * 2001-05-07 2009-06-01 어드밴스드 마이크로 디바이시즈, 인코포레이티드 자기 조립형 폴리머 막을 구비한 메모리 디바이스 및 그제조 방법
KR100414873B1 (ko) * 2001-05-11 2004-01-13 주식회사 하이닉스반도체 강유전체 메모리소자의 제조 방법
KR100420122B1 (ko) * 2001-07-21 2004-03-02 삼성전자주식회사 강유전체 메모리 장치 및 그 제조방법
US6773929B2 (en) 2001-09-14 2004-08-10 Hynix Semiconductor Inc. Ferroelectric memory device and method for manufacturing the same
KR100427040B1 (ko) * 2001-09-14 2004-04-14 주식회사 하이닉스반도체 강유전체 메모리 소자 및 그 제조 방법
JP2003133522A (ja) * 2001-10-26 2003-05-09 Seiko Epson Corp 容量素子、その製造方法、半導体装置及びその製造方法
KR20030057644A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 강유전체 캐패시터의 상부전극 형성방법
JP2003264235A (ja) * 2002-03-08 2003-09-19 Fujitsu Ltd 半導体装置及びその製造方法
KR20040069665A (ko) * 2003-01-30 2004-08-06 주식회사 하이닉스반도체 에스램 셀 및 그의 제조방법
JP4016340B2 (ja) * 2003-06-13 2007-12-05 ソニー株式会社 半導体装置及びその実装構造、並びにその製造方法
JP3961994B2 (ja) * 2003-07-28 2007-08-22 株式会社東芝 半導体記憶装置
JP2005150237A (ja) * 2003-11-12 2005-06-09 Toshiba Corp 半導体装置及びその製造方法
US7348887B1 (en) 2004-06-15 2008-03-25 Eigent Technologies, Llc RFIDs embedded into semiconductors
US7712674B1 (en) 2005-02-22 2010-05-11 Eigent Technologies Llc RFID devices for verification of correctness, reliability, functionality and security
JP4766924B2 (ja) * 2005-05-30 2011-09-07 パナソニック株式会社 半導体記憶装置及びその製造方法
JP4679270B2 (ja) * 2005-06-30 2011-04-27 株式会社東芝 半導体装置およびその製造方法
JP4716938B2 (ja) * 2006-06-30 2011-07-06 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2008071897A (ja) * 2006-09-13 2008-03-27 Toshiba Corp 半導体メモリ及び半導体メモリの製造方法
EP2257964B1 (en) * 2007-12-07 2018-07-11 Evatec AG Reactive sputtering with hipims
JP2009231443A (ja) * 2008-03-21 2009-10-08 Oki Semiconductor Co Ltd 高耐圧半導体デバイス、及び高耐圧半導体デバイスの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2573384B2 (ja) * 1990-01-24 1997-01-22 株式会社東芝 半導体記憶装置とその製造方法
JPH0823079A (ja) 1994-07-08 1996-01-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH08139293A (ja) 1994-09-17 1996-05-31 Toshiba Corp 半導体基板
JPH09139480A (ja) * 1995-01-27 1997-05-27 Toshiba Corp 薄膜キャパシタおよびこれを用いた半導体記憶装置
US5629229A (en) * 1995-07-12 1997-05-13 Sharp Kabushiki Kaisha Metalorganic chemical vapor deposition of (Ba1-x Srx)RuO3 /(Ba1-x Srx)TIO3 /(Ba1-x Srx)TiO3 /(Ba1- Srx)RuO3 capacitors for high dielectric materials
JPH09135007A (ja) 1995-09-05 1997-05-20 Nippon Steel Corp 半導体装置及びその製造方法
JP3595397B2 (ja) 1995-11-24 2004-12-02 株式会社日立製作所 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111418066A (zh) * 2017-12-04 2020-07-14 索尼半导体解决方案公司 半导体存储器装置、电子设备和读取信息的方法

Also Published As

Publication number Publication date
KR19990013932A (ko) 1999-02-25
US6303958B1 (en) 2001-10-16
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JPH1140768A (ja) 1999-02-12
CN1158708C (zh) 2004-07-21
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