JP2003133522A - 容量素子、その製造方法、半導体装置及びその製造方法 - Google Patents
容量素子、その製造方法、半導体装置及びその製造方法Info
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-
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- H01L21/3105—After-treatment
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】
【課題】 強誘電体膜の加工が容易で、絶縁膜にボイド
が発生するのを抑制し、容量素子上の膜のカバレージを
良くすることができる容量素子、製造方法、半導体装置
及びその製造方法を提供する。 【解決手段】 本発明に係る容量素子の製造方法は、素
子分離膜２上に下面電極１０を形成する工程と、この下
面電極上に第１の層間絶縁膜９を形成する工程と、第１
の層間絶縁膜９に、下面電極１０上に位置するトレンチ
９ａ，９ｂを形成する工程と、このトレンチ内及び第１
の層間絶縁膜９上に強誘電体膜１１を堆積する工程と、
この強誘電体膜上及びトレンチ内に導電膜１２を堆積す
る工程と、この導電膜１２、強誘電体膜１１及び第１の
層間絶縁膜９をＣＭＰ研磨することにより、トレンチ内
に強誘電体膜１１ａ，１１ｂと上面電極１２ａ，１２ｂ
を埋め込む工程と、を具備する。
が発生するのを抑制し、容量素子上の膜のカバレージを
良くすることができる容量素子、製造方法、半導体装置
及びその製造方法を提供する。 【解決手段】 本発明に係る容量素子の製造方法は、素
子分離膜２上に下面電極１０を形成する工程と、この下
面電極上に第１の層間絶縁膜９を形成する工程と、第１
の層間絶縁膜９に、下面電極１０上に位置するトレンチ
９ａ，９ｂを形成する工程と、このトレンチ内及び第１
の層間絶縁膜９上に強誘電体膜１１を堆積する工程と、
この強誘電体膜上及びトレンチ内に導電膜１２を堆積す
る工程と、この導電膜１２、強誘電体膜１１及び第１の
層間絶縁膜９をＣＭＰ研磨することにより、トレンチ内
に強誘電体膜１１ａ，１１ｂと上面電極１２ａ，１２ｂ
を埋め込む工程と、を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、容量素子、その製
造方法、半導体装置及びその製造方法に関するものであ
る。
造方法、半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】図６は、従来の半導体装置を示す断面図
である。この半導体装置は誘電体キャパシタを用いた不
揮発性メモリ（ＦｅＲＡＭ；ferroelectric random-acc
ess memory）である。
である。この半導体装置は誘電体キャパシタを用いた不
揮発性メモリ（ＦｅＲＡＭ；ferroelectric random-acc
ess memory）である。
【０００３】まず、シリコン基板１０１にＭＯＳトラン
ジスタを形成する。すなわち、シリコン基板１０１にＬ
ＯＣＯＳ法により素子分離膜１０２を形成し、素子分離
膜の相互間の素子領域に熱酸化法によりゲート酸化膜１
０３を形成する。次いで、このゲート酸化膜１０３の上
にポリシリコン膜を堆積し、このポリシリコン膜をパタ
ーニングすることにより、ゲート酸化膜１０３の上には
ゲート電極１０４が形成される。次いで、このゲート電
極をマスクとしてシリコン基板１０１に不純物イオンを
イオン注入する。次いで、ゲート電極１０４の側壁にサ
イドウオール１０５を形成し、このサイドウオール及び
ゲート電極をマスクとして不純物イオンをイオン注入
し、所定の熱処理を施す。これにより、シリコン基板の
ＬＤＤ(Lightly Doped Drain)領域には低濃度拡散層１
０６が形成され、シリコン基板のソース/ドレイン領域
にはソース拡散層１０７及びドレイン拡散層１０８が形
成される。
ジスタを形成する。すなわち、シリコン基板１０１にＬ
ＯＣＯＳ法により素子分離膜１０２を形成し、素子分離
膜の相互間の素子領域に熱酸化法によりゲート酸化膜１
０３を形成する。次いで、このゲート酸化膜１０３の上
にポリシリコン膜を堆積し、このポリシリコン膜をパタ
ーニングすることにより、ゲート酸化膜１０３の上には
ゲート電極１０４が形成される。次いで、このゲート電
極をマスクとしてシリコン基板１０１に不純物イオンを
イオン注入する。次いで、ゲート電極１０４の側壁にサ
イドウオール１０５を形成し、このサイドウオール及び
ゲート電極をマスクとして不純物イオンをイオン注入
し、所定の熱処理を施す。これにより、シリコン基板の
ＬＤＤ(Lightly Doped Drain)領域には低濃度拡散層１
０６が形成され、シリコン基板のソース/ドレイン領域
にはソース拡散層１０７及びドレイン拡散層１０８が形
成される。
【０００４】次いで、このＭＯＳトランジスタ及び素子
分離膜を含む全面上に導電膜を堆積し、この導電膜をパ
ターニングすることにより、素子分離膜１０２上には下
面電極１１０が形成される。次いで、この下面電極１１
０を含む全面上に強誘電体膜を塗布し、この強誘電体膜
をイオンミーリング又は塩素系ガスによるドライエッチ
ングによりパターニングする。これによって、下面電極
１１０上に強誘電体膜パターン１１１ａ，１１１ｂが形
成される。次いで、強誘電体膜パターンを含む全面上に
導電膜を堆積し、この導電膜をエッチングしてパターニ
ングすることにより、強誘電体膜パターン上には上面電
極１１２ａ，１１２ｂが形成される。このようにして素
子分離膜上には容量素子が形成される。
分離膜を含む全面上に導電膜を堆積し、この導電膜をパ
ターニングすることにより、素子分離膜１０２上には下
面電極１１０が形成される。次いで、この下面電極１１
０を含む全面上に強誘電体膜を塗布し、この強誘電体膜
をイオンミーリング又は塩素系ガスによるドライエッチ
ングによりパターニングする。これによって、下面電極
１１０上に強誘電体膜パターン１１１ａ，１１１ｂが形
成される。次いで、強誘電体膜パターンを含む全面上に
導電膜を堆積し、この導電膜をエッチングしてパターニ
ングすることにより、強誘電体膜パターン上には上面電
極１１２ａ，１１２ｂが形成される。このようにして素
子分離膜上には容量素子が形成される。
【０００５】次いで、この容量素子及びＭＯＳトランジ
スタを含む全面上に層間絶縁膜１１３を堆積する。次い
で、層間絶縁膜１１３にドレイン拡散層１０８上に位置
する接続孔、上面電極１１２ａ，１１２ｂそれぞれの上
に位置する接続孔を形成する。次いで、これら接続孔内
及び層間絶縁膜１１３上にＡｌ合金膜を堆積し、このＡ
ｌ合金膜をパターニングする。これにより、層間絶縁膜
１１３の上には、ドレイン拡散層１０８及び上面電極１
１２ａそれぞれに接続されたＡｌ合金配線１１４ａ、上
面電極１１２ｂに接続されたＡｌ合金配線１１４ｂが形
成される。
スタを含む全面上に層間絶縁膜１１３を堆積する。次い
で、層間絶縁膜１１３にドレイン拡散層１０８上に位置
する接続孔、上面電極１１２ａ，１１２ｂそれぞれの上
に位置する接続孔を形成する。次いで、これら接続孔内
及び層間絶縁膜１１３上にＡｌ合金膜を堆積し、このＡ
ｌ合金膜をパターニングする。これにより、層間絶縁膜
１１３の上には、ドレイン拡散層１０８及び上面電極１
１２ａそれぞれに接続されたＡｌ合金配線１１４ａ、上
面電極１１２ｂに接続されたＡｌ合金配線１１４ｂが形
成される。
【０００６】ところで、上記従来の半導体装置では、強
誘電体膜をイオンミーリング又は塩素系ガスによるドラ
イエッチングにより加工しているが、この加工ではポリ
マーが発生したり、寸法精度、加工形状の精度、加工安
定性、歩留まり、強誘電体膜との選択比が悪く、加工が
困難であり、量産性に劣る。
誘電体膜をイオンミーリング又は塩素系ガスによるドラ
イエッチングにより加工しているが、この加工ではポリ
マーが発生したり、寸法精度、加工形状の精度、加工安
定性、歩留まり、強誘電体膜との選択比が悪く、加工が
困難であり、量産性に劣る。
【０００７】また、上記従来の半導体装置では、下面電
極、強誘電体膜及び上面電極それぞれを、各々単独に成
膜とパターニングを繰り返しているため、下面電極、強
誘電体膜及び上面電極それぞれに合わせずれやサイドエ
ッチング（強誘電体膜のオーバーエッチング）による段
差が形成されてしまう。これにより、層間絶縁膜１１３
を形成した後に、層間絶縁膜内にボイド１１５が発生し
てボイド内にコンタミがトラップされるという問題が生
じる。また、上記段差によって、Ａｌ合金配線１１４
ａ，１１４ｂのカバレージが低下することがあり、微細
化の妨げとなる。
極、強誘電体膜及び上面電極それぞれを、各々単独に成
膜とパターニングを繰り返しているため、下面電極、強
誘電体膜及び上面電極それぞれに合わせずれやサイドエ
ッチング（強誘電体膜のオーバーエッチング）による段
差が形成されてしまう。これにより、層間絶縁膜１１３
を形成した後に、層間絶縁膜内にボイド１１５が発生し
てボイド内にコンタミがトラップされるという問題が生
じる。また、上記段差によって、Ａｌ合金配線１１４
ａ，１１４ｂのカバレージが低下することがあり、微細
化の妨げとなる。
【０００８】図７は、他の従来の半導体装置を示す断面
図であり、図６と同一部分には同一符号を付し、異なる
部分についてのみ説明する。
図であり、図６と同一部分には同一符号を付し、異なる
部分についてのみ説明する。
【０００９】強誘電体膜パターン上に上面電極１１２
ａ，１１２ｂを形成した後、容量素子及びＭＯＳトラン
ジスタを含む全面上にバリア膜１０９を形成する。この
バリア膜１０９は、水素遮蔽や耐反応膜に必要な膜であ
って、例えばＡｌ2Ｏ3、ＳｉＮ又はＺｒＯからなる膜で
ある。つまり、トランジスタ特性を上げるために水素シ
ンター処理を施した際に層間絶縁膜１１３に水素が入っ
ても、その水素から容量素子を遮蔽するものである。次
いで、バリア膜１０９の上に層間絶縁膜１１３を堆積す
る。その後の工程は前記従来の半導体装置と同様であ
る。
ａ，１１２ｂを形成した後、容量素子及びＭＯＳトラン
ジスタを含む全面上にバリア膜１０９を形成する。この
バリア膜１０９は、水素遮蔽や耐反応膜に必要な膜であ
って、例えばＡｌ2Ｏ3、ＳｉＮ又はＺｒＯからなる膜で
ある。つまり、トランジスタ特性を上げるために水素シ
ンター処理を施した際に層間絶縁膜１１３に水素が入っ
ても、その水素から容量素子を遮蔽するものである。次
いで、バリア膜１０９の上に層間絶縁膜１１３を堆積す
る。その後の工程は前記従来の半導体装置と同様であ
る。
【００１０】ところで、上記他の従来の半導体装置で
は、前記従来の半導体装置と同様に下面電極１１０、強
誘電体膜１１１ａ，１１１ｂ及び上面電極１１２ａ，１
１２ｂそれぞれに合わせずれやサイドエッチングによる
段差が形成されてしまう。このため、バリア膜１０９の
つきまわりが悪くなり、半導体装置の特性が不安定とな
ったり、装置の信頼性が不十分となることがある。
は、前記従来の半導体装置と同様に下面電極１１０、強
誘電体膜１１１ａ，１１１ｂ及び上面電極１１２ａ，１
１２ｂそれぞれに合わせずれやサイドエッチングによる
段差が形成されてしまう。このため、バリア膜１０９の
つきまわりが悪くなり、半導体装置の特性が不安定とな
ったり、装置の信頼性が不十分となることがある。
【００１１】
【発明が解決しようとする課題】前記従来の半導体装置
では、強誘電体膜の加工が困難であり、層間絶縁膜にボ
イドが発生し、容量素子の上方の配線のカバレージが悪
くなるという問題がある。また、前記他の従来の半導体
装置では、さらにバリア膜のつきまわりが悪いという問
題がある。
では、強誘電体膜の加工が困難であり、層間絶縁膜にボ
イドが発生し、容量素子の上方の配線のカバレージが悪
くなるという問題がある。また、前記他の従来の半導体
装置では、さらにバリア膜のつきまわりが悪いという問
題がある。
【００１２】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、強誘電体膜の加工が容易
で、絶縁膜にボイドが発生するのを抑制し、容量素子上
の膜のカバレージを良くすることができる容量素子、製
造方法、半導体装置及びその製造方法を提供することに
ある。
れたものであり、その目的は、強誘電体膜の加工が容易
で、絶縁膜にボイドが発生するのを抑制し、容量素子上
の膜のカバレージを良くすることができる容量素子、製
造方法、半導体装置及びその製造方法を提供することに
ある。
【００１３】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る容量素子は、第１絶縁膜上に形成され
た下面電極と、この下面電極上に形成された第２絶縁膜
と、第２絶縁膜に形成され、下面電極上に位置するトレ
ンチと、このトレンチ内に形成され、下面電極上に配置
された強誘電体膜と、トレンチ内に形成され、強誘電体
膜上に配置された上面電極と、を具備することを特徴と
する。
め、本発明に係る容量素子は、第１絶縁膜上に形成され
た下面電極と、この下面電極上に形成された第２絶縁膜
と、第２絶縁膜に形成され、下面電極上に位置するトレ
ンチと、このトレンチ内に形成され、下面電極上に配置
された強誘電体膜と、トレンチ内に形成され、強誘電体
膜上に配置された上面電極と、を具備することを特徴と
する。
【００１４】また、本発明に係る容量素子においては、
上記強誘電体膜及び上面電極それぞれと上記トレンチ内
側面との間に形成されたバリア膜をさらに含むことも可
能である。
上記強誘電体膜及び上面電極それぞれと上記トレンチ内
側面との間に形成されたバリア膜をさらに含むことも可
能である。
【００１５】本発明に係る容量素子においては、第１絶
縁膜上に形成された下面電極と、この下面電極上に形成
された第２絶縁膜と、第２絶縁膜に形成され、下面電極
上に位置するトレンチと、このトレンチ内に埋め込ま
れ、下面電極上に配置された強誘電体膜と、この強誘電
体膜上に形成された上面電極と、を具備することを特徴
とする。
縁膜上に形成された下面電極と、この下面電極上に形成
された第２絶縁膜と、第２絶縁膜に形成され、下面電極
上に位置するトレンチと、このトレンチ内に埋め込ま
れ、下面電極上に配置された強誘電体膜と、この強誘電
体膜上に形成された上面電極と、を具備することを特徴
とする。
【００１６】また、本発明に係る容量素子においては、
上記トレンチ内側面と上記強誘電体膜との間に形成され
たバリア膜をさらに含むことも可能である。
上記トレンチ内側面と上記強誘電体膜との間に形成され
たバリア膜をさらに含むことも可能である。
【００１７】本発明に係る容量素子の製造方法は、第１
絶縁膜上に下面電極を形成する工程と、この下面電極上
に第２絶縁膜を形成する工程と、第２絶縁膜に、下面電
極上に位置するトレンチを形成する工程と、このトレン
チ内及び第２絶縁膜上に強誘電体膜を形成する工程と、
この強誘電体膜上及びトレンチ内に上面電極材料膜を形
成する工程と、この上面電極材料膜、強誘電体膜及び第
２絶縁膜をＣＭＰ研磨することにより、トレンチ内に強
誘電体膜と上面電極材料膜を埋め込む工程と、を具備す
ることを特徴とする。
絶縁膜上に下面電極を形成する工程と、この下面電極上
に第２絶縁膜を形成する工程と、第２絶縁膜に、下面電
極上に位置するトレンチを形成する工程と、このトレン
チ内及び第２絶縁膜上に強誘電体膜を形成する工程と、
この強誘電体膜上及びトレンチ内に上面電極材料膜を形
成する工程と、この上面電極材料膜、強誘電体膜及び第
２絶縁膜をＣＭＰ研磨することにより、トレンチ内に強
誘電体膜と上面電極材料膜を埋め込む工程と、を具備す
ることを特徴とする。
【００１８】上記容量素子の製造方法によれば、第２絶
縁膜にトレンチを形成し、このトレンチ内に強誘電体膜
及び上面電極材料膜を形成し、この上面電極材料膜、強
誘電体膜及び第２絶縁膜をＣＭＰ研磨し、上面電極と強
誘電体膜を同時にパターニングしている。このため、上
部電極と強誘電体膜の合わせずれを回避することがで
き、従来技術のようなサイドエッチング（強誘電体膜の
オーバーエッチング）による段差の発生も抑制できる。
これにより、層間絶縁膜にボイドが発生することを防止
でき、容量素子上の膜のカバレージも向上させることが
できる。
縁膜にトレンチを形成し、このトレンチ内に強誘電体膜
及び上面電極材料膜を形成し、この上面電極材料膜、強
誘電体膜及び第２絶縁膜をＣＭＰ研磨し、上面電極と強
誘電体膜を同時にパターニングしている。このため、上
部電極と強誘電体膜の合わせずれを回避することがで
き、従来技術のようなサイドエッチング（強誘電体膜の
オーバーエッチング）による段差の発生も抑制できる。
これにより、層間絶縁膜にボイドが発生することを防止
でき、容量素子上の膜のカバレージも向上させることが
できる。
【００１９】本発明に係る容量素子の製造方法は、第１
絶縁膜上に下面電極を形成する工程と、この下面電極上
に第２絶縁膜を形成する工程と、第２絶縁膜に、下面電
極上に位置するトレンチを形成する工程と、このトレン
チ内及び第２絶縁膜上に強誘電体膜を形成する工程と、
この強誘電体膜をＣＭＰ研磨することにより、トレンチ
内に強誘電体膜を埋め込む工程と、この強誘電体膜上に
上面電極を形成する工程と、を具備することを特徴とす
る。
絶縁膜上に下面電極を形成する工程と、この下面電極上
に第２絶縁膜を形成する工程と、第２絶縁膜に、下面電
極上に位置するトレンチを形成する工程と、このトレン
チ内及び第２絶縁膜上に強誘電体膜を形成する工程と、
この強誘電体膜をＣＭＰ研磨することにより、トレンチ
内に強誘電体膜を埋め込む工程と、この強誘電体膜上に
上面電極を形成する工程と、を具備することを特徴とす
る。
【００２０】また、本発明に係る容量素子の製造方法に
おいては、上記トレンチを形成する工程と上記強誘電体
膜を形成する工程との間に、トレンチ内側面にバリア膜
を形成する工程をさらに含むことも可能である。
おいては、上記トレンチを形成する工程と上記強誘電体
膜を形成する工程との間に、トレンチ内側面にバリア膜
を形成する工程をさらに含むことも可能である。
【００２１】上記容量素子の製造方法によれば、第２絶
縁膜にトレンチを形成し、このトレンチ内表面にバリア
膜を形成し、トレンチ内及び第２絶縁膜上に強誘電体膜
を堆積し、この強誘電体膜をＣＭＰ研磨することによ
り、トレンチ内に強誘電体膜を埋め込む。このため、従
来技術のようなサイドエッチング（強誘電体膜のオーバ
ーエッチング）による段差の発生も抑制できる。これに
より、バリア膜のつきまわりを良くすることができ、第
２絶縁膜にボイドが発生することを防止でき、容量素子
上の膜のカバレージも向上させることができる。
縁膜にトレンチを形成し、このトレンチ内表面にバリア
膜を形成し、トレンチ内及び第２絶縁膜上に強誘電体膜
を堆積し、この強誘電体膜をＣＭＰ研磨することによ
り、トレンチ内に強誘電体膜を埋め込む。このため、従
来技術のようなサイドエッチング（強誘電体膜のオーバ
ーエッチング）による段差の発生も抑制できる。これに
より、バリア膜のつきまわりを良くすることができ、第
２絶縁膜にボイドが発生することを防止でき、容量素子
上の膜のカバレージも向上させることができる。
【００２２】また、本発明に係る容量素子の製造方法に
おいては、上記バリア膜を形成する工程は、トレンチ内
及び第２絶縁膜上にバリア膜を堆積し、このバリア膜を
エッチバックすることにより、トレンチ内側面にバリア
膜を残す工程であることも可能である。
おいては、上記バリア膜を形成する工程は、トレンチ内
及び第２絶縁膜上にバリア膜を堆積し、このバリア膜を
エッチバックすることにより、トレンチ内側面にバリア
膜を残す工程であることも可能である。
【００２３】また、本発明に係る容量素子の製造方法に
おいては、上記強誘電体膜を形成する工程における強誘
電体膜の形成方法は、溶液塗布法、ＣＶＤ法及びスパッ
タ法のうちのいずれかの方法を用いることも可能であ
る。
おいては、上記強誘電体膜を形成する工程における強誘
電体膜の形成方法は、溶液塗布法、ＣＶＤ法及びスパッ
タ法のうちのいずれかの方法を用いることも可能であ
る。
【００２４】本発明に係る半導体装置は、半導体基板に
形成されたトランジスタと、半導体基板上に形成された
第１絶縁膜と、第１絶縁膜上に形成された下面電極と、
この下面電極上に形成された第２絶縁膜と、第２絶縁膜
に形成され、下面電極上に位置するトレンチと、このト
レンチ内に形成され、下面電極上に配置された強誘電体
膜と、トレンチ内に形成され、強誘電体膜上に配置され
た上面電極と、を具備し、上面電極、強誘電体膜及び下
面電極からなる容量素子は上記トランジスタに電気的に
接続されていることを特徴とする。
形成されたトランジスタと、半導体基板上に形成された
第１絶縁膜と、第１絶縁膜上に形成された下面電極と、
この下面電極上に形成された第２絶縁膜と、第２絶縁膜
に形成され、下面電極上に位置するトレンチと、このト
レンチ内に形成され、下面電極上に配置された強誘電体
膜と、トレンチ内に形成され、強誘電体膜上に配置され
た上面電極と、を具備し、上面電極、強誘電体膜及び下
面電極からなる容量素子は上記トランジスタに電気的に
接続されていることを特徴とする。
【００２５】また、本発明に係る半導体装置において
は、上記強誘電体膜及び上面電極それぞれと上記トレン
チ内側面との間に形成されたバリア膜をさらに含むこと
も可能である。
は、上記強誘電体膜及び上面電極それぞれと上記トレン
チ内側面との間に形成されたバリア膜をさらに含むこと
も可能である。
【００２６】本発明に係る半導体装置は、半導体基板に
形成されたトランジスタと、半導体基板上に形成された
第１絶縁膜と、第１絶縁膜上に形成された下面電極と、
この下面電極上に形成された第２絶縁膜と、第２絶縁膜
に形成され、下面電極上に位置するトレンチと、このト
レンチ内に埋め込まれ、下面電極上に配置された強誘電
体膜と、この強誘電体膜上に形成された上面電極と、を
具備し、上面電極、強誘電体膜及び下面電極からなる容
量素子は上記トランジスタに電気的に接続されているこ
とを特徴とする。
形成されたトランジスタと、半導体基板上に形成された
第１絶縁膜と、第１絶縁膜上に形成された下面電極と、
この下面電極上に形成された第２絶縁膜と、第２絶縁膜
に形成され、下面電極上に位置するトレンチと、このト
レンチ内に埋め込まれ、下面電極上に配置された強誘電
体膜と、この強誘電体膜上に形成された上面電極と、を
具備し、上面電極、強誘電体膜及び下面電極からなる容
量素子は上記トランジスタに電気的に接続されているこ
とを特徴とする。
【００２７】また、本発明に係る半導体装置において
は、上記トレンチ内側面と上記強誘電体膜との間に形成
されたバリア膜をさらに含むことも可能である。
は、上記トレンチ内側面と上記強誘電体膜との間に形成
されたバリア膜をさらに含むことも可能である。
【００２８】本発明に係る半導体装置の製造方法は、半
導体基板にトランジスタを形成する工程と、半導体基板
上に第１絶縁膜を形成する工程と、第１絶縁膜上に下面
電極を形成する工程と、この下面電極上に第２絶縁膜を
形成する工程と、第２絶縁膜に、下面電極上に位置する
トレンチを形成する工程と、このトレンチ内及び第２絶
縁膜上に強誘電体膜を形成する工程と、この強誘電体膜
上及びトレンチ内に上面電極材料膜を形成する工程と、
この上面電極材料膜、強誘電体膜及び第２絶縁膜をＣＭ
Ｐにより研磨してトレンチ内に強誘電体膜と上面電極材
料膜を埋め込むことにより、トレンチ内に強誘電体膜と
上面電極を形成する工程と、上面電極、強誘電体膜及び
下面電極からなる容量素子と上記トランジスタを電気的
に接続するための配線を形成する工程と、を具備するこ
とを特徴とする。
導体基板にトランジスタを形成する工程と、半導体基板
上に第１絶縁膜を形成する工程と、第１絶縁膜上に下面
電極を形成する工程と、この下面電極上に第２絶縁膜を
形成する工程と、第２絶縁膜に、下面電極上に位置する
トレンチを形成する工程と、このトレンチ内及び第２絶
縁膜上に強誘電体膜を形成する工程と、この強誘電体膜
上及びトレンチ内に上面電極材料膜を形成する工程と、
この上面電極材料膜、強誘電体膜及び第２絶縁膜をＣＭ
Ｐにより研磨してトレンチ内に強誘電体膜と上面電極材
料膜を埋め込むことにより、トレンチ内に強誘電体膜と
上面電極を形成する工程と、上面電極、強誘電体膜及び
下面電極からなる容量素子と上記トランジスタを電気的
に接続するための配線を形成する工程と、を具備するこ
とを特徴とする。
【００２９】本発明に係る半導体装置の製造方法は、半
導体基板にトランジスタを形成する工程と、半導体基板
上に第１絶縁膜を形成する工程と、第１絶縁膜上に下面
電極を形成する工程と、この下面電極上に第２絶縁膜を
形成する工程と、第２絶縁膜に、下面電極上に位置する
トレンチを形成する工程と、このトレンチ内及び第２絶
縁膜上に強誘電体膜を形成する工程と、この強誘電体膜
をＣＭＰ研磨することにより、トレンチ内に強誘電体膜
を埋め込む工程と、この強誘電体膜上に上面電極を形成
する工程と、上面電極、強誘電体膜及び下面電極からな
る容量素子と上記トランジスタを電気的に接続するため
の配線を形成する工程と、を具備することを特徴とす
る。
導体基板にトランジスタを形成する工程と、半導体基板
上に第１絶縁膜を形成する工程と、第１絶縁膜上に下面
電極を形成する工程と、この下面電極上に第２絶縁膜を
形成する工程と、第２絶縁膜に、下面電極上に位置する
トレンチを形成する工程と、このトレンチ内及び第２絶
縁膜上に強誘電体膜を形成する工程と、この強誘電体膜
をＣＭＰ研磨することにより、トレンチ内に強誘電体膜
を埋め込む工程と、この強誘電体膜上に上面電極を形成
する工程と、上面電極、強誘電体膜及び下面電極からな
る容量素子と上記トランジスタを電気的に接続するため
の配線を形成する工程と、を具備することを特徴とす
る。
【００３０】また、本発明に係る半導体装置の製造方法
においては、上記トレンチを形成する工程と上記強誘電
体膜を形成する工程との間に、トレンチ内側面にバリア
膜を形成する工程をさらに含むことも可能である。
においては、上記トレンチを形成する工程と上記強誘電
体膜を形成する工程との間に、トレンチ内側面にバリア
膜を形成する工程をさらに含むことも可能である。
【００３１】また、本発明に係る半導体装置の製造方法
においては、上記バリア膜を形成する工程は、トレンチ
内及び第２絶縁膜上にバリア膜を堆積し、このバリア膜
をエッチバックすることにより、トレンチ内側面にバリ
ア膜を残す工程であることも可能である。
においては、上記バリア膜を形成する工程は、トレンチ
内及び第２絶縁膜上にバリア膜を堆積し、このバリア膜
をエッチバックすることにより、トレンチ内側面にバリ
ア膜を残す工程であることも可能である。
【００３２】また、本発明に係る半導体装置の製造方法
においては、上記強誘電体膜を形成する工程における強
誘電体膜の形成方法は、溶液塗布法、ＣＶＤ法及びスパ
ッタ法のうちのいずれかの方法を用いることも可能であ
る。
においては、上記強誘電体膜を形成する工程における強
誘電体膜の形成方法は、溶液塗布法、ＣＶＤ法及びスパ
ッタ法のうちのいずれかの方法を用いることも可能であ
る。
【００３３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１（ａ）〜（ｄ）は、本
発明に係る第１の実施の形態による半導体装置の製造方
法を示す断面図である。この半導体装置は誘電体キャパ
シタを用いた不揮発性メモリ（ＦｅＲＡＭ；ferroelect
ric random-access memory）である。
施の形態について説明する。図１（ａ）〜（ｄ）は、本
発明に係る第１の実施の形態による半導体装置の製造方
法を示す断面図である。この半導体装置は誘電体キャパ
シタを用いた不揮発性メモリ（ＦｅＲＡＭ；ferroelect
ric random-access memory）である。
【００３４】まず、図１（ａ）に示すように、シリコン
基板１にＭＯＳトランジスタを形成する。すなわち、シ
リコン基板１にＬＯＣＯＳ法により素子分離膜２を形成
し、素子分離膜２の相互間の素子領域に熱酸化法により
ゲート酸化膜３を形成する。次いで、このゲート酸化膜
３の上にＣＶＤ(Chemical Vapor Deposition)法により
ポリシリコン膜を堆積し、このポリシリコン膜をパター
ニングすることにより、ゲート酸化膜３の上にはゲート
電極４が形成される。次いで、このゲート電極４をマス
クとしてシリコン基板１に不純物イオンをイオン注入す
る。次いで、ゲート電極４の側壁にサイドウオール５を
形成し、このサイドウオール５及びゲート電極４をマス
クとして不純物イオンをイオン注入し、所定の熱処理を
施す。これにより、シリコン基板１のＬＤＤ領域には低
濃度拡散層６が形成され、シリコン基板１のソース/ド
レイン領域にはソース拡散層７及びドレイン拡散層８が
形成される。
基板１にＭＯＳトランジスタを形成する。すなわち、シ
リコン基板１にＬＯＣＯＳ法により素子分離膜２を形成
し、素子分離膜２の相互間の素子領域に熱酸化法により
ゲート酸化膜３を形成する。次いで、このゲート酸化膜
３の上にＣＶＤ(Chemical Vapor Deposition)法により
ポリシリコン膜を堆積し、このポリシリコン膜をパター
ニングすることにより、ゲート酸化膜３の上にはゲート
電極４が形成される。次いで、このゲート電極４をマス
クとしてシリコン基板１に不純物イオンをイオン注入す
る。次いで、ゲート電極４の側壁にサイドウオール５を
形成し、このサイドウオール５及びゲート電極４をマス
クとして不純物イオンをイオン注入し、所定の熱処理を
施す。これにより、シリコン基板１のＬＤＤ領域には低
濃度拡散層６が形成され、シリコン基板１のソース/ド
レイン領域にはソース拡散層７及びドレイン拡散層８が
形成される。
【００３５】次いで、このＭＯＳトランジスタ及び素子
分離膜２を含む全面上に白金（Ｐｔ）膜などの厚さ１０
０〜３００ｎｍ程度の導電膜を例えばスパッタリングに
より堆積し、この導電膜をパターニングする。これによ
り、素子分離膜２上には導電膜からなる下面電極１０が
形成される。
分離膜２を含む全面上に白金（Ｐｔ）膜などの厚さ１０
０〜３００ｎｍ程度の導電膜を例えばスパッタリングに
より堆積し、この導電膜をパターニングする。これによ
り、素子分離膜２上には導電膜からなる下面電極１０が
形成される。
【００３６】この後、図１（ｂ）に示すように、この下
面電極１０を含む全面上に厚さ５００〜１０００ｎｍ程
度のシリコン酸化膜などの第１の層間絶縁膜９をＣＶＤ
法により堆積する。次いで、第１の層間絶縁膜９の上に
フォトレジスト膜(図示せず)を塗布し、このフォトレジ
スト膜を露光、現像することにより、第１の層間絶縁膜
９上にはレジストパターンが形成される。次いで、この
レジストパターンをマスクとして第１の層間絶縁膜９を
エッチングすることにより、第１の層間絶縁膜９には下
面電極上に位置するトレンチ９ａ，９ｂが形成される。
面電極１０を含む全面上に厚さ５００〜１０００ｎｍ程
度のシリコン酸化膜などの第１の層間絶縁膜９をＣＶＤ
法により堆積する。次いで、第１の層間絶縁膜９の上に
フォトレジスト膜(図示せず)を塗布し、このフォトレジ
スト膜を露光、現像することにより、第１の層間絶縁膜
９上にはレジストパターンが形成される。次いで、この
レジストパターンをマスクとして第１の層間絶縁膜９を
エッチングすることにより、第１の層間絶縁膜９には下
面電極上に位置するトレンチ９ａ，９ｂが形成される。
【００３７】次に、トレンチ内及び第１の層間絶縁膜上
にＰＺＴ（ペロフスカイト構造のチタン酸ジルコン酸
鉛；Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、ＳＢＴ（ＳｒＢｉ2（Ｔ
ａ，Ｎｂ）2Ｏ9）、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3）
などの強誘電体膜１１を溶液塗布法(Chemical Solution
Deposition)、ＣＶＤ法又はスパッタ法により形成す
る。この強誘電体膜１１の厚さは平坦部で１００〜３０
０ｎｍ程度である。
にＰＺＴ（ペロフスカイト構造のチタン酸ジルコン酸
鉛；Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、ＳＢＴ（ＳｒＢｉ2（Ｔ
ａ，Ｎｂ）2Ｏ9）、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3）
などの強誘電体膜１１を溶液塗布法(Chemical Solution
Deposition)、ＣＶＤ法又はスパッタ法により形成す
る。この強誘電体膜１１の厚さは平坦部で１００〜３０
０ｎｍ程度である。
【００３８】ここで、溶液塗布法は、ゾル・ゲル法とＭ
ＯＤ法に大別される。一般的に、ゾル・ゲル法は、溶媒
に溶かした金属アルコキシドに計算された定量の水を加
えて加水分解・重縮合反応させてできるＭ−Ｏ−Ｍ結合
をもつゾルの溶液を塗布原料とするものである。ＭＯＤ
法は、Ｏ−Ｍ結合をもつカルボン酸の金属塩などを有機
溶媒に溶かした溶液を塗布原料とするものである。
ＯＤ法に大別される。一般的に、ゾル・ゲル法は、溶媒
に溶かした金属アルコキシドに計算された定量の水を加
えて加水分解・重縮合反応させてできるＭ−Ｏ−Ｍ結合
をもつゾルの溶液を塗布原料とするものである。ＭＯＤ
法は、Ｏ−Ｍ結合をもつカルボン酸の金属塩などを有機
溶媒に溶かした溶液を塗布原料とするものである。
【００３９】上記塗布原料としては、公知のいずれの金
属酸化物強誘電体をも用いることができ、例えば、チタ
ン酸バリウム（ＢａＴｉＯ3）、チタン酸鉛（ＰｂＴｉ
Ｏ3）、ＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体にＬａを添
加したＰＬＺＴ等が代表例として挙げられる。また、そ
の他として、ＬｉＮｂＯ3、ＬｉＴａＯ3等が挙げられ
る。また、強誘電体前駆体のゲルは、必要な金属の有機
化合物の混合物でありこれらも公知の化合物を用いて良
い。例えばＳＢＴの前駆体としては特開平１１−８０１
８１号公報に開示されたものを使用することができ、そ
の場合Ｓｒ アルコキシド（例えば、Ｓｒ(ＯＣ2Ｈ4ＯＣ
Ｈ3)2）をアルコール（例えば、メトキシエタノール）
中でＢｉ アルコキシド（例えば、Ｂｉ(ＯＣ2Ｈ5)2）と
反応させて、Ｓｒ−Ｂｉ ダブルアルコキシド（例え
ば、Ｓｒ[ Ｂｉ(ＯＲ)4]2）を生成させ、次いで、これ
とＴａ アルコキシド（例えば、Ｔａ(ＯＣ2Ｈ5)5）と反
応させて得られるＳｒ −Ｂｉ −Ｔａ の複合アルコキ
シドの溶液を用いる。
属酸化物強誘電体をも用いることができ、例えば、チタ
ン酸バリウム（ＢａＴｉＯ3）、チタン酸鉛（ＰｂＴｉ
Ｏ3）、ＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体にＬａを添
加したＰＬＺＴ等が代表例として挙げられる。また、そ
の他として、ＬｉＮｂＯ3、ＬｉＴａＯ3等が挙げられ
る。また、強誘電体前駆体のゲルは、必要な金属の有機
化合物の混合物でありこれらも公知の化合物を用いて良
い。例えばＳＢＴの前駆体としては特開平１１−８０１
８１号公報に開示されたものを使用することができ、そ
の場合Ｓｒ アルコキシド（例えば、Ｓｒ(ＯＣ2Ｈ4ＯＣ
Ｈ3)2）をアルコール（例えば、メトキシエタノール）
中でＢｉ アルコキシド（例えば、Ｂｉ(ＯＣ2Ｈ5)2）と
反応させて、Ｓｒ−Ｂｉ ダブルアルコキシド（例え
ば、Ｓｒ[ Ｂｉ(ＯＲ)4]2）を生成させ、次いで、これ
とＴａ アルコキシド（例えば、Ｔａ(ＯＣ2Ｈ5)5）と反
応させて得られるＳｒ −Ｂｉ −Ｔａ の複合アルコキ
シドの溶液を用いる。
【００４０】前記ＣＶＤ法は、Ｏ−Ｍ結合をもつ金属
塩、金属錯体、金属アルコキシドなどを気体化したもの
を原料として、真空容器内で加熱された基板表面で熱分
解し、酸素と反応させつつ堆積するものである。
塩、金属錯体、金属アルコキシドなどを気体化したもの
を原料として、真空容器内で加熱された基板表面で熱分
解し、酸素と反応させつつ堆積するものである。
【００４１】前記スパッタ法は、複数種類の金属又は合
金、複数種類の酸化物粉末又は焼結体、薄膜組成に近い
組成の酸化物焼結体を減圧下のアルゴン酸素雰囲気での
放電によってできたアルゴンイオンや酸素イオンで衝撃
して、その運動量で原料をたたき出して気相から薄膜原
料を堆積し、雰囲気の酸素で酸化反応させたり酸素不足
分を補って酸化物を得るものである。高基板温度での酸
化物堆積中に結晶化を行うものと低基板温度で堆積した
後高温に加熱して結晶化を行うものとがある。
金、複数種類の酸化物粉末又は焼結体、薄膜組成に近い
組成の酸化物焼結体を減圧下のアルゴン酸素雰囲気での
放電によってできたアルゴンイオンや酸素イオンで衝撃
して、その運動量で原料をたたき出して気相から薄膜原
料を堆積し、雰囲気の酸素で酸化反応させたり酸素不足
分を補って酸化物を得るものである。高基板温度での酸
化物堆積中に結晶化を行うものと低基板温度で堆積した
後高温に加熱して結晶化を行うものとがある。
【００４２】次に、強誘電体膜１１上及びトレンチ９
ａ，９ｂ内に白金膜又は白金膜とタングステン（Ｗ）膜
の積層膜などからなる厚さ１００〜３００ｎｍ程度の導
電膜１２を例えばスパッタリングにより堆積する。
ａ，９ｂ内に白金膜又は白金膜とタングステン（Ｗ）膜
の積層膜などからなる厚さ１００〜３００ｎｍ程度の導
電膜１２を例えばスパッタリングにより堆積する。
【００４３】この後、図１（ｃ）に示すように、導電膜
１２、強誘電体膜１１及び第１の層間絶縁膜９をＣＭＰ
(Chemical Mechanical Polishing)により研磨する。こ
れにより、第１の層間絶縁膜９が平坦化され、上面電極
１２ａ、１２ｂ及び強誘電体膜１１ａ，１１ｂが同時に
パターニングされる。即ち、第１の層間絶縁膜上に存在
する強誘電体膜１１及び導電膜１２が研磨除去され、ト
レンチ９ａ内には強誘電体膜１１ａ及びその上に上面電
極１２ａが埋め込まれ、トレンチ９ｂ内には強誘電体膜
１１ｂ及びその上に上面電極１２ｂが埋め込まれる。こ
のようにして素子分離膜２上には、上面電極１２ａ、強
誘電体膜１１ａ及び下面電極１０からなる容量素子と上
面電極１２ａ、強誘電体膜１１ｂ及び下面電極１０から
なる容量素子が形成される。
１２、強誘電体膜１１及び第１の層間絶縁膜９をＣＭＰ
(Chemical Mechanical Polishing)により研磨する。こ
れにより、第１の層間絶縁膜９が平坦化され、上面電極
１２ａ、１２ｂ及び強誘電体膜１１ａ，１１ｂが同時に
パターニングされる。即ち、第１の層間絶縁膜上に存在
する強誘電体膜１１及び導電膜１２が研磨除去され、ト
レンチ９ａ内には強誘電体膜１１ａ及びその上に上面電
極１２ａが埋め込まれ、トレンチ９ｂ内には強誘電体膜
１１ｂ及びその上に上面電極１２ｂが埋め込まれる。こ
のようにして素子分離膜２上には、上面電極１２ａ、強
誘電体膜１１ａ及び下面電極１０からなる容量素子と上
面電極１２ａ、強誘電体膜１１ｂ及び下面電極１０から
なる容量素子が形成される。
【００４４】尚、ここでは、素子分離膜２上に下面電極
１０を形成しているが、素子分離膜２上にＴｉ、Ｔａ、
Ｉｒ、Ｗなどからなる高融点金属膜、その窒化膜及びそ
の酸化膜のうちのいずれかの膜を形成し、この膜の上に
下面電極を形成することも可能である。また、強誘電体
膜１１ａ，１１ｂの上に上面電極１２ａ，１２ｂを形成
しているが、強誘電体膜上にＴｉ、Ｔａ、Ｉｒ、Ｗなど
からなる高融点金属膜、その窒化膜及びその酸化膜のう
ちのいずれかの膜を形成し、この膜の上に上面電極を形
成することも可能である。この高融点金属膜、その窒化
膜及びその酸化膜それぞれは、下面電極とその下層との
密着性又は上面電極とその下層との密着性を向上させた
り、酸素トラップの役割をなすものである。
１０を形成しているが、素子分離膜２上にＴｉ、Ｔａ、
Ｉｒ、Ｗなどからなる高融点金属膜、その窒化膜及びそ
の酸化膜のうちのいずれかの膜を形成し、この膜の上に
下面電極を形成することも可能である。また、強誘電体
膜１１ａ，１１ｂの上に上面電極１２ａ，１２ｂを形成
しているが、強誘電体膜上にＴｉ、Ｔａ、Ｉｒ、Ｗなど
からなる高融点金属膜、その窒化膜及びその酸化膜のう
ちのいずれかの膜を形成し、この膜の上に上面電極を形
成することも可能である。この高融点金属膜、その窒化
膜及びその酸化膜それぞれは、下面電極とその下層との
密着性又は上面電極とその下層との密着性を向上させた
り、酸素トラップの役割をなすものである。
【００４５】次に、図１（ｄ）に示すように、容量素子
及びＭＯＳトランジスタを含む全面上にシリコン酸化膜
などの第２の層間絶縁膜１３をＣＶＤ法により堆積す
る。次いで、第２の層間絶縁膜１３の上にフォトレジス
ト膜（図示せず）を塗布し、このフォトレジスト膜を露
光、現像することにより、第２の層間絶縁膜１３上には
レジストパターンが形成される。次いで、このレジスト
パターンをマスクとして第１及び第２の層間絶縁膜９，
１３をエッチングすることにより、第１及び第２の層間
絶縁膜には、ドレイン拡散層８上に位置する接続孔１３
ａ、上面電極１２ａ，１２ｂそれぞれの上に位置する接
続孔１３ｂ，１３ｃ、下面電極１０上に位置する接続孔
１３ｄが形成される。
及びＭＯＳトランジスタを含む全面上にシリコン酸化膜
などの第２の層間絶縁膜１３をＣＶＤ法により堆積す
る。次いで、第２の層間絶縁膜１３の上にフォトレジス
ト膜（図示せず）を塗布し、このフォトレジスト膜を露
光、現像することにより、第２の層間絶縁膜１３上には
レジストパターンが形成される。次いで、このレジスト
パターンをマスクとして第１及び第２の層間絶縁膜９，
１３をエッチングすることにより、第１及び第２の層間
絶縁膜には、ドレイン拡散層８上に位置する接続孔１３
ａ、上面電極１２ａ，１２ｂそれぞれの上に位置する接
続孔１３ｂ，１３ｃ、下面電極１０上に位置する接続孔
１３ｄが形成される。
【００４６】次いで、これら接続孔内及び第２の層間絶
縁膜１３上にＡｌ合金膜をスパッタリングにより堆積す
る。次いで、このＡｌ合金膜上にフォトレジスト膜（図
示せず）を塗布し、このフォトレジスト膜を露光、現像
することにより、Ａｌ合金膜上にはレジストパターンが
形成される。次いで、このレジストパターンをマスクと
してＡｌ合金膜をエッチングすることにより、第２の層
間絶縁膜１３の上には、ドレイン拡散層８及び上面電極
１２ａそれぞれに接続されたＡｌ合金配線１４ａ、上面
電極１２ｂに接続されたＡｌ合金配線１４ｂ、下面電極
１０に接続されたＡｌ合金配線１４ｃが形成される。
縁膜１３上にＡｌ合金膜をスパッタリングにより堆積す
る。次いで、このＡｌ合金膜上にフォトレジスト膜（図
示せず）を塗布し、このフォトレジスト膜を露光、現像
することにより、Ａｌ合金膜上にはレジストパターンが
形成される。次いで、このレジストパターンをマスクと
してＡｌ合金膜をエッチングすることにより、第２の層
間絶縁膜１３の上には、ドレイン拡散層８及び上面電極
１２ａそれぞれに接続されたＡｌ合金配線１４ａ、上面
電極１２ｂに接続されたＡｌ合金配線１４ｂ、下面電極
１０に接続されたＡｌ合金配線１４ｃが形成される。
【００４７】このようにして製作された半導体装置は図
１（ｄ）に示すような構造を有する。すなわち、シリコ
ン基板１の表面には素子分離膜２が形成されており、こ
の素子分離膜の相互間の素子領域にはＭＯＳトランジス
タが形成されている。素子分離膜２の上には下面電極１
０が形成されており、この下面電極１０、素子分離膜２
及びＭＯＳトランジスタの上には第１の層間絶縁膜９が
形成されている。第１の層間絶縁膜９には、下面電極１
０上に位置するトレンチ９ａ，９ｂが形成されている。
トレンチ９ａ，９ｂ内には強誘電体膜１１ａ，１１ｂ及
び上面電極１２ａ，１２ｂが埋め込まれている。上面電
極１２ａ，１２ｂ、強誘電体膜１１ａ，１１ｂ及び下面
電極１０によって容量素子が構成されている。上面電極
１２ａはＡｌ合金配線１４ａによってＭＯＳトランジス
タのドレイン拡散層８に電気的に接続されている。上面
電極１２ｂはＡｌ合金配線１４ｂに電気的に接続されて
おり、下面電極１０はＡｌ合金配線１４ｃに電気的に接
続されている。
１（ｄ）に示すような構造を有する。すなわち、シリコ
ン基板１の表面には素子分離膜２が形成されており、こ
の素子分離膜の相互間の素子領域にはＭＯＳトランジス
タが形成されている。素子分離膜２の上には下面電極１
０が形成されており、この下面電極１０、素子分離膜２
及びＭＯＳトランジスタの上には第１の層間絶縁膜９が
形成されている。第１の層間絶縁膜９には、下面電極１
０上に位置するトレンチ９ａ，９ｂが形成されている。
トレンチ９ａ，９ｂ内には強誘電体膜１１ａ，１１ｂ及
び上面電極１２ａ，１２ｂが埋め込まれている。上面電
極１２ａ，１２ｂ、強誘電体膜１１ａ，１１ｂ及び下面
電極１０によって容量素子が構成されている。上面電極
１２ａはＡｌ合金配線１４ａによってＭＯＳトランジス
タのドレイン拡散層８に電気的に接続されている。上面
電極１２ｂはＡｌ合金配線１４ｂに電気的に接続されて
おり、下面電極１０はＡｌ合金配線１４ｃに電気的に接
続されている。
【００４８】上記第１の実施の形態によれば、第１の層
間絶縁膜９にトレンチ９ａ，９ｂを形成し、このトレン
チ内に強誘電体膜１１及び導電膜１２を形成し、この導
電膜１２、強誘電体膜１１及び第１の層間絶縁膜９をＣ
ＭＰ研磨し、上面電極と強誘電体膜を同時にパターニン
グしている。このため、上部電極１２ａ，１２ｂと強誘
電体膜１１ａ，１１ｂの合わせずれを回避することがで
き、従来技術のようなサイドエッチング（強誘電体膜の
オーバーエッチング）による段差の発生も抑制できる。
これにより、層間絶縁膜にボイドが発生することを防止
でき、Ａｌ合金配線のカバレージも向上させることがで
きる。従って、歩留まりが良くなり、装置の信頼性も向
上し、微細化への対応も可能となる。
間絶縁膜９にトレンチ９ａ，９ｂを形成し、このトレン
チ内に強誘電体膜１１及び導電膜１２を形成し、この導
電膜１２、強誘電体膜１１及び第１の層間絶縁膜９をＣ
ＭＰ研磨し、上面電極と強誘電体膜を同時にパターニン
グしている。このため、上部電極１２ａ，１２ｂと強誘
電体膜１１ａ，１１ｂの合わせずれを回避することがで
き、従来技術のようなサイドエッチング（強誘電体膜の
オーバーエッチング）による段差の発生も抑制できる。
これにより、層間絶縁膜にボイドが発生することを防止
でき、Ａｌ合金配線のカバレージも向上させることがで
きる。従って、歩留まりが良くなり、装置の信頼性も向
上し、微細化への対応も可能となる。
【００４９】また、第１の実施の形態では、強誘電体膜
及び上面電極をドライエッチングではなくＣＭＰにより
加工しているため、ポリマーが発生することがなく、寸
法精度、加工形状の精度、加工安定性、歩留まりを良く
することができ、加工が容易で量産性に優れている。
及び上面電極をドライエッチングではなくＣＭＰにより
加工しているため、ポリマーが発生することがなく、寸
法精度、加工形状の精度、加工安定性、歩留まりを良く
することができ、加工が容易で量産性に優れている。
【００５０】尚、上記第１の実施の形態では、第１及び
第２の層間絶縁膜９，１３をエッチングして接続孔１３
ａ〜１３ｄを形成しているが、ＭＯＳトランジスタのド
レイン拡散層８と容量素子の上面電極１２ａ，１２ｂ、
下面電極１０とでは深さが異なるので、ドレイン拡散層
８上の接続孔１３ａと上面電極、下面電極上の接続孔１
３ｂ〜１３ｄとを別々のエッチング工程で形成すること
も可能である。つまり、接続孔１３ａを形成するエッチ
ングを施した後、接続孔１３ｂ〜１３ｄを形成するエッ
チングを施すことも可能である。また、Ａｌ合金配線１
４ａ〜１４ｃの付きまわりを改善する目的で接続孔１３
ａ〜１３ｄをエッチングでテーパー形状にすることや、
接続孔内部にタングステン等の埋め込みプラグを配置
し、各部所からＡｌ合金配線との接続を確実に行うこと
も出来る。
第２の層間絶縁膜９，１３をエッチングして接続孔１３
ａ〜１３ｄを形成しているが、ＭＯＳトランジスタのド
レイン拡散層８と容量素子の上面電極１２ａ，１２ｂ、
下面電極１０とでは深さが異なるので、ドレイン拡散層
８上の接続孔１３ａと上面電極、下面電極上の接続孔１
３ｂ〜１３ｄとを別々のエッチング工程で形成すること
も可能である。つまり、接続孔１３ａを形成するエッチ
ングを施した後、接続孔１３ｂ〜１３ｄを形成するエッ
チングを施すことも可能である。また、Ａｌ合金配線１
４ａ〜１４ｃの付きまわりを改善する目的で接続孔１３
ａ〜１３ｄをエッチングでテーパー形状にすることや、
接続孔内部にタングステン等の埋め込みプラグを配置
し、各部所からＡｌ合金配線との接続を確実に行うこと
も出来る。
【００５１】また、上記第１の実施の形態では、素子分
離膜２の上に容量素子の下面電極１０を形成している
が、素子分離膜２の上に絶縁膜を形成し、この絶縁膜上
に容量素子の下面電極を形成することも可能である。
離膜２の上に容量素子の下面電極１０を形成している
が、素子分離膜２の上に絶縁膜を形成し、この絶縁膜上
に容量素子の下面電極を形成することも可能である。
【００５２】図２（ａ）〜（ｄ）は、本発明に係る第２
の実施の形態による半導体装置の製造方法を示す断面図
であり、図１と同一部分には同一符号を付し、異なる部
分についてのみ説明する。
の実施の形態による半導体装置の製造方法を示す断面図
であり、図１と同一部分には同一符号を付し、異なる部
分についてのみ説明する。
【００５３】図２（ｂ）に示すように、第１の層間絶縁
膜９に下面電極１０上に位置するトレンチ９ａ，９ｂを
形成する。次いで、トレンチ内表面及び第１の層間絶縁
膜上にバリア膜１６を例えばスパッタリング又はＣＶＤ
法により形成する。このバリア膜１６は、水素遮蔽や耐
反応膜に必要な膜であって、例えばＡｌ2Ｏ3、ＳｉＮ又
はＺｒＯからなる膜である。つまり、トランジスタ特性
を上げるために水素シンター処理を施した際に層間絶縁
膜９に水素が入っても、その水素から容量素子を遮蔽す
るものである。次いで、トレンチ底部のバリア膜１６を
フォトリソグラフィ技術とエッチング技術により開口
し、トレンチ底部において下面電極１０を露出させる。
膜９に下面電極１０上に位置するトレンチ９ａ，９ｂを
形成する。次いで、トレンチ内表面及び第１の層間絶縁
膜上にバリア膜１６を例えばスパッタリング又はＣＶＤ
法により形成する。このバリア膜１６は、水素遮蔽や耐
反応膜に必要な膜であって、例えばＡｌ2Ｏ3、ＳｉＮ又
はＺｒＯからなる膜である。つまり、トランジスタ特性
を上げるために水素シンター処理を施した際に層間絶縁
膜９に水素が入っても、その水素から容量素子を遮蔽す
るものである。次いで、トレンチ底部のバリア膜１６を
フォトリソグラフィ技術とエッチング技術により開口
し、トレンチ底部において下面電極１０を露出させる。
【００５４】次に、図２（ｃ）に示すように、トレンチ
内及びバリア膜１６上に、ＰＺＴ、ＳＢＴ、ＢＳＴなど
の強誘電体膜を溶液塗布法、ＣＶＤ法又はスパッタ法に
より形成する。次いで、この強誘電体膜をＣＭＰ研磨す
ることにより、トレンチ内に強誘電体膜１１ａ，１１ｂ
が埋め込まれる。
内及びバリア膜１６上に、ＰＺＴ、ＳＢＴ、ＢＳＴなど
の強誘電体膜を溶液塗布法、ＣＶＤ法又はスパッタ法に
より形成する。次いで、この強誘電体膜をＣＭＰ研磨す
ることにより、トレンチ内に強誘電体膜１１ａ，１１ｂ
が埋め込まれる。
【００５５】次いで、強誘電体膜１１ａ，１１ｂを含む
全面上に導電膜をスパッタリングにより堆積する。次い
で、この導電膜上にフォトレジスト膜（図示せず）を塗
布し、このフォトレジスト膜を露光、現像することによ
り、導電膜上にはレジストパターンが形成される。この
レジストパターンをマスクとして導電膜をエッチングす
ることにより、強誘電体膜１１ａ，１１ｂ上には上面電
極１２ａ、１２ｂが形成される。次いで、上面電極を含
む全面上にシリコン酸化膜などの第２の層間絶縁膜１３
をＣＶＤ法により堆積する。この後の工程は、第１の実
施の形態と同様である。
全面上に導電膜をスパッタリングにより堆積する。次い
で、この導電膜上にフォトレジスト膜（図示せず）を塗
布し、このフォトレジスト膜を露光、現像することによ
り、導電膜上にはレジストパターンが形成される。この
レジストパターンをマスクとして導電膜をエッチングす
ることにより、強誘電体膜１１ａ，１１ｂ上には上面電
極１２ａ、１２ｂが形成される。次いで、上面電極を含
む全面上にシリコン酸化膜などの第２の層間絶縁膜１３
をＣＶＤ法により堆積する。この後の工程は、第１の実
施の形態と同様である。
【００５６】このようにして製作された半導体装置は図
２（ｄ）に示すような構造を有する。すなわち、第１の
層間絶縁膜９には、下面電極１０上に位置するトレンチ
９ａ，９ｂが形成されている。トレンチ９ａ，９ｂの内
側壁にはバリア膜１６が形成されており、トレンチ内に
は強誘電体膜１１ａ，１１ｂが埋め込まれている。強誘
電体膜１１ａ，１１ｂそれぞれの上には上面電極１２
ａ，１２ｂが形成されている。
２（ｄ）に示すような構造を有する。すなわち、第１の
層間絶縁膜９には、下面電極１０上に位置するトレンチ
９ａ，９ｂが形成されている。トレンチ９ａ，９ｂの内
側壁にはバリア膜１６が形成されており、トレンチ内に
は強誘電体膜１１ａ，１１ｂが埋め込まれている。強誘
電体膜１１ａ，１１ｂそれぞれの上には上面電極１２
ａ，１２ｂが形成されている。
【００５７】上記第２の実施の形態によれば、第１の層
間絶縁膜９にトレンチ９ａ，９ｂを形成し、このトレン
チ内表面及び層間絶縁膜９上にバリア膜１６を形成し、
バリア膜１６上及びトレンチ内に強誘電体膜を堆積し、
この強誘電体膜をＣＭＰ研磨することにより、トレンチ
内に強誘電体膜１１ａ，１１ｂを埋め込む。このため、
従来技術のようなサイドエッチング（強誘電体膜のオー
バーエッチング）による段差の発生も抑制できる。これ
により、バリア膜１６のつきまわりを良くすることがで
き、層間絶縁膜にボイドが発生することを防止でき、Ａ
ｌ合金配線のカバレージも向上させることができる。従
って、歩留まりが良くなり、装置の信頼性も向上し、微
細化への対応も可能となる。
間絶縁膜９にトレンチ９ａ，９ｂを形成し、このトレン
チ内表面及び層間絶縁膜９上にバリア膜１６を形成し、
バリア膜１６上及びトレンチ内に強誘電体膜を堆積し、
この強誘電体膜をＣＭＰ研磨することにより、トレンチ
内に強誘電体膜１１ａ，１１ｂを埋め込む。このため、
従来技術のようなサイドエッチング（強誘電体膜のオー
バーエッチング）による段差の発生も抑制できる。これ
により、バリア膜１６のつきまわりを良くすることがで
き、層間絶縁膜にボイドが発生することを防止でき、Ａ
ｌ合金配線のカバレージも向上させることができる。従
って、歩留まりが良くなり、装置の信頼性も向上し、微
細化への対応も可能となる。
【００５８】また、第２の実施の形態では、強誘電体膜
及び上面電極をドライエッチングではなくＣＭＰにより
加工しているため、ポリマーが発生することがなく、寸
法精度、加工形状の精度、加工安定性、歩留まりを良く
することができ、加工が容易で量産性に優れている。
及び上面電極をドライエッチングではなくＣＭＰにより
加工しているため、ポリマーが発生することがなく、寸
法精度、加工形状の精度、加工安定性、歩留まりを良く
することができ、加工が容易で量産性に優れている。
【００５９】図３（ａ）〜（ｄ）は、本発明に係る第３
の実施の形態による半導体装置の製造方法を示す断面図
であり、図１と同一部分には同一符号を付し、異なる部
分についてのみ説明する。
の実施の形態による半導体装置の製造方法を示す断面図
であり、図１と同一部分には同一符号を付し、異なる部
分についてのみ説明する。
【００６０】図３（ｂ）に示すように、第１の層間絶縁
膜９にトレンチ９ａ，９ｂを形成し、このトレンチ内表
面及び第１の層間絶縁膜上にバリア膜１６を例えばスパ
ッタリング又はＣＶＤ法により形成する。このバリア膜
１６は、第２の実施の形態におけるバリア膜と同様のも
のである。次いで、トレンチ内及びバリア膜１６上にＰ
ＺＴ、ＳＢＴ、ＢＳＴなどの強誘電体膜１１を溶液塗布
法、ＣＶＤ法又はスパッタ法により形成する。次いで、
強誘電体膜１１上及びトレンチ９ａ，９ｂ内に導電膜１
２を堆積する。
膜９にトレンチ９ａ，９ｂを形成し、このトレンチ内表
面及び第１の層間絶縁膜上にバリア膜１６を例えばスパ
ッタリング又はＣＶＤ法により形成する。このバリア膜
１６は、第２の実施の形態におけるバリア膜と同様のも
のである。次いで、トレンチ内及びバリア膜１６上にＰ
ＺＴ、ＳＢＴ、ＢＳＴなどの強誘電体膜１１を溶液塗布
法、ＣＶＤ法又はスパッタ法により形成する。次いで、
強誘電体膜１１上及びトレンチ９ａ，９ｂ内に導電膜１
２を堆積する。
【００６１】この後、図３（ｃ）に示すように、導電膜
１２、強誘電体膜１１、バリア膜１６及び第１の層間絶
縁膜９をＣＭＰにより研磨する。これにより、第１の層
間絶縁膜９が平坦化され、上面電極１２ａ、１２ｂ及び
強誘電体膜１１ａ，１１ｂが同時にパターニングされ
る。この後の工程は第１の実施の形態と同様である。
１２、強誘電体膜１１、バリア膜１６及び第１の層間絶
縁膜９をＣＭＰにより研磨する。これにより、第１の層
間絶縁膜９が平坦化され、上面電極１２ａ、１２ｂ及び
強誘電体膜１１ａ，１１ｂが同時にパターニングされ
る。この後の工程は第１の実施の形態と同様である。
【００６２】このようにして製作された半導体装置は図
３（ｄ）に示すような構造を有する。すなわち、第１の
層間絶縁膜９には、下面電極１０上に位置するトレンチ
９ａ，９ｂが形成されている。トレンチ９ａ，９ｂの内
側面にはバリア膜１６が形成されており、トレンチ内に
は強誘電体膜１１ａ，１１ｂ及び上面電極１２ａ，１２
ｂが埋め込まれている。
３（ｄ）に示すような構造を有する。すなわち、第１の
層間絶縁膜９には、下面電極１０上に位置するトレンチ
９ａ，９ｂが形成されている。トレンチ９ａ，９ｂの内
側面にはバリア膜１６が形成されており、トレンチ内に
は強誘電体膜１１ａ，１１ｂ及び上面電極１２ａ，１２
ｂが埋め込まれている。
【００６３】上記第３の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。しかも、ト
レンチ内側面にバリア膜１６を形成しているので、バリ
ア膜１６のつきまわりを良くすることができる。
施の形態と同様の効果を得ることができる。しかも、ト
レンチ内側面にバリア膜１６を形成しているので、バリ
ア膜１６のつきまわりを良くすることができる。
【００６４】図４（ａ）〜（ｄ）は、本発明に係る第４
の実施の形態による半導体装置の製造方法を示す断面図
であり、図２と同一部分には同一符号を付し、異なる部
分についてのみ説明する。
の実施の形態による半導体装置の製造方法を示す断面図
であり、図２と同一部分には同一符号を付し、異なる部
分についてのみ説明する。
【００６５】図４（ｂ）に示すように、第１の層間絶縁
膜９に下面電極１０上に位置するトレンチ９ａ，９ｂを
形成し、このトレンチ内及び第１の層間絶縁膜上にバリ
ア膜を例えばスパッタリング又はＣＶＤ法により堆積す
る。次いで、このバリア膜をエッチバックすることによ
り、トレンチ内側面にバリア膜１７ａ，１７ｂを残す。
膜９に下面電極１０上に位置するトレンチ９ａ，９ｂを
形成し、このトレンチ内及び第１の層間絶縁膜上にバリ
ア膜を例えばスパッタリング又はＣＶＤ法により堆積す
る。次いで、このバリア膜をエッチバックすることによ
り、トレンチ内側面にバリア膜１７ａ，１７ｂを残す。
【００６６】次に、図４（ｃ）に示すように、トレンチ
内及び第１の層間絶縁膜９上に、ＰＺＴ、ＳＢＴ、ＢＳ
Ｔなどの強誘電体膜を溶液塗布法、ＣＶＤ法又はスパッ
タ法により形成する。次いで、この強誘電体膜をＣＭＰ
研磨することにより、トレンチ内に強誘電体膜１１ａ，
１１ｂが埋め込まれる。この後の工程は、第２の実施の
形態と同様である。
内及び第１の層間絶縁膜９上に、ＰＺＴ、ＳＢＴ、ＢＳ
Ｔなどの強誘電体膜を溶液塗布法、ＣＶＤ法又はスパッ
タ法により形成する。次いで、この強誘電体膜をＣＭＰ
研磨することにより、トレンチ内に強誘電体膜１１ａ，
１１ｂが埋め込まれる。この後の工程は、第２の実施の
形態と同様である。
【００６７】上記第４の実施の形態においても第２の実
施の形態と同様の効果を得ることができる。
施の形態と同様の効果を得ることができる。
【００６８】図５（ａ）〜（ｄ）は、本発明に係る第５
の実施の形態による半導体装置の製造方法を示す断面図
であり、図３と同一部分には同一符号を付し、異なる部
分についてのみ説明する。
の実施の形態による半導体装置の製造方法を示す断面図
であり、図３と同一部分には同一符号を付し、異なる部
分についてのみ説明する。
【００６９】図５（ｂ）に示すように、第１の層間絶縁
膜９に下面電極１０上に位置するトレンチ９ａ，９ｂを
形成し、このトレンチ内及び第１の層間絶縁膜上にバリ
ア膜を例えばスパッタリング又はＣＶＤ法により堆積す
る。次いで、このバリア膜をエッチバックすることによ
り、トレンチ内側面にバリア膜１７ａ，１７ｂを残す。
次いで、トレンチ内及び第１の層間絶縁膜９上にＰＺ
Ｔ、ＳＢＴ、ＢＳＴなどの強誘電体膜１１を溶液塗布
法、ＣＶＤ法又はスパッタ法により形成する。次いで、
強誘電体膜１１上及びトレンチ９ａ，９ｂ内に導電膜１
２を堆積する。この後の工程は第３の実施の形態と同様
である。
膜９に下面電極１０上に位置するトレンチ９ａ，９ｂを
形成し、このトレンチ内及び第１の層間絶縁膜上にバリ
ア膜を例えばスパッタリング又はＣＶＤ法により堆積す
る。次いで、このバリア膜をエッチバックすることによ
り、トレンチ内側面にバリア膜１７ａ，１７ｂを残す。
次いで、トレンチ内及び第１の層間絶縁膜９上にＰＺ
Ｔ、ＳＢＴ、ＢＳＴなどの強誘電体膜１１を溶液塗布
法、ＣＶＤ法又はスパッタ法により形成する。次いで、
強誘電体膜１１上及びトレンチ９ａ，９ｂ内に導電膜１
２を堆積する。この後の工程は第３の実施の形態と同様
である。
【００７０】上記第５の実施の形態においても第３の実
施の形態と同様の効果を得ることができる。
施の形態と同様の効果を得ることができる。
【００７１】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。
ず、種々変更して実施することが可能である。
【００７２】
【発明の効果】以上説明したように本発明によれば、第
２絶縁膜にトレンチを形成し、このトレンチ内に強誘電
体膜及び上面電極材料膜を形成し、この上面電極材料
膜、強誘電体膜及び第２絶縁膜をＣＭＰ研磨し、上面電
極と強誘電体膜を同時にパターニングしている。したが
って、強誘電体膜の加工が容易で、絶縁膜にボイドが発
生するのを抑制し、容量素子上の膜のカバレージを良く
することができる容量素子、製造方法、半導体装置及び
その製造方法を提供することができる。
２絶縁膜にトレンチを形成し、このトレンチ内に強誘電
体膜及び上面電極材料膜を形成し、この上面電極材料
膜、強誘電体膜及び第２絶縁膜をＣＭＰ研磨し、上面電
極と強誘電体膜を同時にパターニングしている。したが
って、強誘電体膜の加工が容易で、絶縁膜にボイドが発
生するのを抑制し、容量素子上の膜のカバレージを良く
することができる容量素子、製造方法、半導体装置及び
その製造方法を提供することができる。
【図１】（ａ）〜（ｄ）は、本発明に係る第１の実施の
形態による半導体装置の製造方法を示す断面図である。
形態による半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｄ）は、本発明に係る第２の実施の
形態による半導体装置の製造方法を示す断面図である。
形態による半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明に係る第３の実施の
形態による半導体装置の製造方法を示す断面図である。
形態による半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｄ）は、本発明に係る第４の実施の
形態による半導体装置の製造方法を示す断面図である。
形態による半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｄ）は、本発明に係る第５の実施の
形態による半導体装置の製造方法を示す断面図である。
形態による半導体装置の製造方法を示す断面図である。
【図６】従来の半導体装置を示す断面図である。
【図７】他の従来の半導体装置を示す断面図である。
１，１０１…シリコン基板
２，１０２…素子分離膜
３，１０３…ゲート酸化膜
４，１０４…ゲート電極
５，１０５…サイドウオール
６，１０６…低濃度拡散層
７，１０７…ソース拡散層
８，１０８…ドレイン拡散層
９…第１の層間絶縁膜
９ａ，９ｂ…トレンチ
１０，１１０…下面電極
１１，１１ａ，１１ｂ，１１１ａ，１１１ｂ…強誘電体
膜 １２…導電膜 １２ａ．１２ｂ，１１２ａ，１１２ｂ…上面電極 １３…第２の層間絶縁膜 １３ａ〜１３ｄ…接続孔 １４ａ〜１４ｃ、１１４ａ，１１４ｂ…Ａｌ合金配線 １６，１７ａ，１７ｂ，１０９…バリア膜 １１３…層間絶縁膜
膜 １２…導電膜 １２ａ．１２ｂ，１１２ａ，１１２ｂ…上面電極 １３…第２の層間絶縁膜 １３ａ〜１３ｄ…接続孔 １４ａ〜１４ｃ、１１４ａ，１１４ｂ…Ａｌ合金配線 １６，１７ａ，１７ｂ，１０９…バリア膜 １１３…層間絶縁膜
Claims (18)
- 【請求項１】 第１絶縁膜上に形成された下面電極と、 この下面電極上に形成された第２絶縁膜と、 第２絶縁膜に形成され、下面電極上に位置するトレンチ
と、 このトレンチ内に形成され、下面電極上に配置された強
誘電体膜と、 トレンチ内に形成され、強誘電体膜上に配置された上面
電極と、 を具備することを特徴とする容量素子。 - 【請求項２】 上記強誘電体膜及び上面電極それぞれと
上記トレンチ内側面との間に形成されたバリア膜をさら
に含むことを特徴とする請求項１に記載の容量素子。 - 【請求項３】 第１絶縁膜上に形成された下面電極と、 この下面電極上に形成された第２絶縁膜と、 第２絶縁膜に形成され、下面電極上に位置するトレンチ
と、 このトレンチ内に埋め込まれ、下面電極上に配置された
強誘電体膜と、 この強誘電体膜上に形成された上面電極と、 を具備することを特徴とする容量素子。 - 【請求項４】 上記トレンチ内側面と上記強誘電体膜と
の間に形成されたバリア膜をさらに含むことを特徴とす
る請求項３に記載の容量素子。 - 【請求項５】 第１絶縁膜上に下面電極を形成する工程
と、 この下面電極上に第２絶縁膜を形成する工程と、 第２絶縁膜に、下面電極上に位置するトレンチを形成す
る工程と、 このトレンチ内及び第２絶縁膜上に強誘電体膜を形成す
る工程と、 この強誘電体膜上及びトレンチ内に上面電極材料膜を形
成する工程と、 この上面電極材料膜、強誘電体膜及び第２絶縁膜をＣＭ
Ｐ研磨することにより、トレンチ内に強誘電体膜と上面
電極材料膜を埋め込む工程と、 を具備することを特徴とする容量素子の製造方法。 - 【請求項６】 第１絶縁膜上に下面電極を形成する工程
と、 この下面電極上に第２絶縁膜を形成する工程と、 第２絶縁膜に、下面電極上に位置するトレンチを形成す
る工程と、 このトレンチ内及び第２絶縁膜上に強誘電体膜を形成す
る工程と、 この強誘電体膜をＣＭＰ研磨することにより、トレンチ
内に強誘電体膜を埋め込む工程と、 この強誘電体膜上に上面電極を形成する工程と、 を具備することを特徴とする容量素子の製造方法。 - 【請求項７】 上記トレンチを形成する工程と上記強誘
電体膜を形成する工程との間に、トレンチ内側面にバリ
ア膜を形成する工程をさらに含むことを特徴とする請求
項５又は６に記載の容量素子の製造方法。 - 【請求項８】 上記バリア膜を形成する工程は、トレン
チ内及び第２絶縁膜上にバリア膜を堆積し、このバリア
膜をエッチバックすることにより、トレンチ内側面にバ
リア膜を残す工程であることを特徴とする請求項７に記
載の容量素子の製造方法。 - 【請求項９】 上記強誘電体膜を形成する工程における
強誘電体膜の形成方法は、溶液塗布法、ＣＶＤ法及びス
パッタ法のうちのいずれかの方法を用いることを特徴と
する請求項５〜８のうちいずれか１項記載の容量素子の
製造方法。 - 【請求項１０】 半導体基板に形成されたトランジスタ
と、 半導体基板上に形成された第１絶縁膜と、 第１絶縁膜上に形成された下面電極と、 この下面電極上に形成された第２絶縁膜と、 第２絶縁膜に形成され、下面電極上に位置するトレンチ
と、 このトレンチ内に形成され、下面電極上に配置された強
誘電体膜と、 トレンチ内に形成され、強誘電体膜上に配置された上面
電極と、 を具備し、 上面電極、強誘電体膜及び下面電極からなる容量素子は
上記トランジスタに電気的に接続されていることを特徴
とする半導体装置。 - 【請求項１１】 上記強誘電体膜及び上面電極それぞれ
と上記トレンチ内側面との間に形成されたバリア膜をさ
らに含むことを特徴とする請求項１０に記載の半導体装
置。 - 【請求項１２】 半導体基板に形成されたトランジスタ
と、 半導体基板上に形成された第１絶縁膜と、 第１絶縁膜上に形成された下面電極と、 この下面電極上に形成された第２絶縁膜と、 第２絶縁膜に形成され、下面電極上に位置するトレンチ
と、 このトレンチ内に埋め込まれ、下面電極上に配置された
強誘電体膜と、 この強誘電体膜上に形成された上面電極と、 を具備し、 上面電極、強誘電体膜及び下面電極からなる容量素子は
上記トランジスタに電気的に接続されていることを特徴
とする半導体装置。 - 【請求項１３】 上記トレンチ内側面と上記強誘電体膜
との間に形成されたバリア膜をさらに含むことを特徴と
する請求項１２に記載の半導体装置。 - 【請求項１４】 半導体基板にトランジスタを形成する
工程と、 半導体基板上に第１絶縁膜を形成する工程と、 第１絶縁膜上に下面電極を形成する工程と、 この下面電極上に第２絶縁膜を形成する工程と、 第２絶縁膜に、下面電極上に位置するトレンチを形成す
る工程と、 このトレンチ内及び第２絶縁膜上に強誘電体膜を形成す
る工程と、 この強誘電体膜上及びトレンチ内に上面電極材料膜を形
成する工程と、 この上面電極材料膜、強誘電体膜及び第２絶縁膜をＣＭ
Ｐにより研磨してトレンチ内に強誘電体膜と上面電極材
料膜を埋め込むことにより、トレンチ内に強誘電体膜と
上面電極を形成する工程と、 上面電極、強誘電体膜及び下面電極からなる容量素子と
上記トランジスタを電気的に接続するための配線を形成
する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１５】 半導体基板にトランジスタを形成する
工程と、 半導体基板上に第１絶縁膜を形成する工程と、 第１絶縁膜上に下面電極を形成する工程と、 この下面電極上に第２絶縁膜を形成する工程と、 第２絶縁膜に、下面電極上に位置するトレンチを形成す
る工程と、 このトレンチ内及び第２絶縁膜上に強誘電体膜を形成す
る工程と、 この強誘電体膜をＣＭＰ研磨することにより、トレンチ
内に強誘電体膜を埋め込む工程と、 この強誘電体膜上に上面電極を形成する工程と、 上面電極、強誘電体膜及び下面電極からなる容量素子と
上記トランジスタを電気的に接続するための配線を形成
する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１６】 上記トレンチを形成する工程と上記強
誘電体膜を形成する工程との間に、トレンチ内側面にバ
リア膜を形成する工程をさらに含むことを特徴とする請
求項１４又は１５に記載の半導体装置の製造方法。 - 【請求項１７】 上記バリア膜を形成する工程は、トレ
ンチ内及び第２絶縁膜上にバリア膜を堆積し、このバリ
ア膜をエッチバックすることにより、トレンチ内側面に
バリア膜を残す工程であることを特徴とする請求項１６
に記載の半導体装置の製造方法。 - 【請求項１８】 上記強誘電体膜を形成する工程におけ
る強誘電体膜の形成方法は、溶液塗布法、ＣＶＤ法及び
スパッタ法のうちのいずれかの方法を用いることを特徴
とする請求項１４〜１７のうちいずれか１項記載の半導
体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001329134A JP2003133522A (ja) | 2001-10-26 | 2001-10-26 | 容量素子、その製造方法、半導体装置及びその製造方法 |
| US10/274,080 US20030098466A1 (en) | 2001-10-26 | 2002-10-21 | Capacitor element, method for manufacturing the same, semiconductor device and method for manufacturing the same |
| CN02146561.4A CN1210805C (zh) | 2001-10-26 | 2002-10-22 | 电容元件及其制造方法和半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001329134A JP2003133522A (ja) | 2001-10-26 | 2001-10-26 | 容量素子、その製造方法、半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003133522A true JP2003133522A (ja) | 2003-05-09 |
Family
ID=19145082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001329134A Withdrawn JP2003133522A (ja) | 2001-10-26 | 2001-10-26 | 容量素子、その製造方法、半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030098466A1 (ja) |
| JP (1) | JP2003133522A (ja) |
| CN (1) | CN1210805C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7109540B2 (en) | 2003-11-10 | 2006-09-19 | Seiko Epson Corporation | Semiconductor device for restraining short circuiting and method of manufacturing thereof |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7101785B2 (en) * | 2003-07-22 | 2006-09-05 | Infineon Technologies Ag | Formation of a contact in a device, and the device including the contact |
| JP4427563B2 (ja) * | 2007-06-12 | 2010-03-10 | 株式会社東芝 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3569112B2 (ja) * | 1997-07-17 | 2004-09-22 | 株式会社東芝 | 半導体集積回路およびその製造方法 |
| US6100200A (en) * | 1998-12-21 | 2000-08-08 | Advanced Technology Materials, Inc. | Sputtering process for the conformal deposition of a metallization or insulating layer |
-
2001
- 2001-10-26 JP JP2001329134A patent/JP2003133522A/ja not_active Withdrawn
-
2002
- 2002-10-21 US US10/274,080 patent/US20030098466A1/en not_active Abandoned
- 2002-10-22 CN CN02146561.4A patent/CN1210805C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7109540B2 (en) | 2003-11-10 | 2006-09-19 | Seiko Epson Corporation | Semiconductor device for restraining short circuiting and method of manufacturing thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030098466A1 (en) | 2003-05-29 |
| CN1414638A (zh) | 2003-04-30 |
| CN1210805C (zh) | 2005-07-13 |
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