JP3170254B2 - キャパシタ - Google Patents
キャパシタInfo
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- capacitor
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体材料また
は高誘電率材料を誘電体層とし、基板表面の絶縁膜上に
形成されるキャパシタおよびその製法に関する。さらに
詳しくは、下部電極がパターニングされることにより、
誘電体層が直接絶縁膜に接することにより、強誘電体材
料の金属成分が絶縁膜や半導体層に拡散したり、誘電体
材料にクラックが発生することのないキャパシタに関す
る。
は高誘電率材料を誘電体層とし、基板表面の絶縁膜上に
形成されるキャパシタおよびその製法に関する。さらに
詳しくは、下部電極がパターニングされることにより、
誘電体層が直接絶縁膜に接することにより、強誘電体材
料の金属成分が絶縁膜や半導体層に拡散したり、誘電体
材料にクラックが発生することのないキャパシタに関す
る。
【０００２】
【従来の技術】半導体基板などの同一基板上に複数の誘
電体キャパシタを形成する場合、キャパシタとキャパシ
タとの間を分離する必要がある。その方法としては、図
６（ａ）に示されるように、上部電極６、誘電体層５、
および下部電極４を一括して加工する方法が用いられ
る。この方法は、加工が難しい上に、エッチングされる
側壁部分にエッチングダメージが入り、キャパシタ特性
を劣化させてしまう。このエッチングダメージを避ける
ため、図６（ｂ）に示されるように、下部電極４、誘電
体層５、および上部電極６の３層をそれぞれ別々にパタ
ーニングする方法がある。しかし、３層を別々にパター
ニングすると、そのエッチングパターン形成の重ね合せ
の精度に依存するアライメントマージンＡおよびＢが必
要となる。そのため、実際のキャパシタ面積より大きな
面積が必要となり、セル面積（チップ面積）の増大につ
ながる。
電体キャパシタを形成する場合、キャパシタとキャパシ
タとの間を分離する必要がある。その方法としては、図
６（ａ）に示されるように、上部電極６、誘電体層５、
および下部電極４を一括して加工する方法が用いられ
る。この方法は、加工が難しい上に、エッチングされる
側壁部分にエッチングダメージが入り、キャパシタ特性
を劣化させてしまう。このエッチングダメージを避ける
ため、図６（ｂ）に示されるように、下部電極４、誘電
体層５、および上部電極６の３層をそれぞれ別々にパタ
ーニングする方法がある。しかし、３層を別々にパター
ニングすると、そのエッチングパターン形成の重ね合せ
の精度に依存するアライメントマージンＡおよびＢが必
要となる。そのため、実際のキャパシタ面積より大きな
面積が必要となり、セル面積（チップ面積）の増大につ
ながる。
【０００３】これらの問題を解決するため、図６（ｃ）
に示されるように、誘電体層５を形成する前に下部電極
４をパターニングし、誘電体層５をエッチングしない
か、下部電極４より大きなエリアでエッチングをし、上
部電極６を形成する方法が用いられる。この方法によれ
ば、アライメントマージンも小さくなり、エッチングダ
メージも入りにくくなる。しかし、通常はキャパシタの
ベースとなる基板上の絶縁膜２はＳｉＯ2 が用いられる
ため、この方法によると、ＳｉＯ2 膜上に直接誘電体層
５が接する。また、この方法によると、下部電極４のエ
ッジ部に誘電体層５の薄いウイークポイント（Ｃ点参
照）が発生し、上下両電極４、６の接触不良などが発生
しやすいという問題がある。
に示されるように、誘電体層５を形成する前に下部電極
４をパターニングし、誘電体層５をエッチングしない
か、下部電極４より大きなエリアでエッチングをし、上
部電極６を形成する方法が用いられる。この方法によれ
ば、アライメントマージンも小さくなり、エッチングダ
メージも入りにくくなる。しかし、通常はキャパシタの
ベースとなる基板上の絶縁膜２はＳｉＯ2 が用いられる
ため、この方法によると、ＳｉＯ2 膜上に直接誘電体層
５が接する。また、この方法によると、下部電極４のエ
ッジ部に誘電体層５の薄いウイークポイント（Ｃ点参
照）が発生し、上下両電極４、６の接触不良などが発生
しやすいという問題がある。
【０００４】
【発明が解決しようとする課題】キャパシタの誘電体層
が強誘電体材料または高誘電率材料からなる場合には、
その強誘電体層が直接ＳｉＯ2 と接すると、強誘電体層
などのＰｂやＴｉなどがＳｉＯ2 膜に拡散し、さらには
その下の半導体層に拡散してキャパシタや半導体素子の
特性を劣化させたり、場合によっては誘電体層にクラッ
クが生じるという問題がある。
が強誘電体材料または高誘電率材料からなる場合には、
その強誘電体層が直接ＳｉＯ2 と接すると、強誘電体層
などのＰｂやＴｉなどがＳｉＯ2 膜に拡散し、さらには
その下の半導体層に拡散してキャパシタや半導体素子の
特性を劣化させたり、場合によっては誘電体層にクラッ
クが生じるという問題がある。
【０００５】一方、特開平７−９９２９０号公報には、
強誘電体キャパシタの強誘電体層がシリコン含有層と接
していることにより生じ得る相互反応を防止するため、
強誘電体層と接する部分には２酸化チタン層、またはマ
グネシウム、ジルコニウム、タンタルなどの酸化物を設
けることがよい旨の記載がある。しかし、チタン、マグ
ネシウム、ジルコニウム、タンタルなどの酸化物は非常
に加工性が悪く、ドライエッチングによる加工に時間が
かかったり、その構成元素である重金属が遊離してエッ
チング端面に付着したりして精密なパターニングをしに
くいという問題がある。
強誘電体キャパシタの強誘電体層がシリコン含有層と接
していることにより生じ得る相互反応を防止するため、
強誘電体層と接する部分には２酸化チタン層、またはマ
グネシウム、ジルコニウム、タンタルなどの酸化物を設
けることがよい旨の記載がある。しかし、チタン、マグ
ネシウム、ジルコニウム、タンタルなどの酸化物は非常
に加工性が悪く、ドライエッチングによる加工に時間が
かかったり、その構成元素である重金属が遊離してエッ
チング端面に付着したりして精密なパターニングをしに
くいという問題がある。
【０００６】本発明は、このような問題を解決するため
になされたもので、強誘電体材料や高誘電率材料の構成
元素であるＴｉやＰｂなどがＳｉＯ2 膜や半導体層に拡
散して侵入するのを防止しながら、ドライエッチングに
よる加工性を向上させたキャパシタを提供することを目
的とする。
になされたもので、強誘電体材料や高誘電率材料の構成
元素であるＴｉやＰｂなどがＳｉＯ2 膜や半導体層に拡
散して侵入するのを防止しながら、ドライエッチングに
よる加工性を向上させたキャパシタを提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明によるキャパシタ
は、シリコン酸化膜上に下部電極、強誘電体材料または
高誘電率材料からなる誘電体層、および上部電極が順次
設けられるキャパシタであって、前記下部電極がパター
ニングされて前記誘電体層が該下部電極よりはみ出して
形成され、かつ、該下部電極よりはみ出した部分の前記
誘電体層と前記シリコン酸化膜との間にＳｉを含む２種
以上の複合金属酸化物からなる絶縁バリア層が介在され
ている。
は、シリコン酸化膜上に下部電極、強誘電体材料または
高誘電率材料からなる誘電体層、および上部電極が順次
設けられるキャパシタであって、前記下部電極がパター
ニングされて前記誘電体層が該下部電極よりはみ出して
形成され、かつ、該下部電極よりはみ出した部分の前記
誘電体層と前記シリコン酸化膜との間にＳｉを含む２種
以上の複合金属酸化物からなる絶縁バリア層が介在され
ている。
【０００８】ここにキャパシタとは、誘電体層が両側か
ら金属電極により挟持されるキャパシタのほか、強誘電
体メモリのように、チャネル領域の半導体層上に強誘電
体およびゲート電極が設けられるＭＦＳ構造などのＦＥ
Ｔ型構造のものも含む。また、シリコンチッ化物系化合
物とは、シリコンチッ化物に酸素原子が含まれ得るＳｉ
Ｏy Ｎz （０≦ｙ、０＜ｚ、ｙ、ｚはＳｉを１としたと
きの含有比を示す）を意味する。
ら金属電極により挟持されるキャパシタのほか、強誘電
体メモリのように、チャネル領域の半導体層上に強誘電
体およびゲート電極が設けられるＭＦＳ構造などのＦＥ
Ｔ型構造のものも含む。また、シリコンチッ化物系化合
物とは、シリコンチッ化物に酸素原子が含まれ得るＳｉ
Ｏy Ｎz （０≦ｙ、０＜ｚ、ｙ、ｚはＳｉを１としたと
きの含有比を示す）を意味する。
【０００９】この構成にすることにより、絶縁バリア層
はＳｉＯ2 などに比べてＴｉやＰｂなどの強誘電体を構
成する元素の拡散係数が小さかったり、同種金属が存在
するバリアとなるため、その拡散を防止する。一方、Ｓ
ｉを含有しているため、エッチングをしやすく加工性に
優れている。
はＳｉＯ2 などに比べてＴｉやＰｂなどの強誘電体を構
成する元素の拡散係数が小さかったり、同種金属が存在
するバリアとなるため、その拡散を防止する。一方、Ｓ
ｉを含有しているため、エッチングをしやすく加工性に
優れている。
【００１０】前記絶縁バリア層に、前記誘電体層の構成
元素を含有していることが、バリアとなって強誘電体層
からのその元素の拡散を防止するためとくに好ましい。
元素を含有していることが、バリアとなって強誘電体層
からのその元素の拡散を防止するためとくに好ましい。
【００１１】前記絶縁バリア層の複合金属酸化物が、Ｓ
ｉＺｒy Ｏz （０＜ｙ、０＜ｚ、ｙおよびｚはＳｉを１
としたときの含有比を示す）、ＳｉＴｉy Ｏz （０＜
ｙ、０＜ｚ、ｙおよびｚはＳｉを１としたときの含有比
を示す）またはＳｉＴａy Ｏz（０＜ｙ、０＜ｚ、ｙお
よびｚはＳｉを１としたときの含有比を示す）であれば
強誘電体のＴｉやＺｒの拡散を防止しながら、ドライエ
ッチングの加工性が向上するため好ましい。
ｉＺｒy Ｏz （０＜ｙ、０＜ｚ、ｙおよびｚはＳｉを１
としたときの含有比を示す）、ＳｉＴｉy Ｏz （０＜
ｙ、０＜ｚ、ｙおよびｚはＳｉを１としたときの含有比
を示す）またはＳｉＴａy Ｏz（０＜ｙ、０＜ｚ、ｙお
よびｚはＳｉを１としたときの含有比を示す）であれば
強誘電体のＴｉやＺｒの拡散を防止しながら、ドライエ
ッチングの加工性が向上するため好ましい。
【００１２】
【発明の実施の形態】本発明によるキャパシタは、図１
（ｃ）にその一実施形態の断面説明図が示されるよう
に、たとえば半導体基板１上のＳｉＯ2 膜２上に、後述
する誘電体層５からの元素の拡散を防止する、たとえば
Ｓｉ3 Ｎ4 からなる絶縁バリア層３が設けられ、その上
に所望の大きさにパターニングされた下部電極４、強誘
電体材料または高誘電率材料からなり、下部電極４より
大きくはみ出して形成される誘電体層５、および上部電
極６が順次設けられることにより形成されている。その
結果、下部電極４のない部分で誘電体層５が下部電極４
からはみ出しているところは、絶縁バリア層３上に誘電
体層５が直接積層された構造になっており、誘電体層５
とＳｉＯ2 膜２との間に絶縁バリア層３が介在した構造
になっていることに特徴がある。すなわち、前述のよう
に誘電体層とＳｉＯ2 膜とが直接接することによる拡散
の問題や、誘電体層とＳｉＯ2 膜との間にＴｉＯ2 膜や
ＺｒＯ2 膜などを介在させることによるドライエッチン
グの問題を解決するため鋭意検討を重ねた結果、Ｓｉ3
Ｎ4 などのＳｉを含有し、ＰｂやＴｉなどの拡散係数が
小さいか、誘電体層の構成元素の拡散の障害となる絶縁
バリア層３を誘電体層５とＳｉＯ 2 膜２との間に介在さ
せることにより、誘電体材料の構成元素の拡散を防止し
ながら、絶縁バリア層３のパターニングもＳｉＯ2 と同
様に簡単に行うことができることを見出したものであ
る。
（ｃ）にその一実施形態の断面説明図が示されるよう
に、たとえば半導体基板１上のＳｉＯ2 膜２上に、後述
する誘電体層５からの元素の拡散を防止する、たとえば
Ｓｉ3 Ｎ4 からなる絶縁バリア層３が設けられ、その上
に所望の大きさにパターニングされた下部電極４、強誘
電体材料または高誘電率材料からなり、下部電極４より
大きくはみ出して形成される誘電体層５、および上部電
極６が順次設けられることにより形成されている。その
結果、下部電極４のない部分で誘電体層５が下部電極４
からはみ出しているところは、絶縁バリア層３上に誘電
体層５が直接積層された構造になっており、誘電体層５
とＳｉＯ2 膜２との間に絶縁バリア層３が介在した構造
になっていることに特徴がある。すなわち、前述のよう
に誘電体層とＳｉＯ2 膜とが直接接することによる拡散
の問題や、誘電体層とＳｉＯ2 膜との間にＴｉＯ2 膜や
ＺｒＯ2 膜などを介在させることによるドライエッチン
グの問題を解決するため鋭意検討を重ねた結果、Ｓｉ3
Ｎ4 などのＳｉを含有し、ＰｂやＴｉなどの拡散係数が
小さいか、誘電体層の構成元素の拡散の障害となる絶縁
バリア層３を誘電体層５とＳｉＯ 2 膜２との間に介在さ
せることにより、誘電体材料の構成元素の拡散を防止し
ながら、絶縁バリア層３のパターニングもＳｉＯ2 と同
様に簡単に行うことができることを見出したものであ
る。
【００１３】絶縁バリア層３は、前述のＳｉ3 Ｎ4 など
のシリコンチッ化膜（ＳｉＮx ）の他に、たとえばシリ
コン酸化チッ化膜（ＳｉＯy Ｎz ）を含むシリコンチッ
化物系化合物またはＳｉＺｒy Ｏz 、ＳｉＴｉy Ｏz 、
ＳｉＴａy Ｏz などのＳｉを含有して、誘電体層の構成
元素や、その構成元素の拡散のバリアとなるＰｂやＴｉ
などを含有する２種以上の金属酸化物が用いられる。こ
の絶縁バリア層３は、単層でもよいし、前述の材料の複
数種類からなる複層で形成されてもよい。
のシリコンチッ化膜（ＳｉＮx ）の他に、たとえばシリ
コン酸化チッ化膜（ＳｉＯy Ｎz ）を含むシリコンチッ
化物系化合物またはＳｉＺｒy Ｏz 、ＳｉＴｉy Ｏz 、
ＳｉＴａy Ｏz などのＳｉを含有して、誘電体層の構成
元素や、その構成元素の拡散のバリアとなるＰｂやＴｉ
などを含有する２種以上の金属酸化物が用いられる。こ
の絶縁バリア層３は、単層でもよいし、前述の材料の複
数種類からなる複層で形成されてもよい。
【００１４】誘電体層５としては、強誘電体メモリＦＥ
Ｔや、ＤＲＡＭ用のキャパシタには、たとえば強誘電体
材料のチタン酸ジルコン酸鉛ＰＺＴ（Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ 3 ）や高誘電率材料のＳＢＴ（ＳｒＢｉ2 Ｔａ2
Ｏ9 ）などが用いられる。これらの誘電体材料では、重
金属を含んでおり、この重金属が拡散すると前述の問題
が生じるが、本発明では絶縁バリア層３によりその拡散
を防止している。また、下部電極４および上部電極６と
しては、前述の誘電体層５は成膜した後に酸化雰囲気中
で６５０〜８５０℃程度の高温で熱処理をして結晶化を
図る必要があるため、高温の酸化雰囲気においても、表
面に不導電性の酸化物が形成されて電気特性が損なわれ
ないように、ＰｔやＩｒなどの貴金属または貴金属の酸
化物で導電性のあるＩｒＯ2 やＲｕＯ2 などが用いられ
る。これらの貴金属にＲｅが添加されることにより、電
極のパターニングも容易になるというメリットがある。
Ｔや、ＤＲＡＭ用のキャパシタには、たとえば強誘電体
材料のチタン酸ジルコン酸鉛ＰＺＴ（Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ 3 ）や高誘電率材料のＳＢＴ（ＳｒＢｉ2 Ｔａ2
Ｏ9 ）などが用いられる。これらの誘電体材料では、重
金属を含んでおり、この重金属が拡散すると前述の問題
が生じるが、本発明では絶縁バリア層３によりその拡散
を防止している。また、下部電極４および上部電極６と
しては、前述の誘電体層５は成膜した後に酸化雰囲気中
で６５０〜８５０℃程度の高温で熱処理をして結晶化を
図る必要があるため、高温の酸化雰囲気においても、表
面に不導電性の酸化物が形成されて電気特性が損なわれ
ないように、ＰｔやＩｒなどの貴金属または貴金属の酸
化物で導電性のあるＩｒＯ2 やＲｕＯ2 などが用いられ
る。これらの貴金属にＲｅが添加されることにより、電
極のパターニングも容易になるというメリットがある。
【００１５】つぎに、図１（ａ）〜（ｃ）を参照しなが
ら本発明のキャパシタの一実施形態の製法について説明
をする。
ら本発明のキャパシタの一実施形態の製法について説明
をする。
【００１６】まず、図１（ａ）に示されるように、Ｓｉ
Ｏ2 膜２上に、たとえばＣＶＤ法によりＳｉ3 Ｎ4 を堆
積し、絶縁バリア層３を５００〜２０００Å程度形成
し、さらに真空蒸着などによりＰｔ膜４ａを堆積する。
ついで、図１（ｂ）に示されるように、Ｐｔ膜４ａを所
定のパターンにエッチングすることにより下部電極４を
形成する。その後、図１（ｃ）に示されるように、スパ
ッタリング法などにより、ＰＺＴを成膜して誘電体層５
を形成し、さらに前述と同様にＰｔ膜を成膜してパター
ニングすることにより上部電極６を形成する。その後、
酸化雰囲気中で６５０〜８５０℃程度の高温熱処理を行
うことにより、強誘電体層の結晶化を行う。その結果、
図１（ｃ）に示される構造のキャパシタが得られる。
Ｏ2 膜２上に、たとえばＣＶＤ法によりＳｉ3 Ｎ4 を堆
積し、絶縁バリア層３を５００〜２０００Å程度形成
し、さらに真空蒸着などによりＰｔ膜４ａを堆積する。
ついで、図１（ｂ）に示されるように、Ｐｔ膜４ａを所
定のパターンにエッチングすることにより下部電極４を
形成する。その後、図１（ｃ）に示されるように、スパ
ッタリング法などにより、ＰＺＴを成膜して誘電体層５
を形成し、さらに前述と同様にＰｔ膜を成膜してパター
ニングすることにより上部電極６を形成する。その後、
酸化雰囲気中で６５０〜８５０℃程度の高温熱処理を行
うことにより、強誘電体層の結晶化を行う。その結果、
図１（ｃ）に示される構造のキャパシタが得られる。
【００１７】本発明のキャパシタによれば、ＺｒやＴｉ
などの拡散係数の小さいＳｉＯy Ｎ z （ｙが０の場合を
含む）またはＳｉＺｒy Ｏz やＳｉＴｉy Ｏz などのＳ
ｉを含んだ２種以上の複合金属酸化物を誘電体層とＳｉ
Ｏ2 膜との間に介在させているため、拡散係数が小さか
ったり、すでにＴｉやＺｒなどの金属が含まれているた
め同じ金属の拡散を阻止することができ、誘電体層のＰ
ｂやＴｉなどの拡散を防止することができる。その結
果、誘電体層へのクラックの発生も防止することができ
る。一方、この絶縁バリア層は、Ｓｉを含んでいるた
め、ドライエッチングの反応ガスであるＣＨ4 ＣＨ
Ｆ3 、などとＳｉは非常に反応しやすく、しかもその化
合物は融点が低いため、そのままの化合物として除去さ
れる。そのため、Ｓｉの抜けたＴｉやＺｒなども容易に
分離しやすく反応ガスとの化合物として除去され、容易
にエッチングをすることができる。その結果、精細なパ
ターニングをすることができる。
などの拡散係数の小さいＳｉＯy Ｎ z （ｙが０の場合を
含む）またはＳｉＺｒy Ｏz やＳｉＴｉy Ｏz などのＳ
ｉを含んだ２種以上の複合金属酸化物を誘電体層とＳｉ
Ｏ2 膜との間に介在させているため、拡散係数が小さか
ったり、すでにＴｉやＺｒなどの金属が含まれているた
め同じ金属の拡散を阻止することができ、誘電体層のＰ
ｂやＴｉなどの拡散を防止することができる。その結
果、誘電体層へのクラックの発生も防止することができ
る。一方、この絶縁バリア層は、Ｓｉを含んでいるた
め、ドライエッチングの反応ガスであるＣＨ4 ＣＨ
Ｆ3 、などとＳｉは非常に反応しやすく、しかもその化
合物は融点が低いため、そのままの化合物として除去さ
れる。そのため、Ｓｉの抜けたＴｉやＺｒなども容易に
分離しやすく反応ガスとの化合物として除去され、容易
にエッチングをすることができる。その結果、精細なパ
ターニングをすることができる。
【００１８】図２は、図１の変形例を示す同様の断面説
明図で、この例は、たとえば誘電体層５をゾルゲル法に
より形成することにより、誘電体層５の表面を平坦面に
したものである。すなわち、図１に示される構造では、
下部電極４のエッジ部分の誘電体層５が薄くなり、ウイ
ークポイントとなって上下の電極４、６の接触の危険性
が生じるが、図２に示される構造にすることにより、下
部電極４のエッジ部分でもウイークポイントは生ぜず、
その虞れがなくなる。この構造にするには、ゾルゲル法
を用いなくても、スパッタリングなどにより厚く誘電体
層を形成し、表面からケミカル・メカニカル・ポリッシ
ュ（ＣＭＰ）により表面を研磨することにより、表面の
平坦化してもよい。さらに、誘電体層５の表面を平坦化
しなくても、上部電極６を下部電極４より小さくなるよ
うにパターニングをすればウイークポイントの発生を防
止することができる。
明図で、この例は、たとえば誘電体層５をゾルゲル法に
より形成することにより、誘電体層５の表面を平坦面に
したものである。すなわち、図１に示される構造では、
下部電極４のエッジ部分の誘電体層５が薄くなり、ウイ
ークポイントとなって上下の電極４、６の接触の危険性
が生じるが、図２に示される構造にすることにより、下
部電極４のエッジ部分でもウイークポイントは生ぜず、
その虞れがなくなる。この構造にするには、ゾルゲル法
を用いなくても、スパッタリングなどにより厚く誘電体
層を形成し、表面からケミカル・メカニカル・ポリッシ
ュ（ＣＭＰ）により表面を研磨することにより、表面の
平坦化してもよい。さらに、誘電体層５の表面を平坦化
しなくても、上部電極６を下部電極４より小さくなるよ
うにパターニングをすればウイークポイントの発生を防
止することができる。
【００１９】図３は、本発明のキャパシタのさらに他の
実施形態の製造工程を示す図である。すなわち、この例
はコンタクトホールをプラグにより埋め込み、その上に
キャパシタを形成するスタックキャパシタの例である。
実施形態の製造工程を示す図である。すなわち、この例
はコンタクトホールをプラグにより埋め込み、その上に
キャパシタを形成するスタックキャパシタの例である。
【００２０】まず、前述の例と同様に、図３（ａ）に示
されるように、ＳｉＯ2 膜２上に、たとえばＣＶＤ法に
よりＳｉ3 Ｎ4 を堆積し、絶縁バリア層３を５００〜２
０００Å程度形成する。そして、図３（ｂ）に示される
ように、絶縁バリア層３およびＳｉＯ2 膜２をエッチン
グしてコンタクトホール１１を形成する。その後、図３
（ｃ）に示されるように、ポリシリコンやＷなどをコン
タクトホール１１内に埋め込みプラグ７を形成する。そ
して、図１の例と同様に、真空蒸着などによりＰｔ膜を
堆積して、所定のパターンにエッチングすることにより
下部電極４を形成する。さらに、スパッタリング法など
により、ＰＺＴを成膜して誘電体層５を形成し、さらに
上部電極６を形成して高温熱処理を行うことにより、強
誘電体層の結晶化を行う。その結果、図３（ｄ）に示さ
れるスタックキャパシタが得られる。
されるように、ＳｉＯ2 膜２上に、たとえばＣＶＤ法に
よりＳｉ3 Ｎ4 を堆積し、絶縁バリア層３を５００〜２
０００Å程度形成する。そして、図３（ｂ）に示される
ように、絶縁バリア層３およびＳｉＯ2 膜２をエッチン
グしてコンタクトホール１１を形成する。その後、図３
（ｃ）に示されるように、ポリシリコンやＷなどをコン
タクトホール１１内に埋め込みプラグ７を形成する。そ
して、図１の例と同様に、真空蒸着などによりＰｔ膜を
堆積して、所定のパターンにエッチングすることにより
下部電極４を形成する。さらに、スパッタリング法など
により、ＰＺＴを成膜して誘電体層５を形成し、さらに
上部電極６を形成して高温熱処理を行うことにより、強
誘電体層の結晶化を行う。その結果、図３（ｄ）に示さ
れるスタックキャパシタが得られる。
【００２１】図４に示される例は、図２に示される例と
同様に、ウイークポイントをなくする他の製法例の説明
図である。この例は、まず図４（ａ）に示されるよう
に、ＳｉＯ2 膜２上にＰｔ膜４ａを成膜し、ついでパタ
ーニングをして下部電極４を形成し（図４（ｂ）参
照）、その上に下部電極４より厚くなるように、絶縁バ
リア膜３ａをスパッタリング法などにより成膜する（図
４（ｃ）参照）。そして、ＣＭＰ法により表面を研磨し
て、下部電極４の表面と絶縁バリア層３の表面を揃える
（図４（ｄ）参照）。その後、前述の各例と同様に、誘
電体層５および上部電極６を形成する。この方法によれ
ば、下部電極４のエッジ部で誘電体層５にウイークポイ
ントが発生することを防止することができる。
同様に、ウイークポイントをなくする他の製法例の説明
図である。この例は、まず図４（ａ）に示されるよう
に、ＳｉＯ2 膜２上にＰｔ膜４ａを成膜し、ついでパタ
ーニングをして下部電極４を形成し（図４（ｂ）参
照）、その上に下部電極４より厚くなるように、絶縁バ
リア膜３ａをスパッタリング法などにより成膜する（図
４（ｃ）参照）。そして、ＣＭＰ法により表面を研磨し
て、下部電極４の表面と絶縁バリア層３の表面を揃える
（図４（ｄ）参照）。その後、前述の各例と同様に、誘
電体層５および上部電極６を形成する。この方法によれ
ば、下部電極４のエッジ部で誘電体層５にウイークポイ
ントが発生することを防止することができる。
【００２２】図５（ａ）〜（ｅ）は、図４と同様に、ス
タックキャパシタの誘電体層５にウイークポイントが発
生しないように製造する工程図である。図３および図４
と同じ部分には同じ符号を付してその説明を省略する。
この方法によれば、スタックキャパシタにおいて、誘電
体層にウイークポイントが発生することがなく、信頼性
の高いスタックキャパシタが得られる。
タックキャパシタの誘電体層５にウイークポイントが発
生しないように製造する工程図である。図３および図４
と同じ部分には同じ符号を付してその説明を省略する。
この方法によれば、スタックキャパシタにおいて、誘電
体層にウイークポイントが発生することがなく、信頼性
の高いスタックキャパシタが得られる。
【００２３】以上の各例では、ＳｉＯ2 膜上に下部電極
から積層されるキャパシタが形成される例であったが、
メモリＦＥＴのように、半導体基板のソース・ドレイン
領域の間の半導体基板上にゲート酸化膜を介して強誘電
体材料からなる強誘電体層が設けられ、その上にゲート
電極が設けられたＭＦＩＴ構造や半導体層上に直接強誘
電体層が設けられるＭＦＴ構造などの強誘電体メモリＦ
ＥＴのようなキャパシタでも同様である。
から積層されるキャパシタが形成される例であったが、
メモリＦＥＴのように、半導体基板のソース・ドレイン
領域の間の半導体基板上にゲート酸化膜を介して強誘電
体材料からなる強誘電体層が設けられ、その上にゲート
電極が設けられたＭＦＩＴ構造や半導体層上に直接強誘
電体層が設けられるＭＦＴ構造などの強誘電体メモリＦ
ＥＴのようなキャパシタでも同様である。
【００２４】
【発明の効果】本発明によれば、誘電体層とシリコン酸
化膜との間に強誘電体材料などの構成元素であるＰｂや
Ｔｉなどの拡散係数の小さい材料または拡散のバリアと
なる絶縁バリア層が設けられているため、拡散に伴う素
子特性の劣化や誘電体層のクラックなどが生じない。一
方で絶縁バリア層はＳｉを含有しているため、ドライエ
ッチングなどの加工がしやすい。その結果、製造コスト
が低く高性能のキャパシタが得られる。
化膜との間に強誘電体材料などの構成元素であるＰｂや
Ｔｉなどの拡散係数の小さい材料または拡散のバリアと
なる絶縁バリア層が設けられているため、拡散に伴う素
子特性の劣化や誘電体層のクラックなどが生じない。一
方で絶縁バリア層はＳｉを含有しているため、ドライエ
ッチングなどの加工がしやすい。その結果、製造コスト
が低く高性能のキャパシタが得られる。
【図１】本発明のキャパシタの一実施形態の製造工程を
示す図である。
示す図である。
【図２】図１のキャパシタの変形例の断面説明図であ
る。
る。
【図３】本発明のキャパシタの他の構造例の製造工程を
示す図である。
示す図である。
【図４】本発明のキャパシタの他の実施形態の製造工程
を示す図である。
を示す図である。
【図５】図４のキャパシタの他の構造例を示す図であ
る。
る。
【図６】従来のキャパシタの構造例を示す図である。
２ ＳｉＯ2 膜 ３ 絶縁バリア層 ４ 下部電極 ５ 誘電体層 ６ 上部電極
Claims (1)
- 【請求項１】 シリコン酸化膜上に下部電極、強誘電体
材料または高誘電率材料からなる誘電体層、および上部
電極が順次設けられるキャパシタであって、前記下部電
極がパターニングされて前記誘電体層が該下部電極より
はみ出して形成され、かつ、該下部電極よりはみ出した
部分の前記誘電体層と前記シリコン酸化膜との間にＳｉ
を含む２種以上の複合金属酸化物からなる絶縁バリア層
が介在されてなるキャパシタ。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02792999A JP3170254B2 (ja) | 1999-02-04 | 1999-02-04 | キャパシタ |
| TW089101957A TW442806B (en) | 1999-02-04 | 2000-02-03 | Capacitor and its manufacturing process |
| PCT/JP2000/000597 WO2000046856A1 (fr) | 1999-02-04 | 2000-02-03 | Condensateur et son procede de fabrication |
| CA002361737A CA2361737A1 (en) | 1999-02-04 | 2000-02-03 | Capacitor and method for manufacturing the same |
| EP00902076A EP1150354A4 (en) | 1999-02-04 | 2000-02-03 | CAPACITOR AND MANUFACTURING METHOD THEREOF |
| KR1020017009738A KR100668881B1 (ko) | 1999-02-04 | 2000-02-03 | 커패시터 및 그 제조방법 |
| US09/890,252 US6483691B1 (en) | 1999-02-04 | 2000-02-03 | Capacitor and method for manufacturing the same |
| EP06101669A EP1657738A3 (en) | 1999-02-04 | 2000-02-03 | Capacitor and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02792999A JP3170254B2 (ja) | 1999-02-04 | 1999-02-04 | キャパシタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000228494A JP2000228494A (ja) | 2000-08-15 |
| JP3170254B2 true JP3170254B2 (ja) | 2001-05-28 |
Family
ID=12234592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02792999A Expired - Fee Related JP3170254B2 (ja) | 1999-02-04 | 1999-02-04 | キャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3170254B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005347682A (ja) | 2004-06-07 | 2005-12-15 | Oki Electric Ind Co Ltd | 強誘電体膜キャパシタの製造方法 |
| WO2006117912A1 (ja) * | 2005-04-27 | 2006-11-09 | Murata Manufacturing Co., Ltd | 薄膜キャパシタおよびその製造方法 |
| JP4461386B2 (ja) * | 2005-10-31 | 2010-05-12 | Ｔｄｋ株式会社 | 薄膜デバイスおよびその製造方法 |
| JP2007149970A (ja) | 2005-11-28 | 2007-06-14 | Tdk Corp | 薄膜デバイスおよびその製造方法 |
-
1999
- 1999-02-04 JP JP02792999A patent/JP3170254B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000228494A (ja) | 2000-08-15 |
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|---|---|---|---|
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