JP4148674B2 - 強誘電体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、強誘電体メモリに関し、特に、キャパシタを有する強誘電体メモリに関する。
【０００２】
【従来の技術】
近年、強誘電体キャパシタを含む半導体メモリ（強誘電体メモリ）は、高速で低消費電力な不揮発性メモリとして、精力的に研究されている。また、従来の強誘電体メモリの中で、１つのメモリセルが１つの強誘電体キャパシタのみによって構成される単純マトリックス型の強誘電体メモリが知られている。図２２は、従来の単純マトリックス型の強誘電体メモリのメモリセルアレイを示した等価回路図である。また、図２３は、従来の単純マトリックス型の強誘電体メモリのメモリセル部分の断面図である。
【０００３】
図２２および図２３を参照して、従来の単純マトリックス型の強誘電体メモリのメモリセル部分の構造について説明する。この従来の強誘電体メモリでは、図２３に示すように、ｐ型シリコン基板１０１の表面上に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法による素子分離絶縁膜１０２が形成されている。また、全面を覆うように、シリコン酸化膜（ＳｉＯ2膜）からなる層間絶縁膜１０３が形成されている。層間絶縁膜１０３上には、ＩｒＳｉＮ膜１０５ａと、Ｐｔ膜１０５ｂとの積層膜からなる下部電極１０５が形成されている。
【０００４】
下部電極１０５および層間絶縁膜１０３を覆うように、強誘電体膜であるＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）膜１０６が形成されている。ＳＢＴ膜１０６上には、Ｐｔ膜からなる上部電極１０７が形成されている。この上部電極１０７は、下部電極１０５と直交する方向に延びるように形成されている。下部電極１０５と、ＳＢＴ膜１０６と、上部電極１０７とによって、強誘電体キャパシタ１１０が構成されている。
【０００５】
次に、従来の単純マトリックス型の強誘電体メモリの製造方法について説明する。
【０００６】
まず、ｐ型シリコン基板１０１の表面上に、ＬＯＣＯＳ法を用いて、素子分離絶縁膜１０２を形成する。そして、素子分離絶縁膜１０２上に、シリコン酸化膜からなる層間絶縁膜１０３を形成する。
【０００７】
次に、全面を覆うように、ＩｒＳｉＮ膜１０５ａを約５０ｎｍの厚みで形成した後、Ｐｔ膜１０５ｂを約２００ｎｍの厚みで形成する。その後、フォトリソグラフィ技術と、Ｃｌ2／Ａｒ系ガスを用いたドライエッチング技術とを用いて、ＩｒＳｉＮ膜１０５ａおよびＰｔ膜１０５ｂを所定の形状にパターニングすることによって、下部電極１０５が形成される。
【０００８】
次に、ゾル・ゲル法、ＬＳＭＣＤ（Ｌｉｑｕｉｄ Ｓｏｕｒｃｅ Ｍｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎ）またはＣＶＤ法を用いて、全面を覆うように、強誘電体膜であるＳＢＴ膜１０６を形成する。
【０００９】
さらに、ＳＢＴ膜１０６上に、Ｐｔ膜からなる上部電極１０７を形成した後、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、上部電極１０７およびＳＢＴ膜１０６を所定の形状にパターニングする。このようにして、図２３に示した従来の単純マトリックス型の強誘電体メモリが完成される。
【００１０】
【発明が解決しようとする課題】
上記した従来の単純マトリックス型の強誘電体メモリのキャパシタ構造は、平坦な上面を有する下部電極１０５上に、ＳＢＴ膜１０６を介して上部電極１０７が対向するように形成された平行平板型であった。このような構造において、素子の微細化を進めると、下部電極１０５の幅が小さくなるため、その分、キャパシタ面積が小さくなる。このため、キャパシタ容量も小さくなるという不都合があった。その結果、素子が微細化された場合に、十分なキャパシタ容量を確保するのが困難であるという問題点があった。
【００１１】
この発明は上記のような課題を解決するためになされたものであり、
この発明の目的は、素子が微細化された場合にも、十分なキャパシタ容量を確保することが可能な強誘電体メモリを提供することである。
【００１２】
【課題を解決するための手段】
請求項１における強誘電体メモリは、実質的にＬ字形状の断面を有する下部電極と、下部電極上に形成された酸化物系誘電体膜を含む強誘電体膜と、強誘電体膜上に形成された上部電極と、下部電極の垂直部分の一方の表面の少なくとも一部に接触するように形成された絶縁膜とを備え、下部電極と上部電極とは、互いに交差するようにマトリックス状に配置されており、下部電極と上部電極とが交差する領域において、強誘電体膜が下部電極と上部電極との間に配置された単純マトリックス型に構成されている。なお、本発明における半導体基板は、通常の半導体基板のみならず、絶縁基板上に形成された半導体層なども含む広い概念である。また、本発明の実質的にＬ字状の断面とは、角度が９０°の角ばった形状の完全なＬ字形状のみならず、９０°以外のＬ字形状に近い形状や角ばっていない丸みを有するＬ字形状も含む広い概念である。つまり、水平部分と垂直部分とを有するＬ字形状に近い形状のものを全て含む広い概念である。
【００１３】
請求項１では、上記のように、下部電極を実質的にＬ字形状の断面を有するように形成することによって、そのＬ字形状の水平部分のみならず垂直部分もキャパシタとして利用することができる。この場合、垂直部分は、キャパシタの平面積を増加させることなく、キャパシタとして利用できる面積を増加させることができるので、素子が微細化された場合にも、十分なキャパシタ容量を確保することができる。また、下部電極を実質的にＬ字形状の断面を有するように形成することによって、Ｌ字形状の水平部分により、下部電極形成後の製造プロセスにおいて下部電極が倒れるのを抑制することができる。また、請求項１では、下部電極の垂直部分の一方の表面の少なくとも一部に接触するように形成された絶縁膜を備える。このように構成すれば、絶縁膜によりＬ字形状の下部電極が支持されるので、下部電極形成後の製造プロセスにおいて下部電極が倒れるのを確実に防止することができる。また、下部電極と上部電極とは、互いに交差するようにマトリックス状に配置されており、強誘電体膜は、下部電極と上部電極とが交差する領域において、下部電極と上部電極との間に配置されている。このように構成すれば、マトリックス型の強誘電体メモリなどに容易に適用することができる。これにより、マトリックス型の強誘電体メモリにおいて、素子が微細化された場合にも、十分なキャパシタ容量を確保することができる。
【００１４】
請求項２における強誘電体メモリは、請求項１の構成において、強誘電体膜は、少なくとも下部電極の垂直部分の他方の表面および水平部分の一方の表面に接触するように形成されている。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリのメモリセル部分を示した断面図である。
【００２０】
以下、図１を用いて第１実施形態における強誘電体メモリのメモリセル部分の構造について説明する。
【００２１】
この第１実施形態の強誘電体メモリでは、ｐ型シリコン基板１の表面上に、ＬＯＣＯＳ法による素子分離絶縁膜２が形成されている。また、全面を覆うように、シリコン酸化膜（ＳｉＯ2）からなる層間絶縁膜３が形成されている。層間絶縁膜３上には、約５０ｎｍの厚みを有するＩｒＳｉＮ膜５ａと、約２００ｎｍの厚みを有するＰｔ膜５ｂとの積層膜から構成される下部電極５が所定の間隔を隔てて形成されている。なお、ｐ型シリコン基板１は、本発明の「半導体基板」の一例である。
【００２２】
また、下部電極５は、図１に示すように、実質的にＬ字形状の断面を有するように形成されている。また、そのＬ字形状の下部電極５は、先端部に丸みを有するサイドウォール形状の垂直部分を含む。また、隣接する２つのＬ字形状の下部電極５間には、２つの下部電極５の側面（一方の表面）に接触するように、シリコン窒化膜（ＳｉＮ膜）４が形成されている。このシリコン窒化膜４は、本発明の「絶縁膜」の一例である。
【００２３】
また、層間絶縁膜３、シリコン窒化膜４およびＬ字形状の下部電極５の他方の表面を覆うように、強誘電体膜であるＳＢＴ膜６が形成されている。また、ＳＢＴ膜６上には、下部電極５と直交する方向に延びるように、Ｐｔ膜からなる上部電極７が形成されている。なお、ＳＢＴ膜６は、本発明の「酸化物系誘電体膜を含む強誘電体膜」の一例である。
【００２４】
第１実施形態の単純マトリックス型の強誘電体メモリでは、上記のように、下部電極５を実質的にＬ字形状の断面を有するように形成することによって、そのＬ字形状の水平部分のみならず垂直部分の他方の表面もキャパシタとして利用することができる。この場合、垂直部分は、キャパシタの平面積を増加させることなく、キャパシタとして利用できる面積を増加させることができるので、素子が微細化された場合にも、十分なキャパシタ容量を確保することができる。
【００２５】
また、下部電極５を実質的にＬ字形状の断面を有するように形成することによって、下部電極５形成後の製造プロセスにおいて、下部電極５が倒れるのを抑制することができる。さらに、第１実施形態では、上記のように、実質的にＬ字形状の断面を有する下部電極５の一方の表面に接触するように形成されたシリコン窒化膜４を設けることによって、シリコン窒化膜４によりＬ字形状の下部電極５が支持される。これにより、下部電極５形成後の製造プロセスにおいて下部電極５が倒れるのを確実に防止することができる。
【００２６】
さらに、第１実施形態における単純マトリックス型の強誘電体メモリでは、上記のように、Ｌ字形状の下部電極５を、先端部に丸みを有するサイドウォール形状の垂直部分を含むように構成することによって、先端部が矩形形状である場合に比べて、電界が集中するのを防止することができる。
【００２７】
また、第１実施形態における単純マトリックス型の強誘電体メモリでは、上記のように、下部電極５を、ＳｉＮと、金属との複合膜であるＩｒＳｉＮ膜５ａを含むように構成することによって、ＳｉＮと、金属との複合膜により酸素が下方に侵入するのを抑制することができる。
【００２８】
図２〜図７は、図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。以下、図１〜図７を参照して、第１実施形態の単純マトリックス型の強誘電体メモリの製造方法について説明する。
【００２９】
まず、図２に示すように、ｐ型シリコン基板１の表面上に、ＬＯＣＯＳ法を用いて、素子分離絶縁膜２を形成する。そして、素子分離絶縁膜２上に、シリコン酸化膜からなる層間絶縁膜３を形成する。
【００３０】
次に、ＣＶＤ法を用いて、全面にシリコン窒化膜（図示せず）を約５００ｎｍの厚みで形成した後、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、そのシリコン窒化膜を所定の形状にパターニングする。これにより、図３に示すような形状を有するパターニングされたシリコン窒化膜４が得られる。
【００３１】
次に、図４に示すように、全面を覆うように、ＩｒＳｉＮ膜５ａを約５０ｎｍの厚みで形成した後、Ｐｔ膜５ｂを約２００ｎｍの厚みで形成する。さらに、ＣＶＤ法を用いて、シリコン酸化膜８ａを約５００ｎｍの厚みで形成する。その後、シリコン酸化膜８ａを異方性エッチングすることによって、図５に示すような形状を有するサイドウォール絶縁膜８が得られる。
【００３２】
さらに、サイドウォール絶縁膜８をマスクとして、Ｃｌ2／Ａｒ系ガスを用いて、ＩｒＳｉＮ膜５ａと、Ｐｔ膜５ｂとを異方性エッチングする。その後、Ｏ2ガスを用いたプラズマモードドライエッチングによりサイドウォール絶縁膜８を除去する。これにより、図６に示すようなサイドウォール形状を有する下部電極５が自己整合的に形成される。
【００３３】
次に、図７に示すように、全面を覆うように、ＣＶＤ法またはＬＳＭＣＤ法を用いて、強誘電体膜であるＳＢＴ膜６を形成する。
【００３４】
この後、ＳＢＴ膜６上に、Ｐｔ膜からなる上部電極７を形成する。そして、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、上部電極７およびＳＢＴ膜６を所定の形状にパターニングする。最後に、上記エッチング工程で、ＳＢＴ膜６に入った欠陥を回復するとともに、強誘電体キャパシタ特性を向上させるために、６００℃〜８００℃で３０分程度のＯ２アニールを行う。このようにして、第１実施形態の強誘電体メモリが完成される。
【００３５】
（参考例）
図８は、参考例による単純マトリックス型の強誘電体メモリのメモリセル部分を示した断面図である。この参考例では、上記した第１実施形態と異なり、強誘電体膜であるＳＢＴ膜を、Ｌ字形状を有する下部電極の他方の表面のみならず一方の表面にも接触するように形成した例について説明する。
【００３６】
以下、図８を用いて参考例における強誘電体メモリのメモリセル部分の構造について説明する。
【００３７】
この参考例の強誘電体メモリでは、ｐ型シリコン基板１１の表面上に、ＬＯＣＯＳ法による素子分離絶縁膜１２が形成されている。また、全面を覆うように、シリコン酸化膜（ＳｉＯ２膜）からなる層間絶縁膜１３が形成されている。ここで、参考例では、層間絶縁膜１３上の全面に、シリコン窒化膜１４（ＳｉＮ膜）が形成されている。シリコン窒化膜１４上には、約５０ｎｍの厚みを有するＩｒＳｉＮ膜１５ａと、約２００ｎｍの厚みを有するＰｔ膜１５ｂとの積層膜から構成される下部電極１５が所定の間隔を隔てて形成されている。
【００３８】
また、下部電極１５は、図８に示すように、実質的にＬ字形状の断面を有するように形成されている。また、そのＬ字形状の下部電極１５は、先端部に丸みを有するサイドウォール形状の垂直部分を含む。
【００３９】
また、シリコン窒化膜１４およびＬ字形状の下部電極１５の表面を覆うように、強誘電体膜であるＳＢＴ膜１６が形成されている。また、ＳＢＴ膜１６上には、下部電極１５と直交する方向に延びるように、Ｐｔ膜からなる上部電極１７が形成されている。
【００４０】
ここで、参考例では、上記した第１実施形態と異なり、ＳＢＴ膜１６は、下部電極１５の他方の表面のみならず、一方の表面のほぼ全面に接触するように形成されている。
【００４１】
参考例の単純マトリックス型の強誘電体メモリでは、上記のように、下部電極１５を実質的にＬ字形状の断面を有するように形成するとともに、ＳＢＴ膜１６をそのＬ字形状の下部電極１５の他方の表面のみならず、一方の表面のほぼ全面に接触するように形成することによって、一方の表面のほぼ全面をキャパシタとして利用することができるので、第１実施形態と比べて、よりキャパシタとして利用できる面積を増加させることができる。これにより、素子が微細化された場合にも、より十分なキャパシタ容量を確保することができる。
【００４２】
また、参考例では、下部電極１５を実質的にＬ字形状の断面を有するように形成することによって、下部電極１５形成後の製造プロセスにおいて下部電極１５が倒れるのを抑制することができる。
【００４３】
なお、参考例のその他の効果は、第１実施形態と同様である。
【００４４】
図９〜図１４は、図８に示した参考例による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。以下、図８〜図１４を参照して、参考例の強誘電体メモリの製造方法について説明する。
【００４５】
まず、図９に示すように、ｐ型シリコン基板１１の表面上に、ＬＯＣＯＳ法を用いて、素子分離絶縁膜１２を形成する。そして、素子分離絶縁膜１２上に、シリコン酸化膜からなる層間絶縁膜１３を形成し、層間絶縁膜１３上に、シリコン窒化膜１４を形成する。
【００４６】
次に、ＣＶＤ法を用いて、全面にシリコン酸化膜（図示せず）を約５００ｎｍの厚みで形成した後、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、そのシリコン酸化膜を所定の形状にパターニングする。これにより、図１０に示すような形状を有するパターニングされたシリコン酸化膜１８が得られる。
【００４７】
次に、図１１に示すように、全面を覆うように、ＩｒＳｉＮ膜１５ａを約５０ｎｍの厚みで形成した後、Ｐｔ膜１５ｂを約２００ｎｍの厚みで形成する。さらに、ＣＶＤ法を用いて、シリコン酸化膜１９ａを約５００ｎｍの厚みで形成する。その後、シリコン酸化膜１９ａを異方性エッチングすることによって、図１２に示すような形状を有するサイドウォール絶縁膜１９が得られる。
【００４８】
さらに、サイドウォール絶縁膜１９をマスクとして、Ｃｌ2／Ａｒ系ガスを用いて、ＩｒＳｉＮ膜１５ａと、Ｐｔ膜１５ｂとを異方性エッチングする。その後、第２実施形態では、上記した第１実施形態と異なり、Ｏ2ガスを用いたプラズマモードドライエッチングによって、サイドウォール絶縁膜１９と、シリコン酸化膜１８とを同時に除去する。これにより、図１３に示すようなサイドウォール形状を有する下部電極１５が自己整合的に形成される。
【００４９】
次に、図１４に示すように、ＣＶＤ法またはＬＳＭＣＤ法を用いて、全面を覆うように、強誘電体膜であるＳＢＴ膜１６を形成する。
【００５０】
この後、ＳＢＴ膜１６上に、Ｐｔ膜からなる上部電極１７を形成する。そして、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、上部電極１７およびＳＢＴ膜１６を所定の形状にパターニングする。最後に、上記エッチング工程で、ＳＢＴ膜１６に入った欠陥を回復するとともに、強誘電体キャパシタ特性を向上させるために、６００℃〜８００℃で３０分程度のＯ２アニールを行う。このようにして、参考例の強誘電体メモリが完成される。
【００５１】
（第２実施形態）
図１５は、本発明の第２実施形態による単純マトリックス型の強誘電体メモリのメモリセル部分を示した断面図である。この第２実施形態では、上記した第１実施形態および参考例と異なり、強誘電体膜であるＳＢＴ膜を、Ｌ字形状を有する下部電極の他方の表面のみならず、一方の表面の一部に接触するように形成した例について説明する。
【００５２】
以下、図１５を用いて本発明の第２実施形態における強誘電体メモリのメモリセル部分の構造について説明する。
【００５３】
この第２実施形態の強誘電体メモリでは、ｐ型シリコン基板２１の表面上に、ＬＯＣＯＳ法による素子分離絶縁膜２２が形成されている。また、全面を覆うように、シリコン酸化膜（ＳｉＯ２膜）からなる層間絶縁膜２３が形成されている。ここで、第２実施形態では、層間絶縁膜２３上の全面に、シリコン窒化膜（ＳｉＮ膜）２４が形成されている。シリコン窒化膜２４上には、約５０ｎｍの厚みを有するＩｒＳｉＮ膜２５ａと、約２００ｎｍの厚みを有するＰｔ膜２５ｂとの積層膜から構成される下部電極２５が所定の間隔を隔てて形成されている。なお、ｐ型シリコン基板２１は、本発明の「半導体基板」の一例である。
【００５４】
また、下部電極２５は、図１５に示すように、実質的にＬ字形状の断面を有するように形成されている。また、そのＬ字形状の下部電極２５は、先端部に丸みを有するサイドウォール形状の垂直部分を含む。また、隣接する２つの下部電極２５間には、２つの下部電極２５の側面（一方の表面）の一部に接触するように、シリコン酸化膜２８が形成されている。このシリコン酸化膜２８は、本発明の「絶縁膜」の一例である。
【００５５】
また、シリコン窒化膜２４、シリコン酸化膜２８およびＬ字形状の下部電極２５の表面を覆うように、強誘電体膜であるＳＢＴ膜２６が形成されている。また、ＳＢＴ膜２６上には、下部電極２５と直交する方向に延びるように、Ｐｔ膜からなる上部電極２７が形成されている。
【００５６】
ここで、第２実施形態では、上記した第１実施形態および参考例と異なり、ＳＢＴ膜２６は、下部電極２５の他方の表面のほぼ全面と、一方の表面の一部とに接触するように形成されている。なお、ＳＢＴ膜２６は、本発明の「酸化物系誘電体膜を含む強誘電体膜」の一例である。
【００５７】
第２実施形態の単純マトリックス型の強誘電体メモリでは、上記のように、下部電極２５を実質的にＬ字形状の断面を有するように形成するとともに、ＳＢＴ膜２６をそのＬ字形状の下部電極２５の他方の表面のみならず、一方の表面の一部に接触するように形成することによって、下部電極２５の垂直部分の一方の表面の一部をキャパシタとして利用することができるので、第１実施形態と比べて、よりキャパシタとして利用できる面積を増加させることができる。これにより、素子が微細化された場合にも、より十分なキャパシタ容量を確保することができる。
【００５８】
また、下部電極２５を実質的にＬ字形状の断面を有するように形成することによって、下部電極２５形成後の製造プロセスにおいて下部電極２５が倒れるのを抑制することができる。さらに、第２実施形態では、上記した参考例と異なり、実質的にＬ字形状の断面を有する下部電極２５の他方の表面の一部に接触するように形成されたシリコン酸化膜２８を備えることによって、シリコン酸化膜２８によりＬ字形状の下部電極２５が支持される。これにより、下部電極２５形成後の製造プロセスにおいて下部電極２５が倒れるのを確実に防止することができる。
【００５９】
なお、第２実施形態のその他の効果は、第１実施形態と同様である。
【００６０】
図１６〜図２１は、図１５に示した第２実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。以下、図１５〜図２１を参照して、第２実施形態の強誘電体メモリの製造方法について説明する。
【００６１】
まず、図１６に示すように、ｐ型シリコン基板２１の表面上に、ＬＯＣＯＳ法を用いて、素子分離絶縁膜２２を形成する。そして、素子分離絶縁膜２２上に、シリコン酸化膜からなる層間絶縁膜２３を形成し、層間絶縁膜２３上に、シリコン窒化膜２４を形成する。
【００６２】
次に、ＣＶＤ法を用いて、全面にシリコン酸化膜（図示せず）を約５００ｎｍの厚みで形成した後、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、そのシリコン酸化膜を所定の形状にパターニングする。これにより、図１７に示すような形状を有するシリコン酸化膜２８が得られる。
【００６３】
次に、図１８に示すように、全面を覆うように、ＩｒＳｉＮ膜２５ａを約５０ｎｍの厚みで形成した後、Ｐｔ膜２５ｂを約２００ｎｍの厚みで形成する。さらに、ＣＶＤ法を用いて、シリコン酸化膜２９ａを約５００ｎｍの厚みで形成する。その後、シリコン酸化膜２９ａを異方性エッチングすることによって、図１９に示すような形状を有するサイドウォール絶縁膜２９が得られる。
【００６４】
さらに、サイドウォール絶縁膜２９をマスクとして、Ｃｌ２／Ａｒ系ガスを用いて、ＩｒＳｉＮ膜２５ａと、Ｐｔ膜２５とを異方性エッチングする。その後、第２実施形態では、上記した参考例と異なり、Ｏ２ガスを用いたプラズマモードドライエッチングでエッチング時間を調節することによって、サイドウォール絶縁膜２９と、シリコン酸化膜２８の一部とを同時に除去する。これにより、図２０に示すようなサイドウォール形状を有する下部電極２５と、隣接する２つの下部電極２５間に、下部電極２５の垂直部分の一方の表面の一部と接触するシリコン酸化物２８とが形成される。
【００６５】
次に、図２１に示すように、ＣＶＤ法またはＬＳＭＣＤ法を用いて、強誘電体膜であるＳＢＴ膜２６を形成する。
【００６６】
この後、ＳＢＴ膜２６上に、Ｐｔ膜からなる上部電極２７を形成する。そして、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、上部電極２７およびＳＢＴ膜２６を所定の形状にパターニングする。最後に、上記エッチング工程で、ＳＢＴ膜２６に入った欠陥を回復するとともに、強誘電体キャパシタ特性を向上させるために、６００℃〜８００℃で３０分程度のＯ２アニールを行う。このようにして、第２実施形態の強誘電体メモリが完成される。
【００６７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６８】
たとえば、上記実施形態では、単純マトリックス型の強誘電体メモリを例にとって説明したが、本発明はこれに限らず、１つのトランジスタと、１つの強誘電体キャパシタとからなるメモリセルを有する１Ｔ１Ｃ型の強誘電体メモリなどにも同様に適用可能である。
【００６９】
【発明の効果】
以上のように、本発明によれば、素子が微細化された場合にも、十分なキャパシタ容量を確保することが可能な強誘電体メモリを提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態による単純マトリックス型の強誘電体メモリのメモリセル部分の断面図である。
【図２】 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図３】 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図４】 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図５】 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図６】 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図７】 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図８】 本発明の参考例による単純マトリックス型の強誘電体メモリのメモリセル部分の断面図である。
【図９】 図８に示した参考例による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１０】 図８に示した参考例による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１１】 図８に示した参考例による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１２】 図８に示した参考例による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１３】 図８に示した参考例による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１４】 図８に示した参考例による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１５】 本発明の第２実施形態による単純マトリックス型の強誘電体メモリのメモリセル部分の断面図である。
【図１６】 図１５に示した第２実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１７】 図１５に示した第２実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１８】 図１５に示した第２実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１９】 図１５に示した第２実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図２０】 図１５に示した第２実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図２１】 図１５に示した第２実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図２２】 従来の単純マトリックス型の強誘電体メモリのメモリセルアレイを示した等価回路である。
【図２３】 図２２に示した従来の単純マトリックス型の強誘電体メモリのメモリセル部分の断面図である。
【符号の説明】
５、１５、２５ 下部電極
６、１６、２６ ＳＢＴ膜（強誘電体膜）
７、１７、２７ 上部電極
４ シリコン窒化膜（絶縁膜）
１８、２８ シリコン酸化膜（絶縁膜）
【発明の属する技術分野】
この発明は、強誘電体メモリに関し、特に、キャパシタを有する強誘電体メモリに関する。
【０００２】
【従来の技術】
近年、強誘電体キャパシタを含む半導体メモリ（強誘電体メモリ）は、高速で低消費電力な不揮発性メモリとして、精力的に研究されている。また、従来の強誘電体メモリの中で、１つのメモリセルが１つの強誘電体キャパシタのみによって構成される単純マトリックス型の強誘電体メモリが知られている。図２２は、従来の単純マトリックス型の強誘電体メモリのメモリセルアレイを示した等価回路図である。また、図２３は、従来の単純マトリックス型の強誘電体メモリのメモリセル部分の断面図である。
【０００３】
図２２および図２３を参照して、従来の単純マトリックス型の強誘電体メモリのメモリセル部分の構造について説明する。この従来の強誘電体メモリでは、図２３に示すように、ｐ型シリコン基板１０１の表面上に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法による素子分離絶縁膜１０２が形成されている。また、全面を覆うように、シリコン酸化膜（ＳｉＯ2膜）からなる層間絶縁膜１０３が形成されている。層間絶縁膜１０３上には、ＩｒＳｉＮ膜１０５ａと、Ｐｔ膜１０５ｂとの積層膜からなる下部電極１０５が形成されている。
【０００４】
下部電極１０５および層間絶縁膜１０３を覆うように、強誘電体膜であるＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）膜１０６が形成されている。ＳＢＴ膜１０６上には、Ｐｔ膜からなる上部電極１０７が形成されている。この上部電極１０７は、下部電極１０５と直交する方向に延びるように形成されている。下部電極１０５と、ＳＢＴ膜１０６と、上部電極１０７とによって、強誘電体キャパシタ１１０が構成されている。
【０００５】
次に、従来の単純マトリックス型の強誘電体メモリの製造方法について説明する。
【０００６】
まず、ｐ型シリコン基板１０１の表面上に、ＬＯＣＯＳ法を用いて、素子分離絶縁膜１０２を形成する。そして、素子分離絶縁膜１０２上に、シリコン酸化膜からなる層間絶縁膜１０３を形成する。
【０００７】
次に、全面を覆うように、ＩｒＳｉＮ膜１０５ａを約５０ｎｍの厚みで形成した後、Ｐｔ膜１０５ｂを約２００ｎｍの厚みで形成する。その後、フォトリソグラフィ技術と、Ｃｌ2／Ａｒ系ガスを用いたドライエッチング技術とを用いて、ＩｒＳｉＮ膜１０５ａおよびＰｔ膜１０５ｂを所定の形状にパターニングすることによって、下部電極１０５が形成される。
【０００８】
次に、ゾル・ゲル法、ＬＳＭＣＤ（Ｌｉｑｕｉｄ Ｓｏｕｒｃｅ Ｍｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎ）またはＣＶＤ法を用いて、全面を覆うように、強誘電体膜であるＳＢＴ膜１０６を形成する。
【０００９】
さらに、ＳＢＴ膜１０６上に、Ｐｔ膜からなる上部電極１０７を形成した後、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、上部電極１０７およびＳＢＴ膜１０６を所定の形状にパターニングする。このようにして、図２３に示した従来の単純マトリックス型の強誘電体メモリが完成される。
【００１０】
【発明が解決しようとする課題】
上記した従来の単純マトリックス型の強誘電体メモリのキャパシタ構造は、平坦な上面を有する下部電極１０５上に、ＳＢＴ膜１０６を介して上部電極１０７が対向するように形成された平行平板型であった。このような構造において、素子の微細化を進めると、下部電極１０５の幅が小さくなるため、その分、キャパシタ面積が小さくなる。このため、キャパシタ容量も小さくなるという不都合があった。その結果、素子が微細化された場合に、十分なキャパシタ容量を確保するのが困難であるという問題点があった。
【００１１】
この発明は上記のような課題を解決するためになされたものであり、
この発明の目的は、素子が微細化された場合にも、十分なキャパシタ容量を確保することが可能な強誘電体メモリを提供することである。
【００１２】
【課題を解決するための手段】
請求項１における強誘電体メモリは、実質的にＬ字形状の断面を有する下部電極と、下部電極上に形成された酸化物系誘電体膜を含む強誘電体膜と、強誘電体膜上に形成された上部電極と、下部電極の垂直部分の一方の表面の少なくとも一部に接触するように形成された絶縁膜とを備え、下部電極と上部電極とは、互いに交差するようにマトリックス状に配置されており、下部電極と上部電極とが交差する領域において、強誘電体膜が下部電極と上部電極との間に配置された単純マトリックス型に構成されている。なお、本発明における半導体基板は、通常の半導体基板のみならず、絶縁基板上に形成された半導体層なども含む広い概念である。また、本発明の実質的にＬ字状の断面とは、角度が９０°の角ばった形状の完全なＬ字形状のみならず、９０°以外のＬ字形状に近い形状や角ばっていない丸みを有するＬ字形状も含む広い概念である。つまり、水平部分と垂直部分とを有するＬ字形状に近い形状のものを全て含む広い概念である。
【００１３】
請求項１では、上記のように、下部電極を実質的にＬ字形状の断面を有するように形成することによって、そのＬ字形状の水平部分のみならず垂直部分もキャパシタとして利用することができる。この場合、垂直部分は、キャパシタの平面積を増加させることなく、キャパシタとして利用できる面積を増加させることができるので、素子が微細化された場合にも、十分なキャパシタ容量を確保することができる。また、下部電極を実質的にＬ字形状の断面を有するように形成することによって、Ｌ字形状の水平部分により、下部電極形成後の製造プロセスにおいて下部電極が倒れるのを抑制することができる。また、請求項１では、下部電極の垂直部分の一方の表面の少なくとも一部に接触するように形成された絶縁膜を備える。このように構成すれば、絶縁膜によりＬ字形状の下部電極が支持されるので、下部電極形成後の製造プロセスにおいて下部電極が倒れるのを確実に防止することができる。また、下部電極と上部電極とは、互いに交差するようにマトリックス状に配置されており、強誘電体膜は、下部電極と上部電極とが交差する領域において、下部電極と上部電極との間に配置されている。このように構成すれば、マトリックス型の強誘電体メモリなどに容易に適用することができる。これにより、マトリックス型の強誘電体メモリにおいて、素子が微細化された場合にも、十分なキャパシタ容量を確保することができる。
【００１４】
請求項２における強誘電体メモリは、請求項１の構成において、強誘電体膜は、少なくとも下部電極の垂直部分の他方の表面および水平部分の一方の表面に接触するように形成されている。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリのメモリセル部分を示した断面図である。
【００２０】
以下、図１を用いて第１実施形態における強誘電体メモリのメモリセル部分の構造について説明する。
【００２１】
この第１実施形態の強誘電体メモリでは、ｐ型シリコン基板１の表面上に、ＬＯＣＯＳ法による素子分離絶縁膜２が形成されている。また、全面を覆うように、シリコン酸化膜（ＳｉＯ2）からなる層間絶縁膜３が形成されている。層間絶縁膜３上には、約５０ｎｍの厚みを有するＩｒＳｉＮ膜５ａと、約２００ｎｍの厚みを有するＰｔ膜５ｂとの積層膜から構成される下部電極５が所定の間隔を隔てて形成されている。なお、ｐ型シリコン基板１は、本発明の「半導体基板」の一例である。
【００２２】
また、下部電極５は、図１に示すように、実質的にＬ字形状の断面を有するように形成されている。また、そのＬ字形状の下部電極５は、先端部に丸みを有するサイドウォール形状の垂直部分を含む。また、隣接する２つのＬ字形状の下部電極５間には、２つの下部電極５の側面（一方の表面）に接触するように、シリコン窒化膜（ＳｉＮ膜）４が形成されている。このシリコン窒化膜４は、本発明の「絶縁膜」の一例である。
【００２３】
また、層間絶縁膜３、シリコン窒化膜４およびＬ字形状の下部電極５の他方の表面を覆うように、強誘電体膜であるＳＢＴ膜６が形成されている。また、ＳＢＴ膜６上には、下部電極５と直交する方向に延びるように、Ｐｔ膜からなる上部電極７が形成されている。なお、ＳＢＴ膜６は、本発明の「酸化物系誘電体膜を含む強誘電体膜」の一例である。
【００２４】
第１実施形態の単純マトリックス型の強誘電体メモリでは、上記のように、下部電極５を実質的にＬ字形状の断面を有するように形成することによって、そのＬ字形状の水平部分のみならず垂直部分の他方の表面もキャパシタとして利用することができる。この場合、垂直部分は、キャパシタの平面積を増加させることなく、キャパシタとして利用できる面積を増加させることができるので、素子が微細化された場合にも、十分なキャパシタ容量を確保することができる。
【００２５】
また、下部電極５を実質的にＬ字形状の断面を有するように形成することによって、下部電極５形成後の製造プロセスにおいて、下部電極５が倒れるのを抑制することができる。さらに、第１実施形態では、上記のように、実質的にＬ字形状の断面を有する下部電極５の一方の表面に接触するように形成されたシリコン窒化膜４を設けることによって、シリコン窒化膜４によりＬ字形状の下部電極５が支持される。これにより、下部電極５形成後の製造プロセスにおいて下部電極５が倒れるのを確実に防止することができる。
【００２６】
さらに、第１実施形態における単純マトリックス型の強誘電体メモリでは、上記のように、Ｌ字形状の下部電極５を、先端部に丸みを有するサイドウォール形状の垂直部分を含むように構成することによって、先端部が矩形形状である場合に比べて、電界が集中するのを防止することができる。
【００２７】
また、第１実施形態における単純マトリックス型の強誘電体メモリでは、上記のように、下部電極５を、ＳｉＮと、金属との複合膜であるＩｒＳｉＮ膜５ａを含むように構成することによって、ＳｉＮと、金属との複合膜により酸素が下方に侵入するのを抑制することができる。
【００２８】
図２〜図７は、図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。以下、図１〜図７を参照して、第１実施形態の単純マトリックス型の強誘電体メモリの製造方法について説明する。
【００２９】
まず、図２に示すように、ｐ型シリコン基板１の表面上に、ＬＯＣＯＳ法を用いて、素子分離絶縁膜２を形成する。そして、素子分離絶縁膜２上に、シリコン酸化膜からなる層間絶縁膜３を形成する。
【００３０】
次に、ＣＶＤ法を用いて、全面にシリコン窒化膜（図示せず）を約５００ｎｍの厚みで形成した後、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、そのシリコン窒化膜を所定の形状にパターニングする。これにより、図３に示すような形状を有するパターニングされたシリコン窒化膜４が得られる。
【００３１】
次に、図４に示すように、全面を覆うように、ＩｒＳｉＮ膜５ａを約５０ｎｍの厚みで形成した後、Ｐｔ膜５ｂを約２００ｎｍの厚みで形成する。さらに、ＣＶＤ法を用いて、シリコン酸化膜８ａを約５００ｎｍの厚みで形成する。その後、シリコン酸化膜８ａを異方性エッチングすることによって、図５に示すような形状を有するサイドウォール絶縁膜８が得られる。
【００３２】
さらに、サイドウォール絶縁膜８をマスクとして、Ｃｌ2／Ａｒ系ガスを用いて、ＩｒＳｉＮ膜５ａと、Ｐｔ膜５ｂとを異方性エッチングする。その後、Ｏ2ガスを用いたプラズマモードドライエッチングによりサイドウォール絶縁膜８を除去する。これにより、図６に示すようなサイドウォール形状を有する下部電極５が自己整合的に形成される。
【００３３】
次に、図７に示すように、全面を覆うように、ＣＶＤ法またはＬＳＭＣＤ法を用いて、強誘電体膜であるＳＢＴ膜６を形成する。
【００３４】
この後、ＳＢＴ膜６上に、Ｐｔ膜からなる上部電極７を形成する。そして、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、上部電極７およびＳＢＴ膜６を所定の形状にパターニングする。最後に、上記エッチング工程で、ＳＢＴ膜６に入った欠陥を回復するとともに、強誘電体キャパシタ特性を向上させるために、６００℃〜８００℃で３０分程度のＯ２アニールを行う。このようにして、第１実施形態の強誘電体メモリが完成される。
【００３５】
（参考例）
図８は、参考例による単純マトリックス型の強誘電体メモリのメモリセル部分を示した断面図である。この参考例では、上記した第１実施形態と異なり、強誘電体膜であるＳＢＴ膜を、Ｌ字形状を有する下部電極の他方の表面のみならず一方の表面にも接触するように形成した例について説明する。
【００３６】
以下、図８を用いて参考例における強誘電体メモリのメモリセル部分の構造について説明する。
【００３７】
この参考例の強誘電体メモリでは、ｐ型シリコン基板１１の表面上に、ＬＯＣＯＳ法による素子分離絶縁膜１２が形成されている。また、全面を覆うように、シリコン酸化膜（ＳｉＯ２膜）からなる層間絶縁膜１３が形成されている。ここで、参考例では、層間絶縁膜１３上の全面に、シリコン窒化膜１４（ＳｉＮ膜）が形成されている。シリコン窒化膜１４上には、約５０ｎｍの厚みを有するＩｒＳｉＮ膜１５ａと、約２００ｎｍの厚みを有するＰｔ膜１５ｂとの積層膜から構成される下部電極１５が所定の間隔を隔てて形成されている。
【００３８】
また、下部電極１５は、図８に示すように、実質的にＬ字形状の断面を有するように形成されている。また、そのＬ字形状の下部電極１５は、先端部に丸みを有するサイドウォール形状の垂直部分を含む。
【００３９】
また、シリコン窒化膜１４およびＬ字形状の下部電極１５の表面を覆うように、強誘電体膜であるＳＢＴ膜１６が形成されている。また、ＳＢＴ膜１６上には、下部電極１５と直交する方向に延びるように、Ｐｔ膜からなる上部電極１７が形成されている。
【００４０】
ここで、参考例では、上記した第１実施形態と異なり、ＳＢＴ膜１６は、下部電極１５の他方の表面のみならず、一方の表面のほぼ全面に接触するように形成されている。
【００４１】
参考例の単純マトリックス型の強誘電体メモリでは、上記のように、下部電極１５を実質的にＬ字形状の断面を有するように形成するとともに、ＳＢＴ膜１６をそのＬ字形状の下部電極１５の他方の表面のみならず、一方の表面のほぼ全面に接触するように形成することによって、一方の表面のほぼ全面をキャパシタとして利用することができるので、第１実施形態と比べて、よりキャパシタとして利用できる面積を増加させることができる。これにより、素子が微細化された場合にも、より十分なキャパシタ容量を確保することができる。
【００４２】
また、参考例では、下部電極１５を実質的にＬ字形状の断面を有するように形成することによって、下部電極１５形成後の製造プロセスにおいて下部電極１５が倒れるのを抑制することができる。
【００４３】
なお、参考例のその他の効果は、第１実施形態と同様である。
【００４４】
図９〜図１４は、図８に示した参考例による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。以下、図８〜図１４を参照して、参考例の強誘電体メモリの製造方法について説明する。
【００４５】
まず、図９に示すように、ｐ型シリコン基板１１の表面上に、ＬＯＣＯＳ法を用いて、素子分離絶縁膜１２を形成する。そして、素子分離絶縁膜１２上に、シリコン酸化膜からなる層間絶縁膜１３を形成し、層間絶縁膜１３上に、シリコン窒化膜１４を形成する。
【００４６】
次に、ＣＶＤ法を用いて、全面にシリコン酸化膜（図示せず）を約５００ｎｍの厚みで形成した後、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、そのシリコン酸化膜を所定の形状にパターニングする。これにより、図１０に示すような形状を有するパターニングされたシリコン酸化膜１８が得られる。
【００４７】
次に、図１１に示すように、全面を覆うように、ＩｒＳｉＮ膜１５ａを約５０ｎｍの厚みで形成した後、Ｐｔ膜１５ｂを約２００ｎｍの厚みで形成する。さらに、ＣＶＤ法を用いて、シリコン酸化膜１９ａを約５００ｎｍの厚みで形成する。その後、シリコン酸化膜１９ａを異方性エッチングすることによって、図１２に示すような形状を有するサイドウォール絶縁膜１９が得られる。
【００４８】
さらに、サイドウォール絶縁膜１９をマスクとして、Ｃｌ2／Ａｒ系ガスを用いて、ＩｒＳｉＮ膜１５ａと、Ｐｔ膜１５ｂとを異方性エッチングする。その後、第２実施形態では、上記した第１実施形態と異なり、Ｏ2ガスを用いたプラズマモードドライエッチングによって、サイドウォール絶縁膜１９と、シリコン酸化膜１８とを同時に除去する。これにより、図１３に示すようなサイドウォール形状を有する下部電極１５が自己整合的に形成される。
【００４９】
次に、図１４に示すように、ＣＶＤ法またはＬＳＭＣＤ法を用いて、全面を覆うように、強誘電体膜であるＳＢＴ膜１６を形成する。
【００５０】
この後、ＳＢＴ膜１６上に、Ｐｔ膜からなる上部電極１７を形成する。そして、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、上部電極１７およびＳＢＴ膜１６を所定の形状にパターニングする。最後に、上記エッチング工程で、ＳＢＴ膜１６に入った欠陥を回復するとともに、強誘電体キャパシタ特性を向上させるために、６００℃〜８００℃で３０分程度のＯ２アニールを行う。このようにして、参考例の強誘電体メモリが完成される。
【００５１】
（第２実施形態）
図１５は、本発明の第２実施形態による単純マトリックス型の強誘電体メモリのメモリセル部分を示した断面図である。この第２実施形態では、上記した第１実施形態および参考例と異なり、強誘電体膜であるＳＢＴ膜を、Ｌ字形状を有する下部電極の他方の表面のみならず、一方の表面の一部に接触するように形成した例について説明する。
【００５２】
以下、図１５を用いて本発明の第２実施形態における強誘電体メモリのメモリセル部分の構造について説明する。
【００５３】
この第２実施形態の強誘電体メモリでは、ｐ型シリコン基板２１の表面上に、ＬＯＣＯＳ法による素子分離絶縁膜２２が形成されている。また、全面を覆うように、シリコン酸化膜（ＳｉＯ２膜）からなる層間絶縁膜２３が形成されている。ここで、第２実施形態では、層間絶縁膜２３上の全面に、シリコン窒化膜（ＳｉＮ膜）２４が形成されている。シリコン窒化膜２４上には、約５０ｎｍの厚みを有するＩｒＳｉＮ膜２５ａと、約２００ｎｍの厚みを有するＰｔ膜２５ｂとの積層膜から構成される下部電極２５が所定の間隔を隔てて形成されている。なお、ｐ型シリコン基板２１は、本発明の「半導体基板」の一例である。
【００５４】
また、下部電極２５は、図１５に示すように、実質的にＬ字形状の断面を有するように形成されている。また、そのＬ字形状の下部電極２５は、先端部に丸みを有するサイドウォール形状の垂直部分を含む。また、隣接する２つの下部電極２５間には、２つの下部電極２５の側面（一方の表面）の一部に接触するように、シリコン酸化膜２８が形成されている。このシリコン酸化膜２８は、本発明の「絶縁膜」の一例である。
【００５５】
また、シリコン窒化膜２４、シリコン酸化膜２８およびＬ字形状の下部電極２５の表面を覆うように、強誘電体膜であるＳＢＴ膜２６が形成されている。また、ＳＢＴ膜２６上には、下部電極２５と直交する方向に延びるように、Ｐｔ膜からなる上部電極２７が形成されている。
【００５６】
ここで、第２実施形態では、上記した第１実施形態および参考例と異なり、ＳＢＴ膜２６は、下部電極２５の他方の表面のほぼ全面と、一方の表面の一部とに接触するように形成されている。なお、ＳＢＴ膜２６は、本発明の「酸化物系誘電体膜を含む強誘電体膜」の一例である。
【００５７】
第２実施形態の単純マトリックス型の強誘電体メモリでは、上記のように、下部電極２５を実質的にＬ字形状の断面を有するように形成するとともに、ＳＢＴ膜２６をそのＬ字形状の下部電極２５の他方の表面のみならず、一方の表面の一部に接触するように形成することによって、下部電極２５の垂直部分の一方の表面の一部をキャパシタとして利用することができるので、第１実施形態と比べて、よりキャパシタとして利用できる面積を増加させることができる。これにより、素子が微細化された場合にも、より十分なキャパシタ容量を確保することができる。
【００５８】
また、下部電極２５を実質的にＬ字形状の断面を有するように形成することによって、下部電極２５形成後の製造プロセスにおいて下部電極２５が倒れるのを抑制することができる。さらに、第２実施形態では、上記した参考例と異なり、実質的にＬ字形状の断面を有する下部電極２５の他方の表面の一部に接触するように形成されたシリコン酸化膜２８を備えることによって、シリコン酸化膜２８によりＬ字形状の下部電極２５が支持される。これにより、下部電極２５形成後の製造プロセスにおいて下部電極２５が倒れるのを確実に防止することができる。
【００５９】
なお、第２実施形態のその他の効果は、第１実施形態と同様である。
【００６０】
図１６〜図２１は、図１５に示した第２実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。以下、図１５〜図２１を参照して、第２実施形態の強誘電体メモリの製造方法について説明する。
【００６１】
まず、図１６に示すように、ｐ型シリコン基板２１の表面上に、ＬＯＣＯＳ法を用いて、素子分離絶縁膜２２を形成する。そして、素子分離絶縁膜２２上に、シリコン酸化膜からなる層間絶縁膜２３を形成し、層間絶縁膜２３上に、シリコン窒化膜２４を形成する。
【００６２】
次に、ＣＶＤ法を用いて、全面にシリコン酸化膜（図示せず）を約５００ｎｍの厚みで形成した後、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、そのシリコン酸化膜を所定の形状にパターニングする。これにより、図１７に示すような形状を有するシリコン酸化膜２８が得られる。
【００６３】
次に、図１８に示すように、全面を覆うように、ＩｒＳｉＮ膜２５ａを約５０ｎｍの厚みで形成した後、Ｐｔ膜２５ｂを約２００ｎｍの厚みで形成する。さらに、ＣＶＤ法を用いて、シリコン酸化膜２９ａを約５００ｎｍの厚みで形成する。その後、シリコン酸化膜２９ａを異方性エッチングすることによって、図１９に示すような形状を有するサイドウォール絶縁膜２９が得られる。
【００６４】
さらに、サイドウォール絶縁膜２９をマスクとして、Ｃｌ２／Ａｒ系ガスを用いて、ＩｒＳｉＮ膜２５ａと、Ｐｔ膜２５とを異方性エッチングする。その後、第２実施形態では、上記した参考例と異なり、Ｏ２ガスを用いたプラズマモードドライエッチングでエッチング時間を調節することによって、サイドウォール絶縁膜２９と、シリコン酸化膜２８の一部とを同時に除去する。これにより、図２０に示すようなサイドウォール形状を有する下部電極２５と、隣接する２つの下部電極２５間に、下部電極２５の垂直部分の一方の表面の一部と接触するシリコン酸化物２８とが形成される。
【００６５】
次に、図２１に示すように、ＣＶＤ法またはＬＳＭＣＤ法を用いて、強誘電体膜であるＳＢＴ膜２６を形成する。
【００６６】
この後、ＳＢＴ膜２６上に、Ｐｔ膜からなる上部電極２７を形成する。そして、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、上部電極２７およびＳＢＴ膜２６を所定の形状にパターニングする。最後に、上記エッチング工程で、ＳＢＴ膜２６に入った欠陥を回復するとともに、強誘電体キャパシタ特性を向上させるために、６００℃〜８００℃で３０分程度のＯ２アニールを行う。このようにして、第２実施形態の強誘電体メモリが完成される。
【００６７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６８】
たとえば、上記実施形態では、単純マトリックス型の強誘電体メモリを例にとって説明したが、本発明はこれに限らず、１つのトランジスタと、１つの強誘電体キャパシタとからなるメモリセルを有する１Ｔ１Ｃ型の強誘電体メモリなどにも同様に適用可能である。
【００６９】
【発明の効果】
以上のように、本発明によれば、素子が微細化された場合にも、十分なキャパシタ容量を確保することが可能な強誘電体メモリを提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態による単純マトリックス型の強誘電体メモリのメモリセル部分の断面図である。
【図２】 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図３】 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図４】 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図５】 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図６】 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図７】 図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図８】 本発明の参考例による単純マトリックス型の強誘電体メモリのメモリセル部分の断面図である。
【図９】 図８に示した参考例による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１０】 図８に示した参考例による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１１】 図８に示した参考例による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１２】 図８に示した参考例による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１３】 図８に示した参考例による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１４】 図８に示した参考例による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１５】 本発明の第２実施形態による単純マトリックス型の強誘電体メモリのメモリセル部分の断面図である。
【図１６】 図１５に示した第２実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１７】 図１５に示した第２実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１８】 図１５に示した第２実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１９】 図１５に示した第２実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図２０】 図１５に示した第２実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図２１】 図１５に示した第２実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図２２】 従来の単純マトリックス型の強誘電体メモリのメモリセルアレイを示した等価回路である。
【図２３】 図２２に示した従来の単純マトリックス型の強誘電体メモリのメモリセル部分の断面図である。
【符号の説明】
５、１５、２５ 下部電極
６、１６、２６ ＳＢＴ膜（強誘電体膜）
７、１７、２７ 上部電極
４ シリコン窒化膜（絶縁膜）
１８、２８ シリコン酸化膜（絶縁膜）
Claims (3)
- 半導体基板上に形成され、実質的にＬ字形状の断面を有する下部電極と、
前記下部電極上に形成された酸化物系誘電体膜を含む強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
前記下部電極の垂直部分の一方の表面の少なくとも一部に接触するように形成された絶縁膜とを備え、
前記下部電極と前記上部電極とは、互いに交差するようにマトリックス状に配置されており、
前記下部電極と前記上部電極とが交差する領域において、前記強誘電体膜が前記下部電極と前記上部電極との間に配置された単純マトリックス型に構成されている、強誘電体メモリ。 - 前記強誘電体膜は、少なくとも前記下部電極の垂直部分の他方の表面および水平部分の一方の表面に接触するように形成されている、請求項１に記載の強誘電体メモリ。
- 前記下部電極は、ＳｉＮとＩｒとの複合膜であるＩｒＳｉＮ膜を含む、請求項１または２に記載の強誘電体メモリ。
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