JP2003158248A - 半導体メモリ - Google Patents
半導体メモリInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 abstract description 32
- 230000015654 memory Effects 0.000 description 75
- 239000011159 matrix material Substances 0.000 description 46
- 238000004519 manufacturing process Methods 0.000 description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 29
- 229910052814 silicon oxide Inorganic materials 0.000 description 29
- 238000000034 method Methods 0.000 description 27
- 229910052581 Si3N4 Inorganic materials 0.000 description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 238000002955 isolation Methods 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000001151 other effect Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】素子が微細化された場合にも、十分なキャパシ
タ容量を確保することができる半導体メモリを提供す
る。 【解決手段】この半導体メモリは、実質的にＬ字形状の
断面を有する下部電極５と、下部電極５上に形成された
ＳＢＴ膜６と、ＳＢＴ膜６上に形成された上部電極７と
を備えている。
タ容量を確保することができる半導体メモリを提供す
る。 【解決手段】この半導体メモリは、実質的にＬ字形状の
断面を有する下部電極５と、下部電極５上に形成された
ＳＢＴ膜６と、ＳＢＴ膜６上に形成された上部電極７と
を備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体メモリに
関し、特に、キャパシタを有する半導体メモリに関す
る。
関し、特に、キャパシタを有する半導体メモリに関す
る。
【０００２】
【従来の技術】近年、強誘電体キャパシタを含む半導体
メモリ（強誘電体メモリ）は、高速で低消費電力な不揮
発性メモリとして、精力的に研究されている。また、従
来の強誘電体メモリの中で、１つのメモリセルが１つの
強誘電体キャパシタのみによって構成される単純マトリ
ックス型の強誘電体メモリが知られている。図２２は、
従来の単純マトリックス型の強誘電体メモリのメモリセ
ルアレイを示した等価回路図である。また、図２３は、
従来の単純マトリックス型の強誘電体メモリのメモリセ
ル部分の断面図である。
メモリ（強誘電体メモリ）は、高速で低消費電力な不揮
発性メモリとして、精力的に研究されている。また、従
来の強誘電体メモリの中で、１つのメモリセルが１つの
強誘電体キャパシタのみによって構成される単純マトリ
ックス型の強誘電体メモリが知られている。図２２は、
従来の単純マトリックス型の強誘電体メモリのメモリセ
ルアレイを示した等価回路図である。また、図２３は、
従来の単純マトリックス型の強誘電体メモリのメモリセ
ル部分の断面図である。
【０００３】図２２および図２３を参照して、従来の単
純マトリックス型の強誘電体メモリのメモリセル部分の
構造について説明する。この従来の強誘電体メモリで
は、図２３に示すように、ｐ型シリコン基板１０１の表
面上に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法による素子分離絶縁膜１０
２が形成されている。また、全面を覆うように、シリコ
ン酸化膜（ＳｉＯ2膜）からなる層間絶縁膜１０３が形
成されている。層間絶縁膜１０３上には、ＩｒＳｉＮ膜
１０５ａと、Ｐｔ膜１０５ｂとの積層膜からなる下部電
極１０５が形成されている。
純マトリックス型の強誘電体メモリのメモリセル部分の
構造について説明する。この従来の強誘電体メモリで
は、図２３に示すように、ｐ型シリコン基板１０１の表
面上に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法による素子分離絶縁膜１０
２が形成されている。また、全面を覆うように、シリコ
ン酸化膜（ＳｉＯ2膜）からなる層間絶縁膜１０３が形
成されている。層間絶縁膜１０３上には、ＩｒＳｉＮ膜
１０５ａと、Ｐｔ膜１０５ｂとの積層膜からなる下部電
極１０５が形成されている。
【０００４】下部電極１０５および層間絶縁膜１０３を
覆うように、強誘電体膜であるＳｒＢｉ2Ｔａ2Ｏ9（Ｓ
ＢＴ）膜１０６が形成されている。ＳＢＴ膜１０６上に
は、Ｐｔ膜からなる上部電極１０７が形成されている。
この上部電極１０７は、下部電極１０５と直交する方向
に延びるように形成されている。下部電極１０５と、Ｓ
ＢＴ膜１０６と、上部電極１０７とによって、強誘電体
キャパシタ１１０が構成されている。
覆うように、強誘電体膜であるＳｒＢｉ2Ｔａ2Ｏ9（Ｓ
ＢＴ）膜１０６が形成されている。ＳＢＴ膜１０６上に
は、Ｐｔ膜からなる上部電極１０７が形成されている。
この上部電極１０７は、下部電極１０５と直交する方向
に延びるように形成されている。下部電極１０５と、Ｓ
ＢＴ膜１０６と、上部電極１０７とによって、強誘電体
キャパシタ１１０が構成されている。
【０００５】次に、従来の単純マトリックス型の強誘電
体メモリの製造方法について説明する。
体メモリの製造方法について説明する。
【０００６】まず、ｐ型シリコン基板１０１の表面上
に、ＬＯＣＯＳ法を用いて、素子分離絶縁膜１０２を形
成する。そして、素子分離絶縁膜１０２上に、シリコン
酸化膜からなる層間絶縁膜１０３を形成する。
に、ＬＯＣＯＳ法を用いて、素子分離絶縁膜１０２を形
成する。そして、素子分離絶縁膜１０２上に、シリコン
酸化膜からなる層間絶縁膜１０３を形成する。
【０００７】次に、全面を覆うように、ＩｒＳｉＮ膜１
０５ａを約５０ｎｍの厚みで形成した後、Ｐｔ膜１０５
ｂを約２００ｎｍの厚みで形成する。その後、フォトリ
ソグラフィ技術と、Ｃｌ2／Ａｒ系ガスを用いたドライ
エッチング技術とを用いて、ＩｒＳｉＮ膜１０５ａおよ
びＰｔ膜１０５ｂを所定の形状にパターニングすること
によって、下部電極１０５が形成される。
０５ａを約５０ｎｍの厚みで形成した後、Ｐｔ膜１０５
ｂを約２００ｎｍの厚みで形成する。その後、フォトリ
ソグラフィ技術と、Ｃｌ2／Ａｒ系ガスを用いたドライ
エッチング技術とを用いて、ＩｒＳｉＮ膜１０５ａおよ
びＰｔ膜１０５ｂを所定の形状にパターニングすること
によって、下部電極１０５が形成される。
【０００８】次に、ゾル・ゲル法、ＬＳＭＣＤ（Ｌｉｑ
ｕｉｄ Ｓｏｕｒｃｅ Ｍｉｓｔｅｄ Ｃｈｅｍｉｃａ
ｌ Ｄｅｐｏｓｉｔｉｏｎ）またはＣＶＤ法を用いて、
全面を覆うように、強誘電体膜であるＳＢＴ膜１０６を
形成する。
ｕｉｄ Ｓｏｕｒｃｅ Ｍｉｓｔｅｄ Ｃｈｅｍｉｃａ
ｌ Ｄｅｐｏｓｉｔｉｏｎ）またはＣＶＤ法を用いて、
全面を覆うように、強誘電体膜であるＳＢＴ膜１０６を
形成する。
【０００９】さらに、ＳＢＴ膜１０６上に、Ｐｔ膜から
なる上部電極１０７を形成した後、フォトリソグラフィ
技術と、ドライエッチング技術とを用いて、上部電極１
０７およびＳＢＴ膜１０６を所定の形状にパターニング
する。このようにして、図２３に示した従来の単純マト
リックス型の強誘電体メモリが完成される。
なる上部電極１０７を形成した後、フォトリソグラフィ
技術と、ドライエッチング技術とを用いて、上部電極１
０７およびＳＢＴ膜１０６を所定の形状にパターニング
する。このようにして、図２３に示した従来の単純マト
リックス型の強誘電体メモリが完成される。
【００１０】
【発明が解決しようとする課題】上記した従来の単純マ
トリックス型の強誘電体メモリのキャパシタ構造は、平
坦な上面を有する下部電極１０５上に、ＳＢＴ膜１０６
を介して上部電極１０７が対向するように形成された平
行平板型であった。このような構造において、素子の微
細化を進めると、下部電極１０５の幅が小さくなるた
め、その分、キャパシタ面積が小さくなる。このため、
キャパシタ容量も小さくなるという不都合があった。そ
の結果、素子が微細化された場合に、十分なキャパシタ
容量を確保するのが困難であるという問題点があった。
トリックス型の強誘電体メモリのキャパシタ構造は、平
坦な上面を有する下部電極１０５上に、ＳＢＴ膜１０６
を介して上部電極１０７が対向するように形成された平
行平板型であった。このような構造において、素子の微
細化を進めると、下部電極１０５の幅が小さくなるた
め、その分、キャパシタ面積が小さくなる。このため、
キャパシタ容量も小さくなるという不都合があった。そ
の結果、素子が微細化された場合に、十分なキャパシタ
容量を確保するのが困難であるという問題点があった。
【００１１】この発明は上記のような課題を解決するた
めになされたものであり、この発明の目的は、素子が微
細化された場合にも、十分なキャパシタ容量を確保する
ことが可能な半導体メモリを提供することである。
めになされたものであり、この発明の目的は、素子が微
細化された場合にも、十分なキャパシタ容量を確保する
ことが可能な半導体メモリを提供することである。
【００１２】
【課題を解決するための手段】請求項１における半導体
メモリは、実質的にＬ字形状の断面を有する下部電極
と、下部電極上に形成された酸化物系誘電体膜を含む第
１絶縁膜と、第１絶縁膜上に形成された上部電極とを備
えている。なお、本発明における半導体基板は、通常の
半導体基板のみならず、絶縁基板上に形成された半導体
層なども含む広い概念である。また、本発明の実質的に
Ｌ字形状の断面とは、角度が９０°の角ばった形状の完
全なＬ字形状のみならず、９０°以外のＬ字形状に近い
形状や角ばっていない丸みを有するＬ字形状も含む広い
概念である。つまり、水平部分と垂直部分とを有するＬ
字形状に近い形状のものを全て含む広い概念である。
メモリは、実質的にＬ字形状の断面を有する下部電極
と、下部電極上に形成された酸化物系誘電体膜を含む第
１絶縁膜と、第１絶縁膜上に形成された上部電極とを備
えている。なお、本発明における半導体基板は、通常の
半導体基板のみならず、絶縁基板上に形成された半導体
層なども含む広い概念である。また、本発明の実質的に
Ｌ字形状の断面とは、角度が９０°の角ばった形状の完
全なＬ字形状のみならず、９０°以外のＬ字形状に近い
形状や角ばっていない丸みを有するＬ字形状も含む広い
概念である。つまり、水平部分と垂直部分とを有するＬ
字形状に近い形状のものを全て含む広い概念である。
【００１３】請求項１では、上記のように、下部電極を
実質的にＬ字形状の断面を有するように形成することに
よって、そのＬ字形状の水平部分のみならず垂直部分も
キャパシタとして利用することができる。この場合、垂
直部分は、キャパシタの平面積を増加させることなく、
キャパシタとして利用できる面積を増加させることがで
きるので、素子が微細化された場合にも、十分なキャパ
シタ容量を確保することができる。また、下部電極を実
質的にＬ字形状の断面を有するように形成することによ
って、Ｌ字形状の水平部分により、下部電極形成後の製
造プロセスにおいて下部電極が倒れるのを抑制すること
ができる。
実質的にＬ字形状の断面を有するように形成することに
よって、そのＬ字形状の水平部分のみならず垂直部分も
キャパシタとして利用することができる。この場合、垂
直部分は、キャパシタの平面積を増加させることなく、
キャパシタとして利用できる面積を増加させることがで
きるので、素子が微細化された場合にも、十分なキャパ
シタ容量を確保することができる。また、下部電極を実
質的にＬ字形状の断面を有するように形成することによ
って、Ｌ字形状の水平部分により、下部電極形成後の製
造プロセスにおいて下部電極が倒れるのを抑制すること
ができる。
【００１４】請求項２における半導体メモリは、請求項
１の構成において、第１絶縁膜は、少なくとも下部電極
の一方の表面に接触するように形成されている。このよ
うに構成すれば、容易に、下部電極の垂直部分によりキ
ャパシタとして利用できる面積を増加させることができ
る。
１の構成において、第１絶縁膜は、少なくとも下部電極
の一方の表面に接触するように形成されている。このよ
うに構成すれば、容易に、下部電極の垂直部分によりキ
ャパシタとして利用できる面積を増加させることができ
る。
【００１５】請求項３における半導体メモリは、請求項
２の構成において、第１絶縁膜は、下部電極の一方の表
面のみならず他方の表面にも接触するように形成されて
いる。このように構成すれば、下部電極の垂直部分の両
面をキャパシタとして利用することができるので、より
キャパシタとして利用できる面積を増加させることがで
きる。
２の構成において、第１絶縁膜は、下部電極の一方の表
面のみならず他方の表面にも接触するように形成されて
いる。このように構成すれば、下部電極の垂直部分の両
面をキャパシタとして利用することができるので、より
キャパシタとして利用できる面積を増加させることがで
きる。
【００１６】請求項４における半導体メモリは、請求項
１〜３のいずれかの構成において、下部電極の他方の表
面の少なくとも一部に接触するように形成された第２絶
縁膜をさらに備える。このように構成すれば、第２絶縁
膜によりＬ字形状の下部電極が支持されるので、下部電
極形成後の製造プロセスにおいて下部電極が倒れるのを
確実に防止することができる。
１〜３のいずれかの構成において、下部電極の他方の表
面の少なくとも一部に接触するように形成された第２絶
縁膜をさらに備える。このように構成すれば、第２絶縁
膜によりＬ字形状の下部電極が支持されるので、下部電
極形成後の製造プロセスにおいて下部電極が倒れるのを
確実に防止することができる。
【００１７】なお、下部電極と上部電極とは、互いに交
差するようにマトリックス状に配置されており、第１絶
縁膜は、下部電極と上部電極とが交差する領域におい
て、下部電極と上部電極との間に配置されてもよい。こ
のように構成すれば、マトリックス型の強誘電体メモリ
などに容易に適用することができる。これにより、マト
リックス型の強誘電体メモリにおいて、素子が微細化さ
れた場合にも、十分なキャパシタ容量を確保することが
できる。
差するようにマトリックス状に配置されており、第１絶
縁膜は、下部電極と上部電極とが交差する領域におい
て、下部電極と上部電極との間に配置されてもよい。こ
のように構成すれば、マトリックス型の強誘電体メモリ
などに容易に適用することができる。これにより、マト
リックス型の強誘電体メモリにおいて、素子が微細化さ
れた場合にも、十分なキャパシタ容量を確保することが
できる。
【００１８】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。
基づいて説明する。
【００１９】（第１実施形態）図１は、本発明の第１実
施形態による単純マトリックス型の強誘電体メモリのメ
モリセル部分を示した断面図である。
施形態による単純マトリックス型の強誘電体メモリのメ
モリセル部分を示した断面図である。
【００２０】以下、図１を用いて第１実施形態における
強誘電体メモリのメモリセル部分の構造について説明す
る。
強誘電体メモリのメモリセル部分の構造について説明す
る。
【００２１】この第１実施形態の強誘電体メモリでは、
ｐ型シリコン基板１の表面上に、ＬＯＣＯＳ法による素
子分離絶縁膜２が形成されている。また、全面を覆うよ
うに、シリコン酸化膜（ＳｉＯ2）からなる層間絶縁膜
３が形成されている。層間絶縁膜３上には、約５０ｎｍ
の厚みを有するＩｒＳｉＮ膜５ａと、約２００ｎｍの厚
みを有するＰｔ膜５ｂとの積層膜から構成される下部電
極５が所定の間隔を隔てて形成されている。なお、ｐ型
シリコン基板１は、本発明の「半導体基板」の一例であ
る。
ｐ型シリコン基板１の表面上に、ＬＯＣＯＳ法による素
子分離絶縁膜２が形成されている。また、全面を覆うよ
うに、シリコン酸化膜（ＳｉＯ2）からなる層間絶縁膜
３が形成されている。層間絶縁膜３上には、約５０ｎｍ
の厚みを有するＩｒＳｉＮ膜５ａと、約２００ｎｍの厚
みを有するＰｔ膜５ｂとの積層膜から構成される下部電
極５が所定の間隔を隔てて形成されている。なお、ｐ型
シリコン基板１は、本発明の「半導体基板」の一例であ
る。
【００２２】また、下部電極５は、図１に示すように、
実質的にＬ字形状の断面を有するように形成されてい
る。また、そのＬ字形状の下部電極５は、先端部に丸み
を有するサイドウォール形状の垂直部分を含む。また、
隣接する２つのＬ字形状の下部電極５間には、２つの下
部電極５の側面（他方の表面）に接触するように、シリ
コン窒化膜（ＳｉＮ膜）４が形成されている。このシリ
コン窒化膜４は、本発明の「第２絶縁膜」の一例であ
る。
実質的にＬ字形状の断面を有するように形成されてい
る。また、そのＬ字形状の下部電極５は、先端部に丸み
を有するサイドウォール形状の垂直部分を含む。また、
隣接する２つのＬ字形状の下部電極５間には、２つの下
部電極５の側面（他方の表面）に接触するように、シリ
コン窒化膜（ＳｉＮ膜）４が形成されている。このシリ
コン窒化膜４は、本発明の「第２絶縁膜」の一例であ
る。
【００２３】また、層間絶縁膜３、シリコン窒化膜４お
よびＬ字形状の下部電極５の一方の表面を覆うように、
強誘電体膜であるＳＢＴ膜６が形成されている。また、
ＳＢＴ膜６上には、下部電極５と直交する方向に延びる
ように、Ｐｔ膜からなる上部電極７が形成されている。
なお、ＳＢＴ膜６は、本発明の「酸化物系誘電体膜を含
む第１絶縁膜」の一例である。
よびＬ字形状の下部電極５の一方の表面を覆うように、
強誘電体膜であるＳＢＴ膜６が形成されている。また、
ＳＢＴ膜６上には、下部電極５と直交する方向に延びる
ように、Ｐｔ膜からなる上部電極７が形成されている。
なお、ＳＢＴ膜６は、本発明の「酸化物系誘電体膜を含
む第１絶縁膜」の一例である。
【００２４】第１実施形態の単純マトリックス型の強誘
電体メモリでは、上記のように、下部電極５を実質的に
Ｌ字形状の断面を有するように形成することによって、
そのＬ字形状の水平部分のみならず垂直部分の一方の表
面もキャパシタとして利用することができる。この場
合、垂直部分は、キャパシタの平面積を増加させること
なく、キャパシタとして利用できる面積を増加させるこ
とができるので、素子が微細化された場合にも、十分な
キャパシタ容量を確保することができる。
電体メモリでは、上記のように、下部電極５を実質的に
Ｌ字形状の断面を有するように形成することによって、
そのＬ字形状の水平部分のみならず垂直部分の一方の表
面もキャパシタとして利用することができる。この場
合、垂直部分は、キャパシタの平面積を増加させること
なく、キャパシタとして利用できる面積を増加させるこ
とができるので、素子が微細化された場合にも、十分な
キャパシタ容量を確保することができる。
【００２５】また、下部電極５を実質的にＬ字形状の断
面を有するように形成することによって、下部電極５形
成後の製造プロセスにおいて、下部電極５が倒れるのを
抑制することができる。さらに、第１実施形態では、上
記のように、実質的にＬ字形状の断面を有する下部電極
５の他方の表面に接触するように形成されたシリコン窒
化膜４を設けることによって、シリコン窒化膜４により
Ｌ字形状の下部電極５が支持される。これにより、下部
電極５形成後の製造プロセスにおいて下部電極５が倒れ
るのを確実に防止することができる。
面を有するように形成することによって、下部電極５形
成後の製造プロセスにおいて、下部電極５が倒れるのを
抑制することができる。さらに、第１実施形態では、上
記のように、実質的にＬ字形状の断面を有する下部電極
５の他方の表面に接触するように形成されたシリコン窒
化膜４を設けることによって、シリコン窒化膜４により
Ｌ字形状の下部電極５が支持される。これにより、下部
電極５形成後の製造プロセスにおいて下部電極５が倒れ
るのを確実に防止することができる。
【００２６】さらに、第１実施形態における単純マトリ
ックス型の強誘電体メモリでは、上記のように、Ｌ字形
状の下部電極５を、先端部に丸みを有するサイドウォー
ル形状の垂直部分を含むように構成することによって、
先端部が矩形形状である場合に比べて、電界が集中する
のを防止することができる。
ックス型の強誘電体メモリでは、上記のように、Ｌ字形
状の下部電極５を、先端部に丸みを有するサイドウォー
ル形状の垂直部分を含むように構成することによって、
先端部が矩形形状である場合に比べて、電界が集中する
のを防止することができる。
【００２７】また、第１実施形態における単純マトリッ
クス型の強誘電体メモリでは、上記のように、下部電極
５を、ＳｉＮと、金属との複合膜であるＩｒＳｉＮ膜５
ａを含むように構成することによって、ＳｉＮと、金属
との複合膜により酸素が下方に侵入するのを抑制するこ
とができる。
クス型の強誘電体メモリでは、上記のように、下部電極
５を、ＳｉＮと、金属との複合膜であるＩｒＳｉＮ膜５
ａを含むように構成することによって、ＳｉＮと、金属
との複合膜により酸素が下方に侵入するのを抑制するこ
とができる。
【００２８】図２〜図７は、図１に示した第１実施形態
による単純マトリックス型の強誘電体メモリの製造プロ
セスを説明するための断面図である。以下、図１〜図７
を参照して、第１実施形態の単純マトリックス型の強誘
電体メモリの製造方法について説明する。
による単純マトリックス型の強誘電体メモリの製造プロ
セスを説明するための断面図である。以下、図１〜図７
を参照して、第１実施形態の単純マトリックス型の強誘
電体メモリの製造方法について説明する。
【００２９】まず、図２に示すように、ｐ型シリコン基
板１の表面上に、ＬＯＣＯＳ法を用いて、素子分離絶縁
膜２を形成する。そして、素子分離絶縁膜２上に、シリ
コン酸化膜からなる層間絶縁膜３を形成する。
板１の表面上に、ＬＯＣＯＳ法を用いて、素子分離絶縁
膜２を形成する。そして、素子分離絶縁膜２上に、シリ
コン酸化膜からなる層間絶縁膜３を形成する。
【００３０】次に、ＣＶＤ法を用いて、全面にシリコン
窒化膜（図示せず）を約５００ｎｍの厚みで形成した
後、フォトリソグラフィ技術と、ドライエッチング技術
とを用いて、そのシリコン窒化膜を所定の形状にパター
ニングする。これにより、図３に示すような形状を有す
るパターニングされたシリコン窒化膜４が得られる。
窒化膜（図示せず）を約５００ｎｍの厚みで形成した
後、フォトリソグラフィ技術と、ドライエッチング技術
とを用いて、そのシリコン窒化膜を所定の形状にパター
ニングする。これにより、図３に示すような形状を有す
るパターニングされたシリコン窒化膜４が得られる。
【００３１】次に、図４に示すように、全面を覆うよう
に、ＩｒＳｉＮ膜５ａを約５０ｎｍの厚みで形成した
後、Ｐｔ膜５ｂを約２００ｎｍの厚みで形成する。さら
に、ＣＶＤ法を用いて、シリコン酸化膜８ａを約５００
ｎｍの厚みで形成する。その後、シリコン酸化膜８ａを
異方性エッチングすることによって、図５に示すような
形状を有するサイドウォール絶縁膜８が得られる。
に、ＩｒＳｉＮ膜５ａを約５０ｎｍの厚みで形成した
後、Ｐｔ膜５ｂを約２００ｎｍの厚みで形成する。さら
に、ＣＶＤ法を用いて、シリコン酸化膜８ａを約５００
ｎｍの厚みで形成する。その後、シリコン酸化膜８ａを
異方性エッチングすることによって、図５に示すような
形状を有するサイドウォール絶縁膜８が得られる。
【００３２】さらに、サイドウォール絶縁膜８をマスク
として、Ｃｌ2／Ａｒ系ガスを用いて、ＩｒＳｉＮ膜５
ａと、Ｐｔ膜５ｂとを異方性エッチングする。その後、
Ｏ2ガスを用いたプラズマモードドライエッチングによ
りサイドウォール絶縁膜８を除去する。これにより、図
６に示すようなサイドウォール形状を有する下部電極５
が自己整合的に形成される。
として、Ｃｌ2／Ａｒ系ガスを用いて、ＩｒＳｉＮ膜５
ａと、Ｐｔ膜５ｂとを異方性エッチングする。その後、
Ｏ2ガスを用いたプラズマモードドライエッチングによ
りサイドウォール絶縁膜８を除去する。これにより、図
６に示すようなサイドウォール形状を有する下部電極５
が自己整合的に形成される。
【００３３】次に、図７に示すように、全面を覆うよう
に、ＣＶＤ法またはＬＳＭＣＤ法を用いて、強誘電体膜
であるＳＢＴ膜６を形成する。
に、ＣＶＤ法またはＬＳＭＣＤ法を用いて、強誘電体膜
であるＳＢＴ膜６を形成する。
【００３４】この後、ＳＢＴ膜６上に、Ｐｔ膜からなる
上部電極７を形成する。そして、フォトリソグラフィ技
術と、ドライエッチング技術とを用いて、上部電極７お
よびＳＢＴ膜６を所定の形状にパターニングする。最後
に、上記エッチング工程で、ＳＢＴ膜６に入った欠陥を
回復するとともに、強誘電体キャパシタ特性を向上させ
るために、６００℃〜８００℃で３０分程度のＯ2アニ
ールを行う。このようにして、第１実施形態の半導体メ
モリが完成される。
上部電極７を形成する。そして、フォトリソグラフィ技
術と、ドライエッチング技術とを用いて、上部電極７お
よびＳＢＴ膜６を所定の形状にパターニングする。最後
に、上記エッチング工程で、ＳＢＴ膜６に入った欠陥を
回復するとともに、強誘電体キャパシタ特性を向上させ
るために、６００℃〜８００℃で３０分程度のＯ2アニ
ールを行う。このようにして、第１実施形態の半導体メ
モリが完成される。
【００３５】（第２実施形態）図８は、本発明の第２実
施形態による単純マトリックス型の強誘電体メモリのメ
モリセル部分を示した断面図である。この第２実施形態
では、上記した第１実施形態と異なり、強誘電体膜であ
るＳＢＴ膜を、Ｌ字形状を有する下部電極の一方の表面
のみならず他方の表面にも接触するように形成した例に
ついて説明する。
施形態による単純マトリックス型の強誘電体メモリのメ
モリセル部分を示した断面図である。この第２実施形態
では、上記した第１実施形態と異なり、強誘電体膜であ
るＳＢＴ膜を、Ｌ字形状を有する下部電極の一方の表面
のみならず他方の表面にも接触するように形成した例に
ついて説明する。
【００３６】以下、図８を用いて本発明の第２実施形態
における強誘電体メモリのメモリセル部分の構造につい
て説明する。
における強誘電体メモリのメモリセル部分の構造につい
て説明する。
【００３７】この第２実施形態の強誘電体メモリでは、
ｐ型シリコン基板１１の表面上に、ＬＯＣＯＳ法による
素子分離絶縁膜１２が形成されている。また、全面を覆
うように、シリコン酸化膜（ＳｉＯ2膜）からなる層間
絶縁膜１３が形成されている。ここで、第２実施形態で
は、層間絶縁膜１３上の全面に、シリコン窒化膜１４
（ＳｉＮ膜）が形成されている。シリコン窒化膜１４上
には、約５０ｎｍの厚みを有するＩｒＳｉＮ膜１５ａ
と、約２００ｎｍの厚みを有するＰｔ膜１５ｂとの積層
膜から構成される下部電極１５が所定の間隔を隔てて形
成されている。なお、ｐ型シリコン基板１１は、本発明
の「半導体基板」の一例である。
ｐ型シリコン基板１１の表面上に、ＬＯＣＯＳ法による
素子分離絶縁膜１２が形成されている。また、全面を覆
うように、シリコン酸化膜（ＳｉＯ2膜）からなる層間
絶縁膜１３が形成されている。ここで、第２実施形態で
は、層間絶縁膜１３上の全面に、シリコン窒化膜１４
（ＳｉＮ膜）が形成されている。シリコン窒化膜１４上
には、約５０ｎｍの厚みを有するＩｒＳｉＮ膜１５ａ
と、約２００ｎｍの厚みを有するＰｔ膜１５ｂとの積層
膜から構成される下部電極１５が所定の間隔を隔てて形
成されている。なお、ｐ型シリコン基板１１は、本発明
の「半導体基板」の一例である。
【００３８】また、下部電極１５は、図８に示すよう
に、実質的にＬ字形状の断面を有するように形成されて
いる。また、そのＬ字形状の下部電極１５は、先端部に
丸みを有するサイドウォール形状の垂直部分を含む。
に、実質的にＬ字形状の断面を有するように形成されて
いる。また、そのＬ字形状の下部電極１５は、先端部に
丸みを有するサイドウォール形状の垂直部分を含む。
【００３９】また、シリコン窒化膜１４およびＬ字形状
の下部電極１５の表面を覆うように、強誘電体膜である
ＳＢＴ膜１６が形成されている。また、ＳＢＴ膜１６上
には、下部電極１５と直交する方向に延びるように、Ｐ
ｔ膜からなる上部電極１７が形成されている。
の下部電極１５の表面を覆うように、強誘電体膜である
ＳＢＴ膜１６が形成されている。また、ＳＢＴ膜１６上
には、下部電極１５と直交する方向に延びるように、Ｐ
ｔ膜からなる上部電極１７が形成されている。
【００４０】ここで、第２実施形態では、上記した第１
実施形態と異なり、ＳＢＴ膜１６は、下部電極１５の一
方の表面のみならず、他方の表面のほぼ全面に接触する
ように形成されている。なお、ＳＢＴ膜１６は、本発明
の「酸化物系誘電体膜を含む第１絶縁膜」の一例であ
る。
実施形態と異なり、ＳＢＴ膜１６は、下部電極１５の一
方の表面のみならず、他方の表面のほぼ全面に接触する
ように形成されている。なお、ＳＢＴ膜１６は、本発明
の「酸化物系誘電体膜を含む第１絶縁膜」の一例であ
る。
【００４１】第２実施形態の単純マトリックス型の強誘
電体メモリでは、上記のように、下部電極１５を実質的
にＬ字形状の断面を有するように形成するとともに、Ｓ
ＢＴ膜１６をそのＬ字形状の下部電極１５の一方の表面
のみならず、他方の表面のほぼ全面に接触するように形
成することによって、他方の表面のほぼ全面をキャパシ
タとして利用することができるので、第１実施形態と比
べて、よりキャパシタとして利用できる面積を増加させ
ることができる。これにより、素子が微細化された場合
にも、より十分なキャパシタ容量を確保することができ
る。
電体メモリでは、上記のように、下部電極１５を実質的
にＬ字形状の断面を有するように形成するとともに、Ｓ
ＢＴ膜１６をそのＬ字形状の下部電極１５の一方の表面
のみならず、他方の表面のほぼ全面に接触するように形
成することによって、他方の表面のほぼ全面をキャパシ
タとして利用することができるので、第１実施形態と比
べて、よりキャパシタとして利用できる面積を増加させ
ることができる。これにより、素子が微細化された場合
にも、より十分なキャパシタ容量を確保することができ
る。
【００４２】また、第２実施形態では、下部電極１５を
実質的にＬ字形状の断面を有するように形成することに
よって、下部電極１５形成後の製造プロセスにおいて下
部電極１５が倒れるのを抑制することができる。
実質的にＬ字形状の断面を有するように形成することに
よって、下部電極１５形成後の製造プロセスにおいて下
部電極１５が倒れるのを抑制することができる。
【００４３】なお、第２実施形態のその他の効果は、第
１実施形態と同様である。
１実施形態と同様である。
【００４４】図９〜図１４は、図８に示した第２実施形
態による単純マトリックス型の強誘電体メモリの製造プ
ロセスを説明するための断面図である。以下、図８〜図
１４を参照して、第２実施形態の強誘電体メモリの製造
方法について説明する。
態による単純マトリックス型の強誘電体メモリの製造プ
ロセスを説明するための断面図である。以下、図８〜図
１４を参照して、第２実施形態の強誘電体メモリの製造
方法について説明する。
【００４５】まず、図９に示すように、ｐ型シリコン基
板１１の表面上に、ＬＯＣＯＳ法を用いて、素子分離絶
縁膜１２を形成する。そして、素子分離絶縁膜１２上
に、シリコン酸化膜からなる層間絶縁膜１３を形成し、
層間絶縁膜１３上に、シリコン窒化膜１４を形成する。
板１１の表面上に、ＬＯＣＯＳ法を用いて、素子分離絶
縁膜１２を形成する。そして、素子分離絶縁膜１２上
に、シリコン酸化膜からなる層間絶縁膜１３を形成し、
層間絶縁膜１３上に、シリコン窒化膜１４を形成する。
【００４６】次に、ＣＶＤ法を用いて、全面にシリコン
酸化膜（図示せず）を約５００ｎｍの厚みで形成した
後、フォトリソグラフィ技術と、ドライエッチング技術
とを用いて、そのシリコン酸化膜を所定の形状にパター
ニングする。これにより、図１０に示すような形状を有
するパターニングされたシリコン酸化膜１８が得られ
る。
酸化膜（図示せず）を約５００ｎｍの厚みで形成した
後、フォトリソグラフィ技術と、ドライエッチング技術
とを用いて、そのシリコン酸化膜を所定の形状にパター
ニングする。これにより、図１０に示すような形状を有
するパターニングされたシリコン酸化膜１８が得られ
る。
【００４７】次に、図１１に示すように、全面を覆うよ
うに、ＩｒＳｉＮ膜１５ａを約５０ｎｍの厚みで形成し
た後、Ｐｔ膜１５ｂを約２００ｎｍの厚みで形成する。
さらに、ＣＶＤ法を用いて、シリコン酸化膜１９ａを約
５００ｎｍの厚みで形成する。その後、シリコン酸化膜
１９ａを異方性エッチングすることによって、図１２に
示すような形状を有するサイドウォール絶縁膜１９が得
られる。
うに、ＩｒＳｉＮ膜１５ａを約５０ｎｍの厚みで形成し
た後、Ｐｔ膜１５ｂを約２００ｎｍの厚みで形成する。
さらに、ＣＶＤ法を用いて、シリコン酸化膜１９ａを約
５００ｎｍの厚みで形成する。その後、シリコン酸化膜
１９ａを異方性エッチングすることによって、図１２に
示すような形状を有するサイドウォール絶縁膜１９が得
られる。
【００４８】さらに、サイドウォール絶縁膜１９をマス
クとして、Ｃｌ2／Ａｒ系ガスを用いて、ＩｒＳｉＮ膜
１５ａと、Ｐｔ膜１５ｂとを異方性エッチングする。そ
の後、第２実施形態では、上記した第１実施形態と異な
り、Ｏ2ガスを用いたプラズマモードドライエッチング
によって、サイドウォール絶縁膜１９と、シリコン酸化
膜１８とを同時に除去する。これにより、図１３に示す
ようなサイドウォール形状を有する下部電極１５が自己
整合的に形成される。
クとして、Ｃｌ2／Ａｒ系ガスを用いて、ＩｒＳｉＮ膜
１５ａと、Ｐｔ膜１５ｂとを異方性エッチングする。そ
の後、第２実施形態では、上記した第１実施形態と異な
り、Ｏ2ガスを用いたプラズマモードドライエッチング
によって、サイドウォール絶縁膜１９と、シリコン酸化
膜１８とを同時に除去する。これにより、図１３に示す
ようなサイドウォール形状を有する下部電極１５が自己
整合的に形成される。
【００４９】次に、図１４に示すように、ＣＶＤ法また
はＬＳＭＣＤ法を用いて、全面を覆うように、強誘電体
膜であるＳＢＴ膜１６を形成する。
はＬＳＭＣＤ法を用いて、全面を覆うように、強誘電体
膜であるＳＢＴ膜１６を形成する。
【００５０】この後、ＳＢＴ膜１６上に、Ｐｔ膜からな
る上部電極１７を形成する。そして、フォトリソグラフ
ィ技術と、ドライエッチング技術とを用いて、上部電極
１７およびＳＢＴ膜１６を所定の形状にパターニングす
る。最後に、上記エッチング工程で、ＳＢＴ膜１６に入
った欠陥を回復するとともに、強誘電体キャパシタ特性
を向上させるために、６００℃〜８００℃で３０分程度
のＯ2アニールを行う。このようにして、第２実施形態
の半導体メモリが完成される。
る上部電極１７を形成する。そして、フォトリソグラフ
ィ技術と、ドライエッチング技術とを用いて、上部電極
１７およびＳＢＴ膜１６を所定の形状にパターニングす
る。最後に、上記エッチング工程で、ＳＢＴ膜１６に入
った欠陥を回復するとともに、強誘電体キャパシタ特性
を向上させるために、６００℃〜８００℃で３０分程度
のＯ2アニールを行う。このようにして、第２実施形態
の半導体メモリが完成される。
【００５１】（第３実施形態）図１５は、本発明の第３
実施形態による単純マトリックス型の強誘電体メモリの
メモリセル部分を示した断面図である。この第３実施形
態では、上記した第１実施形態および第２実施形態と異
なり、強誘電体膜であるＳＢＴ膜を、Ｌ字形状を有する
下部電極の一方の表面のみならず、他方の表面の一部に
接触するように形成した例について説明する。
実施形態による単純マトリックス型の強誘電体メモリの
メモリセル部分を示した断面図である。この第３実施形
態では、上記した第１実施形態および第２実施形態と異
なり、強誘電体膜であるＳＢＴ膜を、Ｌ字形状を有する
下部電極の一方の表面のみならず、他方の表面の一部に
接触するように形成した例について説明する。
【００５２】以下、図１５を用いて本発明の第３実施形
態における強誘電体メモリのメモリセル部分の構造につ
いて説明する。
態における強誘電体メモリのメモリセル部分の構造につ
いて説明する。
【００５３】この第３実施形態の強誘電体メモリでは、
ｐ型シリコン基板２１の表面上に、ＬＯＣＯＳ法による
素子分離絶縁膜２２が形成されている。また、全面を覆
うように、シリコン酸化膜（ＳｉＯ2膜）からなる層間
絶縁膜２３が形成されている。ここで、第３実施形態で
は、層間絶縁膜２３上の全面に、シリコン窒化膜（Ｓｉ
Ｎ膜）２４が形成されている。シリコン窒化膜２４上に
は、約５０ｎｍの厚みを有するＩｒＳｉＮ膜２５ａと、
約２００ｎｍの厚みを有するＰｔ膜２５ｂとの積層膜か
ら構成される下部電極２５が所定の間隔を隔てて形成さ
れている。なお、ｐ型シリコン基板２１は、本発明の
「半導体基板」の一例である。
ｐ型シリコン基板２１の表面上に、ＬＯＣＯＳ法による
素子分離絶縁膜２２が形成されている。また、全面を覆
うように、シリコン酸化膜（ＳｉＯ2膜）からなる層間
絶縁膜２３が形成されている。ここで、第３実施形態で
は、層間絶縁膜２３上の全面に、シリコン窒化膜（Ｓｉ
Ｎ膜）２４が形成されている。シリコン窒化膜２４上に
は、約５０ｎｍの厚みを有するＩｒＳｉＮ膜２５ａと、
約２００ｎｍの厚みを有するＰｔ膜２５ｂとの積層膜か
ら構成される下部電極２５が所定の間隔を隔てて形成さ
れている。なお、ｐ型シリコン基板２１は、本発明の
「半導体基板」の一例である。
【００５４】また、下部電極２５は、図１５に示すよう
に、実質的にＬ字形状の断面を有するように形成されて
いる。また、そのＬ字形状の下部電極２５は、先端部に
丸みを有するサイドウォール形状の垂直部分を含む。ま
た、隣接する２つの下部電極２５間には、２つの下部電
極２５の側面（他方の表面）の一部に接触するように、
シリコン酸化膜２８が形成されている。このシリコン酸
化膜２８は、本発明の「第２絶縁膜」の一例である。
に、実質的にＬ字形状の断面を有するように形成されて
いる。また、そのＬ字形状の下部電極２５は、先端部に
丸みを有するサイドウォール形状の垂直部分を含む。ま
た、隣接する２つの下部電極２５間には、２つの下部電
極２５の側面（他方の表面）の一部に接触するように、
シリコン酸化膜２８が形成されている。このシリコン酸
化膜２８は、本発明の「第２絶縁膜」の一例である。
【００５５】また、シリコン窒化膜２４、シリコン酸化
膜２８およびＬ字形状の下部電極２５の表面を覆うよう
に、強誘電体膜であるＳＢＴ膜２６が形成されている。
また、ＳＢＴ膜２６上には、下部電極２５と直交する方
向に延びるように、Ｐｔ膜からなる上部電極２７が形成
されている。
膜２８およびＬ字形状の下部電極２５の表面を覆うよう
に、強誘電体膜であるＳＢＴ膜２６が形成されている。
また、ＳＢＴ膜２６上には、下部電極２５と直交する方
向に延びるように、Ｐｔ膜からなる上部電極２７が形成
されている。
【００５６】ここで、第３実施形態では、上記した第１
実施形態および第２実施形態と異なり、ＳＢＴ膜２６
は、下部電極２５の一方の表面のほぼ全面と、他方の表
面の一部とに接触するように形成されている。なお、Ｓ
ＢＴ膜２６は、本発明の「酸化物系誘電体膜を含む第１
絶縁膜」の一例である。
実施形態および第２実施形態と異なり、ＳＢＴ膜２６
は、下部電極２５の一方の表面のほぼ全面と、他方の表
面の一部とに接触するように形成されている。なお、Ｓ
ＢＴ膜２６は、本発明の「酸化物系誘電体膜を含む第１
絶縁膜」の一例である。
【００５７】第３実施形態の単純マトリックス型の強誘
電体メモリでは、上記のように、下部電極２５を実質的
にＬ字形状の断面を有するように形成するとともに、Ｓ
ＢＴ膜２６をそのＬ字形状の下部電極２５の一方の表面
のみならず、他方の表面の一部に接触するように形成す
ることによって、下部電極２５の垂直部分の他方の表面
の一部をキャパシタとして利用することができるので、
第１実施形態と比べて、よりキャパシタとして利用でき
る面積を増加させることができる。これにより、素子が
微細化された場合にも、より十分なキャパシタ容量を確
保することができる。
電体メモリでは、上記のように、下部電極２５を実質的
にＬ字形状の断面を有するように形成するとともに、Ｓ
ＢＴ膜２６をそのＬ字形状の下部電極２５の一方の表面
のみならず、他方の表面の一部に接触するように形成す
ることによって、下部電極２５の垂直部分の他方の表面
の一部をキャパシタとして利用することができるので、
第１実施形態と比べて、よりキャパシタとして利用でき
る面積を増加させることができる。これにより、素子が
微細化された場合にも、より十分なキャパシタ容量を確
保することができる。
【００５８】また、下部電極２５を実質的にＬ字形状の
断面を有するように形成することによって、下部電極２
５形成後の製造プロセスにおいて下部電極２５が倒れる
のを抑制することができる。さらに、第３実施形態で
は、上記した第２実施形態と異なり、実質的にＬ字形状
の断面を有する下部電極２５の他方の表面の一部に接触
するように形成されたシリコン酸化膜２８を備えること
によって、シリコン酸化膜２８によりＬ字形状の下部電
極２５が支持される。これにより、下部電極２５形成後
の製造プロセスにおいて下部電極２５が倒れるのを確実
に防止することができる。
断面を有するように形成することによって、下部電極２
５形成後の製造プロセスにおいて下部電極２５が倒れる
のを抑制することができる。さらに、第３実施形態で
は、上記した第２実施形態と異なり、実質的にＬ字形状
の断面を有する下部電極２５の他方の表面の一部に接触
するように形成されたシリコン酸化膜２８を備えること
によって、シリコン酸化膜２８によりＬ字形状の下部電
極２５が支持される。これにより、下部電極２５形成後
の製造プロセスにおいて下部電極２５が倒れるのを確実
に防止することができる。
【００５９】なお、第３実施形態のその他の効果は、第
１実施形態と同様である。
１実施形態と同様である。
【００６０】図１６〜図２１は、図１５に示した第３実
施形態による単純マトリックス型の強誘電体メモリの製
造プロセスを説明するための断面図である。以下、図１
５〜図２１を参照して、第３実施形態の強誘電体メモリ
の製造方法について説明する。
施形態による単純マトリックス型の強誘電体メモリの製
造プロセスを説明するための断面図である。以下、図１
５〜図２１を参照して、第３実施形態の強誘電体メモリ
の製造方法について説明する。
【００６１】まず、図１６に示すように、ｐ型シリコン
基板２１の表面上に、ＬＯＣＯＳ法を用いて、素子分離
絶縁膜２２を形成する。そして、素子分離絶縁膜２２上
に、シリコン酸化膜からなる層間絶縁膜２３を形成し、
層間絶縁膜２３上に、シリコン窒化膜２４を形成する。
基板２１の表面上に、ＬＯＣＯＳ法を用いて、素子分離
絶縁膜２２を形成する。そして、素子分離絶縁膜２２上
に、シリコン酸化膜からなる層間絶縁膜２３を形成し、
層間絶縁膜２３上に、シリコン窒化膜２４を形成する。
【００６２】次に、ＣＶＤ法を用いて、全面にシリコン
酸化膜（図示せず）を約５００ｎｍの厚みで形成した
後、フォトリソグラフィ技術と、ドライエッチング技術
とを用いて、そのシリコン酸化膜を所定の形状にパター
ニングする。これにより、図１７に示すような形状を有
するシリコン酸化膜２８が得られる。
酸化膜（図示せず）を約５００ｎｍの厚みで形成した
後、フォトリソグラフィ技術と、ドライエッチング技術
とを用いて、そのシリコン酸化膜を所定の形状にパター
ニングする。これにより、図１７に示すような形状を有
するシリコン酸化膜２８が得られる。
【００６３】次に、図１８に示すように、全面を覆うよ
うに、ＩｒＳｉＮ膜２５ａを約５０ｎｍの厚みで形成し
た後、Ｐｔ膜２５ｂを約２００ｎｍの厚みで形成する。
さらに、ＣＶＤ法を用いて、シリコン酸化膜２９ａを約
５００ｎｍの厚みで形成する。その後、シリコン酸化膜
２９ａを異方性エッチングすることによって、図１９に
示すような形状を有するサイドウォール絶縁膜２９が得
られる。
うに、ＩｒＳｉＮ膜２５ａを約５０ｎｍの厚みで形成し
た後、Ｐｔ膜２５ｂを約２００ｎｍの厚みで形成する。
さらに、ＣＶＤ法を用いて、シリコン酸化膜２９ａを約
５００ｎｍの厚みで形成する。その後、シリコン酸化膜
２９ａを異方性エッチングすることによって、図１９に
示すような形状を有するサイドウォール絶縁膜２９が得
られる。
【００６４】さらに、サイドウォール絶縁膜２９をマス
クとして、Ｃｌ2／Ａｒ系ガスを用いて、ＩｒＳｉＮ膜
２５ａと、Ｐｔ膜２５とを異方性エッチングする。その
後、第３実施形態では、上記した第２実施形態と異な
り、Ｏ2ガスを用いたプラズマモードドライエッチング
でエッチング時間を調節することによって、サイドウォ
ール絶縁膜２９と、シリコン酸化膜２８の一部とを同時
に除去する。これにより、図２０に示すようなサイドウ
ォール形状を有する下部電極２５と、隣接する２つの下
部電極２５間に、下部電極２５の垂直部分の他方の表面
の一部と接触するシリコン酸化物２８とが形成される。
クとして、Ｃｌ2／Ａｒ系ガスを用いて、ＩｒＳｉＮ膜
２５ａと、Ｐｔ膜２５とを異方性エッチングする。その
後、第３実施形態では、上記した第２実施形態と異な
り、Ｏ2ガスを用いたプラズマモードドライエッチング
でエッチング時間を調節することによって、サイドウォ
ール絶縁膜２９と、シリコン酸化膜２８の一部とを同時
に除去する。これにより、図２０に示すようなサイドウ
ォール形状を有する下部電極２５と、隣接する２つの下
部電極２５間に、下部電極２５の垂直部分の他方の表面
の一部と接触するシリコン酸化物２８とが形成される。
【００６５】次に、図２１に示すように、ＣＶＤ法また
はＬＳＭＣＤ法を用いて、強誘電体膜であるＳＢＴ膜２
６を形成する。
はＬＳＭＣＤ法を用いて、強誘電体膜であるＳＢＴ膜２
６を形成する。
【００６６】この後、ＳＢＴ膜２６上に、Ｐｔ膜からな
る上部電極２７を形成する。そして、フォトリソグラフ
ィ技術と、ドライエッチング技術とを用いて、上部電極
２７およびＳＢＴ膜２６を所定の形状にパターニングす
る。最後に、上記エッチング工程で、ＳＢＴ膜２６に入
った欠陥を回復するとともに、強誘電体キャパシタ特性
を向上させるために、６００℃〜８００℃で３０分程度
のＯ2アニールを行う。このようにして、第３実施形態
の半導体メモリが完成される。
る上部電極２７を形成する。そして、フォトリソグラフ
ィ技術と、ドライエッチング技術とを用いて、上部電極
２７およびＳＢＴ膜２６を所定の形状にパターニングす
る。最後に、上記エッチング工程で、ＳＢＴ膜２６に入
った欠陥を回復するとともに、強誘電体キャパシタ特性
を向上させるために、６００℃〜８００℃で３０分程度
のＯ2アニールを行う。このようにして、第３実施形態
の半導体メモリが完成される。
【００６７】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【００６８】たとえば、上記実施形態では、単純マトリ
ックス型の強誘電体メモリを例にとって説明したが、本
発明はこれに限らず、１つのトランジスタと、１つの強
誘電体キャパシタとからなるメモリセルを有する１Ｔ１
Ｃ型の強誘電体メモリなどにも同様に適用可能である。
ックス型の強誘電体メモリを例にとって説明したが、本
発明はこれに限らず、１つのトランジスタと、１つの強
誘電体キャパシタとからなるメモリセルを有する１Ｔ１
Ｃ型の強誘電体メモリなどにも同様に適用可能である。
【００６９】
【発明の効果】以上のように、本発明によれば、素子が
微細化された場合にも、十分なキャパシタ容量を確保す
ることが可能な半導体メモリを提供することができる。
微細化された場合にも、十分なキャパシタ容量を確保す
ることが可能な半導体メモリを提供することができる。
【図１】本発明の第１実施形態による単純マトリックス
型の強誘電体メモリのメモリセル部分の断面図である。
型の強誘電体メモリのメモリセル部分の断面図である。
【図２】図１に示した第１実施形態による単純マトリッ
クス型の強誘電体メモリの製造プロセスを説明するため
の断面図である。
クス型の強誘電体メモリの製造プロセスを説明するため
の断面図である。
【図３】図１に示した第１実施形態による単純マトリッ
クス型の強誘電体メモリの製造プロセスを説明するため
の断面図である。
クス型の強誘電体メモリの製造プロセスを説明するため
の断面図である。
【図４】図１に示した第１実施形態による単純マトリッ
クス型の強誘電体メモリの製造プロセスを説明するため
の断面図である。
クス型の強誘電体メモリの製造プロセスを説明するため
の断面図である。
【図５】図１に示した第１実施形態による単純マトリッ
クス型の強誘電体メモリの製造プロセスを説明するため
の断面図である。
クス型の強誘電体メモリの製造プロセスを説明するため
の断面図である。
【図６】図１に示した第１実施形態による単純マトリッ
クス型の強誘電体メモリの製造プロセスを説明するため
の断面図である。
クス型の強誘電体メモリの製造プロセスを説明するため
の断面図である。
【図７】図１に示した第１実施形態による単純マトリッ
クス型の強誘電体メモリの製造プロセスを説明するため
の断面図である。
クス型の強誘電体メモリの製造プロセスを説明するため
の断面図である。
【図８】本発明の第２実施形態による単純マトリックス
型の強誘電体メモリのメモリセル部分の断面図である。
型の強誘電体メモリのメモリセル部分の断面図である。
【図９】図８に示した第２実施形態による単純マトリッ
クス型の強誘電体メモリの製造プロセスを説明するため
の断面図である。
クス型の強誘電体メモリの製造プロセスを説明するため
の断面図である。
【図１０】図８に示した第２実施形態による単純マトリ
ックス型の強誘電体メモリの製造プロセスを説明するた
めの断面図である。
ックス型の強誘電体メモリの製造プロセスを説明するた
めの断面図である。
【図１１】図８に示した第２実施形態による単純マトリ
ックス型の強誘電体メモリの製造プロセスを説明するた
めの断面図である。
ックス型の強誘電体メモリの製造プロセスを説明するた
めの断面図である。
【図１２】図８に示した第２実施形態による単純マトリ
ックス型の強誘電体メモリの製造プロセスを説明するた
めの断面図である。
ックス型の強誘電体メモリの製造プロセスを説明するた
めの断面図である。
【図１３】図８に示した第２実施形態による単純マトリ
ックス型の強誘電体メモリの製造プロセスを説明するた
めの断面図である。
ックス型の強誘電体メモリの製造プロセスを説明するた
めの断面図である。
【図１４】図８に示した第２実施形態による単純マトリ
ックス型の強誘電体メモリの製造プロセスを説明するた
めの断面図である。
ックス型の強誘電体メモリの製造プロセスを説明するた
めの断面図である。
【図１５】本発明の第３実施形態による単純マトリック
ス型の強誘電体メモリのメモリセル部分の断面図であ
る。
ス型の強誘電体メモリのメモリセル部分の断面図であ
る。
【図１６】図１５に示した第３実施形態による単純マト
リックス型の強誘電体メモリの製造プロセスを説明する
ための断面図である。
リックス型の強誘電体メモリの製造プロセスを説明する
ための断面図である。
【図１７】図１５に示した第３実施形態による単純マト
リックス型の強誘電体メモリの製造プロセスを説明する
ための断面図である。
リックス型の強誘電体メモリの製造プロセスを説明する
ための断面図である。
【図１８】図１５に示した第３実施形態による単純マト
リックス型の強誘電体メモリの製造プロセスを説明する
ための断面図である。
リックス型の強誘電体メモリの製造プロセスを説明する
ための断面図である。
【図１９】図１５に示した第３実施形態による単純マト
リックス型の強誘電体メモリの製造プロセスを説明する
ための断面図である。
リックス型の強誘電体メモリの製造プロセスを説明する
ための断面図である。
【図２０】図１５に示した第３実施形態による単純マト
リックス型の強誘電体メモリの製造プロセスを説明する
ための断面図である。
リックス型の強誘電体メモリの製造プロセスを説明する
ための断面図である。
【図２１】図１５に示した第３実施形態による単純マト
リックス型の強誘電体メモリの製造プロセスを説明する
ための断面図である。
リックス型の強誘電体メモリの製造プロセスを説明する
ための断面図である。
【図２２】従来の単純マトリックス型の強誘電体メモリ
のメモリセルアレイを示した等価回路である。
のメモリセルアレイを示した等価回路である。
【図２３】図２２に示した従来の単純マトリックス型の
強誘電体メモリのメモリセル部分の断面図である。
強誘電体メモリのメモリセル部分の断面図である。
５、１５、２５ 下部電極
６、１６、２６ ＳＢＴ膜（第１絶縁膜）
７、１７、２７ 上部電極
４ シリコン窒化膜（第２絶縁膜）
１８、２８ シリコン酸化膜（第２絶縁膜）
Claims (4)
- 【請求項１】半導体基板上に形成され、実質的にＬ字形
状の断面を有する下部電極と、 前記下部電極上に形成された酸化物系誘電体膜を含む第
１絶縁膜と、 前記第１絶縁膜上に形成された上部電極とを備えた、半
導体メモリ。 - 【請求項２】前記第１絶縁膜は、少なくとも前記下部電
極の一方の表面に接触するように形成されている、請求
項１に記載の半導体メモリ。 - 【請求項３】前記第１絶縁膜は、前記下部電極の一方の
表面のみならず他方の表面にも接触するように形成され
ている、請求項２に記載の半導体メモリ。 - 【請求項４】前記下部電極の他方の表面の少なくとも一
部に接触するように形成された第２絶縁膜をさらに備え
る、請求項１〜３のいずれか１項に記載の半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001357239A JP4148674B2 (ja) | 2001-11-22 | 2001-11-22 | 強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001357239A JP4148674B2 (ja) | 2001-11-22 | 2001-11-22 | 強誘電体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003158248A true JP2003158248A (ja) | 2003-05-30 |
| JP4148674B2 JP4148674B2 (ja) | 2008-09-10 |
Family
ID=19168611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001357239A Expired - Fee Related JP4148674B2 (ja) | 2001-11-22 | 2001-11-22 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4148674B2 (ja) |
-
2001
- 2001-11-22 JP JP2001357239A patent/JP4148674B2/ja not_active Expired - Fee Related
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|---|---|
| JP4148674B2 (ja) | 2008-09-10 |
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