JP3650005B2 - 不揮発性ランダムアクセスメモリ及びその製造方法 - Google Patents
不揮発性ランダムアクセスメモリ及びその製造方法 Download PDFInfo
- Publication number
- JP3650005B2 JP3650005B2 JP2000242127A JP2000242127A JP3650005B2 JP 3650005 B2 JP3650005 B2 JP 3650005B2 JP 2000242127 A JP2000242127 A JP 2000242127A JP 2000242127 A JP2000242127 A JP 2000242127A JP 3650005 B2 JP3650005 B2 JP 3650005B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- ferroelectric
- capacitor
- interlayer insulating
- lower electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Description
【産業上の利用分野】
この発明は不揮発性ランダムアクセスメモリ及びその製造方法に関し、さらに詳しくは、キャパシタ絶縁膜として強誘電体膜を用いた高集積化対応の不揮発性ランダムアクセスメモリ及びその製造方法に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】
ランダムアクセス可能なメモリ素子としては、従来からSRAM(スタティックラム)およびDRAM(ダイナミックラム)が代表的であるが、これらはいずれも揮発性であるとともに、前者は1メモリセル当たり6個のトランジスタ素子を要するため高集積化の点で限界があり、後者はデータ保持のために周期的にキャパシターをリフレッシュする必要があるため消費電力が大きくなるという問題点がある。
【0003】
そこで、最近ランダムアクセス可能でかつ不揮発性のメモリ素子として、強誘電体をキャパシタの誘電体膜として用いたいわゆるF(Ferroelectric)RAMが注目を集めている。なかでも、セルの占有面積を縮小化するために、DRAMでみられるようなスタック型FRAMのメモリセル構造が実現されている。かかるスタック型FRAMのメモリセルは、例えば、特開平3−296262号公報や特開平4−356958号公報に提案されている。
【0004】
図10は、上記公報に提案されているスタック型FRAMのメモリセルの一実施例を示す。このメモリセルは、半導体基板41上にゲート絶縁膜42を介して形成されたゲート電極43と1対のソース/ドレイン領域44とからなるMOSトランジスタと、コンタクトプラグ45を介してMOSトランジスタの一方のソース/ドレイン領域44と接続された下部電極49、この下部電極49を完全に被覆するように形成された強誘電体膜50及びこの強誘電体膜50を完全に被覆するように形成された上部電極51とからなる強誘電体キャパシタとから構成されている。MOSトランジスタの他方のソース/ドレイン領域44はビットライン48と接続されており、MOSトランジスタ及び強誘電体キャパシタの上にはそれぞれ層間絶縁膜としてBPSG46及びSiO2膜47が形成されている。強誘電体キャパシタの上部電極51は、ゲート電極43の延設方向に直交する方向にドライブ線52が接続されている。
【0005】
また、図11は、さらに別のスタック型FRAMのメモリセルを示す。このメモリセルは、強誘電体キャパシタの下部電極53、強誘電体膜54及び上部電極55の端部がそろった構造を有しており、このキャパシタ構造を除いては、図10のメモリセルとほぼ同一の構造を有している。しかし、図11に示したメモリセルは、強誘電体キャパシタの下部電極53、強誘電体膜54及び上部電極55の端部がそろった構造であるため、強誘電体膜54とキャパシタ上に積層したSiO2膜47とが直接接触することとなる。そのため、後工程におけるアニールによって、SiO2膜47と強誘電体膜54との間で相互拡散が起こり、強誘電体膜の剥離が発生する。
【0006】
図10に示したFRAMのメモリセルにおいては、下部電極49を被覆するように形成された強誘電体膜50の上に、さらにこの強誘電体膜50を被覆するように上部電極51が形成されているため、強誘電体膜50の側面が上部電極51で被覆され、SiO2膜47と直接接触することはないが、強誘電体膜50及び上部電極51のそれぞれをパターニングするためのフォトリソグラフィ及びエッチング工程が必要になり、製造工程が増加する。また、強誘電体膜50は、フォトリソグラフィ及びエッチング工程において汚染・ダメージを受けることなるため、上部電極材料を形成した後に、上部電極材料とともにエッチングすることが好ましい。
【0007】
さらに、他の従来例として、強誘電体キャパシタの上部電極51及び55を、各メモリセルに共通のプレート電極として形成することが考えられるが、データの書き換えおよび読み出しを行う場合、上部電極51、55に所定の電圧を印加すると、選択メモリセルの上下左右および斜め方向のメモリセルに対してディスターブが生じやすいという課題があり、ワード線やビット線以外の信号線であるドライブ線を形成することが好ましい。
【0008】
本発明は上記課題に鑑みなされたものであり、強誘電体膜の劣化又は剥離等が生じない信頼性の高いメモリセルを実現することができるFRAM及びその製造方法を提供すること目的としている。
【0009】
【課題を解決するための手段】
本発明によれば、半導体基板上に形成されたゲート絶縁膜、ゲート電極及び一対の拡散層を有するMOSトランジスタと、該MOSトランジスタを被覆する層間絶縁膜と、該層間絶縁膜上に形成された下部電極と、該下部電極上に形成されたキャパシタ強誘電体膜と、該キャパシタ強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタとからなり、少なくとも前記下部電極及びキャパシタ強誘電体膜の側壁が拡散防止膜で被覆されていることを特徴とする不揮発性ランダムアクセスメモリが提供される。
【0010】
また、本発明の製造方法によれば、半導体基板上に、ゲート絶縁膜、ゲート電極及び一対の拡散層を有するMOSトランジスタを形成し、該MOSトランジスタ上に層間絶縁膜を積層し、該層間絶縁膜上全面に下部電極材料及び強誘電体膜を順次積層し、これらを所望の形状にパターニングして、下部電極及びキャパシタ強誘電体膜を形成し、得られた半導体基板上に拡散防止膜を積層し、前記キャパシタ強誘電体膜上の拡散防止膜に開口を形成し、該開口を含む半導体基板上に上部電極材料を積層し、これを所望の形状にパターニングして上部電極を形成することからなる不揮発性ランダムアクセスメモリの製造方法が提供される。
【0011】
本発明におけるFRAMは、主として1個のMOSトランジスタと1個の強誘電体キャパシタが積層されて構成される。MOSトランジスタは、半導体基板上に形成されたゲート絶縁膜、ゲート電極及び一対の拡散層を有してなる。半導体基板としては、通常基板として用いることができる半導体基板であれば特に限定されるものではないが、シリコン基板が好ましい。また、ゲート絶縁膜、ゲート電極及び拡散層は、通常トランジスタとして形成される材料、膜厚及びサイズで形成されている。
【0012】
強誘電体キャパシタは、下部電極、キャパシタ絶縁膜として強誘電体膜及び上部電極から構成される。下部電極及び上部電極は、通常電極として用いることができる導電体材料で形成されるものであり、例えば、Pt、Ti、RuO2、IrO2等の単層膜又はPt/Ti、Pt/Ti/TiN、Pt/TiN/Pt、Ti/Pt/Ti、TiN/Pt/TiN、Pt/Ti/TiN/Ti、RuO2/TiN、IrO2/Ir、IrO2/TiN等の2層以上の積層膜が挙げられる。この際の膜厚は特に限定されるものではなく、電極材料、キャパシタのサイズ等により、適宜調整することができるが、電極として200Å〜5000Å程度の膜厚で形成することが好ましい。キャパシタ絶縁膜としては、PZT,PLZT,SrBi2Ta2-xNbxO9等の強誘電体膜を1000〜2000Å程度の膜厚で用いることが好ましい。
【0013】
上記MOSトランジスタは、一方の拡散層が強誘電体キャパシタの下部電極に接続されている。例えば、導電体からなるコンタクトプラグ等によって接続される。コンタクトプラグの材料としては特に限定されるものではなく、金属、不純物がドーピングされたポリシリコン等が単層で用いられてもよく、バリアメタル等を介在させてもよい。
【0014】
本発明における強誘電体キャパシタは、上下部電極に挟持される強誘電体膜を層間絶縁膜として形成されているSiO2膜、下地NSG,BPSG等と直接接触することにより、強誘電体膜の劣化又は剥離等を防止するために、強誘電体膜と層間絶縁膜との間に拡散防止膜を介在させることを特徴の1つとしている。つまり、下部電極、強誘電体膜及び上部電極の各端部が揃った同一形状である場合、又は下部電極、強誘電体膜の各端部が揃った同一形状で、その上に上部電極がそれらを被覆するように形成されている場合であって、かつその上に層間絶縁膜としてSiO2膜、NSG,BPSG等が形成される場合には、強誘電体キャパシタの側部表面に現れている強誘電体膜の側部が直接SiO2膜等と接触することとなる。従って、この場合には強誘電体キャパシタの側壁に拡散防止膜と絶縁性薄膜との積層膜(図1のTiO2膜とSiO2膜に対応)又は拡散防止膜からなるスペーサ(図8のTiO2からなるスペーサに対応)等を配置させることが好ましい。
【0015】
また、強誘電体膜が下部電極を被覆するように形成され、その上に上部電極が形成され、強誘電体膜と上部電極との端部が揃った同一形状である場合、又は強誘電体膜が下部電極を被覆するように形成され、その上に上部電極がそれらを被覆するように形成された形成されている場合であって、かつキャパシタ下層に層間絶縁膜としてSiO2膜、NSG、BPSG等が形成される場合には、強誘電体キャパシタの底面に現れている強誘電体膜が直接下層のSiO2膜等と接触することとなる。従って、この場合には層間絶縁膜上に拡散防止膜を配置させ(図5及び図8におけるTiO2膜に対応)、その上に強誘電体キャパシタを形成することが好ましい。
【0016】
さらに、強誘電体膜が下部電極を被覆するように形成され、その上に上部電極が形成され、強誘電体膜と上部電極との端部が揃った同一形状である場合であって、かつキャパシタ上層及びキャパシタ下層に層間絶縁膜としてSiO2膜、NSG,BPSG等が形成される場合には、強誘電体キャパシタの側部表面及び底面に現れている強誘電体膜が直接上層及び下層のSiO2膜等と接触することとなる。従って、この場合には強誘電体キャパシタの側壁に拡散防止膜からなるスペーサ(図8のTiO2からなるスペーサに対応)等を配置させるとともに、層間絶縁膜上に拡散防止膜を配置させ(図8のTiO2膜に対応)、その上に強誘電体キャパシタを形成することが好ましい。
【0017】
本発明における拡散防止膜としては、金属酸化物が好ましく、例えば、TiO2,ZrO2,Al2O3等が挙げられる。これらの金属酸化物の膜厚は特に限定されるものではないが、例えばスペーサとして形成する場合には300〜1000Å程度の膜厚、拡散防止膜と絶縁性薄膜との積層膜として形成する場合の拡散防止膜の膜厚は300〜1000Å程度、層間絶縁膜上全面に形成する場合には300〜1000Å程度の膜厚で形成することが好ましい。なお拡散防止膜と絶縁性薄膜との積層膜とする場合の絶縁性薄膜としては、SiO2のほか、SiN等を、500〜1500Å程度の膜厚で形成することが好ましい。
【0018】
本発明のFRAMにおいては、MOSトランジスタを構成するゲート電極がワード線として機能し、MOSトランジスタの他方の拡散層がビット線に接続されている。また、強誘電体キャパシタの上部電極はドライブ線として機能し、ビット線方向又はワード線方向に共有するように形成されている。上部電極(ドライブ線)は、選択セルの隣接セルに対するディスターブを低減するために、ワード線方向と共有、つまりワード線に平行に配設されていることが好ましい。
【0019】
本発明のFRAMの製造方法における工程(I)では、半導体基板上MOSトランジスタを形成し、この上に層間絶縁膜を積層する。MOSトランジスタにおけるゲート絶縁膜、ゲート電極、拡散層及び層間絶縁膜として挙げられるSiO2、NSG,BPSG等は公知の方法で形成することができる。工程(II)においては、層間絶縁膜に一方の拡散層に至るコンタクトホールを形成し、コンタクトホール内にコンタクトプラグを形成する。コンタクトホールは、公知の方法、例えばフォトリソグラフィ工程及びCF4/CHF3ガスによるドライエッチング又はウェットエッチング等により形成することができる。コンタクトプラグは、導電体を、コンタクトホールを含む半導体基板上に積層し、例えば、CMP(Chemical Mechanical Polishing)法によりエッチバックすることにより形成することができる。
【0020】
工程(III)において、上記で得られた半導体基板上全面に下部電極材料及び強誘電体膜を順次積層し、これらを同一マスクを用いて所望の形状にパターニングして下部電極及びキャパシタ強誘電体膜を形成する。下部電極材料の積層は、例えば、PVD法又はスパッタ法等により行うことができる。また、強誘電体膜は、MOCVD法、ゾルゲル法又はスパッタ法等により形成できるが、ステップカバレージ等の観点からMOCVD法によることが好ましい。これらのパターニングは、塩素系又はフッ素系等のガスを用いたドライエッチング等により行うことができる。なお、パターニング終了後に、エッチングによる強誘電体表面に受けたエッチングダメージを回復するために500〜600℃程度、10〜60秒間程度、酸素雰囲気中でRTAを行うことが好ましい。
【0021】
工程(IV)では、上記で得られた半導体基板上全面に拡散防止膜及びSiO2膜を順次積層する。拡散防止膜は、スパッタ法により金属層を堆積し、その後酸素雰囲気中、500〜600℃程度の温度範囲でアニールする方法、または反応性スパッタ法により形成することができる。しかし、スパッタ法及びアニールによる方法では、ステップカバレージが悪く、金属層形成後に酸化による結晶成長させるため、エッチングが困難である。一方、反応性スパッタ法においては200℃程度の低温でアニールすることが可能であるため、金属酸化膜がアモルファス状に成長しエッチングが容易である。
【0022】
工程(V)においては、キャパシタ強誘電体膜上の拡散防止膜及びSiO2膜に開口を形成する。これら膜は、所望のマスクを形成した後、CHF3、CF4等によりエッチングすることが好ましい。また、開口部における強誘電体表面に受けたエッチングダメージを回復するために500〜600℃程度、10〜60秒間程度、酸素雰囲気中でRTAを行うことが好ましい。
【0023】
工程(VI)では、得られた半導体基板上に上部電極材料を積層し、所望の形状にパターニングする。上部電極材料の積層及びパターニングは、用いる材料等により異なるが、上記の下部電極材料の積層及びパターニングと同様の方法で行うことができる。なお、上記の素子を形成したのち、層間絶縁膜を形成するが、この場合の層間絶縁膜は、公知の方法により、膜厚2000〜6000Å程度で形成することができる。
【0024】
上記の製造方法での強誘電体キャパシタの製造方法においては、下部電極/強誘電体膜のパターニング、拡散防止膜/絶縁性薄膜の開口、及び上部電極のパターニングのそれぞれでフォトリソグラフィ工程による3枚のマスクの形成が必要となる。また、拡散防止膜/絶縁性薄膜の開口の際のエッチングにより、強誘電体膜にダメージが導入される場合がある。
【0025】
そこで、本発明の別の製造方法により上記問題が改善されることとなる。つまり、工程(I)〜(VI)における各プロセスと同様のプロセスを、工程(i)〜(iv)においける順序で採用することにより、下部電極のパターニング、強誘電体膜/上部電極のパターニングと、2枚のマスク形成というプロセス数の削減を実現するとともに、強誘電体膜のエッチングダメージを回避することができる。なお、工程(iv)における上部電極材料と強誘電体とのパターニングは、上記工程(III)における下部電極材料と強誘電体とのパターニングと同様に行うことができる。パターニングの後、エッチングによる上部電極へのチャージアップ等のダメージを回復するため、RTAによる酸素雰囲気中、550〜650℃、10〜60秒間程度のアニールを行うことが好ましい。
【0026】
さらに、強誘電体キャパシタの側部に強誘電体膜が現れている場合には、工程(vii)において、拡散防止膜からなるスペーサを形成することが好ましい。拡散層膜は上記と同様に形成することができ、RIE等の異方性エッチングによりスペーサを形成することができる。
【0027】
【作用】
本発明のFRAMによれば、上記に示したように、強誘電体キャパシタの少なくとも下部電極及びキャパシタ強誘電体膜の側壁が拡散防止膜で被覆されているため、キャパシタ強誘電体膜が直接SiO2膜、NSG膜又はBPSG膜等の層間絶縁膜と接触することによるキャパシタ強誘電体膜の劣化及び剥離等が防止される。
【0028】
また、本発明のFRAMの製造方法によれば、下部電極/強誘電体膜のパターニングの後、拡散防止膜の開口を行い、その後、上部電極のパターニングを行うため、確実にキャパシタ強誘電体膜の側壁が拡散防止膜で被覆されることとなり、キャパシタ強誘電体膜の劣化及び剥離等が防止される。
【0029】
【実施例】
以下、本発明の不揮発性RAMの実施例を図面に基づいて説明する。
【0030】
実施例1
本発明の不揮発性RAMのセルは、図1に示したように、主として1個のトランジスタと1個の強誘電体キャパシタとからなる。トランジスタは、半導体基板1上にゲート絶縁膜2を介して形成され、ワード線として機能するゲート電極3及びこのゲート電極3に自己整合的に形成されたソース/ドレイン領域4とからなる。強誘電体キャパシタは、下部電極7、下部電極7上にのみ形成されたキャパシタ強誘電体膜8及びドライブ線として機能する上部電極11が積層されて構成される。トランジスタ上にはBPSGからなる層間絶縁膜5が形成されており、層間絶縁膜5上に強誘電体キャパシタが配設されている。さらに強誘電体キャパシタ上にはSiO2からなる層間絶縁膜12が形成されている。トランジスタの一方のソース/ドレイン領域4には層間絶縁膜5中に形成されたコンタクトプラグ6を介して強誘電体キャパシタの下部電極7が接続されている。下部電極7及びキャパシタ強誘電体膜8は、その側壁が、キャパシタ強誘電体膜8上に開口を有しかつキャパシタ強誘電体膜8上から層間絶縁膜5上全面に形成されているTiO2膜9とSiO2膜10との積層膜によって被覆されている。上部電極11は、下部電極7、キャパシタ強誘電体膜8及びTiO2膜9とSiO2膜10との積層膜を被覆するように形成されている。また、トランジスタの他方のソース/ドレイン領域4にはビットライン13が接続されている。
【0031】
このような構成を有するメモリセルにおいては、図2の平面図及び図3の等価回路図に示したように、各メモリセルに共通の上部電極11を、ワード線(ゲート電極3)に平行なドライブ線として配設するため、選択セルのデータの書き換え時および読み出し時における、隣接セルに対するディスターブを阻止することが可能となる。また、キャパシタ強誘電体膜8が直接SiO2膜10及び12と接触しないようにそれらの間にTiO2膜9を有しているため、キャパシタ強誘電体膜8の劣化や剥離が生じない。
【0032】
かかるFRAMは、以下のように製造する。図4(a)示したように、MOS−FETを有する半導体基板1上に層間絶縁膜としてBPSG5を堆積し、リフローして平坦化を行う。その後、コンタクトフォトリソグラフィ工程によりマスク(図示せず)を形成し、さらに、このマスクを用いてCF4/CHF3ガスによりBPSG5をエッチングして、ソース/ドレイン領域4に至るコンタクトホールを形成する。コンタクトホールを含む半導体基板1上に、4500Åのポリシリコンを堆積し、リンの熱拡散によりドーピングする。CMP法によりポリシリコンをエッチバックし、BPSG5上に積層するポリシリコンを完全に除去し、コンタクトプラグ6を形成する。なお、エッチバック後のコンタクトプラグ6の平坦度は300Å以下に抑制される。
【0033】
次いで、図4(b)に示したように、コンタクトプラグ6上にスパッタ法により下部電極材料としてPt/Ti/TiN/Ti(500〜1000/200/500〜1000/200Å)を堆積し、続いてMOCVD法により、強誘電体膜としてPZT膜を1000〜2000Å程度堆積し、550〜650℃の温度でPZT膜を結晶化する。その後、フォトリソグラフィ工程によりマスクを形成し、このマスク(図示せず)を用いて塩素系またはフッ素系ガスにより、下部電極材料/PZTの積層膜を同時にパターニングして下部電極7及びキャパシタ強誘電体膜8を形成する。
【0034】
続いて、図4(c)に示したように、キャパシタ強誘電体膜8上に反応性スパッタ法により300〜1000ÅのTiO2膜9、さらにその上に300〜1000ÅのSiO2膜10を積層する。その後、キャパシタ強誘電体膜8上のTiO2膜9及びSiO2膜10に、フォトリソグラフィ及びエッチング工程により所望の形状を有する開口を形成する。そして、エッチングによるTiO2膜9及びSiO2膜10の開口部のキャパシタ強誘電体膜8のダメージを回復するため、RTAによりO2雰囲気で500〜600℃、30秒のアニールを行う。
【0035】
さらに、図4(d)に示したように、開口部を含むTiO2膜9及びSiO2膜10上に上部電極材料としてPtを500〜1000Åの膜厚で、スパッタ法により堆積する。フォトリソグラフィ工程によりマスクを形成し、このマスクを用いて塩素系またはフッ素系ガスにより、Ptをパターニングしてドライブ線として機能する上部電極11を形成する。
【0036】
更に、CVD法によりSiO2膜(図1中、12)を2000〜3000Å積層し、コンタクトホール形成後にAl・Si・Cu/TiN/TiによりMOSトランジスタの他方のソース/ドレイン4領域と接続するビットライン(図1中、13)を形成し、図1に示す不揮発性RAMを完成する。上記FRAMの強誘電体キャパシタにおいては、図4(d)に示したように、例えば、キャパシタサイズS1を1μmとし、0.5μmのデザインルールを考慮した場合、下部電極サイズR1は、キャパシタサイズ:1μmと下部電極デザインマージン:0.25μmとで1.5μmとなり、上部電極サイズQ1は、下部電極サイズR1:1.5μmとさらに上部電極デザインマージン:0.25μmとで2.0μmとなる。
【0037】
実施例2
実施例1のFRAMにおいては、TiO2膜9及びSiO2膜10に対するフォトリソグラフィ及びエッチング工程の増加やキャパシタ強誘電体膜8のフォトリソグラフィ及びエッチング工程における汚染・ダメージが完全には防止できない。そこで、図5に示した不揮発性RAMのセルを提案する。このFRAMのセルは、主として1個のトランジスタと1個の強誘電体キャパシタとからなる。トランジスタの構成は実施例1(図1)と同様であり、MOSトランジスタ上には、層間絶縁膜としてSiO2膜25、さらにSiO2膜25上にTiO2膜19が積層されている。強誘電体キャパシタは、TiO2膜19上に形成されており、下部電極17、下部電極17を被覆するように形成されているキャパシタ強誘電体膜18及びドライブ線として機能する上部電極21から構成される。強誘電体キャパシタ上には、層間絶縁膜としてSiO2膜32が形成されている。トランジスタの一方のソース/ドレイン領域4は、実施例1と同様に強誘電体キャパシタの下部電極17に接続され、他方のソース/ドレイン領域4はビットラインに接続されている。
【0038】
このような構成を有するメモリセルも、実施例1のメモリセルと同様に、上部電極21をワード線(ゲート電極3)に平行なドライブ線として構成するため、選択セルのデータの書き換え時および読み出し時における、隣接セルに対するディスターブを阻止することが可能となる。また、キャパシタ強誘電体膜18が直接SiO2膜25と接触しないようにそれらの間にTiO2膜19を有しているため、キャパシタ強誘電体膜18の劣化や剥離が生じない。
【0039】
また、この強誘電体キャパシタにおいては、図6に示したように、例えば、キャパシタサイズSを1μmとし、0.5μmのデザインルールを考慮した場合、下部電極サイズがキャパシタサイズS:1μmとなり、上部電極サイズQは、下部電極サイズ:1μmとさらに上部電極デザインマージン:0.25μmとで1.5μmとなり、実施例1のFRAMのセルよりも、さらに小さく形成することができる。
【0040】
かかるFRAMは、以下のように製造する。まず、半導体基板1上に素子分離膜(図示せず)を形成し、活性領域を規定したのち、通常のトランジスタ形成プロセスにより、MOSトランジスタを形成する。次いで、図7(a)に示したように、MOSトランジスタを含む半導体基板1上に層間絶縁膜としてSiO2膜25を堆積する。その後、反応性スパッタ法により300〜1000ÅのTiO2膜19を堆積する。
【0041】
続いて、図7(b)に示したように、コンタクトフォトリソグラフィ工程によりマスク(図示せず)を形成し、さらに、このマスクを用いてCl2/ArガスによりTiO2膜19を、引きつづきCF4/CHF3ガスによりSiO2膜25をエッチングして、ソース/ドレイン領域4に至るコンタクトホールを形成する。その後、コンタクトホールを含む半導体基板1上に、4500Åのポリシリコン6aを堆積し、リンの熱拡散によりドーピングする。
【0042】
図7(c)に示したように、CMP法によりポリシリコン6aをエッチバックし、TiO2膜19上に積層するポリシリコン6aを除去し、コンタクトプラグ6を形成する。この際、ポリシリコン6aとTiO2膜19との選択比は100以上あるため、エッチバック時にTiO2膜19はほとんどエッチングされない。
【0043】
次に、図7(d)に示したように、スパッタ法により実施例1と同様の下部電極材料を堆積し、フォトリソグラフィ工程を経て、塩素系またはフッ素系ガスを用いたエッチングにより、所望の形状を有する下部電極17を形成する。
【0044】
次いで、図7(e)に示したように、MOCVD法により、PZT膜を1000〜2000Å程度堆積し、550〜650℃の温度で結晶化する。さらに、実施例1と同様の上部電極材料をスパッタ法により堆積する。その後、フォトリソグラフィ工程によりマスクを形成し、このマスクを用いて塩素系またはフッ素系ガスを用いて上部電極材料/PZTの積層膜を同時にパターニングしてキャパシタ強誘電体膜18及び上部電極21を形成する。そして、エッチングによるPtへのチャージアップ等のダメージを回復するため、RTAによりO2雰囲気で550〜600℃、30秒のアニールを行う。この際、強誘電体膜18は、TiO2膜19の存在により直接SiO2膜5と接触することがないので、剥離することはない。
【0045】
更に、CVD法によりSiO2膜(図5中、32)を2000〜3000Å積層し、コンタクトホール形成後にAl・Si・Cu/TiN/TiによりMOSトランジスタの他方のソース/ドレイン4領域と接続するビットライン(図5中、13)を形成し、図5に示す不揮発性RAMを完成する。
【0046】
実施例3
実施例2において、強誘電体キャパシタ上に形成される層間絶縁膜としてSiO2膜32を用いた場合の分極特性の劣化を改善するために、図8に示した不揮発性RAMを提供する。このセルにおいては、強誘電体キャパシタのキャパシタ強誘電体膜18と上部電極21との側壁にTiO2からなるスペーサ31が形成されている以外は、実施例2のメモリセルと同様である。
【0047】
このような構成のメモリセルにおいては、キャパシタ強誘電体膜18がSiO2 膜25、32と完全に分離され、直接接触しないため、図9に示したように、良好な分極特性を示し、安定したキャパシタ特性を得ることができる。
【0048】
【発明の効果】
本発明のFRAMによれば、上記に示したように、強誘電体キャパシタの少なくとも下部電極及びキャパシタ強誘電体膜の側壁が拡散防止膜で被覆されているため、キャパシタ強誘電体膜が直接SiO2膜、NSG膜又はBPSG膜等の層間絶縁膜と接触することによるキャパシタ強誘電体膜の劣化及び剥離等を防止することができる。従って、信頼性の高いキャパシタを得ることができ、ひいては、FRAM自体の信頼性が向上することとなる。
【0049】
また、本発明のFRAMの製造方法によれば、下部電極/強誘電体膜のパターニングの後、拡散防止膜の開口を行い、その後、上部電極のパターニングを行うため、確実にキャパシタ強誘電体膜の側壁が拡散防止膜で被覆されることとなり、キャパシタ強誘電体膜の劣化及び剥離等を防止することができ、信頼性の高いFRAMを製造することができる。
【図面の簡単な説明】
【図1】本発明のFRAMのセルの実施例を示す概略断面図である。
【図2】図1のFRAMのセルを示す要部の概略平面図である。
【図3】図1のFRAMのセルを示す等価回路図である。
【図4】図1のFRAMのセルにおける強誘電体キャパシタの製造方法を示す概略断面工程図である。
【図5】本発明のFRAMのセルの別の実施例を示す概略断面図である。
【図6】図5のFRAMのセルにおける強誘電体キャパシタのサイズを説明するための要部の概略断面図である。
【図7】図5のFRAMのセルにおける強誘電体キャパシタの製造方法を示す概略断面図である。
【図8】本発明のFRAMのセルのさらに別の実施例を示す概略断面図である。
【図9】図8のFRAMのセルにおける強誘電体膜の分極特性を示すグラフである。
【図10】従来のスタック型FRAMのメモリセルを示す概略断面図である。
【図11】従来のスタック型FRAMの別のメモリセルを示す概略断面図である。
【符号の説明】
1 半導体基板
2 ゲート絶縁膜
3 ゲート電極
4 ソース/ドレイン領域
5 BPSG膜
6 コンタクトフラブ
7、17 下部電極
8、18 強誘電体膜
9、19 TiO2膜(拡散防止膜)
10 SiO2膜(絶縁性薄膜)
11、21 上部電極
12、25、32 SiO2膜(層間絶縁膜)
13 ビット線
31 スペーサ
Claims (4)
- 半導体基板上に形成されたゲート絶縁膜、ゲート電極及び一対の拡散層を有するMOSトランジスタと、該MOSトランジスタを被覆する層間絶縁膜と、該層間絶縁膜上に形成された下部電極と、該下部電極上に形成されたキャパシタ強誘電体膜と、該キャパシタ強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタとからなり、下部電極及びキャパシタ強誘電体膜の側壁に拡散防止膜と層間絶縁膜が積層され、且つ前記拡散防止膜と層間絶縁膜が、下部電極及び強誘電体膜の上部を覆うことを特徴とする不揮発性ランダムアクセスメモリ。
- 前記拡散防止膜が、TiO2、ZrO2又はAl2O3膜である請求項1に記載の不揮発性ランダムアクセスメモリ。
- 半導体基板上に、ゲート絶縁膜、ゲート電極及び一対の拡散層を有するMOSトランジスタを形成し、該MOSトランジスタ上に層間絶縁膜を積層し、該層間絶縁膜上全面に下部電極材料及び強誘電体膜を順次積層し、これらを所望の形状にパターニングして、下部電極及びキャパシタ強誘電体膜を形成し、
得られた半導体基板上全面に拡散防止膜及びSiO2膜を順次積層し、前記キャパシタ強誘電体膜上の拡散防止膜及びSiO2膜に開口を形成し、該開口を含む半導体基板上に上部電極材料を積層し、これを所望の形状にパターニングして上部電極を形成することからなる不揮発性ランダムアクセスメモリの製造方法。 - 前記拡散防止膜が、TiO2、ZrO2又はAl2O3膜である請求項3に記載の不揮発性ランダムアクセスメモリの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000242127A JP3650005B2 (ja) | 1995-06-05 | 2000-08-10 | 不揮発性ランダムアクセスメモリ及びその製造方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07138262A JP3113173B2 (ja) | 1995-06-05 | 1995-06-05 | 不揮発性ランダムアクセスメモリ及びその製造方法 |
JP2000242127A JP3650005B2 (ja) | 1995-06-05 | 2000-08-10 | 不揮発性ランダムアクセスメモリ及びその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07138262A Division JP3113173B2 (ja) | 1995-06-05 | 1995-06-05 | 不揮発性ランダムアクセスメモリ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001044378A JP2001044378A (ja) | 2001-02-16 |
JP3650005B2 true JP3650005B2 (ja) | 2005-05-18 |
Family
ID=34655302
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000242127A Expired - Fee Related JP3650005B2 (ja) | 1995-06-05 | 2000-08-10 | 不揮発性ランダムアクセスメモリ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3650005B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4913994B2 (ja) * | 2004-08-09 | 2012-04-11 | セイコーエプソン株式会社 | 強誘電体キャパシタ、強誘電体メモリ、強誘電体キャパシタの製造方法及び強誘電体メモリの製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2830019B2 (ja) * | 1989-03-07 | 1998-12-02 | セイコーエプソン株式会社 | 半導体装置 |
JP3161836B2 (ja) * | 1992-10-19 | 2001-04-25 | シャープ株式会社 | 半導体記憶装置 |
JP3323607B2 (ja) * | 1993-11-12 | 2002-09-09 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
US5416042A (en) * | 1994-06-09 | 1995-05-16 | International Business Machines Corporation | Method of fabricating storage capacitors using high dielectric constant materials |
US5622893A (en) * | 1994-08-01 | 1997-04-22 | Texas Instruments Incorporated | Method of forming conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes |
-
2000
- 2000-08-10 JP JP2000242127A patent/JP3650005B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001044378A (ja) | 2001-02-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3113173B2 (ja) | 不揮発性ランダムアクセスメモリ及びその製造方法 | |
US6737694B2 (en) | Ferroelectric memory device and method of forming the same | |
WO2010032456A1 (ja) | 半導体記憶装置および半導体記憶装置の製造方法 | |
JP4887566B2 (ja) | 半導体不揮発性記憶素子及びその製造方法 | |
US6927437B2 (en) | Ferroelectric memory device | |
JPH11111933A (ja) | 高集積強誘電体メモリ装置及びその製造方法 | |
US6815227B2 (en) | Method of fabricating a ferroelectric memory device | |
JP2005217189A (ja) | 容量素子及びその製造方法 | |
KR20020073443A (ko) | 반도체 기억 장치와 그 제조 방법 | |
JP3630671B2 (ja) | 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法 | |
JP4371005B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JPH10242410A (ja) | 半導体メモリセル及びその作製方法 | |
JP2000031398A (ja) | 半導体装置及びその製造方法 | |
JP2006310637A (ja) | 半導体装置 | |
JPH10256508A (ja) | 半導体メモリ及びその作製方法 | |
US20080160642A1 (en) | Semiconductor device | |
JP3650005B2 (ja) | 不揮発性ランダムアクセスメモリ及びその製造方法 | |
JP3989414B2 (ja) | 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法 | |
US20020109231A1 (en) | Composite structure of storage node and method of fabrication thereof | |
JP4284228B2 (ja) | 半導体装置の製造方法 | |
JP2012009903A (ja) | 半導体不揮発性記憶素子及びその製造方法 | |
JP4095582B2 (ja) | 半導体装置及びその製造方法 | |
JP4115779B2 (ja) | 半導体装置の製造方法 | |
JP2006147935A (ja) | 半導体装置 | |
JPH10178155A (ja) | 半導体メモリセル及びその作製方法、並びに周辺回路用トランジスタ素子及びその作製方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040715 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040715 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050119 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050208 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050216 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080225 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090225 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100225 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100225 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110225 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120225 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120225 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130225 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130225 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |