JP3650005B2 - 不揮発性ランダムアクセスメモリ及びその製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は不揮発性ランダムアクセスメモリ及びその製造方法に関し、さらに詳しくは、キャパシタ絶縁膜として強誘電体膜を用いた高集積化対応の不揮発性ランダムアクセスメモリ及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
ランダムアクセス可能なメモリ素子としては、従来からＳＲＡＭ（スタティックラム）およびＤＲＡＭ（ダイナミックラム）が代表的であるが、これらはいずれも揮発性であるとともに、前者は１メモリセル当たり６個のトランジスタ素子を要するため高集積化の点で限界があり、後者はデータ保持のために周期的にキャパシターをリフレッシュする必要があるため消費電力が大きくなるという問題点がある。
【０００３】
そこで、最近ランダムアクセス可能でかつ不揮発性のメモリ素子として、強誘電体をキャパシタの誘電体膜として用いたいわゆるＦ（Ferroelectric）ＲＡＭが注目を集めている。なかでも、セルの占有面積を縮小化するために、ＤＲＡＭでみられるようなスタック型ＦＲＡＭのメモリセル構造が実現されている。かかるスタック型ＦＲＡＭのメモリセルは、例えば、特開平３−２９６２６２号公報や特開平４−３５６９５８号公報に提案されている。
【０００４】
図１０は、上記公報に提案されているスタック型ＦＲＡＭのメモリセルの一実施例を示す。このメモリセルは、半導体基板４１上にゲート絶縁膜４２を介して形成されたゲート電極４３と１対のソース／ドレイン領域４４とからなるＭＯＳトランジスタと、コンタクトプラグ４５を介してＭＯＳトランジスタの一方のソース／ドレイン領域４４と接続された下部電極４９、この下部電極４９を完全に被覆するように形成された強誘電体膜５０及びこの強誘電体膜５０を完全に被覆するように形成された上部電極５１とからなる強誘電体キャパシタとから構成されている。ＭＯＳトランジスタの他方のソース／ドレイン領域４４はビットライン４８と接続されており、ＭＯＳトランジスタ及び強誘電体キャパシタの上にはそれぞれ層間絶縁膜としてＢＰＳＧ４６及びＳｉＯ2膜４７が形成されている。強誘電体キャパシタの上部電極５１は、ゲート電極４３の延設方向に直交する方向にドライブ線５２が接続されている。
【０００５】
また、図１１は、さらに別のスタック型ＦＲＡＭのメモリセルを示す。このメモリセルは、強誘電体キャパシタの下部電極５３、強誘電体膜５４及び上部電極５５の端部がそろった構造を有しており、このキャパシタ構造を除いては、図１０のメモリセルとほぼ同一の構造を有している。しかし、図１１に示したメモリセルは、強誘電体キャパシタの下部電極５３、強誘電体膜５４及び上部電極５５の端部がそろった構造であるため、強誘電体膜５４とキャパシタ上に積層したＳｉＯ2膜４７とが直接接触することとなる。そのため、後工程におけるアニールによって、ＳｉＯ2膜４７と強誘電体膜５４との間で相互拡散が起こり、強誘電体膜の剥離が発生する。
【０００６】
図１０に示したＦＲＡＭのメモリセルにおいては、下部電極４９を被覆するように形成された強誘電体膜５０の上に、さらにこの強誘電体膜５０を被覆するように上部電極５１が形成されているため、強誘電体膜５０の側面が上部電極５１で被覆され、ＳｉＯ2膜４７と直接接触することはないが、強誘電体膜５０及び上部電極５１のそれぞれをパターニングするためのフォトリソグラフィ及びエッチング工程が必要になり、製造工程が増加する。また、強誘電体膜５０は、フォトリソグラフィ及びエッチング工程において汚染・ダメージを受けることなるため、上部電極材料を形成した後に、上部電極材料とともにエッチングすることが好ましい。
【０００７】
さらに、他の従来例として、強誘電体キャパシタの上部電極５１及び５５を、各メモリセルに共通のプレート電極として形成することが考えられるが、データの書き換えおよび読み出しを行う場合、上部電極５１、５５に所定の電圧を印加すると、選択メモリセルの上下左右および斜め方向のメモリセルに対してディスターブが生じやすいという課題があり、ワード線やビット線以外の信号線であるドライブ線を形成することが好ましい。
【０００８】
本発明は上記課題に鑑みなされたものであり、強誘電体膜の劣化又は剥離等が生じない信頼性の高いメモリセルを実現することができるＦＲＡＭ及びその製造方法を提供すること目的としている。
【０００９】
【課題を解決するための手段】
本発明によれば、半導体基板上に形成されたゲート絶縁膜、ゲート電極及び一対の拡散層を有するＭＯＳトランジスタと、該ＭＯＳトランジスタを被覆する層間絶縁膜と、該層間絶縁膜上に形成された下部電極と、該下部電極上に形成されたキャパシタ強誘電体膜と、該キャパシタ強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタとからなり、少なくとも前記下部電極及びキャパシタ強誘電体膜の側壁が拡散防止膜で被覆されていることを特徴とする不揮発性ランダムアクセスメモリが提供される。
【００１０】
また、本発明の製造方法によれば、半導体基板上に、ゲート絶縁膜、ゲート電極及び一対の拡散層を有するＭＯＳトランジスタを形成し、該ＭＯＳトランジスタ上に層間絶縁膜を積層し、該層間絶縁膜上全面に下部電極材料及び強誘電体膜を順次積層し、これらを所望の形状にパターニングして、下部電極及びキャパシタ強誘電体膜を形成し、得られた半導体基板上に拡散防止膜を積層し、前記キャパシタ強誘電体膜上の拡散防止膜に開口を形成し、該開口を含む半導体基板上に上部電極材料を積層し、これを所望の形状にパターニングして上部電極を形成することからなる不揮発性ランダムアクセスメモリの製造方法が提供される。
【００１１】
本発明におけるＦＲＡＭは、主として１個のＭＯＳトランジスタと１個の強誘電体キャパシタが積層されて構成される。ＭＯＳトランジスタは、半導体基板上に形成されたゲート絶縁膜、ゲート電極及び一対の拡散層を有してなる。半導体基板としては、通常基板として用いることができる半導体基板であれば特に限定されるものではないが、シリコン基板が好ましい。また、ゲート絶縁膜、ゲート電極及び拡散層は、通常トランジスタとして形成される材料、膜厚及びサイズで形成されている。
【００１２】
強誘電体キャパシタは、下部電極、キャパシタ絶縁膜として強誘電体膜及び上部電極から構成される。下部電極及び上部電極は、通常電極として用いることができる導電体材料で形成されるものであり、例えば、Ｐｔ、Ｔｉ、ＲｕＯ2、ＩｒＯ2等の単層膜又はＰｔ／Ｔｉ、Ｐｔ／Ｔｉ／ＴｉＮ、Ｐｔ／ＴｉＮ／Ｐｔ、Ｔｉ／Ｐｔ／Ｔｉ、ＴｉＮ／Ｐｔ／ＴｉＮ、Ｐｔ／Ｔｉ／ＴｉＮ／Ｔｉ、ＲｕＯ2／ＴｉＮ、ＩｒＯ2／Ｉｒ、ＩｒＯ2／ＴｉＮ等の２層以上の積層膜が挙げられる。この際の膜厚は特に限定されるものではなく、電極材料、キャパシタのサイズ等により、適宜調整することができるが、電極として２００Å〜５０００Å程度の膜厚で形成することが好ましい。キャパシタ絶縁膜としては、ＰＺＴ，ＰＬＺＴ，ＳｒＢｉ2Ｔａ2-xＮｂxＯ9等の強誘電体膜を１０００〜２０００Å程度の膜厚で用いることが好ましい。
【００１３】
上記ＭＯＳトランジスタは、一方の拡散層が強誘電体キャパシタの下部電極に接続されている。例えば、導電体からなるコンタクトプラグ等によって接続される。コンタクトプラグの材料としては特に限定されるものではなく、金属、不純物がドーピングされたポリシリコン等が単層で用いられてもよく、バリアメタル等を介在させてもよい。
【００１４】
本発明における強誘電体キャパシタは、上下部電極に挟持される強誘電体膜を層間絶縁膜として形成されているＳｉＯ2膜、下地ＮＳＧ，ＢＰＳＧ等と直接接触することにより、強誘電体膜の劣化又は剥離等を防止するために、強誘電体膜と層間絶縁膜との間に拡散防止膜を介在させることを特徴の１つとしている。つまり、下部電極、強誘電体膜及び上部電極の各端部が揃った同一形状である場合、又は下部電極、強誘電体膜の各端部が揃った同一形状で、その上に上部電極がそれらを被覆するように形成されている場合であって、かつその上に層間絶縁膜としてＳｉＯ2膜、ＮＳＧ，ＢＰＳＧ等が形成される場合には、強誘電体キャパシタの側部表面に現れている強誘電体膜の側部が直接ＳｉＯ2膜等と接触することとなる。従って、この場合には強誘電体キャパシタの側壁に拡散防止膜と絶縁性薄膜との積層膜（図１のＴｉＯ2膜とＳｉＯ2膜に対応）又は拡散防止膜からなるスペーサ（図８のＴｉＯ2からなるスペーサに対応）等を配置させることが好ましい。
【００１５】
また、強誘電体膜が下部電極を被覆するように形成され、その上に上部電極が形成され、強誘電体膜と上部電極との端部が揃った同一形状である場合、又は強誘電体膜が下部電極を被覆するように形成され、その上に上部電極がそれらを被覆するように形成された形成されている場合であって、かつキャパシタ下層に層間絶縁膜としてＳｉＯ2膜、ＮＳＧ、ＢＰＳＧ等が形成される場合には、強誘電体キャパシタの底面に現れている強誘電体膜が直接下層のＳｉＯ2膜等と接触することとなる。従って、この場合には層間絶縁膜上に拡散防止膜を配置させ（図５及び図８におけるＴｉＯ2膜に対応）、その上に強誘電体キャパシタを形成することが好ましい。
【００１６】
さらに、強誘電体膜が下部電極を被覆するように形成され、その上に上部電極が形成され、強誘電体膜と上部電極との端部が揃った同一形状である場合であって、かつキャパシタ上層及びキャパシタ下層に層間絶縁膜としてＳｉＯ2膜、ＮＳＧ，ＢＰＳＧ等が形成される場合には、強誘電体キャパシタの側部表面及び底面に現れている強誘電体膜が直接上層及び下層のＳｉＯ2膜等と接触することとなる。従って、この場合には強誘電体キャパシタの側壁に拡散防止膜からなるスペーサ（図８のＴｉＯ2からなるスペーサに対応）等を配置させるとともに、層間絶縁膜上に拡散防止膜を配置させ（図８のＴｉＯ2膜に対応）、その上に強誘電体キャパシタを形成することが好ましい。
【００１７】
本発明における拡散防止膜としては、金属酸化物が好ましく、例えば、ＴｉＯ2，ＺｒＯ2，Ａｌ2Ｏ3等が挙げられる。これらの金属酸化物の膜厚は特に限定されるものではないが、例えばスペーサとして形成する場合には３００〜１０００Å程度の膜厚、拡散防止膜と絶縁性薄膜との積層膜として形成する場合の拡散防止膜の膜厚は３００〜１０００Å程度、層間絶縁膜上全面に形成する場合には３００〜１０００Å程度の膜厚で形成することが好ましい。なお拡散防止膜と絶縁性薄膜との積層膜とする場合の絶縁性薄膜としては、ＳｉＯ2のほか、ＳｉＮ等を、５００〜１５００Å程度の膜厚で形成することが好ましい。
【００１８】
本発明のＦＲＡＭにおいては、ＭＯＳトランジスタを構成するゲート電極がワード線として機能し、ＭＯＳトランジスタの他方の拡散層がビット線に接続されている。また、強誘電体キャパシタの上部電極はドライブ線として機能し、ビット線方向又はワード線方向に共有するように形成されている。上部電極（ドライブ線）は、選択セルの隣接セルに対するディスターブを低減するために、ワード線方向と共有、つまりワード線に平行に配設されていることが好ましい。
【００１９】
本発明のＦＲＡＭの製造方法における工程(I)では、半導体基板上ＭＯＳトランジスタを形成し、この上に層間絶縁膜を積層する。ＭＯＳトランジスタにおけるゲート絶縁膜、ゲート電極、拡散層及び層間絶縁膜として挙げられるＳｉＯ2、ＮＳＧ，ＢＰＳＧ等は公知の方法で形成することができる。工程(II)においては、層間絶縁膜に一方の拡散層に至るコンタクトホールを形成し、コンタクトホール内にコンタクトプラグを形成する。コンタクトホールは、公知の方法、例えばフォトリソグラフィ工程及びＣＦ4／ＣＨＦ3ガスによるドライエッチング又はウェットエッチング等により形成することができる。コンタクトプラグは、導電体を、コンタクトホールを含む半導体基板上に積層し、例えば、ＣＭＰ（Chemical Mechanical Polishing）法によりエッチバックすることにより形成することができる。
【００２０】
工程(III)において、上記で得られた半導体基板上全面に下部電極材料及び強誘電体膜を順次積層し、これらを同一マスクを用いて所望の形状にパターニングして下部電極及びキャパシタ強誘電体膜を形成する。下部電極材料の積層は、例えば、ＰＶＤ法又はスパッタ法等により行うことができる。また、強誘電体膜は、ＭＯＣＶＤ法、ゾルゲル法又はスパッタ法等により形成できるが、ステップカバレージ等の観点からＭＯＣＶＤ法によることが好ましい。これらのパターニングは、塩素系又はフッ素系等のガスを用いたドライエッチング等により行うことができる。なお、パターニング終了後に、エッチングによる強誘電体表面に受けたエッチングダメージを回復するために５００〜６００℃程度、１０〜６０秒間程度、酸素雰囲気中でＲＴＡを行うことが好ましい。
【００２１】
工程(IV)では、上記で得られた半導体基板上全面に拡散防止膜及びＳｉＯ2膜を順次積層する。拡散防止膜は、スパッタ法により金属層を堆積し、その後酸素雰囲気中、５００〜６００℃程度の温度範囲でアニールする方法、または反応性スパッタ法により形成することができる。しかし、スパッタ法及びアニールによる方法では、ステップカバレージが悪く、金属層形成後に酸化による結晶成長させるため、エッチングが困難である。一方、反応性スパッタ法においては２００℃程度の低温でアニールすることが可能であるため、金属酸化膜がアモルファス状に成長しエッチングが容易である。
【００２２】
工程(V)においては、キャパシタ強誘電体膜上の拡散防止膜及びＳｉＯ2膜に開口を形成する。これら膜は、所望のマスクを形成した後、ＣＨＦ3、ＣＦ4等によりエッチングすることが好ましい。また、開口部における強誘電体表面に受けたエッチングダメージを回復するために５００〜６００℃程度、１０〜６０秒間程度、酸素雰囲気中でＲＴＡを行うことが好ましい。
【００２３】
工程(VI)では、得られた半導体基板上に上部電極材料を積層し、所望の形状にパターニングする。上部電極材料の積層及びパターニングは、用いる材料等により異なるが、上記の下部電極材料の積層及びパターニングと同様の方法で行うことができる。なお、上記の素子を形成したのち、層間絶縁膜を形成するが、この場合の層間絶縁膜は、公知の方法により、膜厚２０００〜６０００Å程度で形成することができる。
【００２４】
上記の製造方法での強誘電体キャパシタの製造方法においては、下部電極／強誘電体膜のパターニング、拡散防止膜／絶縁性薄膜の開口、及び上部電極のパターニングのそれぞれでフォトリソグラフィ工程による３枚のマスクの形成が必要となる。また、拡散防止膜／絶縁性薄膜の開口の際のエッチングにより、強誘電体膜にダメージが導入される場合がある。
【００２５】
そこで、本発明の別の製造方法により上記問題が改善されることとなる。つまり、工程(I)〜(VI)における各プロセスと同様のプロセスを、工程(i)〜(iv)においける順序で採用することにより、下部電極のパターニング、強誘電体膜／上部電極のパターニングと、２枚のマスク形成というプロセス数の削減を実現するとともに、強誘電体膜のエッチングダメージを回避することができる。なお、工程(iv)における上部電極材料と強誘電体とのパターニングは、上記工程（III)における下部電極材料と強誘電体とのパターニングと同様に行うことができる。パターニングの後、エッチングによる上部電極へのチャージアップ等のダメージを回復するため、ＲＴＡによる酸素雰囲気中、５５０〜６５０℃、１０〜６０秒間程度のアニールを行うことが好ましい。
【００２６】
さらに、強誘電体キャパシタの側部に強誘電体膜が現れている場合には、工程(vii)において、拡散防止膜からなるスペーサを形成することが好ましい。拡散層膜は上記と同様に形成することができ、ＲＩＥ等の異方性エッチングによりスペーサを形成することができる。
【００２７】
【作用】
本発明のＦＲＡＭによれば、上記に示したように、強誘電体キャパシタの少なくとも下部電極及びキャパシタ強誘電体膜の側壁が拡散防止膜で被覆されているため、キャパシタ強誘電体膜が直接ＳｉＯ2膜、ＮＳＧ膜又はＢＰＳＧ膜等の層間絶縁膜と接触することによるキャパシタ強誘電体膜の劣化及び剥離等が防止される。
【００２８】
また、本発明のＦＲＡＭの製造方法によれば、下部電極／強誘電体膜のパターニングの後、拡散防止膜の開口を行い、その後、上部電極のパターニングを行うため、確実にキャパシタ強誘電体膜の側壁が拡散防止膜で被覆されることとなり、キャパシタ強誘電体膜の劣化及び剥離等が防止される。
【００２９】
【実施例】
以下、本発明の不揮発性ＲＡＭの実施例を図面に基づいて説明する。
【００３０】
実施例１
本発明の不揮発性ＲＡＭのセルは、図１に示したように、主として１個のトランジスタと１個の強誘電体キャパシタとからなる。トランジスタは、半導体基板１上にゲート絶縁膜２を介して形成され、ワード線として機能するゲート電極３及びこのゲート電極３に自己整合的に形成されたソース／ドレイン領域４とからなる。強誘電体キャパシタは、下部電極７、下部電極７上にのみ形成されたキャパシタ強誘電体膜８及びドライブ線として機能する上部電極１１が積層されて構成される。トランジスタ上にはＢＰＳＧからなる層間絶縁膜５が形成されており、層間絶縁膜５上に強誘電体キャパシタが配設されている。さらに強誘電体キャパシタ上にはＳｉＯ2からなる層間絶縁膜１２が形成されている。トランジスタの一方のソース／ドレイン領域４には層間絶縁膜５中に形成されたコンタクトプラグ６を介して強誘電体キャパシタの下部電極７が接続されている。下部電極７及びキャパシタ強誘電体膜８は、その側壁が、キャパシタ強誘電体膜８上に開口を有しかつキャパシタ強誘電体膜８上から層間絶縁膜５上全面に形成されているＴｉＯ2膜９とＳｉＯ2膜１０との積層膜によって被覆されている。上部電極１１は、下部電極７、キャパシタ強誘電体膜８及びＴｉＯ2膜９とＳｉＯ2膜１０との積層膜を被覆するように形成されている。また、トランジスタの他方のソース／ドレイン領域４にはビットライン１３が接続されている。
【００３１】
このような構成を有するメモリセルにおいては、図２の平面図及び図３の等価回路図に示したように、各メモリセルに共通の上部電極１１を、ワード線（ゲート電極３）に平行なドライブ線として配設するため、選択セルのデータの書き換え時および読み出し時における、隣接セルに対するディスターブを阻止することが可能となる。また、キャパシタ強誘電体膜８が直接ＳｉＯ2膜１０及び１２と接触しないようにそれらの間にＴｉＯ2膜９を有しているため、キャパシタ強誘電体膜８の劣化や剥離が生じない。
【００３２】
かかるＦＲＡＭは、以下のように製造する。図４（ａ）示したように、ＭＯＳ−ＦＥＴを有する半導体基板１上に層間絶縁膜としてＢＰＳＧ５を堆積し、リフローして平坦化を行う。その後、コンタクトフォトリソグラフィ工程によりマスク（図示せず）を形成し、さらに、このマスクを用いてＣＦ4／ＣＨＦ3ガスによりＢＰＳＧ５をエッチングして、ソース／ドレイン領域４に至るコンタクトホールを形成する。コンタクトホールを含む半導体基板１上に、４５００Åのポリシリコンを堆積し、リンの熱拡散によりドーピングする。ＣＭＰ法によりポリシリコンをエッチバックし、ＢＰＳＧ５上に積層するポリシリコンを完全に除去し、コンタクトプラグ６を形成する。なお、エッチバック後のコンタクトプラグ６の平坦度は３００Å以下に抑制される。
【００３３】
次いで、図４（ｂ）に示したように、コンタクトプラグ６上にスパッタ法により下部電極材料としてＰｔ／Ｔｉ／ＴｉＮ／Ｔｉ（５００〜１０００／２００／５００〜１０００／２００Å）を堆積し、続いてＭＯＣＶＤ法により、強誘電体膜としてＰＺＴ膜を１０００〜２０００Å程度堆積し、５５０〜６５０℃の温度でＰＺＴ膜を結晶化する。その後、フォトリソグラフィ工程によりマスクを形成し、このマスク（図示せず）を用いて塩素系またはフッ素系ガスにより、下部電極材料／ＰＺＴの積層膜を同時にパターニングして下部電極７及びキャパシタ強誘電体膜８を形成する。
【００３４】
続いて、図４（ｃ）に示したように、キャパシタ強誘電体膜８上に反応性スパッタ法により３００〜１０００ÅのＴｉＯ2膜９、さらにその上に３００〜１０００ÅのＳｉＯ2膜１０を積層する。その後、キャパシタ強誘電体膜８上のＴｉＯ2膜９及びＳｉＯ2膜１０に、フォトリソグラフィ及びエッチング工程により所望の形状を有する開口を形成する。そして、エッチングによるＴｉＯ2膜９及びＳｉＯ2膜１０の開口部のキャパシタ強誘電体膜８のダメージを回復するため、ＲＴＡによりＯ2雰囲気で５００〜６００℃、３０秒のアニールを行う。
【００３５】
さらに、図４（ｄ）に示したように、開口部を含むＴｉＯ2膜９及びＳｉＯ2膜１０上に上部電極材料としてＰｔを５００〜１０００Åの膜厚で、スパッタ法により堆積する。フォトリソグラフィ工程によりマスクを形成し、このマスクを用いて塩素系またはフッ素系ガスにより、Ｐｔをパターニングしてドライブ線として機能する上部電極１１を形成する。
【００３６】
更に、ＣＶＤ法によりＳｉＯ2膜（図１中、１２）を２０００〜３０００Å積層し、コンタクトホール形成後にＡｌ・Ｓｉ・Ｃｕ／ＴｉＮ／ＴｉによりＭＯＳトランジスタの他方のソース／ドレイン４領域と接続するビットライン（図１中、１３）を形成し、図１に示す不揮発性ＲＡＭを完成する。上記ＦＲＡＭの強誘電体キャパシタにおいては、図４（ｄ）に示したように、例えば、キャパシタサイズＳ１を１μｍとし、０．５μｍのデザインルールを考慮した場合、下部電極サイズＲ１は、キャパシタサイズ：１μｍと下部電極デザインマージン：０．２５μｍとで１．５μｍとなり、上部電極サイズＱ１は、下部電極サイズＲ１：１．５μｍとさらに上部電極デザインマージン：０．２５μｍとで２．０μｍとなる。
【００３７】
実施例２
実施例１のＦＲＡＭにおいては、ＴｉＯ2膜９及びＳｉＯ2膜１０に対するフォトリソグラフィ及びエッチング工程の増加やキャパシタ強誘電体膜８のフォトリソグラフィ及びエッチング工程における汚染・ダメージが完全には防止できない。そこで、図５に示した不揮発性ＲＡＭのセルを提案する。このＦＲＡＭのセルは、主として１個のトランジスタと１個の強誘電体キャパシタとからなる。トランジスタの構成は実施例１（図１）と同様であり、ＭＯＳトランジスタ上には、層間絶縁膜としてＳｉＯ2膜２５、さらにＳｉＯ2膜２５上にＴｉＯ2膜１９が積層されている。強誘電体キャパシタは、ＴｉＯ2膜１９上に形成されており、下部電極１７、下部電極１７を被覆するように形成されているキャパシタ強誘電体膜１８及びドライブ線として機能する上部電極２１から構成される。強誘電体キャパシタ上には、層間絶縁膜としてＳｉＯ2膜３２が形成されている。トランジスタの一方のソース／ドレイン領域４は、実施例１と同様に強誘電体キャパシタの下部電極１７に接続され、他方のソース／ドレイン領域４はビットラインに接続されている。
【００３８】
このような構成を有するメモリセルも、実施例１のメモリセルと同様に、上部電極２１をワード線（ゲート電極３）に平行なドライブ線として構成するため、選択セルのデータの書き換え時および読み出し時における、隣接セルに対するディスターブを阻止することが可能となる。また、キャパシタ強誘電体膜１８が直接ＳｉＯ2膜２５と接触しないようにそれらの間にＴｉＯ2膜１９を有しているため、キャパシタ強誘電体膜１８の劣化や剥離が生じない。
【００３９】
また、この強誘電体キャパシタにおいては、図６に示したように、例えば、キャパシタサイズＳを１μｍとし、０．５μｍのデザインルールを考慮した場合、下部電極サイズがキャパシタサイズＳ：１μｍとなり、上部電極サイズＱは、下部電極サイズ：１μｍとさらに上部電極デザインマージン：０．２５μｍとで１．５μｍとなり、実施例１のＦＲＡＭのセルよりも、さらに小さく形成することができる。
【００４０】
かかるＦＲＡＭは、以下のように製造する。まず、半導体基板１上に素子分離膜（図示せず）を形成し、活性領域を規定したのち、通常のトランジスタ形成プロセスにより、ＭＯＳトランジスタを形成する。次いで、図７（ａ）に示したように、ＭＯＳトランジスタを含む半導体基板１上に層間絶縁膜としてＳｉＯ2膜２５を堆積する。その後、反応性スパッタ法により３００〜１０００ÅのＴｉＯ2膜１９を堆積する。
【００４１】
続いて、図７（ｂ）に示したように、コンタクトフォトリソグラフィ工程によりマスク（図示せず）を形成し、さらに、このマスクを用いてＣｌ2／ＡｒガスによりＴｉＯ2膜１９を、引きつづきＣＦ4／ＣＨＦ3ガスによりＳｉＯ2膜２５をエッチングして、ソース／ドレイン領域４に至るコンタクトホールを形成する。その後、コンタクトホールを含む半導体基板１上に、４５００Åのポリシリコン６ａを堆積し、リンの熱拡散によりドーピングする。
【００４２】
図７（ｃ）に示したように、ＣＭＰ法によりポリシリコン６ａをエッチバックし、ＴｉＯ2膜１９上に積層するポリシリコン６ａを除去し、コンタクトプラグ６を形成する。この際、ポリシリコン６ａとＴｉＯ2膜１９との選択比は１００以上あるため、エッチバック時にＴｉＯ2膜１９はほとんどエッチングされない。
【００４３】
次に、図７（ｄ）に示したように、スパッタ法により実施例１と同様の下部電極材料を堆積し、フォトリソグラフィ工程を経て、塩素系またはフッ素系ガスを用いたエッチングにより、所望の形状を有する下部電極１７を形成する。
【００４４】
次いで、図７（ｅ）に示したように、ＭＯＣＶＤ法により、ＰＺＴ膜を１０００〜２０００Å程度堆積し、５５０〜６５０℃の温度で結晶化する。さらに、実施例１と同様の上部電極材料をスパッタ法により堆積する。その後、フォトリソグラフィ工程によりマスクを形成し、このマスクを用いて塩素系またはフッ素系ガスを用いて上部電極材料／ＰＺＴの積層膜を同時にパターニングしてキャパシタ強誘電体膜１８及び上部電極２１を形成する。そして、エッチングによるＰｔへのチャージアップ等のダメージを回復するため、ＲＴＡによりＯ2雰囲気で５５０〜６００℃、３０秒のアニールを行う。この際、強誘電体膜１８は、ＴｉＯ2膜１９の存在により直接ＳｉＯ2膜５と接触することがないので、剥離することはない。
【００４５】
更に、ＣＶＤ法によりＳｉＯ2膜（図５中、３２）を２０００〜３０００Å積層し、コンタクトホール形成後にＡｌ・Ｓｉ・Ｃｕ／ＴｉＮ／ＴｉによりＭＯＳトランジスタの他方のソース／ドレイン４領域と接続するビットライン（図５中、１３）を形成し、図５に示す不揮発性ＲＡＭを完成する。
【００４６】
実施例３
実施例２において、強誘電体キャパシタ上に形成される層間絶縁膜としてＳｉＯ2膜３２を用いた場合の分極特性の劣化を改善するために、図８に示した不揮発性ＲＡＭを提供する。このセルにおいては、強誘電体キャパシタのキャパシタ強誘電体膜１８と上部電極２１との側壁にＴｉＯ2からなるスペーサ３１が形成されている以外は、実施例２のメモリセルと同様である。
【００４７】
このような構成のメモリセルにおいては、キャパシタ強誘電体膜１８がＳｉＯ2 膜２５、３２と完全に分離され、直接接触しないため、図９に示したように、良好な分極特性を示し、安定したキャパシタ特性を得ることができる。
【００４８】
【発明の効果】
本発明のＦＲＡＭによれば、上記に示したように、強誘電体キャパシタの少なくとも下部電極及びキャパシタ強誘電体膜の側壁が拡散防止膜で被覆されているため、キャパシタ強誘電体膜が直接ＳｉＯ2膜、ＮＳＧ膜又はＢＰＳＧ膜等の層間絶縁膜と接触することによるキャパシタ強誘電体膜の劣化及び剥離等を防止することができる。従って、信頼性の高いキャパシタを得ることができ、ひいては、ＦＲＡＭ自体の信頼性が向上することとなる。
【００４９】
また、本発明のＦＲＡＭの製造方法によれば、下部電極／強誘電体膜のパターニングの後、拡散防止膜の開口を行い、その後、上部電極のパターニングを行うため、確実にキャパシタ強誘電体膜の側壁が拡散防止膜で被覆されることとなり、キャパシタ強誘電体膜の劣化及び剥離等を防止することができ、信頼性の高いＦＲＡＭを製造することができる。
【図面の簡単な説明】
【図１】本発明のＦＲＡＭのセルの実施例を示す概略断面図である。
【図２】図１のＦＲＡＭのセルを示す要部の概略平面図である。
【図３】図１のＦＲＡＭのセルを示す等価回路図である。
【図４】図１のＦＲＡＭのセルにおける強誘電体キャパシタの製造方法を示す概略断面工程図である。
【図５】本発明のＦＲＡＭのセルの別の実施例を示す概略断面図である。
【図６】図５のＦＲＡＭのセルにおける強誘電体キャパシタのサイズを説明するための要部の概略断面図である。
【図７】図５のＦＲＡＭのセルにおける強誘電体キャパシタの製造方法を示す概略断面図である。
【図８】本発明のＦＲＡＭのセルのさらに別の実施例を示す概略断面図である。
【図９】図８のＦＲＡＭのセルにおける強誘電体膜の分極特性を示すグラフである。
【図１０】従来のスタック型ＦＲＡＭのメモリセルを示す概略断面図である。
【図１１】従来のスタック型ＦＲＡＭの別のメモリセルを示す概略断面図である。
【符号の説明】
１ 半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ ソース／ドレイン領域
５ ＢＰＳＧ膜
６ コンタクトフラブ
７、１７ 下部電極
８、１８ 強誘電体膜
９、１９ ＴｉＯ2膜（拡散防止膜）
１０ ＳｉＯ2膜（絶縁性薄膜）
１１、２１ 上部電極
１２、２５、３２ ＳｉＯ2膜（層間絶縁膜）
１３ ビット線
３１ スペーサ
【産業上の利用分野】
この発明は不揮発性ランダムアクセスメモリ及びその製造方法に関し、さらに詳しくは、キャパシタ絶縁膜として強誘電体膜を用いた高集積化対応の不揮発性ランダムアクセスメモリ及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
ランダムアクセス可能なメモリ素子としては、従来からＳＲＡＭ（スタティックラム）およびＤＲＡＭ（ダイナミックラム）が代表的であるが、これらはいずれも揮発性であるとともに、前者は１メモリセル当たり６個のトランジスタ素子を要するため高集積化の点で限界があり、後者はデータ保持のために周期的にキャパシターをリフレッシュする必要があるため消費電力が大きくなるという問題点がある。
【０００３】
そこで、最近ランダムアクセス可能でかつ不揮発性のメモリ素子として、強誘電体をキャパシタの誘電体膜として用いたいわゆるＦ（Ferroelectric）ＲＡＭが注目を集めている。なかでも、セルの占有面積を縮小化するために、ＤＲＡＭでみられるようなスタック型ＦＲＡＭのメモリセル構造が実現されている。かかるスタック型ＦＲＡＭのメモリセルは、例えば、特開平３−２９６２６２号公報や特開平４−３５６９５８号公報に提案されている。
【０００４】
図１０は、上記公報に提案されているスタック型ＦＲＡＭのメモリセルの一実施例を示す。このメモリセルは、半導体基板４１上にゲート絶縁膜４２を介して形成されたゲート電極４３と１対のソース／ドレイン領域４４とからなるＭＯＳトランジスタと、コンタクトプラグ４５を介してＭＯＳトランジスタの一方のソース／ドレイン領域４４と接続された下部電極４９、この下部電極４９を完全に被覆するように形成された強誘電体膜５０及びこの強誘電体膜５０を完全に被覆するように形成された上部電極５１とからなる強誘電体キャパシタとから構成されている。ＭＯＳトランジスタの他方のソース／ドレイン領域４４はビットライン４８と接続されており、ＭＯＳトランジスタ及び強誘電体キャパシタの上にはそれぞれ層間絶縁膜としてＢＰＳＧ４６及びＳｉＯ2膜４７が形成されている。強誘電体キャパシタの上部電極５１は、ゲート電極４３の延設方向に直交する方向にドライブ線５２が接続されている。
【０００５】
また、図１１は、さらに別のスタック型ＦＲＡＭのメモリセルを示す。このメモリセルは、強誘電体キャパシタの下部電極５３、強誘電体膜５４及び上部電極５５の端部がそろった構造を有しており、このキャパシタ構造を除いては、図１０のメモリセルとほぼ同一の構造を有している。しかし、図１１に示したメモリセルは、強誘電体キャパシタの下部電極５３、強誘電体膜５４及び上部電極５５の端部がそろった構造であるため、強誘電体膜５４とキャパシタ上に積層したＳｉＯ2膜４７とが直接接触することとなる。そのため、後工程におけるアニールによって、ＳｉＯ2膜４７と強誘電体膜５４との間で相互拡散が起こり、強誘電体膜の剥離が発生する。
【０００６】
図１０に示したＦＲＡＭのメモリセルにおいては、下部電極４９を被覆するように形成された強誘電体膜５０の上に、さらにこの強誘電体膜５０を被覆するように上部電極５１が形成されているため、強誘電体膜５０の側面が上部電極５１で被覆され、ＳｉＯ2膜４７と直接接触することはないが、強誘電体膜５０及び上部電極５１のそれぞれをパターニングするためのフォトリソグラフィ及びエッチング工程が必要になり、製造工程が増加する。また、強誘電体膜５０は、フォトリソグラフィ及びエッチング工程において汚染・ダメージを受けることなるため、上部電極材料を形成した後に、上部電極材料とともにエッチングすることが好ましい。
【０００７】
さらに、他の従来例として、強誘電体キャパシタの上部電極５１及び５５を、各メモリセルに共通のプレート電極として形成することが考えられるが、データの書き換えおよび読み出しを行う場合、上部電極５１、５５に所定の電圧を印加すると、選択メモリセルの上下左右および斜め方向のメモリセルに対してディスターブが生じやすいという課題があり、ワード線やビット線以外の信号線であるドライブ線を形成することが好ましい。
【０００８】
本発明は上記課題に鑑みなされたものであり、強誘電体膜の劣化又は剥離等が生じない信頼性の高いメモリセルを実現することができるＦＲＡＭ及びその製造方法を提供すること目的としている。
【０００９】
【課題を解決するための手段】
本発明によれば、半導体基板上に形成されたゲート絶縁膜、ゲート電極及び一対の拡散層を有するＭＯＳトランジスタと、該ＭＯＳトランジスタを被覆する層間絶縁膜と、該層間絶縁膜上に形成された下部電極と、該下部電極上に形成されたキャパシタ強誘電体膜と、該キャパシタ強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタとからなり、少なくとも前記下部電極及びキャパシタ強誘電体膜の側壁が拡散防止膜で被覆されていることを特徴とする不揮発性ランダムアクセスメモリが提供される。
【００１０】
また、本発明の製造方法によれば、半導体基板上に、ゲート絶縁膜、ゲート電極及び一対の拡散層を有するＭＯＳトランジスタを形成し、該ＭＯＳトランジスタ上に層間絶縁膜を積層し、該層間絶縁膜上全面に下部電極材料及び強誘電体膜を順次積層し、これらを所望の形状にパターニングして、下部電極及びキャパシタ強誘電体膜を形成し、得られた半導体基板上に拡散防止膜を積層し、前記キャパシタ強誘電体膜上の拡散防止膜に開口を形成し、該開口を含む半導体基板上に上部電極材料を積層し、これを所望の形状にパターニングして上部電極を形成することからなる不揮発性ランダムアクセスメモリの製造方法が提供される。
【００１１】
本発明におけるＦＲＡＭは、主として１個のＭＯＳトランジスタと１個の強誘電体キャパシタが積層されて構成される。ＭＯＳトランジスタは、半導体基板上に形成されたゲート絶縁膜、ゲート電極及び一対の拡散層を有してなる。半導体基板としては、通常基板として用いることができる半導体基板であれば特に限定されるものではないが、シリコン基板が好ましい。また、ゲート絶縁膜、ゲート電極及び拡散層は、通常トランジスタとして形成される材料、膜厚及びサイズで形成されている。
【００１２】
強誘電体キャパシタは、下部電極、キャパシタ絶縁膜として強誘電体膜及び上部電極から構成される。下部電極及び上部電極は、通常電極として用いることができる導電体材料で形成されるものであり、例えば、Ｐｔ、Ｔｉ、ＲｕＯ2、ＩｒＯ2等の単層膜又はＰｔ／Ｔｉ、Ｐｔ／Ｔｉ／ＴｉＮ、Ｐｔ／ＴｉＮ／Ｐｔ、Ｔｉ／Ｐｔ／Ｔｉ、ＴｉＮ／Ｐｔ／ＴｉＮ、Ｐｔ／Ｔｉ／ＴｉＮ／Ｔｉ、ＲｕＯ2／ＴｉＮ、ＩｒＯ2／Ｉｒ、ＩｒＯ2／ＴｉＮ等の２層以上の積層膜が挙げられる。この際の膜厚は特に限定されるものではなく、電極材料、キャパシタのサイズ等により、適宜調整することができるが、電極として２００Å〜５０００Å程度の膜厚で形成することが好ましい。キャパシタ絶縁膜としては、ＰＺＴ，ＰＬＺＴ，ＳｒＢｉ2Ｔａ2-xＮｂxＯ9等の強誘電体膜を１０００〜２０００Å程度の膜厚で用いることが好ましい。
【００１３】
上記ＭＯＳトランジスタは、一方の拡散層が強誘電体キャパシタの下部電極に接続されている。例えば、導電体からなるコンタクトプラグ等によって接続される。コンタクトプラグの材料としては特に限定されるものではなく、金属、不純物がドーピングされたポリシリコン等が単層で用いられてもよく、バリアメタル等を介在させてもよい。
【００１４】
本発明における強誘電体キャパシタは、上下部電極に挟持される強誘電体膜を層間絶縁膜として形成されているＳｉＯ2膜、下地ＮＳＧ，ＢＰＳＧ等と直接接触することにより、強誘電体膜の劣化又は剥離等を防止するために、強誘電体膜と層間絶縁膜との間に拡散防止膜を介在させることを特徴の１つとしている。つまり、下部電極、強誘電体膜及び上部電極の各端部が揃った同一形状である場合、又は下部電極、強誘電体膜の各端部が揃った同一形状で、その上に上部電極がそれらを被覆するように形成されている場合であって、かつその上に層間絶縁膜としてＳｉＯ2膜、ＮＳＧ，ＢＰＳＧ等が形成される場合には、強誘電体キャパシタの側部表面に現れている強誘電体膜の側部が直接ＳｉＯ2膜等と接触することとなる。従って、この場合には強誘電体キャパシタの側壁に拡散防止膜と絶縁性薄膜との積層膜（図１のＴｉＯ2膜とＳｉＯ2膜に対応）又は拡散防止膜からなるスペーサ（図８のＴｉＯ2からなるスペーサに対応）等を配置させることが好ましい。
【００１５】
また、強誘電体膜が下部電極を被覆するように形成され、その上に上部電極が形成され、強誘電体膜と上部電極との端部が揃った同一形状である場合、又は強誘電体膜が下部電極を被覆するように形成され、その上に上部電極がそれらを被覆するように形成された形成されている場合であって、かつキャパシタ下層に層間絶縁膜としてＳｉＯ2膜、ＮＳＧ、ＢＰＳＧ等が形成される場合には、強誘電体キャパシタの底面に現れている強誘電体膜が直接下層のＳｉＯ2膜等と接触することとなる。従って、この場合には層間絶縁膜上に拡散防止膜を配置させ（図５及び図８におけるＴｉＯ2膜に対応）、その上に強誘電体キャパシタを形成することが好ましい。
【００１６】
さらに、強誘電体膜が下部電極を被覆するように形成され、その上に上部電極が形成され、強誘電体膜と上部電極との端部が揃った同一形状である場合であって、かつキャパシタ上層及びキャパシタ下層に層間絶縁膜としてＳｉＯ2膜、ＮＳＧ，ＢＰＳＧ等が形成される場合には、強誘電体キャパシタの側部表面及び底面に現れている強誘電体膜が直接上層及び下層のＳｉＯ2膜等と接触することとなる。従って、この場合には強誘電体キャパシタの側壁に拡散防止膜からなるスペーサ（図８のＴｉＯ2からなるスペーサに対応）等を配置させるとともに、層間絶縁膜上に拡散防止膜を配置させ（図８のＴｉＯ2膜に対応）、その上に強誘電体キャパシタを形成することが好ましい。
【００１７】
本発明における拡散防止膜としては、金属酸化物が好ましく、例えば、ＴｉＯ2，ＺｒＯ2，Ａｌ2Ｏ3等が挙げられる。これらの金属酸化物の膜厚は特に限定されるものではないが、例えばスペーサとして形成する場合には３００〜１０００Å程度の膜厚、拡散防止膜と絶縁性薄膜との積層膜として形成する場合の拡散防止膜の膜厚は３００〜１０００Å程度、層間絶縁膜上全面に形成する場合には３００〜１０００Å程度の膜厚で形成することが好ましい。なお拡散防止膜と絶縁性薄膜との積層膜とする場合の絶縁性薄膜としては、ＳｉＯ2のほか、ＳｉＮ等を、５００〜１５００Å程度の膜厚で形成することが好ましい。
【００１８】
本発明のＦＲＡＭにおいては、ＭＯＳトランジスタを構成するゲート電極がワード線として機能し、ＭＯＳトランジスタの他方の拡散層がビット線に接続されている。また、強誘電体キャパシタの上部電極はドライブ線として機能し、ビット線方向又はワード線方向に共有するように形成されている。上部電極（ドライブ線）は、選択セルの隣接セルに対するディスターブを低減するために、ワード線方向と共有、つまりワード線に平行に配設されていることが好ましい。
【００１９】
本発明のＦＲＡＭの製造方法における工程(I)では、半導体基板上ＭＯＳトランジスタを形成し、この上に層間絶縁膜を積層する。ＭＯＳトランジスタにおけるゲート絶縁膜、ゲート電極、拡散層及び層間絶縁膜として挙げられるＳｉＯ2、ＮＳＧ，ＢＰＳＧ等は公知の方法で形成することができる。工程(II)においては、層間絶縁膜に一方の拡散層に至るコンタクトホールを形成し、コンタクトホール内にコンタクトプラグを形成する。コンタクトホールは、公知の方法、例えばフォトリソグラフィ工程及びＣＦ4／ＣＨＦ3ガスによるドライエッチング又はウェットエッチング等により形成することができる。コンタクトプラグは、導電体を、コンタクトホールを含む半導体基板上に積層し、例えば、ＣＭＰ（Chemical Mechanical Polishing）法によりエッチバックすることにより形成することができる。
【００２０】
工程(III)において、上記で得られた半導体基板上全面に下部電極材料及び強誘電体膜を順次積層し、これらを同一マスクを用いて所望の形状にパターニングして下部電極及びキャパシタ強誘電体膜を形成する。下部電極材料の積層は、例えば、ＰＶＤ法又はスパッタ法等により行うことができる。また、強誘電体膜は、ＭＯＣＶＤ法、ゾルゲル法又はスパッタ法等により形成できるが、ステップカバレージ等の観点からＭＯＣＶＤ法によることが好ましい。これらのパターニングは、塩素系又はフッ素系等のガスを用いたドライエッチング等により行うことができる。なお、パターニング終了後に、エッチングによる強誘電体表面に受けたエッチングダメージを回復するために５００〜６００℃程度、１０〜６０秒間程度、酸素雰囲気中でＲＴＡを行うことが好ましい。
【００２１】
工程(IV)では、上記で得られた半導体基板上全面に拡散防止膜及びＳｉＯ2膜を順次積層する。拡散防止膜は、スパッタ法により金属層を堆積し、その後酸素雰囲気中、５００〜６００℃程度の温度範囲でアニールする方法、または反応性スパッタ法により形成することができる。しかし、スパッタ法及びアニールによる方法では、ステップカバレージが悪く、金属層形成後に酸化による結晶成長させるため、エッチングが困難である。一方、反応性スパッタ法においては２００℃程度の低温でアニールすることが可能であるため、金属酸化膜がアモルファス状に成長しエッチングが容易である。
【００２２】
工程(V)においては、キャパシタ強誘電体膜上の拡散防止膜及びＳｉＯ2膜に開口を形成する。これら膜は、所望のマスクを形成した後、ＣＨＦ3、ＣＦ4等によりエッチングすることが好ましい。また、開口部における強誘電体表面に受けたエッチングダメージを回復するために５００〜６００℃程度、１０〜６０秒間程度、酸素雰囲気中でＲＴＡを行うことが好ましい。
【００２３】
工程(VI)では、得られた半導体基板上に上部電極材料を積層し、所望の形状にパターニングする。上部電極材料の積層及びパターニングは、用いる材料等により異なるが、上記の下部電極材料の積層及びパターニングと同様の方法で行うことができる。なお、上記の素子を形成したのち、層間絶縁膜を形成するが、この場合の層間絶縁膜は、公知の方法により、膜厚２０００〜６０００Å程度で形成することができる。
【００２４】
上記の製造方法での強誘電体キャパシタの製造方法においては、下部電極／強誘電体膜のパターニング、拡散防止膜／絶縁性薄膜の開口、及び上部電極のパターニングのそれぞれでフォトリソグラフィ工程による３枚のマスクの形成が必要となる。また、拡散防止膜／絶縁性薄膜の開口の際のエッチングにより、強誘電体膜にダメージが導入される場合がある。
【００２５】
そこで、本発明の別の製造方法により上記問題が改善されることとなる。つまり、工程(I)〜(VI)における各プロセスと同様のプロセスを、工程(i)〜(iv)においける順序で採用することにより、下部電極のパターニング、強誘電体膜／上部電極のパターニングと、２枚のマスク形成というプロセス数の削減を実現するとともに、強誘電体膜のエッチングダメージを回避することができる。なお、工程(iv)における上部電極材料と強誘電体とのパターニングは、上記工程（III)における下部電極材料と強誘電体とのパターニングと同様に行うことができる。パターニングの後、エッチングによる上部電極へのチャージアップ等のダメージを回復するため、ＲＴＡによる酸素雰囲気中、５５０〜６５０℃、１０〜６０秒間程度のアニールを行うことが好ましい。
【００２６】
さらに、強誘電体キャパシタの側部に強誘電体膜が現れている場合には、工程(vii)において、拡散防止膜からなるスペーサを形成することが好ましい。拡散層膜は上記と同様に形成することができ、ＲＩＥ等の異方性エッチングによりスペーサを形成することができる。
【００２７】
【作用】
本発明のＦＲＡＭによれば、上記に示したように、強誘電体キャパシタの少なくとも下部電極及びキャパシタ強誘電体膜の側壁が拡散防止膜で被覆されているため、キャパシタ強誘電体膜が直接ＳｉＯ2膜、ＮＳＧ膜又はＢＰＳＧ膜等の層間絶縁膜と接触することによるキャパシタ強誘電体膜の劣化及び剥離等が防止される。
【００２８】
また、本発明のＦＲＡＭの製造方法によれば、下部電極／強誘電体膜のパターニングの後、拡散防止膜の開口を行い、その後、上部電極のパターニングを行うため、確実にキャパシタ強誘電体膜の側壁が拡散防止膜で被覆されることとなり、キャパシタ強誘電体膜の劣化及び剥離等が防止される。
【００２９】
【実施例】
以下、本発明の不揮発性ＲＡＭの実施例を図面に基づいて説明する。
【００３０】
実施例１
本発明の不揮発性ＲＡＭのセルは、図１に示したように、主として１個のトランジスタと１個の強誘電体キャパシタとからなる。トランジスタは、半導体基板１上にゲート絶縁膜２を介して形成され、ワード線として機能するゲート電極３及びこのゲート電極３に自己整合的に形成されたソース／ドレイン領域４とからなる。強誘電体キャパシタは、下部電極７、下部電極７上にのみ形成されたキャパシタ強誘電体膜８及びドライブ線として機能する上部電極１１が積層されて構成される。トランジスタ上にはＢＰＳＧからなる層間絶縁膜５が形成されており、層間絶縁膜５上に強誘電体キャパシタが配設されている。さらに強誘電体キャパシタ上にはＳｉＯ2からなる層間絶縁膜１２が形成されている。トランジスタの一方のソース／ドレイン領域４には層間絶縁膜５中に形成されたコンタクトプラグ６を介して強誘電体キャパシタの下部電極７が接続されている。下部電極７及びキャパシタ強誘電体膜８は、その側壁が、キャパシタ強誘電体膜８上に開口を有しかつキャパシタ強誘電体膜８上から層間絶縁膜５上全面に形成されているＴｉＯ2膜９とＳｉＯ2膜１０との積層膜によって被覆されている。上部電極１１は、下部電極７、キャパシタ強誘電体膜８及びＴｉＯ2膜９とＳｉＯ2膜１０との積層膜を被覆するように形成されている。また、トランジスタの他方のソース／ドレイン領域４にはビットライン１３が接続されている。
【００３１】
このような構成を有するメモリセルにおいては、図２の平面図及び図３の等価回路図に示したように、各メモリセルに共通の上部電極１１を、ワード線（ゲート電極３）に平行なドライブ線として配設するため、選択セルのデータの書き換え時および読み出し時における、隣接セルに対するディスターブを阻止することが可能となる。また、キャパシタ強誘電体膜８が直接ＳｉＯ2膜１０及び１２と接触しないようにそれらの間にＴｉＯ2膜９を有しているため、キャパシタ強誘電体膜８の劣化や剥離が生じない。
【００３２】
かかるＦＲＡＭは、以下のように製造する。図４（ａ）示したように、ＭＯＳ−ＦＥＴを有する半導体基板１上に層間絶縁膜としてＢＰＳＧ５を堆積し、リフローして平坦化を行う。その後、コンタクトフォトリソグラフィ工程によりマスク（図示せず）を形成し、さらに、このマスクを用いてＣＦ4／ＣＨＦ3ガスによりＢＰＳＧ５をエッチングして、ソース／ドレイン領域４に至るコンタクトホールを形成する。コンタクトホールを含む半導体基板１上に、４５００Åのポリシリコンを堆積し、リンの熱拡散によりドーピングする。ＣＭＰ法によりポリシリコンをエッチバックし、ＢＰＳＧ５上に積層するポリシリコンを完全に除去し、コンタクトプラグ６を形成する。なお、エッチバック後のコンタクトプラグ６の平坦度は３００Å以下に抑制される。
【００３３】
次いで、図４（ｂ）に示したように、コンタクトプラグ６上にスパッタ法により下部電極材料としてＰｔ／Ｔｉ／ＴｉＮ／Ｔｉ（５００〜１０００／２００／５００〜１０００／２００Å）を堆積し、続いてＭＯＣＶＤ法により、強誘電体膜としてＰＺＴ膜を１０００〜２０００Å程度堆積し、５５０〜６５０℃の温度でＰＺＴ膜を結晶化する。その後、フォトリソグラフィ工程によりマスクを形成し、このマスク（図示せず）を用いて塩素系またはフッ素系ガスにより、下部電極材料／ＰＺＴの積層膜を同時にパターニングして下部電極７及びキャパシタ強誘電体膜８を形成する。
【００３４】
続いて、図４（ｃ）に示したように、キャパシタ強誘電体膜８上に反応性スパッタ法により３００〜１０００ÅのＴｉＯ2膜９、さらにその上に３００〜１０００ÅのＳｉＯ2膜１０を積層する。その後、キャパシタ強誘電体膜８上のＴｉＯ2膜９及びＳｉＯ2膜１０に、フォトリソグラフィ及びエッチング工程により所望の形状を有する開口を形成する。そして、エッチングによるＴｉＯ2膜９及びＳｉＯ2膜１０の開口部のキャパシタ強誘電体膜８のダメージを回復するため、ＲＴＡによりＯ2雰囲気で５００〜６００℃、３０秒のアニールを行う。
【００３５】
さらに、図４（ｄ）に示したように、開口部を含むＴｉＯ2膜９及びＳｉＯ2膜１０上に上部電極材料としてＰｔを５００〜１０００Åの膜厚で、スパッタ法により堆積する。フォトリソグラフィ工程によりマスクを形成し、このマスクを用いて塩素系またはフッ素系ガスにより、Ｐｔをパターニングしてドライブ線として機能する上部電極１１を形成する。
【００３６】
更に、ＣＶＤ法によりＳｉＯ2膜（図１中、１２）を２０００〜３０００Å積層し、コンタクトホール形成後にＡｌ・Ｓｉ・Ｃｕ／ＴｉＮ／ＴｉによりＭＯＳトランジスタの他方のソース／ドレイン４領域と接続するビットライン（図１中、１３）を形成し、図１に示す不揮発性ＲＡＭを完成する。上記ＦＲＡＭの強誘電体キャパシタにおいては、図４（ｄ）に示したように、例えば、キャパシタサイズＳ１を１μｍとし、０．５μｍのデザインルールを考慮した場合、下部電極サイズＲ１は、キャパシタサイズ：１μｍと下部電極デザインマージン：０．２５μｍとで１．５μｍとなり、上部電極サイズＱ１は、下部電極サイズＲ１：１．５μｍとさらに上部電極デザインマージン：０．２５μｍとで２．０μｍとなる。
【００３７】
実施例２
実施例１のＦＲＡＭにおいては、ＴｉＯ2膜９及びＳｉＯ2膜１０に対するフォトリソグラフィ及びエッチング工程の増加やキャパシタ強誘電体膜８のフォトリソグラフィ及びエッチング工程における汚染・ダメージが完全には防止できない。そこで、図５に示した不揮発性ＲＡＭのセルを提案する。このＦＲＡＭのセルは、主として１個のトランジスタと１個の強誘電体キャパシタとからなる。トランジスタの構成は実施例１（図１）と同様であり、ＭＯＳトランジスタ上には、層間絶縁膜としてＳｉＯ2膜２５、さらにＳｉＯ2膜２５上にＴｉＯ2膜１９が積層されている。強誘電体キャパシタは、ＴｉＯ2膜１９上に形成されており、下部電極１７、下部電極１７を被覆するように形成されているキャパシタ強誘電体膜１８及びドライブ線として機能する上部電極２１から構成される。強誘電体キャパシタ上には、層間絶縁膜としてＳｉＯ2膜３２が形成されている。トランジスタの一方のソース／ドレイン領域４は、実施例１と同様に強誘電体キャパシタの下部電極１７に接続され、他方のソース／ドレイン領域４はビットラインに接続されている。
【００３８】
このような構成を有するメモリセルも、実施例１のメモリセルと同様に、上部電極２１をワード線（ゲート電極３）に平行なドライブ線として構成するため、選択セルのデータの書き換え時および読み出し時における、隣接セルに対するディスターブを阻止することが可能となる。また、キャパシタ強誘電体膜１８が直接ＳｉＯ2膜２５と接触しないようにそれらの間にＴｉＯ2膜１９を有しているため、キャパシタ強誘電体膜１８の劣化や剥離が生じない。
【００３９】
また、この強誘電体キャパシタにおいては、図６に示したように、例えば、キャパシタサイズＳを１μｍとし、０．５μｍのデザインルールを考慮した場合、下部電極サイズがキャパシタサイズＳ：１μｍとなり、上部電極サイズＱは、下部電極サイズ：１μｍとさらに上部電極デザインマージン：０．２５μｍとで１．５μｍとなり、実施例１のＦＲＡＭのセルよりも、さらに小さく形成することができる。
【００４０】
かかるＦＲＡＭは、以下のように製造する。まず、半導体基板１上に素子分離膜（図示せず）を形成し、活性領域を規定したのち、通常のトランジスタ形成プロセスにより、ＭＯＳトランジスタを形成する。次いで、図７（ａ）に示したように、ＭＯＳトランジスタを含む半導体基板１上に層間絶縁膜としてＳｉＯ2膜２５を堆積する。その後、反応性スパッタ法により３００〜１０００ÅのＴｉＯ2膜１９を堆積する。
【００４１】
続いて、図７（ｂ）に示したように、コンタクトフォトリソグラフィ工程によりマスク（図示せず）を形成し、さらに、このマスクを用いてＣｌ2／ＡｒガスによりＴｉＯ2膜１９を、引きつづきＣＦ4／ＣＨＦ3ガスによりＳｉＯ2膜２５をエッチングして、ソース／ドレイン領域４に至るコンタクトホールを形成する。その後、コンタクトホールを含む半導体基板１上に、４５００Åのポリシリコン６ａを堆積し、リンの熱拡散によりドーピングする。
【００４２】
図７（ｃ）に示したように、ＣＭＰ法によりポリシリコン６ａをエッチバックし、ＴｉＯ2膜１９上に積層するポリシリコン６ａを除去し、コンタクトプラグ６を形成する。この際、ポリシリコン６ａとＴｉＯ2膜１９との選択比は１００以上あるため、エッチバック時にＴｉＯ2膜１９はほとんどエッチングされない。
【００４３】
次に、図７（ｄ）に示したように、スパッタ法により実施例１と同様の下部電極材料を堆積し、フォトリソグラフィ工程を経て、塩素系またはフッ素系ガスを用いたエッチングにより、所望の形状を有する下部電極１７を形成する。
【００４４】
次いで、図７（ｅ）に示したように、ＭＯＣＶＤ法により、ＰＺＴ膜を１０００〜２０００Å程度堆積し、５５０〜６５０℃の温度で結晶化する。さらに、実施例１と同様の上部電極材料をスパッタ法により堆積する。その後、フォトリソグラフィ工程によりマスクを形成し、このマスクを用いて塩素系またはフッ素系ガスを用いて上部電極材料／ＰＺＴの積層膜を同時にパターニングしてキャパシタ強誘電体膜１８及び上部電極２１を形成する。そして、エッチングによるＰｔへのチャージアップ等のダメージを回復するため、ＲＴＡによりＯ2雰囲気で５５０〜６００℃、３０秒のアニールを行う。この際、強誘電体膜１８は、ＴｉＯ2膜１９の存在により直接ＳｉＯ2膜５と接触することがないので、剥離することはない。
【００４５】
更に、ＣＶＤ法によりＳｉＯ2膜（図５中、３２）を２０００〜３０００Å積層し、コンタクトホール形成後にＡｌ・Ｓｉ・Ｃｕ／ＴｉＮ／ＴｉによりＭＯＳトランジスタの他方のソース／ドレイン４領域と接続するビットライン（図５中、１３）を形成し、図５に示す不揮発性ＲＡＭを完成する。
【００４６】
実施例３
実施例２において、強誘電体キャパシタ上に形成される層間絶縁膜としてＳｉＯ2膜３２を用いた場合の分極特性の劣化を改善するために、図８に示した不揮発性ＲＡＭを提供する。このセルにおいては、強誘電体キャパシタのキャパシタ強誘電体膜１８と上部電極２１との側壁にＴｉＯ2からなるスペーサ３１が形成されている以外は、実施例２のメモリセルと同様である。
【００４７】
このような構成のメモリセルにおいては、キャパシタ強誘電体膜１８がＳｉＯ2 膜２５、３２と完全に分離され、直接接触しないため、図９に示したように、良好な分極特性を示し、安定したキャパシタ特性を得ることができる。
【００４８】
【発明の効果】
本発明のＦＲＡＭによれば、上記に示したように、強誘電体キャパシタの少なくとも下部電極及びキャパシタ強誘電体膜の側壁が拡散防止膜で被覆されているため、キャパシタ強誘電体膜が直接ＳｉＯ2膜、ＮＳＧ膜又はＢＰＳＧ膜等の層間絶縁膜と接触することによるキャパシタ強誘電体膜の劣化及び剥離等を防止することができる。従って、信頼性の高いキャパシタを得ることができ、ひいては、ＦＲＡＭ自体の信頼性が向上することとなる。
【００４９】
また、本発明のＦＲＡＭの製造方法によれば、下部電極／強誘電体膜のパターニングの後、拡散防止膜の開口を行い、その後、上部電極のパターニングを行うため、確実にキャパシタ強誘電体膜の側壁が拡散防止膜で被覆されることとなり、キャパシタ強誘電体膜の劣化及び剥離等を防止することができ、信頼性の高いＦＲＡＭを製造することができる。
【図面の簡単な説明】
【図１】本発明のＦＲＡＭのセルの実施例を示す概略断面図である。
【図２】図１のＦＲＡＭのセルを示す要部の概略平面図である。
【図３】図１のＦＲＡＭのセルを示す等価回路図である。
【図４】図１のＦＲＡＭのセルにおける強誘電体キャパシタの製造方法を示す概略断面工程図である。
【図５】本発明のＦＲＡＭのセルの別の実施例を示す概略断面図である。
【図６】図５のＦＲＡＭのセルにおける強誘電体キャパシタのサイズを説明するための要部の概略断面図である。
【図７】図５のＦＲＡＭのセルにおける強誘電体キャパシタの製造方法を示す概略断面図である。
【図８】本発明のＦＲＡＭのセルのさらに別の実施例を示す概略断面図である。
【図９】図８のＦＲＡＭのセルにおける強誘電体膜の分極特性を示すグラフである。
【図１０】従来のスタック型ＦＲＡＭのメモリセルを示す概略断面図である。
【図１１】従来のスタック型ＦＲＡＭの別のメモリセルを示す概略断面図である。
【符号の説明】
１ 半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ ソース／ドレイン領域
５ ＢＰＳＧ膜
６ コンタクトフラブ
７、１７ 下部電極
８、１８ 強誘電体膜
９、１９ ＴｉＯ2膜（拡散防止膜）
１０ ＳｉＯ2膜（絶縁性薄膜）
１１、２１ 上部電極
１２、２５、３２ ＳｉＯ2膜（層間絶縁膜）
１３ ビット線
３１ スペーサ
Claims (4)
- 半導体基板上に形成されたゲート絶縁膜、ゲート電極及び一対の拡散層を有するＭＯＳトランジスタと、該ＭＯＳトランジスタを被覆する層間絶縁膜と、該層間絶縁膜上に形成された下部電極と、該下部電極上に形成されたキャパシタ強誘電体膜と、該キャパシタ強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタとからなり、下部電極及びキャパシタ強誘電体膜の側壁に拡散防止膜と層間絶縁膜が積層され、且つ前記拡散防止膜と層間絶縁膜が、下部電極及び強誘電体膜の上部を覆うことを特徴とする不揮発性ランダムアクセスメモリ。
- 前記拡散防止膜が、ＴｉＯ2、ＺｒＯ2又はＡｌ2Ｏ3膜である請求項１に記載の不揮発性ランダムアクセスメモリ。
- 半導体基板上に、ゲート絶縁膜、ゲート電極及び一対の拡散層を有するＭＯＳトランジスタを形成し、該ＭＯＳトランジスタ上に層間絶縁膜を積層し、該層間絶縁膜上全面に下部電極材料及び強誘電体膜を順次積層し、これらを所望の形状にパターニングして、下部電極及びキャパシタ強誘電体膜を形成し、
得られた半導体基板上全面に拡散防止膜及びＳｉＯ2膜を順次積層し、前記キャパシタ強誘電体膜上の拡散防止膜及びＳｉＯ2膜に開口を形成し、該開口を含む半導体基板上に上部電極材料を積層し、これを所望の形状にパターニングして上部電極を形成することからなる不揮発性ランダムアクセスメモリの製造方法。 - 前記拡散防止膜が、ＴｉＯ2、ＺｒＯ2又はＡｌ2Ｏ3膜である請求項３に記載の不揮発性ランダムアクセスメモリの製造方法。
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