JP2001044378A

JP2001044378A - 不揮発性ランダムアクセスメモリ及びその製造方法

Info

Publication number: JP2001044378A
Application number: JP2000242127A
Authority: JP
Inventors: Shigeo Onishi; 茂夫大西; Kazuya Ishihara; 数也石原
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-06-05
Filing date: 2000-08-10
Publication date: 2001-02-16
Anticipated expiration: 2020-05-18
Also published as: JP3650005B2

Abstract

(57)【要約】【構成】半導体基板１上に形成されたゲート絶縁膜
２、ゲート電極３及び一対の拡散層４を有するＭＯＳト
ランジスタと、ＭＯＳトランジスタの一方の拡散層４に
接続された下部電極７、下部電極７上にのみ形成された
強誘電体膜８及び上部電極11を有する強誘電体キャパシ
タとからなり、少なくとも下部電極７及び強誘電体膜８
の側壁が拡散防止膜９とＳｉＯ2膜10との積層膜で被覆
され、強誘電体膜８上面で強誘電体膜８と上部電極11と
が接しており、ＭＯＳトランジスタの他方の拡散層４に
ビット線13が接続され、ゲート電極３がワード線に接続
され、前記強誘電体キャパシタの上部電極11がドライブ
線として構成される不揮発性ランダムアクセスメモリ。【効果】強誘電体膜８が直接ＳｉＯ2膜10等の層間絶
縁膜と接触することなく、強誘電体膜８の劣化・剥離等
を防止でき、信頼性の高いキャパシタを得、ひいては、
ＦＲＡＭ自体を信頼性を向上することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性ランダムアク
セスメモリ及びその製造方法に関し、さらに詳しくは、
キャパシタ絶縁膜として強誘電体膜を用いた高集積化対
応の不揮発性ランダムアクセスメモリ及びその製造方法
に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】ランダ
ムアクセス可能なメモリ素子としては、従来からＳＲＡ
Ｍ（スタティックラム）およびＤＲＡＭ（ダイナミック
ラム）が代表的であるが、これらはいずれも揮発性であ
るとともに、前者は１メモリセル当たり６個のトランジ
スタ素子を要するため高集積化の点で限界があり、後者
はデータ保持のために周期的にキャパシターをリフレッ
シュする必要があるため消費電力が大きくなるという問
題点がある。

【０００３】そこで、最近ランダムアクセス可能でかつ
不揮発性のメモリ素子として、強誘電体をキャパシタの
誘電体膜として用いたいわゆるＦ（Ferroelectric）Ｒ
ＡＭが注目を集めている。なかでも、セルの占有面積を
縮小化するために、ＤＲＡＭでみられるようなスタック
型ＦＲＡＭのメモリセル構造が実現されている。かかる
スタック型ＦＲＡＭのメモリセルは、例えば、特開平３
−２９６２６２号公報や特開平４−３５６９５８号公報
に提案されている。

【０００４】図１０は、上記公報に提案されているスタ
ック型ＦＲＡＭのメモリセルの一実施例を示す。このメ
モリセルは、半導体基板４１上にゲート絶縁膜４２を介
して形成されたゲート電極４３と１対のソース／ドレイ
ン領域４４とからなるＭＯＳトランジスタと、コンタク
トプラグ４５を介してＭＯＳトランジスタの一方のソー
ス／ドレイン領域４４と接続された下部電極４９、この
下部電極４９を完全に被覆するように形成された強誘電
体膜５０及びこの強誘電体膜５０を完全に被覆するよう
に形成された上部電極５１とからなる強誘電体キャパシ
タとから構成されている。ＭＯＳトランジスタの他方の
ソース／ドレイン領域４４はビットライン４８と接続さ
れており、ＭＯＳトランジスタ及び強誘電体キャパシタ
の上にはそれぞれ層間絶縁膜としてＢＰＳＧ４６及びＳ
ｉＯ2膜４７が形成されている。強誘電体キャパシタの
上部電極５１は、ゲート電極４３の延設方向に直交する
方向にドライブ線５２が接続されている。

【０００５】また、図１１は、さらに別のスタック型Ｆ
ＲＡＭのメモリセルを示す。このメモリセルは、強誘電
体キャパシタの下部電極５３、強誘電体膜５４及び上部
電極５５の端部がそろった構造を有しており、このキャ
パシタ構造を除いては、図１０のメモリセルとほぼ同一
の構造を有している。しかし、図１１に示したメモリセ
ルは、強誘電体キャパシタの下部電極５３、強誘電体膜
５４及び上部電極５５の端部がそろった構造であるた
め、強誘電体膜５４とキャパシタ上に積層したＳｉＯ2
膜４７とが直接接触することとなる。そのため、後工程
におけるアニールによって、ＳｉＯ2膜４７と強誘電体
膜５４との間で相互拡散が起こり、強誘電体膜の剥離が
発生する。

【０００６】図１０に示したＦＲＡＭのメモリセルにお
いては、下部電極４９を被覆するように形成された強誘
電体膜５０の上に、さらにこの強誘電体膜５０を被覆す
るように上部電極５１が形成されているため、強誘電体
膜５０の側面が上部電極５１で被覆され、ＳｉＯ2膜４
７と直接接触することはないが、強誘電体膜５０及び上
部電極５１のそれぞれをパターニングするためのフォト
リソグラフィ及びエッチング工程が必要になり、製造工
程が増加する。また、強誘電体膜５０は、フォトリソグ
ラフィ及びエッチング工程において汚染・ダメージを受
けることなるため、上部電極材料を形成した後に、上部
電極材料とともにエッチングすることが好ましい。

【０００７】さらに、他の従来例として、強誘電体キャ
パシタの上部電極５１及び５５を、各メモリセルに共通
のプレート電極として形成することが考えられるが、デ
ータの書き換えおよび読み出しを行う場合、上部電極５
１、５５に所定の電圧を印加すると、選択メモリセルの
上下左右および斜め方向のメモリセルに対してディスタ
ーブが生じやすいという課題があり、ワード線やビット
線以外の信号線であるドライブ線を形成することが好ま
しい。

【０００８】本発明は上記課題に鑑みなされたものであ
り、強誘電体膜の劣化又は剥離等が生じない信頼性の高
いメモリセルを実現することができるＦＲＡＭ及びその
製造方法を提供すること目的としている。

【０００９】

【課題を解決するための手段】本発明によれば、半導体
基板上に形成されたゲート絶縁膜、ゲート電極及び一対
の拡散層を有するＭＯＳトランジスタと、該ＭＯＳトラ
ンジスタを被覆する層間絶縁膜と、該層間絶縁膜上に形
成された下部電極と、該下部電極上に形成されたキャパ
シタ強誘電体膜と、該キャパシタ強誘電体膜上に形成さ
れた上部電極とを有する強誘電体キャパシタとからな
り、少なくとも前記下部電極及びキャパシタ強誘電体膜
の側壁が拡散防止膜で被覆されていることを特徴とする
不揮発性ランダムアクセスメモリが提供される。

【００１０】また、本発明の製造方法によれば、半導体
基板上に、ゲート絶縁膜、ゲート電極及び一対の拡散層
を有するＭＯＳトランジスタを形成し、該ＭＯＳトラン
ジスタ上に層間絶縁膜を積層し、該層間絶縁膜上全面に
下部電極材料及び強誘電体膜を順次積層し、これらを所
望の形状にパターニングして、下部電極及びキャパシタ
強誘電体膜を形成し、得られた半導体基板上に拡散防止
膜を積層し、前記キャパシタ強誘電体膜上の拡散防止膜
に開口を形成し、該開口を含む半導体基板上に上部電極
材料を積層し、これを所望の形状にパターニングして上
部電極を形成することからなる不揮発性ランダムアクセ
スメモリの製造方法が提供される。

【００１１】本発明におけるＦＲＡＭは、主として１個
のＭＯＳトランジスタと１個の強誘電体キャパシタが積
層されて構成される。ＭＯＳトランジスタは、半導体基
板上に形成されたゲート絶縁膜、ゲート電極及び一対の
拡散層を有してなる。半導体基板としては、通常基板と
して用いることができる半導体基板であれば特に限定さ
れるものではないが、シリコン基板が好ましい。また、
ゲート絶縁膜、ゲート電極及び拡散層は、通常トランジ
スタとして形成される材料、膜厚及びサイズで形成され
ている。

【００１２】強誘電体キャパシタは、下部電極、キャパ
シタ絶縁膜として強誘電体膜及び上部電極から構成され
る。下部電極及び上部電極は、通常電極として用いるこ
とができる導電体材料で形成されるものであり、例え
ば、Ｐｔ、Ｔｉ、ＲｕＯ2、ＩｒＯ2等の単層膜又はＰｔ
／Ｔｉ、Ｐｔ／Ｔｉ／ＴｉＮ、Ｐｔ／ＴｉＮ／Ｐｔ、Ｔ
ｉ／Ｐｔ／Ｔｉ、ＴｉＮ／Ｐｔ／ＴｉＮ、Ｐｔ／Ｔｉ／
ＴｉＮ／Ｔｉ、ＲｕＯ2／ＴｉＮ、ＩｒＯ2／Ｉｒ、Ｉｒ
Ｏ2／ＴｉＮ等の２層以上の積層膜が挙げられる。この
際の膜厚は特に限定されるものではなく、電極材料、キ
ャパシタのサイズ等により、適宜調整することができる
が、電極として２００Å〜５０００Å程度の膜厚で形成
することが好ましい。キャパシタ絶縁膜としては、ＰＺ
Ｔ，ＰＬＺＴ，ＳｒＢｉ2Ｔａ2-xＮｂxＯ9等の強誘電体
膜を１０００〜２０００Å程度の膜厚で用いることが好
ましい。

【００１３】上記ＭＯＳトランジスタは、一方の拡散層
が強誘電体キャパシタの下部電極に接続されている。例
えば、導電体からなるコンタクトプラグ等によって接続
される。コンタクトプラグの材料としては特に限定され
るものではなく、金属、不純物がドーピングされたポリ
シリコン等が単層で用いられてもよく、バリアメタル等
を介在させてもよい。

【００１４】本発明における強誘電体キャパシタは、上
下部電極に挟持される強誘電体膜を層間絶縁膜として形
成されているＳｉＯ2膜、下地ＮＳＧ，ＢＰＳＧ等と直
接接触することにより、強誘電体膜の劣化又は剥離等を
防止するために、強誘電体膜と層間絶縁膜との間に拡散
防止膜を介在させることを特徴の１つとしている。つま
り、下部電極、強誘電体膜及び上部電極の各端部が揃っ
た同一形状である場合、又は下部電極、強誘電体膜の各
端部が揃った同一形状で、その上に上部電極がそれらを
被覆するように形成されている場合であって、かつその
上に層間絶縁膜としてＳｉＯ2膜、ＮＳＧ，ＢＰＳＧ等
が形成される場合には、強誘電体キャパシタの側部表面
に現れている強誘電体膜の側部が直接ＳｉＯ2膜等と接
触することとなる。従って、この場合には強誘電体キャ
パシタの側壁に拡散防止膜と絶縁性薄膜との積層膜（図
１のＴｉＯ2膜とＳｉＯ2膜に対応）又は拡散防止膜から
なるスペーサ（図８のＴｉＯ2からなるスペーサに対
応）等を配置させることが好ましい。

【００１５】また、強誘電体膜が下部電極を被覆するよ
うに形成され、その上に上部電極が形成され、強誘電体
膜と上部電極との端部が揃った同一形状である場合、又
は強誘電体膜が下部電極を被覆するように形成され、そ
の上に上部電極がそれらを被覆するように形成された形
成されている場合であって、かつキャパシタ下層に層間
絶縁膜としてＳｉＯ2膜、ＮＳＧ、ＢＰＳＧ等が形成さ
れる場合には、強誘電体キャパシタの底面に現れている
強誘電体膜が直接下層のＳｉＯ2膜等と接触することと
なる。従って、この場合には層間絶縁膜上に拡散防止膜
を配置させ（図５及び図８におけるＴｉＯ2膜に対
応）、その上に強誘電体キャパシタを形成することが好
ましい。

【００１６】さらに、強誘電体膜が下部電極を被覆する
ように形成され、その上に上部電極が形成され、強誘電
体膜と上部電極との端部が揃った同一形状である場合で
あって、かつキャパシタ上層及びキャパシタ下層に層間
絶縁膜としてＳｉＯ2膜、ＮＳＧ，ＢＰＳＧ等が形成さ
れる場合には、強誘電体キャパシタの側部表面及び底面
に現れている強誘電体膜が直接上層及び下層のＳｉＯ2
膜等と接触することとなる。従って、この場合には強誘
電体キャパシタの側壁に拡散防止膜からなるスペーサ
（図８のＴｉＯ2からなるスペーサに対応）等を配置さ
せるとともに、層間絶縁膜上に拡散防止膜を配置させ
（図８のＴｉＯ2膜に対応）、その上に強誘電体キャパ
シタを形成することが好ましい。

【００１７】本発明における拡散防止膜としては、金属
酸化物が好ましく、例えば、ＴｉＯ2，ＺｒＯ2，Ａｌ2
Ｏ3等が挙げられる。これらの金属酸化物の膜厚は特に
限定されるものではないが、例えばスペーサとして形成
する場合には３００〜１０００Å程度の膜厚、拡散防止
膜と絶縁性薄膜との積層膜として形成する場合の拡散防
止膜の膜厚は３００〜１０００Å程度、層間絶縁膜上全
面に形成する場合には３００〜１０００Å程度の膜厚で
形成することが好ましい。なお拡散防止膜と絶縁性薄膜
との積層膜とする場合の絶縁性薄膜としては、ＳｉＯ2
のほか、ＳｉＮ等を、５００〜１５００Å程度の膜厚で
形成することが好ましい。

【００１８】本発明のＦＲＡＭにおいては、ＭＯＳトラ
ンジスタを構成するゲート電極がワード線として機能
し、ＭＯＳトランジスタの他方の拡散層がビット線に接
続されている。また、強誘電体キャパシタの上部電極は
ドライブ線として機能し、ビット線方向又はワード線方
向に共有するように形成されている。上部電極（ドライ
ブ線）は、選択セルの隣接セルに対するディスターブを
低減するために、ワード線方向と共有、つまりワード線
に平行に配設されていることが好ましい。

【００１９】本発明のＦＲＡＭの製造方法における工程
(I)では、半導体基板上ＭＯＳトランジスタを形成し、
この上に層間絶縁膜を積層する。ＭＯＳトランジスタに
おけるゲート絶縁膜、ゲート電極、拡散層及び層間絶縁
膜として挙げられるＳｉＯ2、ＮＳＧ，ＢＰＳＧ等は公
知の方法で形成することができる。工程(II)において
は、層間絶縁膜に一方の拡散層に至るコンタクトホール
を形成し、コンタクトホール内にコンタクトプラグを形
成する。コンタクトホールは、公知の方法、例えばフォ
トリソグラフィ工程及びＣＦ4／ＣＨＦ3ガスによるドラ
イエッチング又はウェットエッチング等により形成する
ことができる。コンタクトプラグは、導電体を、コンタ
クトホールを含む半導体基板上に積層し、例えば、ＣＭ
Ｐ（Chemical Mechanical Polishing）法によりエッチ
バックすることにより形成することができる。

【００２０】工程(III)において、上記で得られた半導
体基板上全面に下部電極材料及び強誘電体膜を順次積層
し、これらを同一マスクを用いて所望の形状にパターニ
ングして下部電極及びキャパシタ強誘電体膜を形成す
る。下部電極材料の積層は、例えば、ＰＶＤ法又はスパ
ッタ法等により行うことができる。また、強誘電体膜
は、ＭＯＣＶＤ法、ゾルゲル法又はスパッタ法等により
形成できるが、ステップカバレージ等の観点からＭＯＣ
ＶＤ法によることが好ましい。これらのパターニング
は、塩素系又はフッ素系等のガスを用いたドライエッチ
ング等により行うことができる。なお、パターニング終
了後に、エッチングによる強誘電体表面に受けたエッチ
ングダメージを回復するために５００〜６００℃程度、
１０〜６０秒間程度、酸素雰囲気中でＲＴＡを行うこと
が好ましい。

【００２１】工程(IV)では、上記で得られた半導体基板
上全面に拡散防止膜及びＳｉＯ2膜を順次積層する。拡
散防止膜は、スパッタ法により金属層を堆積し、その後
酸素雰囲気中、５００〜６００℃程度の温度範囲でアニ
ールする方法、または反応性スパッタ法により形成する
ことができる。しかし、スパッタ法及びアニールによる
方法では、ステップカバレージが悪く、金属層形成後に
酸化による結晶成長させるため、エッチングが困難であ
る。一方、反応性スパッタ法においては２００℃程度の
低温でアニールすることが可能であるため、金属酸化膜
がアモルファス状に成長しエッチングが容易である。

【００２２】工程(V)においては、キャパシタ強誘電体
膜上の拡散防止膜及びＳｉＯ2膜に開口を形成する。こ
れら膜は、所望のマスクを形成した後、ＣＨＦ3、ＣＦ4
等によりエッチングすることが好ましい。また、開口部
における強誘電体表面に受けたエッチングダメージを回
復するために５００〜６００℃程度、１０〜６０秒間程
度、酸素雰囲気中でＲＴＡを行うことが好ましい。

【００２３】工程(VI)では、得られた半導体基板上に上
部電極材料を積層し、所望の形状にパターニングする。
上部電極材料の積層及びパターニングは、用いる材料等
により異なるが、上記の下部電極材料の積層及びパター
ニングと同様の方法で行うことができる。なお、上記の
素子を形成したのち、層間絶縁膜を形成するが、この場
合の層間絶縁膜は、公知の方法により、膜厚２０００〜
６０００Å程度で形成することができる。

【００２４】上記の製造方法での強誘電体キャパシタの
製造方法においては、下部電極／強誘電体膜のパターニ
ング、拡散防止膜／絶縁性薄膜の開口、及び上部電極の
パターニングのそれぞれでフォトリソグラフィ工程によ
る３枚のマスクの形成が必要となる。また、拡散防止膜
／絶縁性薄膜の開口の際のエッチングにより、強誘電体
膜にダメージが導入される場合がある。

【００２５】そこで、本発明の別の製造方法により上記
問題が改善されることとなる。つまり、工程(I)〜(VI)
における各プロセスと同様のプロセスを、工程(i)〜(i
v)においける順序で採用することにより、下部電極のパ
ターニング、強誘電体膜／上部電極のパターニングと、
２枚のマスク形成というプロセス数の削減を実現すると
ともに、強誘電体膜のエッチングダメージを回避するこ
とができる。なお、工程(iv)における上部電極材料と強
誘電体とのパターニングは、上記工程（III)における下
部電極材料と強誘電体とのパターニングと同様に行うこ
とができる。パターニングの後、エッチングによる上部
電極へのチャージアップ等のダメージを回復するため、
ＲＴＡによる酸素雰囲気中、５５０〜６５０℃、１０〜
６０秒間程度のアニールを行うことが好ましい。

【００２６】さらに、強誘電体キャパシタの側部に強誘
電体膜が現れている場合には、工程(vii)において、拡
散防止膜からなるスペーサを形成することが好ましい。
拡散層膜は上記と同様に形成することができ、ＲＩＥ等
の異方性エッチングによりスペーサを形成することがで
きる。

【００２７】

【作用】本発明のＦＲＡＭによれば、上記に示したよう
に、強誘電体キャパシタの少なくとも下部電極及びキャ
パシタ強誘電体膜の側壁が拡散防止膜で被覆されている
ため、キャパシタ強誘電体膜が直接ＳｉＯ2膜、ＮＳＧ
膜又はＢＰＳＧ膜等の層間絶縁膜と接触することによる
キャパシタ強誘電体膜の劣化及び剥離等が防止される。

【００２８】また、本発明のＦＲＡＭの製造方法によれ
ば、下部電極／強誘電体膜のパターニングの後、拡散防
止膜の開口を行い、その後、上部電極のパターニングを
行うため、確実にキャパシタ強誘電体膜の側壁が拡散防
止膜で被覆されることとなり、キャパシタ強誘電体膜の
劣化及び剥離等が防止される。

【００２９】

【実施例】以下、本発明の不揮発性ＲＡＭの実施例を図
面に基づいて説明する。

【００３０】実施例１本発明の不揮発性ＲＡＭのセルは、図１に示したよう
に、主として１個のトランジスタと１個の強誘電体キャ
パシタとからなる。トランジスタは、半導体基板１上に
ゲート絶縁膜２を介して形成され、ワード線として機能
するゲート電極３及びこのゲート電極３に自己整合的に
形成されたソース／ドレイン領域４とからなる。強誘電
体キャパシタは、下部電極７、下部電極７上にのみ形成
されたキャパシタ強誘電体膜８及びドライブ線として機
能する上部電極１１が積層されて構成される。トランジ
スタ上にはＢＰＳＧからなる層間絶縁膜５が形成されて
おり、層間絶縁膜５上に強誘電体キャパシタが配設され
ている。さらに強誘電体キャパシタ上にはＳｉＯ2から
なる層間絶縁膜１２が形成されている。トランジスタの
一方のソース／ドレイン領域４には層間絶縁膜５中に形
成されたコンタクトプラグ６を介して強誘電体キャパシ
タの下部電極７が接続されている。下部電極７及びキャ
パシタ強誘電体膜８は、その側壁が、キャパシタ強誘電
体膜８上に開口を有しかつキャパシタ強誘電体膜８上か
ら層間絶縁膜５上全面に形成されているＴｉＯ2膜９と
ＳｉＯ2膜１０との積層膜によって被覆されている。上
部電極１１は、下部電極７、キャパシタ強誘電体膜８及
びＴｉＯ2膜９とＳｉＯ2膜１０との積層膜を被覆するよ
うに形成されている。また、トランジスタの他方のソー
ス／ドレイン領域４にはビットライン１３が接続されて
いる。

【００３１】このような構成を有するメモリセルにおい
ては、図２の平面図及び図３の等価回路図に示したよう
に、各メモリセルに共通の上部電極１１を、ワード線
（ゲート電極３）に平行なドライブ線として配設するた
め、選択セルのデータの書き換え時および読み出し時に
おける、隣接セルに対するディスターブを阻止すること
が可能となる。また、キャパシタ強誘電体膜８が直接Ｓ
ｉＯ2膜１０及び１２と接触しないようにそれらの間に
ＴｉＯ2膜９を有しているため、キャパシタ強誘電体膜
８の劣化や剥離が生じない。

【００３２】かかるＦＲＡＭは、以下のように製造す
る。図４（ａ）示したように、ＭＯＳ−ＦＥＴを有する
半導体基板１上に層間絶縁膜としてＢＰＳＧ５を堆積
し、リフローして平坦化を行う。その後、コンタクトフ
ォトリソグラフィ工程によりマスク（図示せず）を形成
し、さらに、このマスクを用いてＣＦ4／ＣＨＦ3ガスに
よりＢＰＳＧ５をエッチングして、ソース／ドレイン領
域４に至るコンタクトホールを形成する。コンタクトホ
ールを含む半導体基板１上に、４５００Åのポリシリコ
ンを堆積し、リンの熱拡散によりドーピングする。ＣＭ
Ｐ法によりポリシリコンをエッチバックし、ＢＰＳＧ５
上に積層するポリシリコンを完全に除去し、コンタクト
プラグ６を形成する。なお、エッチバック後のコンタク
トプラグ６の平坦度は３００Å以下に抑制される。

【００３３】次いで、図４（ｂ）に示したように、コン
タクトプラグ６上にスパッタ法により下部電極材料とし
てＰｔ／Ｔｉ／ＴｉＮ／Ｔｉ（５００〜１０００／２０
０／５００〜１０００／２００Å）を堆積し、続いてＭ
ＯＣＶＤ法により、強誘電体膜としてＰＺＴ膜を１００
０〜２０００Å程度堆積し、５５０〜６５０℃の温度で
ＰＺＴ膜を結晶化する。その後、フォトリソグラフィ工
程によりマスクを形成し、このマスク（図示せず）を用
いて塩素系またはフッ素系ガスにより、下部電極材料／
ＰＺＴの積層膜を同時にパターニングして下部電極７及
びキャパシタ強誘電体膜８を形成する。

【００３４】続いて、図４（ｃ）に示したように、キャ
パシタ強誘電体膜８上に反応性スパッタ法により３００
〜１０００ÅのＴｉＯ2膜９、さらにその上に３００〜
１０００ÅのＳｉＯ2膜１０を積層する。その後、キャ
パシタ強誘電体膜８上のＴｉＯ2膜９及びＳｉＯ2膜１０
に、フォトリソグラフィ及びエッチング工程により所望
の形状を有する開口を形成する。そして、エッチングに
よるＴｉＯ2膜９及びＳｉＯ2膜１０の開口部のキャパシ
タ強誘電体膜８のダメージを回復するため、ＲＴＡによ
りＯ2雰囲気で５００〜６００℃、３０秒のアニールを
行う。

【００３５】さらに、図４（ｄ）に示したように、開口
部を含むＴｉＯ2膜９及びＳｉＯ2膜１０上に上部電極材
料としてＰｔを５００〜１０００Åの膜厚で、スパッタ
法により堆積する。フォトリソグラフィ工程によりマス
クを形成し、このマスクを用いて塩素系またはフッ素系
ガスにより、Ｐｔをパターニングしてドライブ線として
機能する上部電極１１を形成する。

【００３６】更に、ＣＶＤ法によりＳｉＯ2膜（図１
中、１２）を２０００〜３０００Å積層し、コンタクト
ホール形成後にＡｌ・Ｓｉ・Ｃｕ／ＴｉＮ／Ｔｉにより
ＭＯＳトランジスタの他方のソース／ドレイン４領域と
接続するビットライン（図１中、１３）を形成し、図１
に示す不揮発性ＲＡＭを完成する。上記ＦＲＡＭの強誘
電体キャパシタにおいては、図４（ｄ）に示したよう
に、例えば、キャパシタサイズＳ１を１μｍとし、０．
５μｍのデザインルールを考慮した場合、下部電極サイ
ズＲ１は、キャパシタサイズ：１μｍと下部電極デザイ
ンマージン：０．２５μｍとで１．５μｍとなり、上部
電極サイズＱ１は、下部電極サイズＲ１：１．５μｍと
さらに上部電極デザインマージン：０．２５μｍとで
２．０μｍとなる。

【００３７】実施例２実施例１のＦＲＡＭにおいては、ＴｉＯ2膜９及びＳｉ
Ｏ2膜１０に対するフォトリソグラフィ及びエッチング
工程の増加やキャパシタ強誘電体膜８のフォトリソグラ
フィ及びエッチング工程における汚染・ダメージが完全
には防止できない。そこで、図５に示した不揮発性ＲＡ
Ｍのセルを提案する。このＦＲＡＭのセルは、主として
１個のトランジスタと１個の強誘電体キャパシタとから
なる。トランジスタの構成は実施例１（図１）と同様で
あり、ＭＯＳトランジスタ上には、層間絶縁膜としてＳ
ｉＯ2膜２５、さらにＳｉＯ2膜２５上にＴｉＯ2膜１９
が積層されている。強誘電体キャパシタは、ＴｉＯ2膜
１９上に形成されており、下部電極１７、下部電極１７
を被覆するように形成されているキャパシタ強誘電体膜
１８及びドライブ線として機能する上部電極２１から構
成される。強誘電体キャパシタ上には、層間絶縁膜とし
てＳｉＯ2膜３２が形成されている。トランジスタの一
方のソース／ドレイン領域４は、実施例１と同様に強誘
電体キャパシタの下部電極１７に接続され、他方のソー
ス／ドレイン領域４はビットラインに接続されている。

【００３８】このような構成を有するメモリセルも、実
施例１のメモリセルと同様に、上部電極２１をワード線
（ゲート電極３）に平行なドライブ線として構成するた
め、選択セルのデータの書き換え時および読み出し時に
おける、隣接セルに対するディスターブを阻止すること
が可能となる。また、キャパシタ強誘電体膜１８が直接
ＳｉＯ2膜２５と接触しないようにそれらの間にＴｉＯ2
膜１９を有しているため、キャパシタ強誘電体膜１８の
劣化や剥離が生じない。

【００３９】また、この強誘電体キャパシタにおいて
は、図６に示したように、例えば、キャパシタサイズＳ
を１μｍとし、０．５μｍのデザインルールを考慮した
場合、下部電極サイズがキャパシタサイズＳ：１μｍと
なり、上部電極サイズＱは、下部電極サイズ：１μｍと
さらに上部電極デザインマージン：０．２５μｍとで
１．５μｍとなり、実施例１のＦＲＡＭのセルよりも、
さらに小さく形成することができる。

【００４０】かかるＦＲＡＭは、以下のように製造す
る。まず、半導体基板１上に素子分離膜（図示せず）を
形成し、活性領域を規定したのち、通常のトランジスタ
形成プロセスにより、ＭＯＳトランジスタを形成する。
次いで、図７（ａ）に示したように、ＭＯＳトランジス
タを含む半導体基板１上に層間絶縁膜としてＳｉＯ2膜
２５を堆積する。その後、反応性スパッタ法により３０
０〜１０００ÅのＴｉＯ2膜１９を堆積する。

【００４１】続いて、図７（ｂ）に示したように、コン
タクトフォトリソグラフィ工程によりマスク（図示せ
ず）を形成し、さらに、このマスクを用いてＣｌ2／Ａ
ｒガスによりＴｉＯ2膜１９を、引きつづきＣＦ4／ＣＨ
Ｆ3ガスによりＳｉＯ2膜２５をエッチングして、ソース
／ドレイン領域４に至るコンタクトホールを形成する。
その後、コンタクトホールを含む半導体基板１上に、４
５００Åのポリシリコン６ａを堆積し、リンの熱拡散に
よりドーピングする。

【００４２】図７（ｃ）に示したように、ＣＭＰ法によ
りポリシリコン６ａをエッチバックし、ＴｉＯ2膜１９
上に積層するポリシリコン６ａを除去し、コンタクトプ
ラグ６を形成する。この際、ポリシリコン６ａとＴｉＯ
2膜１９との選択比は１００以上あるため、エッチバッ
ク時にＴｉＯ2膜１９はほとんどエッチングされない。

【００４３】次に、図７（ｄ）に示したように、スパッ
タ法により実施例１と同様の下部電極材料を堆積し、フ
ォトリソグラフィ工程を経て、塩素系またはフッ素系ガ
スを用いたエッチングにより、所望の形状を有する下部
電極１７を形成する。

【００４４】次いで、図７（ｅ）に示したように、ＭＯ
ＣＶＤ法により、ＰＺＴ膜を１０００〜２０００Å程度
堆積し、５５０〜６５０℃の温度で結晶化する。さら
に、実施例１と同様の上部電極材料をスパッタ法により
堆積する。その後、フォトリソグラフィ工程によりマス
クを形成し、このマスクを用いて塩素系またはフッ素系
ガスを用いて上部電極材料／ＰＺＴの積層膜を同時にパ
ターニングしてキャパシタ強誘電体膜１８及び上部電極
２１を形成する。そして、エッチングによるＰｔへのチ
ャージアップ等のダメージを回復するため、ＲＴＡによ
りＯ2雰囲気で５５０〜６００℃、３０秒のアニールを
行う。この際、強誘電体膜１８は、ＴｉＯ2膜１９の存
在により直接ＳｉＯ2膜５と接触することがないので、
剥離することはない。

【００４５】更に、ＣＶＤ法によりＳｉＯ2膜（図５
中、３２）を２０００〜３０００Å積層し、コンタクト
ホール形成後にＡｌ・Ｓｉ・Ｃｕ／ＴｉＮ／Ｔｉにより
ＭＯＳトランジスタの他方のソース／ドレイン４領域と
接続するビットライン（図５中、１３）を形成し、図５
に示す不揮発性ＲＡＭを完成する。

【００４６】実施例３実施例２において、強誘電体キャパシタ上に形成される
層間絶縁膜としてＳｉＯ2膜３２を用いた場合の分極特
性の劣化を改善するために、図８に示した不揮発性ＲＡ
Ｍを提供する。このセルにおいては、強誘電体キャパシ
タのキャパシタ強誘電体膜１８と上部電極２１との側壁
にＴｉＯ2からなるスペーサ３１が形成されている以外
は、実施例２のメモリセルと同様である。

【００４７】このような構成のメモリセルにおいては、
キャパシタ強誘電体膜１８がＳｉＯ2 膜２５、３２と完
全に分離され、直接接触しないため、図９に示したよう
に、良好な分極特性を示し、安定したキャパシタ特性を
得ることができる。

【００４８】

【発明の効果】本発明のＦＲＡＭによれば、上記に示し
たように、強誘電体キャパシタの少なくとも下部電極及
びキャパシタ強誘電体膜の側壁が拡散防止膜で被覆され
ているため、キャパシタ強誘電体膜が直接ＳｉＯ2膜、
ＮＳＧ膜又はＢＰＳＧ膜等の層間絶縁膜と接触すること
によるキャパシタ強誘電体膜の劣化及び剥離等を防止す
ることができる。従って、信頼性の高いキャパシタを得
ることができ、ひいては、ＦＲＡＭ自体の信頼性が向上
することとなる。

【００４９】また、本発明のＦＲＡＭの製造方法によれ
ば、下部電極／強誘電体膜のパターニングの後、拡散防
止膜の開口を行い、その後、上部電極のパターニングを
行うため、確実にキャパシタ強誘電体膜の側壁が拡散防
止膜で被覆されることとなり、キャパシタ強誘電体膜の
劣化及び剥離等を防止することができ、信頼性の高いＦ
ＲＡＭを製造することができる。

【図面の簡単な説明】

【図１】本発明のＦＲＡＭのセルの実施例を示す概略断
面図である。

【図２】図１のＦＲＡＭのセルを示す要部の概略平面図
である。

【図３】図１のＦＲＡＭのセルを示す等価回路図であ
る。

【図４】図１のＦＲＡＭのセルにおける強誘電体キャパ
シタの製造方法を示す概略断面工程図である。

【図５】本発明のＦＲＡＭのセルの別の実施例を示す概
略断面図である。

【図６】図５のＦＲＡＭのセルにおける強誘電体キャパ
シタのサイズを説明するための要部の概略断面図であ
る。

【図７】図５のＦＲＡＭのセルにおける強誘電体キャパ
シタの製造方法を示す概略断面図である。

【図８】本発明のＦＲＡＭのセルのさらに別の実施例を
示す概略断面図である。

【図９】図８のＦＲＡＭのセルにおける強誘電体膜の分
極特性を示すグラフである。

【図１０】従来のスタック型ＦＲＡＭのメモリセルを示
す概略断面図である。

【図１１】従来のスタック型ＦＲＡＭの別のメモリセル
を示す概略断面図である。

【符号の説明】

１半導体基板２ゲート絶縁膜３ゲート電極４ソース／ドレイン領域５ＢＰＳＧ膜６コンタクトフラブ７、１７下部電極８、１８強誘電体膜９、１９ＴｉＯ2膜（拡散防止膜）１０ＳｉＯ2膜（絶縁性薄膜）１１、２１上部電極１２、２５、３２ＳｉＯ2膜（層間絶縁膜）１３ビット線３１スペーサ

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成されたゲート絶縁
膜、ゲート電極及び一対の拡散層を有するＭＯＳトラン
ジスタと、該ＭＯＳトランジスタを被覆する層間絶縁膜と、該層間絶縁膜上に形成された下部電極と、該下部電極上
に形成されたキャパシタ強誘電体膜と、該キャパシタ強
誘電体膜上に形成された上部電極とを有する強誘電体キ
ャパシタとからなり、少なくとも前記下部電極及びキャパシタ強誘電体膜の側
壁が拡散防止膜で被覆されていることを特徴とする不揮
発性ランダムアクセスメモリ。
【請求項２】前記拡散防止膜が、ＴｉＯ2、ＺｒＯ2又
はＡｌ2Ｏ3膜である請求項１に記載の不揮発性ランダム
アクセスメモリ。
【請求項３】半導体基板上に、ゲート絶縁膜、ゲート
電極及び一対の拡散層を有するＭＯＳトランジスタを形
成し、該ＭＯＳトランジスタ上に層間絶縁膜を積層し、
該層間絶縁膜上全面に下部電極材料及び強誘電体膜を順
次積層し、これらを所望の形状にパターニングして、下
部電極及びキャパシタ強誘電体膜を形成し、得られた半
導体基板上に拡散防止膜を積層し、前記キャパシタ強誘
電体膜上の拡散防止膜に開口を形成し、該開口を含む半
導体基板上に上部電極材料を積層し、これを所望の形状
にパターニングして上部電極を形成することからなる請
求項１記載の不揮発性ランダムアクセスメモリの製造方
法。
【請求項４】前記拡散防止膜が、ＴｉＯ2、ＺｒＯ2又
はＡｌ2Ｏ3膜である請求項３に記載の不揮発性ランダム
アクセスメモリの製造方法。