JP2006049749A - 強誘電体キャパシタ、強誘電体メモリ、強誘電体キャパシタの製造方法及び強誘電体メモリの製造方法 - Google Patents

Abstract

【課題】 ビアホールを介して強誘電体層に水素が到達することを抑制する。
【解決手段】 下部電極と、下部電極上に形成された強誘電体層と、強誘電体層上に位置し、金属膜と、金属酸化物膜とを合計で４層以上積層することにより形成される上部電極と、上部電極上に形成された絶縁膜とを具備し、上部電極中に金属酸化物膜は２層以上含まれる。上部電極は、酸化Ｉｒ膜及びＩｒ膜を交互に積層したものであってもよいし、酸化Ｐｔ膜及びＰｔ膜を交互に積層したものであってもよい。また、上部電極は、酸化Ｐｔ膜、Ｐｔ膜、酸化Ｉｒ膜及びＩｒ膜をこの順に積層したものであってもよいし、Ｐｔ膜、酸化Ｐｔ膜、酸化Ｉｒ膜及びＩｒ膜をこの順に積層したものであってもよい。
【選択図】 図１

Description

本発明は、強誘電体キャパシタ、強誘電体メモリ、強誘電体キャパシタの製造方法及び強誘電体メモリの製造方法に関する。特に本発明は、ビアホールを介して強誘電体層に水素が到達することを抑制できる、強誘電体キャパシタ、強誘電体メモリ、強誘電体キャパシタの製造方法及び強誘電体メモリの製造方法に関する。

図３は、従来の強誘電体メモリの一例を説明するための断面図である。この図に示した強誘電体メモリは、以下のようにして形成される。まず、シリコン基板１０１に素子分離膜１０２を形成することにより、素子領域を互いに分離し、さらに、素子領域にゲート酸化膜１０３を形成する。次いで、ゲート酸化膜１０３上にゲート電極１０４を形成し、さらに、素子領域に位置するシリコン基板１０１に、低濃度不純物領域１０６ａ，１０６ｂを形成する。次いで、ゲート電極１０４の側壁にサイドウォール１０５し、さらに、素子領域に位置するシリコン基板１０１に、ソース及びドレインとなる不純物領域１０７ａ，１０７ｂを形成する。このようにして、シリコン基板１０１にはトランジスタが形成される。

次いで、トランジスタ上に、酸化シリコンを主成分とする第１の層間絶縁膜１０８を形成し、さらに、第１の層間絶縁膜１０８に、不純物領域１０７ａ，１０７ｂそれぞれ上に位置するコンタクトホールを形成する。次いで、これらコンタクトホールに、ＴｉＮからなる密着層（図示せず）及びＷプラグ１０９ａ，１０９ｂを埋め込む。

次いで、第１の層間絶縁膜１０８上に、Ｗプラグ１０９ａに接続する強誘電体キャパシタ１１３を形成する。強誘電体キャパシタ１１３は、下部電極１１０、強誘電体層１１１、及び上部電極１１２をこの順に積層した構造である。下部電極１１０は、ＴｉＡｌＮ、Ｉｒ、ＩｒＯ_ｘ、及びＰｔをこの順に積層した構造である。強誘電体層１１１は、例えばＰＺＴ層である。上部電極１１２は、例えばＩｒＯ_ｘ膜及びＩｒ膜をこの順に積層した構造である。

次いで、強誘電体キャパシタ１１３上及び第１の層間絶縁膜１０８上に、酸化シリコンを主成分とする第２の層間絶縁膜１１５を形成する。次いで、第２の層間絶縁膜１１５に、強誘電体キャパシタ１１３上に位置するビアホール、及びＷプラグ１０９ｂ上に位置するビアホールを形成する。次いで、これらビアホールに、強誘電体キャパシタ１１３に接続する密着層（図示せず）及びＷプラグ１１６ａ、ならびに、Ｗプラグ１０９ｂに接続する密着層（図示せず）及びＷプラグ１１６ｂを埋め込む。次いで、第２の層間絶縁膜１１５上に、Ｗプラグ１１６ａ，１１６ｂそれぞれに接続するＡｌ合金配線１１７ａ，１１７ｂを形成する（例えば特許文献１参照）。
特開平１１−７４４７１号公報（図１）

強誘電体キャパシタの強誘電体層は水素により還元されやすく、このため、強誘電体キャパシタの特性は水素によって劣化する。ビアホールにＷプラグ等の導電体を埋め込むときには、雰囲気中に多量の水素が生成することがある。また、水素は、電極に用いられているＰｔやＩｒなどの貴金属が有する触媒作用により活性化するため、強誘電体層の劣化は電極近傍で生じやすい。これらのことから、ビアホールに導電体を埋め込むときには、水素がビアホールを介して強誘電体層に到達しないようにする必要がある。上記した従来方法では、上部電極１１２をＩｒＯ_ｘ膜及びＩｒ膜をこの順に積層した構造にすることにより、水素が強誘電体層に到達しないようにしている。しかし、この構造では、水素防止効果は限定的であった。このため、さらに、水素がビアホールを介して強誘電体層に到達しにくくすることが望まれる。

本発明は上記のような事情を考慮してなされたものであり、その目的は、ビアホールを介して強誘電体層に水素が到達することを抑制できる、強誘電体キャパシタ、強誘電体メモリ、強誘電体キャパシタの製造方法及び強誘電体メモリを提供することにある。

上記課題を解決するため、本発明に係る強誘電体キャパシタは、
下部電極と、
前記下部電極上に形成された強誘電体層と、
前記強誘電体層上に位置し、金属膜と導電性の金属酸化物膜とを合計で４層以上積層することにより形成される上部電極と、
を具備し、
前記上部電極中に前記金属酸化物膜は２層以上含まれる。

水素が膜を透過する場合、水素の大部分は、膜中の結晶粒界を通る。このため、結晶粒界の長さを長くすると、水素は膜を透過しにくくなる。上記強誘電体キャパシタにおいて、上部電極には、水素を透過しにくい金属酸化物膜が２層以上含まれる。そして、金属酸化物膜を一層構造にして、その厚さを２層以上の金属酸化膜の厚さの合計値と同じにした場合と比べて、金属酸化物膜相互間の結晶粒界は不連続になるため、結晶粒界の長さは長くなる。
従って、上部電極は水素を透過しにくくなり、その結果、強誘電体キャパシタ１３の強誘電体層１１は、水素によって劣化しにくくなる。

金属膜は、Ｐｔ、Ｉｒ、Ｒｕ、及びＰｄからなる第１の群から選ばれた一つ、又は第１の群から選ばれた複数種の合金からなるのが好ましい。また、金属酸化物膜は、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、及びＳｒからなる第２の群から選ばれた一つの酸化物、若しくは第２の群から選ばれた複数種の合金又は混合物の酸化物からなるのが好ましい。

金属膜はＩｒ膜であり、金属酸化物膜は酸化Ｉｒ膜であり、上部電極は、酸化Ｉｒ膜及びＩｒ膜を交互に積層したものであってもよい。また、金属膜はＰｔ膜であり、金属酸化物膜は酸化Ｐｔ膜であり、上部電極は、酸化Ｐｔ膜及びＰｔ膜を交互に積層したものであってもよい。また、上部電極は、酸化Ｐｔ膜、Ｐｔ膜、酸化Ｉｒ膜及びＩｒ膜をこの順に積層したものであってもよいし、Ｐｔ膜、酸化Ｐｔ膜、酸化Ｉｒ膜及びＩｒ膜をこの順に積層したものであってもよい。

上部電極は、最表層が金属膜で形成されているのが好ましい。最表層が金属酸化膜で形成されている場合、上部電極と配線とを接続する導電体（例えばＷプラグのバリア膜であるＴｉＮ膜）の表面が、金属酸化膜によって酸化され、高抵抗層となる場合がある。これに対し、最表層を金属膜で形成すると、上部電極と導電体との接触抵抗を、低い状態で維持することができる。

本発明に係る強誘電体メモリは、下部電極と、
前記下部電極上に形成された強誘電体層と、
前記強誘電体層上に位置し、金属膜と導電性の金属酸化物膜とを合計で４層以上積層することにより形成される上部電極と、
前記上部電極上に形成された絶縁膜と、
前記絶縁膜に形成され、前記上部電極上に位置する接続孔と、
前記接続孔に埋め込まれた導電体と、
を具備し、
前記上部電極中に前記金属酸化物膜は２層以上含まれる。

導電体はタングステンからなっていてもよい。この場合、導電体を形成するときには、雰囲気中に多量の水素が発生するが、上部電極は水素を透過しにくくいため、強誘電体キャパシタ１３の強誘電体層１１は、水素によって劣化しにくくなる。

本発明に係る強誘電体メモリは、下部電極と、
前記下部電極上に形成された強誘電体層と、
前記強誘電体層上に位置し、金属膜と導電性の金属酸化物膜とを合計で４層以上積層することにより形成される上部電極と、
前記上部電極上に形成された絶縁膜と、
前記絶縁膜に形成され、前記上部電極上に位置する接続孔と、
前記絶縁膜上に形成され、一部が前記接続孔に埋め込まれた配線と、
を具備し、
前記上部電極中に前記金属酸化物膜は２層以上含まれる。

本発明に係る強誘電体キャパシタの製造方法は、下部電極上に強誘電体層を形成する工程と、
前記強誘電体層上に、金属膜と、導電性の金属酸化物膜とを合計で４層以上積層することにより、上部電極を形成する工程と、
を具備し、
前記上部電極中に前記金属酸化物膜は２層以上含まれる。

本発明に係る強誘電体メモリの製造方法は、下部電極上に強誘電体層を形成する工程と、
前記強誘電体層上に、金属膜と、導電性の金属酸化物膜とを合計で４層以上積層することにより、上部電極を形成する工程と、
前記上部電極上に絶縁膜を形成する工程と、
前記絶縁膜に、前記上部電極上に位置する接続孔を形成する工程と、
前記接続孔に導電体を埋め込む工程と、
を具備し、
前記上部電極中に前記金属酸化物膜は２層以上含まれる。

本発明に係る強誘電体メモリの製造方法は、下部電極上に強誘電体層を形成する工程と、
前記強誘電体層上に、金属膜と、導電性の金属酸化物膜とを合計で４層以上積層することにより、上部電極を形成する工程と、
前記上部電極上に絶縁膜を形成する工程と、
前記絶縁膜に、前記上部電極上に位置する接続孔を形成する工程と、
前記絶縁膜上に、一部が前記接続孔に埋め込まれた配線を形成する工程と、
を具備し、
前記上部電極中に前記金属酸化物膜は２層以上含まれる。

発明を実施するための形態

以下、図面を参照して本発明の実施形態について説明する。図１の各図は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本製造方法により製造される半導体装置は、強誘電体メモリを有する。

まず、図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、素子領域を互いに分離する。素子分離膜２は、例えばＬＯＣＯＳ法により形成されるが、トレンチアイソレーション法により、シリコン基板１に埋め込まれてもよい。

次いで、シリコン基板１を熱酸化する。これにより、素子領域に位置するシリコン基板１の表面には、ゲート酸化膜３が形成される。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３上にはゲート電極４が形成される。次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、素子領域に位置するシリコン基板１には、低濃度不純物領域６ａ，６ｂが形成される。

次いで、ゲート電極４上を含む全面上に、酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁はサイドウォール５で覆われる。次いで、ゲート電極４、サイドウォール５、及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、素子領域に位置するシリコン基板１には、ドレイン及びソースとなる不純物領域７ａ，７ｂが形成される。このようにして、シリコン基板１にはトランジスタが形成される。

次いで、トランジスタ上を含む全面上に、酸化シリコンを主成分とする第１の層間絶縁膜８を、例えばＣＶＤ法により形成する。次いで、第１の層間絶縁膜８の表面をＣＭＰ（Chemical Mechanical Polishing）により研磨する。これにより、第１の層間絶縁膜８の表面は平坦化される。次いで、第１の層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第１の層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第１の層間絶縁膜８をエッチングする。これにより、第１の層間絶縁膜８には、不純物領域７ａ，７ｂそれぞれ上に位置するコンタクトホール８ａ，８ｂが形成される。その後、レジストパターンを除去する。

次いで、コンタクトホール８ａ，８ｂそれぞれの中及び第１の層間絶縁膜８上に、密着層となるＴｉＮ膜をスパッタリング法により形成し、さらにその上に、タングステン（Ｗ）膜をＣＶＤ法により形成する。次いで、第１の層間絶縁膜８上のタングステン膜及びＴｉＮ膜を、ＣＭＰ又はエッチバックにより除去する。これにより、コンタクトホール８ａにはＴｉＮ膜（図示せず）及びＷプラグ９ａが埋め込まれ、コンタクトホール８ｂにはＴｉＮ膜（図示せず）及びＷプラグ９ｂが埋め込まれる。

次いで、Ｗプラグ９ａ上及び第１の層間絶縁膜８上に下部導電膜を形成する。下部導電膜には、例えばＴｉＡｌＮ、Ｉｒ、ＩｒＯ_ｘ、及びＰｔをこの順に積層した膜が用いられる。次いで、下部導電膜上に、強誘電体を含む溶液を、スピンコート法を用いて塗布し、塗布した溶液を加熱処理する。これにより、下部導電膜上には強誘電体膜が形成される。強誘電体膜は、例えばＰＺＴ膜、ＳＢＴ膜、ＢＩＴ膜、又はＢＬＴ膜である。なお、スパッタリング法又はＭＯＣＶＤ法により強誘電体膜を形成することも可能である。

次いで、強誘電体膜上に上部導電膜を形成する。上部導電膜は、金属酸化物膜及び金属膜を合計４層以上積層した構造である。金属膜は、例えば金属ターゲットを用いたスパッタリング法により形成され、また、金属酸化膜は、例えば酸素を含む雰囲気中で金属ターゲットをスパッタリングすることにより、形成される。金属としては、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄからなる第１の群から選ばれた一つ、又は第１の群から選ばれた複数種の合金を用いることが可能である。金属の酸化物としては、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ｓｒからなる第２の群から選ばれた一つの酸化物、又は第２の群から選ばれた複数種の合金の酸化物を用いることが可能である。

第１の実施形態において、上部導電膜には、例えばＩｒＯ_ｘ膜、Ｉｒ膜、ＩｒＯ_ｘ膜、及びＩｒ膜をこの順に積層した膜が用いられる。この場合、ターゲットはＩｒターゲット一種類のみでよい。スパッタリングを行う雰囲気をＡｒと酸素の混合ガスにするとＩｒＯ_ｘ膜が形成され、ＡｒにするとＩｒ膜が形成される。従って、多層構造の上部導電膜を、一つのスパッタリング工程で形成することができる。なお、ＩｒＯ_ｘ膜、Ｉｒ膜それぞれの厚さは、順に、１０ｎｍ以上１００ｎｍ以下、１０ｎｍ以上１００ｎｍ以下であるのが好ましい。

次いで、上部導電膜上にフォトレジスト膜(図示せず)を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、上部導電膜上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして、上部導電膜、強誘電体膜及び下部導電膜をエッチングする。これにより、第１の層間絶縁膜８上かつＷプラグ９ａと重なる位置には、下部電極１０、強誘電体層１１及び上部電極１２をこの順に積層した強誘電体キャパシタ１３が形成される。上部電極１２は、ＩｒＯ_ｘ膜１２ａ、Ｉｒ膜１２ｂ、ＩｒＯ_ｘ膜１２ｃ、及びＩｒ膜１２ｄをこの順に積層した構造である。その後、レジストパターンを除去する。

次いで、図１（Ｂ）に示すように、強誘電体キャパシタ１３の上面及び側面、並びに第１の層間絶縁膜８上に、水素バリア膜１４を形成する。水素バリア膜１４は、例えば酸化アルミニウム膜であり、例えばスパッタリング法またはＡＬＣＶＤ（Atomic Layer Chemical Vapor Deposition）法により厚さ５０ｎｍに形成される。これにより、強誘電体キャパシタ１３には水素が入りにくくなる。

次いで、水素バリア膜１４上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光および現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとして水素バリア膜１４をエッチングする。これにより、水素バリア膜１４は、強誘電体キャパシタ１３の上面及び側面を残して除去される。その後、レジストパターンを除去する。

次いで、水素バリア膜１４上及び第１の層間絶縁膜８上に、第２の層間絶縁膜１５を、ＣＶＤ法を用いて形成する。第２の層間絶縁膜１５は酸化シリコンを主成分としており、原料ガスには、例えばＳｉＨ₄やＴＥＯＳ等水素原子を含むものが用いられる。このため、成膜過程で水素、水酸基および水（以下水素等と記載）が発生する。ただし、強誘電体キャパシタ１３は水素バリア膜１４によって上面及び側面が覆われているため、第２の層間絶縁膜１５を形成する際に、水素等は強誘電体キャパシタ１３に進入しにくい。

次いで、第２の層間絶縁膜１５上にフォトレジスト膜(図示せず)を塗布する。次いで、このフォトレジスト膜を露光および現像することにより、第２の層間絶縁膜１５上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして、第２の層間絶縁膜１５及び水素バリア膜１４をこの順にエッチングする。これにより、第２の層間絶縁膜１５及び水素バリア膜１４には、強誘電体キャパシタ１３の上部電極１２上に位置するビアホール１５ａが形成される。また、第２の層間絶縁膜１５には、Ｗプラグ９ｂ上に位置するビアホール１５ｂが形成される。その後、レジストパターンを除去する。

次いで、ビアホール１５ａ，１５ｂそれぞれの中及び第２の水素バリア膜１４上に、密着層となるＴｉＮ膜（図示せず）をスパッタリング法により形成し、さらにその上に、タングステン（Ｗ）膜をＣＶＤ法により形成する。タングステン膜の形成には、例えばＷＦ₆を水素で還元するＣＶＤ法が用いられる。このとき、雰囲気中には水素が含まれ、この水素は、ビアホール１５ａを介して強誘電体キャパシタ１３の上部電極１２に到達する。

しかし、強誘電体キャパシタ１３の上部電極１２には、ＩｒＯ_ｘ膜１２ａ，１２ｃが含まれる。このため、水素は上部電極１２を通過しにくい。また、上部電極１２の各膜は、スパッタリングにより形成されているため、柱状結晶構造を有する。この場合、水素は柱状結晶の粒界を通ることが多い。これに対し、ＩｒＯ_ｘ膜１２ａ，１２ｃの間にＩｒ膜１２ｂが設けられているため、ＩｒＯ_ｘ膜１２ａ，１２ｃの結晶構造は不連続になっている。このため、ＩｒＯ_ｘ膜１２ａ，１２ｃを連続させて一層にする場合と比べて、粒界の長さは長くなり、水素がさらに通過しにくくなっている。従って、強誘電体キャパシタ１３の強誘電体層１１の劣化を抑制することができる。

次いで、第２の層間絶縁膜１５上から、タングステン膜及びＴｉＮ膜を、ＣＭＰ又はエッチバックにより除去する。これにより、ビアホール１５ａには、強誘電体キャパシタ１３の上部電極１２に接続するＴｉＮ膜（図示せず）及びＷプラグ１６ａが埋め込まれ、ビアホール１５ｂには、Ｗプラグ９ｂに接続するＴｉＮ膜（図示せず）及びＷプラグ１６ｂが埋め込まれる。

なお、最上層が金属酸化膜の場合、ＴｉＮ膜の表面が金属酸化膜により酸化され、高抵抗層となる場合がある。これに対し、本実施形態では、上部電極１２の最上層は金属であるＩｒ膜１２ｄであるため、上部電極１２とＴｉＮ膜との接触抵抗は低い状態に維持される。

次いで、図１（Ｃ）に示すように、第２の層間絶縁膜１５上及びＷプラグ１６ａ，１６ｂそれぞれ上に、Ａｌ合金膜を形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜がパターニングされ、Ａｌ合金配線１７ａ，１７ｂが形成される。Ａｌ合金配線１７ａは、Ｗプラグ１６ａを介して強誘電体キャパシタ１３の上部電極１２に接続し、Ａｌ合金配線１７ｂは、Ｗプラグ１６ｂ，９ｂを介してトランジスタのソースとなる不純物領域７ｂに接続している。なお、強誘電体キャパシタ１３の下部電極１０は、Ｗプラグ９ａを介してトランジスタのドレインとなる不純物層７ａに接続している。その後、レジストパターンを除去する。

以上、第１の実施形態によれば、強誘電体キャパシタ１３の上部電極１２には、ＩｒＯ_ｘ膜１２ａ，１２ｃが含まれるため、ビアホール１５ａを形成した後の工程（例えばタングステン膜を形成する工程）において、雰囲気中に水素が発生しても、この水素は上部電極１２を通過しにくい。また、ＩｒＯ_ｘ膜１２ａ，１２ｃの間にはＩｒ膜１２ｂが設けられているため、ＩｒＯ_ｘ膜１２ａ，１２ｃの結晶構造は不連続になっている。このため、ＩｒＯ_ｘ膜１２ａ，１２ｃを連続させて一層にする場合と比べて、粒界の長さは長くなり、水素がさらに通過しにくくなっている。従って、強誘電体キャパシタ１３の強誘電体層１１が水素によって劣化することを抑制できる。

また、上部電極１２をスパッタリングにより形成するとき、ターゲットはＩｒターゲット一種類のみでよい。そして、スパッタリングを行う雰囲気をＡｒと酸素の混合ガスにするとＩｒＯ_ｘ膜が形成され、ＡｒにするとＩｒ膜が形成される。従って、多層構造の上部電極１２を、一つのスパッタリング工程で形成することができる。
また、上部電極１２の最上層をＩｒＯ_ｘ膜ではなくＩｒ膜にしたため、上部電極１２と、Ｗプラグ１６ａの下に形成されているＴｉＮ膜との接触抵抗を、低い状態に維持することができる。

次に、第２の実施形態に係る半導体装置の製造方法について説明する。本実施形態によって形成される半導体装置は、上部電極１２が、ＰｔＯ_ｘ膜、Ｐｔ膜、ＰｔＯ_ｘ膜、及びＰｔ膜をこの順に積層した構造である点を除いて、第１の実施形態と同一である。そして、本半導体装置の製造方法は、上部電極１２となる上部導電膜を形成するときに、スパッタリングターゲットとしてＩｒターゲットではなくＰｔターゲットを用いる点を除いて、第１の実施形態と同一である。なお、ＰｔＯ_ｘ膜、Ｐｔ膜それぞれの厚さは、順に、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下であるのが好ましい。

第２の実施形態においても、第１の実施形態と同一の効果を得ることができる。また、上部電極１２のうち強誘電体層１１上の層をＰｔＯ_ｘ膜にしたため、強誘電体層１１と上部電極１２の密着性が良くなり、膜剥がれによる不良発生の危険性が小さくなる。

次に、第３の実施形態に係る半導体装置の製造方法について説明する。本実施形態によって形成される半導体装置は、上部電極１２が、ＰｔＯ_ｘ膜、Ｐｔ膜、ＩｒＯ_ｘ膜、及びＩｒ膜をこの順に積層した構造である点を除いて、第１の実施形態と同一である。そして、本半導体装置の製造方法は、上部電極１２となる上部導電膜を形成する工程を除いて、第１の実施形態と同一である。以下、上部導電膜を形成する工程について説明する。

上部導電膜を形成するときには、まず、スパッタリングターゲットとしてＰｔターゲットを準備する。そして、Ｐｔターゲットを、Ａｒと酸素を混合した雰囲気中でスパッタリングすることにより、第１の層間絶縁膜８上にはＰｔＯ_ｘ膜が形成される。続いてスパッタリングの雰囲気を、Ａｒのみにすることにより、ＰｔＯ_ｘ膜上にＰｔ膜が形成される。

次いで、スパッタリングターゲットとしてＩｒターゲットを準備する。そして、Ｉｒターゲットを、Ａｒと酸素を混合した雰囲気中でスパッタリングすることにより、Ｐｔ膜上に、ＩｒＯ_ｘ膜が形成される。続いてスパッタリングの雰囲気を、Ａｒのみにすることにより、ＩｒＯ_ｘ膜上にＩｒ膜が形成される。このようにして、上部導電膜が形成される。

なお、ＰｔＯ_ｘ膜、Ｐｔ膜、ＩｒＯ_ｘ膜、及びＩｒ膜それぞれの厚さは、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、１０ｎｍ以上１００ｎｍ以下であるのが好ましい。

この第３の実施形態においても、第１の実施形態と同一の作用及び効果を得ることができる。また、上部電極１２のうち強誘電体層１１上の層をＰｔＯ_ｘ膜にしたため、強誘電体層１１と上部電極１２の密着性が良くなり、膜剥がれによる不良発生の危険性が小さくなる。

次に、第４の実施形態に係る半導体装置の製造方法について説明する。本実施形態によって形成される半導体装置は、上部電極１２が、Ｐｔ膜、ＰｔＯ_ｘ膜、ＩｒＯ_ｘ膜、及びＩｒ膜をこの順に積層した構造である点を除いて、第１の実施形態と同一である。そして、本半導体装置の製造方法は、上部電極１２となる上部導電膜を形成する工程を除いて、第１の実施形態と同一である。以下、上部導電膜を形成する工程について説明する。

上部導電膜を形成するときには、まず、スパッタリングターゲットとしてＰｔターゲットを準備する。そして、Ｐｔターゲットを、Ａｒのみの雰囲気中でスパッタリングする。これにより、第１の層間絶縁膜８上にはＰｔ膜が形成される。続いてスパッタリングの雰囲気を、Ａｒと酸素の混合ガスにする。これにより、Ｐｔ膜上にはＰｔＯ_ｘ膜が形成される。

次いで、スパッタリングターゲットとしてＩｒターゲットを準備する。そして、Ｉｒターゲットを、Ａｒと酸素を混合した雰囲気中でスパッタリングする。これにより、ＰｔＯ_ｘ膜上にはＩｒＯ_ｘ膜が形成される。続いてスパッタリングの雰囲気を、Ａｒのみにする。これにより、ＩｒＯ_ｘ膜上にはＩｒ膜が形成される。このようにして、上部導電膜が形成される。

なお、Ｐｔ膜、ＰｔＯ_ｘ膜、ＩｒＯ_ｘ膜、及びＩｒ膜それぞれの厚さは、１０ｎｍ以上１００ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｍ以上１００ｎｍ以下、１０ｎｍ以上１００ｎｍ以下であるのが好ましい。

この第４の実施形態においても、ＰｔＯ_ｘ膜とＩｒＯ_ｘ膜とは不連続に成長するため、第１の実施形態と同一の作用及び効果を得ることができる。また、強誘電体層１１上にＰｔ膜を形成したため、第１の実施形態と比べて強誘電体層１１と上部電極１２の密着性がよくなる。さらに、ＰｔＯ_ｘ膜上にＩｒＯ_ｘ膜を形成したため、Ｐｔ膜上にＩｒＯ_ｘ膜を積層した第３の実施形態と比べて、上部電極１２を構成する４つの層相互間の密着性がよくなる。

図２の各図は、第５の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、第２の層間絶縁膜に設けられたビアホールに、Ａｌ合金配線の一部が埋め込まれることにより、Ａｌ合金配線が、直接強誘電体キャパシタ１３の上部電極１２が接続している点を除いて、第１の実施形態によって製造される半導体装置と同一である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず、図２（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、次いで、ゲート酸化膜３、ゲート電極４、低濃度不純物領域６ａ，６ｂ、サイドウォール５、及び不純物領域７ａ，７ｂを形成する。これにより、シリコン基板１にはトランジスタが形成される。次いで、第１の層間絶縁膜８、コンタクトホール８ａ，８ｂ、ＴｉＮ膜（図示せず、Ｗプラグ９ａ，９ｂ，及び強誘電体キャパシタ１３を形成する。強誘電体キャパシタ１３は、下部電極１０、強誘電体層１１、及び上部電極１２により形成される。上部電極１２は、ＩｒＯ_ｘ膜１２ａ、Ｉｒ膜１２ｂ、ＩｒＯ_ｘ膜１２ｃ、及びＩｒ膜１２ｄをこの順に積層した構造である。
これらの形成方法は、第１の実施形態と同一である。

次いで、図２（Ｂ）に示すように、水素バリア膜１４及び第２の層間絶縁膜１５を形成し、さらに、ビアホール１５ａ，１５ｂを形成する。これらの形成方法も第１の実施形態と同一である。次いで、ビアホール１５ａ，１５ｂそれぞれの中及び第２の層間絶縁膜１５上に、Ａｌ合金膜を形成する。

次いで、図２（Ｃ）に示すように、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜がパターニングされ、Ａｌ合金配線１７ａ，１７ｂが形成される。Ａｌ合金配線１７ａは、一部がビアホール１５ａに埋め込まれることにより、強誘電体キャパシタ１３の上部電極１２に接続している。Ａｌ合金配線１７ｂは、一部がビアホール１５ｂに埋め込まれることにより、Ｗプラグ９ｂを介してトランジスタのソースとなる不純物領域７ｂに接続している。その後、レジストパターンを除去する。

この第５の実施形態においても、ビアホール１５ａを形成した後のプロセスで水素が発生しても、発生した水素が上部電極１２を透過して強誘電体層１１に到達することを、抑制できる。従って、第１の実施形態と同一の作用及び効果を得ることができる。

なお、第５の実施形態において、上部電極１２の形成方法及び構造を、第２、第３、及び第４の実施形態それぞれと同一にしてもよい。これらの場合、それぞれ第２、第３、及び第４の実施形態それぞれと同一の作用及び効果を得ることができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記した各実施形態では、上部電極１２を４層構造としたが、５層以上の構造にしてもよい。この場合、最上層は金属膜にするのが好ましい。

（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。 （Ａ）は第２の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。 従来の強誘電体メモリの一例を説明するための断面図。

符号の説明

１，１０１…シリコン基板、２，１０２…素子分離膜、３，１０３…ゲート酸化膜、４，１０４…ゲート電極、５，１０５…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ，１０７ｂ…不純物領域、８，１０８…第１の層間絶縁膜、８ａ，８ｂ…コンタクトホール、９ａ，９ｂ，１６ａ，１６ｂ，１０９ａ，１０９ｂ，１１６ａ，１１６ｂ…Ｗプラグ、１０，１１０…下部電極、１１，１１１…強誘電体層、１２，１１２…上部電極、１２ａ，１２ｃ…Ｉｒ０_２層、１２ｂ，１２ｄ…Ｉｒ層、１３，１１３…強誘電体キャパシタ、１４…水素バリア膜、１５，１１５…第２の層間絶縁膜、１５ａ，１５ｂ…ビアホール、１７ａ，１７ｂ，１１７ａ，１１７ｂ…Ａｌ合金配線

Claims (14)

1. 下部電極と、
   前記下部電極上に形成された強誘電体層と、
   前記強誘電体層上に位置し、金属膜と導電性の金属酸化物膜とを合計で４層以上積層することにより形成される上部電極と、
   を具備し、
   前記上部電極中に前記金属酸化物膜は２層以上含まれる強誘電体キャパシタ。
2. 前記金属膜は、Ｐｔ、Ｉｒ、Ｒｕ、及びＰｄからなる第１の群から選ばれた一つ、又は前記第１の群から選ばれた複数種の合金からなる請求項１に記載の強誘電体キャパシタ。
3. 前記金属酸化物膜は、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、及びＳｒからなる第２の群から選ばれた一つの酸化物、若しくは前記第２の群から選ばれた複数種の合金又は混合物の酸化物からなる請求項１又は２に記載の強誘電体キャパシタ。
4. 前記金属膜はＩｒ膜であり、前記金属酸化物膜は酸化Ｉｒ膜であり、前記上部電極は、前記酸化Ｉｒ膜及び前記Ｉｒ膜を交互に積層したものである請求項３に記載の強誘電体キャパシタ。
5. 前記金属膜はＰｔ膜であり、前記金属酸化物膜は酸化Ｐｔ膜であり、前記上部電極は、前記酸化Ｐｔ膜及び前記Ｐｔ膜を交互に積層したものである請求項３に記載の強誘電体キャパシタ。
6. 前記上部電極は、酸化Ｐｔ膜、Ｐｔ膜、酸化Ｉｒ膜及びＩｒ膜をこの順に積層したものである請求項３に記載の強誘電体キャパシタ。
7. 前記上部電極は、Ｐｔ膜、酸化Ｐｔ膜、酸化Ｉｒ膜及びＩｒ膜をこの順に積層したものである請求項３に記載の強誘電体キャパシタ。
8. 前記上部電極は、最表層が前記金属膜で形成されている請求項１〜３のいずれか一項に記載の強誘電体キャパシタ。
9. 下部電極と、
   前記下部電極上に形成された強誘電体層と、
   前記強誘電体層上に位置し、金属膜と導電性の金属酸化物膜とを合計で４層以上積層することにより形成される上部電極と、
   前記上部電極上に形成された絶縁膜と、
   前記絶縁膜に形成され、前記上部電極上に位置する接続孔と、
   前記接続孔に埋め込まれた導電体と、
   を具備し、
   前記上部電極中に前記金属酸化物膜は２層以上含まれる強誘電体メモリ。
10. 前記導電体はタングステンからなる請求項９に記載の半導体装置。
11. 下部電極と、
    前記下部電極上に形成された強誘電体層と、
    前記強誘電体層上に位置し、金属膜と導電性の金属酸化物膜とを合計で４層以上積層することにより形成される上部電極と、
    前記上部電極上に形成された絶縁膜と、
    前記絶縁膜に形成され、前記上部電極上に位置する接続孔と、
    前記絶縁膜上に形成され、一部が前記接続孔に埋め込まれた配線と、
    を具備し、
    前記上部電極中に前記金属酸化物膜は２層以上含まれる強誘電体メモリ。
12. 下部電極上に強誘電体層を形成する工程と、
    前記強誘電体層上に、金属膜と、導電性の金属酸化物膜とを合計で４層以上積層することにより、上部電極を形成する工程と、
    を具備し、
    前記上部電極中に前記金属酸化物膜は２層以上含まれる強誘電体キャパシタの製造方法。
13. 下部電極上に強誘電体層を形成する工程と、
    前記強誘電体層上に、金属膜と、導電性の金属酸化物膜とを合計で４層以上積層することにより、上部電極を形成する工程と、
    前記上部電極上に絶縁膜を形成する工程と、
    前記絶縁膜に、前記上部電極上に位置する接続孔を形成する工程と、
    前記接続孔に導電体を埋め込む工程と、
    を具備し、
    前記上部電極中に前記金属酸化物膜は２層以上含まれる強誘電体メモリの製造方法。
14. 下部電極上に強誘電体層を形成する工程と、
    前記強誘電体層上に、金属膜と、導電性の金属酸化物膜とを合計で４層以上積層することにより、上部電極を形成する工程と、
    前記上部電極上に絶縁膜を形成する工程と、
    前記絶縁膜に、前記上部電極上に位置する接続孔を形成する工程と、
    前記絶縁膜上に、一部が前記接続孔に埋め込まれた配線を形成する工程と、
    を具備し、
    前記上部電極中に前記金属酸化物膜は２層以上含まれる強誘電体メモリの製造方法。

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