JP2008135617A - 強誘電体メモリ装置の製造方法 - Google Patents

Abstract

【課題】キャパシタの高密度化を可能にし、しかも特性の劣化による信頼性低下を防止した、強誘電体メモリ装置の製造方法を提供する。
【解決手段】基体２上に強誘電体キャパシタ３を形成する工程と、強誘電体キャパシタ３を覆うアルミニウム酸化物による第１水素バリア膜１９を化学気相成長法で形成する工程と、第１水素バリア膜１９上に絶縁膜を形成する工程と、絶縁膜をエッチバックし、強誘電体キャパシタ３の側部にサイドウォール２０を形成する工程と、第１水素バリア膜１９上及びサイドウォール２０上にアルミニウム酸化物による第２水素バリア膜２１を化学気相成長法で形成する工程と、第２水素バリア膜２１上に層間絶縁膜２２を形成する工程と、を有する。
【選択図】図１

Description

本発明は、強誘電体キャパシタを有する強誘電体メモリ装置の製造方法に関する。

一般に強誘電体メモリ装置は、金属酸化物からなる強誘電体膜を有した強誘電性キャパシタを備えて構成されている。このような強誘電体メモリ装置の製造プロセスでは、前記強誘電体膜を形成した後、強誘電体膜が還元雰囲気、例えば水素（Ｈ_２）や水（Ｈ_２Ｏ）等に曝されると、強誘電体膜が還元されてしまい、強誘電体キャパシタの電気特性が著しく低下し、特性劣化が引き起こされてしまう。そこで、従来では水素ダメージの防止策として、キャパシタ形成後に、該キャパシタを覆って水素バリア機能を有する絶縁膜（ＡｌＯｘ等）を、水素バリア膜として設けている（例えば、特許文献１参照）。また、このように水素バリア膜を設ける場合、水素バリア膜をキャパシタに対して２層形成する方法も知られている（例えば、特許文献２参照）。

ところで、スタック構造のキャパシタを有する強誘電体メモリ装置の場合、スタック構造を採用することでキャパシタを密に敷き詰める（配置する）ことができ、これによって強誘電体メモリセルアレイを構成することが可能になっている。ただし、このようにキャパシタを密に敷き詰めた場合、キャパシタ間を絶縁膜で埋め込むギャップフィル技術が必要となる。なぜなら、キャパシタ間を十分に埋め込むことなくその上を絶縁層等で覆ってしまうと、埋め込みがなされていない部分がボイド（空孔）となり、残留したガスがここに溜まってしまい、このガスによって経時的な劣化が引き起こされ、信頼性が低下してしまうからである。

なお、従来ではキャパシタ間の隙間は比較的大きいため、特別なギャップフィル技術を用いることなく、例えばＣＶＤ法等の一般的な成膜法によって良好に埋め込みを行うことが可能であった。
特開２００４−１１９９７８号公報 特開２００５−１８３８４３号公報

しかしながら、近年では強誘電体メモリ装置の小型化・高集積化が一層求められるようになってきており、キャパシタの配置についてもより高密度化が要求され、例えば隣り合うキャパシタ間の隙間（ギャップ）を０．５μｍ以下にする必要に迫られている。そして、このようにキャパシタ間の隙間が狭くなると、前記したような一般的な成膜法では、埋め込みを良好に行うのが困難になってしまう。

一般に半導体プロセスにおいては、例えば通常の配線プロセスの場合に、Ａｌ配線間の狭いギャップの埋め込みを、カバレッジ性が良好な高密度プラズマＳｉＯ_２膜やＳＯＧ（spin-on-glass）膜を用いて行っている。
しかし、強誘電体メモリ装置の製造プロセスでは、キャパシタ間のギャップを埋め込む場合、前述したように強誘電性キャパシタの特性劣化を引き起こすことなく行う必要があることから、単なる金属配線間を埋め込む場合に比べてはるかに厳しい制約がある。すなわち、高密度プラズマ（ＨＤＰ）によるプラズマダメージや、ＨＤＰ・ＳＯＧの成膜中に発生する水素・水によるダメージによってキャパシタの特性劣化が引き起こされてしまうため、こうしたダメージのない成膜・埋め込みの技術が求められているのである。

本発明は前記事情に鑑みてなされたもので、その目的とするところは、前記したようなキャパシタの高密度化を可能にし、しかも特性の劣化による信頼性低下を防止した、強誘電体メモリ装置の製造方法を提供することにある。

本発明の強誘電体メモリ装置の製造方法は、基体上に下部電極と強誘電体膜と上部電極とからなる強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタを覆って前記基体上に第１水素バリア膜を化学気相成長法で形成する工程と、前記第１水素バリア膜上に絶縁膜を形成する工程と、前記絶縁膜をエッチバックし、前記強誘電体キャパシタの側部に前記絶縁膜からなるサイドウォールを形成する工程と、前記第１水素バリア膜上及び前記サイドウォール上に第２水素バリア膜を化学気相成長法で形成する工程と、前記第２水素バリア膜上に層間絶縁膜を形成する工程と、を有してなることを特徴としている。

この強誘電体メモリ装置の製造方法によれば、強誘電体キャパシタを覆って第１水素バリア膜と絶縁膜とを形成し、さらに絶縁膜をエッチバックして強誘電体キャパシタの側部にサイドウォールを形成し、その後、このサイドウォール上に第２水素バリア膜を化学気相成長法で形成するので、特にキャパシタ間の隙間が狭い箇所においては、前記サイドウォールで隙間の大部分を埋め込み、これらサイドウォール間に残った隙間を第２水素バリア膜で埋め込むことが可能になる。すなわち、第２水素バリア膜として、例えばカバレッジ性の良いアルミニウム酸化物を用いることにより、サイドウォール間の狭い隙間を良好に埋め込むことが可能になる。また、キャパシタ間の隙間が広い箇所においては、絶縁膜がエッチバックされることで第１水素バリア膜が露出するものの、その上に第２水素バリア膜が積層され、さらに層間絶縁膜が積層されることで良好に埋め込みされるようになる。ここで、酸化アルミニウムはエッチング耐性が高いことなどからコンタクトホールなどの加工が比較的難しく、したがってこれを厚く形成するのは工程上不利になる。しかし、本製造方法によれば、絶縁膜によるサイドウォールによってキャパシタ間の隙間の大部分を埋め込むことができるので、第２水素バリア膜を比較的薄く形成しても、サイドウォール間に残った僅かな隙間を良好に埋め込むことができるようになる。
また、第１水素バリア膜と第２水素バリア膜とで強誘電体キャパシタを覆っているので、強誘電体キャパシタの水素に対する耐性を良好に確保することができる。
したがって、この製造方法によれば、キャパシタの高密度化を可能にし、しかも特性の劣化による信頼性低下を防止した、強誘電体メモリ装置を得ることができる。

また、前記の製造方法においては、前記第１水素バリア膜及び第２水素バリア膜がアルミニウム酸化物であるのが好ましい。
前記したようにアルミニウム酸化物はカバレッジ性が良いことから、キャパシタ間の比較的狭い隙間や、サイドウォール間の狭い隙間を良好に埋め込むことが可能になる。

なお、このように第１水素バリア膜及び第２水素バリア膜をアルミニウム酸化物とした場合には、これら第１水素バリア膜及び第２水素バリア膜の形成法として、原子層気相成長法を用いるのが好ましい。
このように、化学気相成長法の一種である原子層気相成長法を用いれば、カバレッジ性がより良くなることから、前記のサイドウォール間が狭小化しても、この狭い隙間を確実に埋め込むことができるようになる。

また、前記の製造方法においては、前記サイドウォールを形成する工程と前記第２水素バリア膜を化学気相成長法で形成する工程との間に、前記サイドウォールの加熱処理を行うのが好ましい。
このようにすれば、サイドウォール中に水分や水素などが残留していても、加熱処理を行うことにより、これら水分や水素をサイドウォール中から除去することができる。すなわち、サイドウォール形成後、これを覆って第２水素バリア膜を形成することから、サイドウォール中に水分や水素などが残留したままであると、該第２水素バリア膜で封止されて除去されずに残留した水分や水素が、得られた製品の膜中を拡散することなどによってキャパシタ等に悪影響を与えてしまい、特性の劣化を引き起こして信頼性を損なうおそれがある。しかし、前記したように第２水素バリア膜の形成前に水分や水素をサイドウォール中から除去しておけば、特性の劣化を確実に防止することが可能になる。

以下、本発明を詳しく説明する。
まず、本発明の強誘電体メモリ装置の製造方法の説明に先立ち、この製造方法によって製造される強誘電体メモリ装置の一例を説明する。図１は、本発明の製造方法によって製造される強誘電体メモリ装置の一例を模式的に示す側断面図であり、図１中符号１は強誘電体メモリ装置である。この強誘電体メモリ装置１は、１Ｔ／１Ｃ型のメモリセル構造を有したスタック型のもので、基体２と、この基体２上に形成された強誘電体キャパシタ３とを備えて構成されたものである。なお、本実施形態では１Ｔ／１Ｃ型のメモリセル構造のものについて説明するが、本発明は１Ｔ／１Ｃ型に限定されないのはもちろんである。

基体２は、シリコン基板（半導体基板）４を備えてなるもので、シリコン基板４の表層部に、前記強誘電体キャパシタ３を動作させるための駆動トランジスタ５を形成し、さらにこの駆動トランジスタ５を覆って、シリコン基板４上に第１下地絶縁膜６、第２下地絶縁膜７を積層して構成されたものである。シリコン基板４には、前記駆動トランジスタ５を構成するソース領域８、ドレイン領域９と、チャネル領域（図示せず）とが形成され、さらにチャネル領域上には、ゲート絶縁膜１０が形成されている。そして、このゲート絶縁膜１０上にゲート電極１１が形成されたことにより、前記駆動トランジスタ５が構成されている。なお、各強誘電体キャパシタ３に対応する駆動トランジスタ５は、シリコン基板４に形成された埋め込み分離領域１２によって電気的に分離されている。

第１下地絶縁膜６、第２下地絶縁膜７は、酸化珪素（ＳｉＯ_２）によって形成されたもので、ＣＭＰ（化学機械研磨）法等で平坦化されたものである。なお、第１下地絶縁膜６と第２下地絶縁膜７とを分けているのは、駆動トランジスタ５上に形成される層間絶縁膜の要求される膜厚が比較的厚く、したがって単一層で形成した場合、ここに形成するコンタクトホールの深さが深くなりすぎ、プラグの埋設などが困難になるからである。よって、特に駆動トランジスタ５上に形成する層間絶縁膜の要求される膜厚が比較的薄い場合には、二層に分けることなく、単一層で下地絶縁膜を形成することもできる。

このようにシリコン基板４に駆動トランジスタ５を形成し、さらに第１下地絶縁膜６、第２下地絶縁膜７を形成してなる基体２の上には、前記強誘電体キャパシタ３が形成されている。強誘電体キャパシタ３は、前記第２下地絶縁膜７上に形成された酸素バリア膜１３と、この酸素バリア膜１３上に形成された下部電極１４と、下部電極１４上に形成された強誘電体膜１５と、強誘電体膜１５上に形成された上部電極１６と、からなるものである。

酸素バリア膜１３は、例えばＴｉＡｌＮ、ＴｉＡｌ、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、ＴａＳｉＮ等からなるもので、中でもチタン、アルミニウム、窒素を含むＴｉＡｌＮが好適とされ、したがって本実施形態ではＴｉＡｌＮによって酸素バリア膜１３が形成されている。
下部電極１４及び上部電極１６は、イリジウム（Ｉｒ）や、酸化イリジウム（ＩｒＯ_２）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ_２）等からなるもので、本実施形態では特にイリジウムによって形成されている。
強誘電体膜１５は、ペロブスカイト型の結晶構造を有し、ＡＢＸＯ_３の一般式で示されるもので、具体的には、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３（ＰＺＴ）や（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ_３（ＰＬＺＴ）、さらに、これら材料にニオブ（Ｎｂ）等の金属が加えられたものなどによって形成されたものである。本実施形態では、特にＰＺＴによって形成されている。

ここで、酸素バリア膜１３の底部には、前記第２下地絶縁膜７、第１下地絶縁膜６を貫通して形成されたコンタクトホール１７が通じている。そして、このような構成によって酸素バリア膜１３上の下部電極１４は、コンタクトホール１７内に形成されたプラグ１８と酸素バリア膜１３を介して接続し、導通したものとなっている。このプラグ１８は、前記駆動トランジスタ５のドレイン領域９に接続しており、これによって強誘電体キャパシタ３は、前述したように駆動トランジスタ５によって動作させられるようになっている。
なお、コンタクトホール１７に埋設されたプラグ１８は、本実施形態ではタングステン（Ｗ）によって形成されている。

また、前記第２下地絶縁膜７上には、強誘電体キャパシタ３を覆って絶縁性の第１水素バリア膜１９が形成されている。この絶縁性の第１水素バリア膜１９を構成する材料としては、アルミニウム酸化物であるアルミナ（ＡｌＯｘ）や、チタン酸化物であるチタニア（ＴｉＯｘ）、ジルコニア酸化物であるジルコニア（ＺｒＯｘ）などが使用可能であるが、特にアルミナ（ＡｌＯｘ）が好適に用いられる。したがって、本実施形態では、第１水素バリア膜１９はアルミナ（ＡｌＯｘ）からなっているものとする。

また、前記強誘電体キャパシタ３の側壁部（側部）にはサイドウォール２０が形成されている。このサイドウォール２０は、後述するようにＳｉＯ_２からなる絶縁膜であって、特に隣り合う強誘電体キャパシタ３、３間の隙間が例えば０．５μｍ以下と非常に狭い箇所において、この隙間Ｓ１の大部分を実質的に埋め込んだものとなっている。ただし、このサイドウォール２０だけでは、後述するようにその製造工程上、強誘電体キャパシタ３、３間の隙間Ｓ１を十分に埋め込むには至っていない。

そこで、この強誘電体メモリ装置１では、前記第１水素バリア膜１９上及び前記サイドウォール２０上に第２水素バリア膜２１が形成されている。これにより、特に隣り合う強誘電体キャパシタ３、３間の隙間が非常に狭い箇所において、前記したようにサイドウォール２０だけでは隙間Ｓ１が十分に埋め込まれず、僅かながら残ってしまっている隙間Ｓ２が、前記第２水素バリア膜２１によって良好に埋め込まれている。この第２水素バリア膜２１を構成する材料としては、前記第１水素バリア膜１９の場合と同様にアルミニウム酸化物であるアルミナ（ＡｌＯｘ）が好適とされ、したがって本実施形態では、第２水素バリア膜２１もアルミナ（ＡｌＯｘ）からなっているものとする。

なお、隣り合う強誘電体キャパシタ３、３間の隙間が比較的広い箇所においては、強誘電体キャパシタ３のサイドウォール２０によってその隙間Ｓ３の一部は埋め込まれているものの、残りの部分については、これが埋め込まれることなく、第１水素バリア膜１９が露出させられている。そして、このような状態のもとで第２水素バリア膜２１が形成されていることにより、この隙間Ｓ３においては、サイドウォール２０が形成されている箇所以外では、第１水素バリア膜１９上に第２水素バリア膜２１が直接積層された構造となっている。

このような第２水素バリア膜２１の上には、これを覆って層間絶縁膜２２が形成されている。これによって前記隙間Ｓ２（Ｓ１）、Ｓ３は、空孔（ボイド）を形成することなく、したがってガスを残留させることなく、この層間絶縁膜２２によって埋め込まれ、封止されている。

この層間絶縁膜２２には、特に前記隙間Ｓ３にて開口するコンタクトホール２３に連通するコンタクトホール２４が、前記第１水素バリア膜１９、第２水素バリア膜２１を貫通して形成されている。なお、前記コンタクトホール２３にはタングステン（Ｗ）からなるプラグ２５が埋め込まれており、前記コンタクトホール２４にはタングステン（Ｗ）からなるプラグ２６が埋め込まれている。

また、この層間絶縁膜２２には、前記強誘電体キャパシタ３の上部電極１６に到達するコンタクトホール（図示せず）が、前記第１水素バリア膜１９、第２水素バリア膜２１を貫通して形成されており、このコンタクトホールには上部電極１６に導通するプラグ（図示せず）が形成されている。そして、層間絶縁膜２２上には、このプラグや前記プラグ２６に接続する配線（図示せず）が形成されている。このような構成のもとに、前記強誘電体キャパシタ３は、前記駆動トランジスタ５と、前記上部電極１６に導通する配線（図示せず）とによって駆動させられるようになっている。
さらに、この層間絶縁膜２２上には、前記配線等を覆って別の層間絶縁膜（図示せず）が形成されている。

次に、このような構成の強誘電体メモリ装置１の製造方法を基に、本発明の強誘電体メモリ装置の製造方法の一実施形態を説明する。
まず、図２（ａ）に示すように、予め公知の手法によってシリコン基板４に駆動トランジスタ５を形成し、続いてＣＶＤ法等により酸化珪素（ＳｉＯ_２）を成膜し、さらにこれをＣＭＰ法等によって平坦化することにより、第１下地絶縁膜６を形成する。

続いて、前記第１下地絶縁膜６上に公知のレジスト技術、露光・現像技術によってレジストパターン（図示せず）を形成し、さらにこのレジストパターンをマスクにしてエッチングすることにより、図２（ｂ）に示すようにコンタクトホール１７の下部１７ａ、及びコンタクトホール２３の下部２３ａをそれぞれ形成する。

次いで、プラグ材料としてタングステン（Ｗ）をＣＶＤ法等で成膜し、前記のコンタクトホール１７の下部１７ａ、及びコンタクトホール２３の下部２３ａにそれぞれタングステンを埋め込む。続いて、ＣＭＰ法等によって下地絶縁膜１１上のタングステンを除去し、前記コンタクトホール１７の下部１７ａにタングステンからなるプラグ１８の下部１８ａを、またコンタクトホール２３の下部２３ａにプラグ２５の下部２５ａを埋設する。なお、このようなプラグ下部の形成に際しては、タングステンの埋め込みに先立ち、ＴｉＮ（窒化チタン）等の密着層を下部１７ａや下部２３ａの内壁面に薄く成膜しておき、その後、前記したようにタングステンを埋め込むのが好ましい。

このようにしてプラグ１８の下部１８ａ、プラグ２５の下部２５ａを形成したら、図２（ｃ）に示すように第１下地絶縁膜６上に第２下地絶縁膜７を形成する。なお、これに先立ち、前記プラグ下部の酸化を防止するため、ＣＶＤ法等によって第１下地絶縁膜６上に例えばＳｉＯＮ（図示せず）を成膜しておいてもよい。
第２下地絶縁膜７については、ＣＶＤ法等によって酸化珪素（ＳｉＯ_２）を成膜し、さらにこれをＣＭＰ法等によって平坦化することにより、第２下地絶縁膜７を形成する。

次いで、この第２下地絶縁膜７上に強誘電体キャパシタ３を形成するべく、これに先立ち、図３（ａ）に示すように強誘電体キャパシタ３に接続・導通するコンタクトホール１７及びプラグ１８を完成させる。すなわち、第２下地絶縁膜３上に公知のレジスト技術、露光・現像技術によってレジストパターン（図示せず）を形成し、さらにこのレジストパターンをマスクにして、第２下地絶縁膜７の、前記コンタクトホール１７の下部１７ａの直上部をエッチングする。これにより、コンタクトホール１７の上部１７ｂが形成され、下部１７ａと上部１７ｂとが連続してなるコンタクトホール１７が得られる。このとき、コンタクトホール１７の下部１７ａ内のプラグ下部がエッチングストッパ層として機能する。なお、この図３（ａ）以降では、第１下地絶縁膜６の下側についての記載を省略する。

次いで、前記プラグ下部の埋設工程と同様にして、コンタクトホール１７の上部１７ｂにプラグ１８の上部を埋設し、これによって連続したプラグ１８を得る。このプラグ上部の形成に際しても、前述したようにＴｉＮ（窒化チタン）等の密着層を、予めコンタクトホール１７の上部１７ｂの内壁面に成膜しておくのが好ましい。

次いで、前記第２下地絶縁膜７上に強誘電体キャパシタ３を形成するべく、まず、前記プラグ１８の上面を覆って、第２下地絶縁膜７上に酸素バリア膜１３の形成材料を成膜する。具体的には、ＴｉＡｌＮをスパッタ法等で成膜することにより、図３（ｂ）に示すように酸素バリア層１３ａを形成する。
次に、この酸素バリア層１３ａ上に、下部電極１４の形成材料であるイリジウムをスパッタ法等によって成膜し、下部電極層１４ａを形成する。

続いて、この下部電極層１４ａ上に、強誘電体膜１５の形成材料であるＰＺＴを、例えばスパッタ法、スピンオン法、ＭＯＣＶＤ法、ゾルゲル法等によって成膜し、強誘電体層１５ａを形成する。
次いで、この強誘電体層１５ａ上に、上部電極１６の形成材料であるイリジウムをスパッタ法等によって成膜し、上部電極層１６ａを形成する。

その後、公知のレジスト技術、露光・現像技術によって上部電極層１６ａ上にレジストパターン（図示せず）を形成し、さらにこのレジストパターンをマスクにして前記上部電極層１６ａ、強誘電体層１５ａ、下部電極層１４ａ、酸素バリア層１３ａを一括して、あるいはエッチング条件を変えて複数回でエッチングし、パターニングする。これにより、図３（ｃ）に示すように、酸素バリア膜１３、下部電極１４、強誘電体膜１５、上部電極１６からなる強誘電体キャパシタ３を得る。

このようにして強誘電体キャパシタ３を形成したら、図４（ａ）に示すようにこの強誘電体キャパシタ３を覆って、ＣＶＤ法（化学気相成長法）により前記第１下地絶縁膜７上にＡｌＯｘを成膜し、第１水素バリア膜１９を形成する。この水素バリア膜１９の膜厚については、特に限定されないものの、例えば５〜２０ｎｍ程度とされる。

ここで、ＣＶＤ法によるＡｌＯｘの成膜はカバレッジ性が良く、したがって強誘電体キャパシタ３によって形成された段差に対しても、このＡｌＯｘからなる第１水素バリア膜１９は良好に覆うようになる。ただし、より良好なカバレッジ性を得るためには、ＣＶＤ法の中でも、特に原子層気相成長法（ＡＬＤ法）を採用するのが好ましい。したがって、本実施形態では、ＡＬＤ法によってＡｌＯｘからなる第１水素バリア膜１９を形成する。

このＡＬＤ法は、成膜ガスとしてＴＭＡ（トリメチルアルミニウム：tetra-methyl-ammonium）を用い、酸化剤としてオゾン又はＮＯ等の水素を含まないガスを用いたＣＶＤ法からなる。このようなＡＬＤ法により、強誘電体キャパシタ３による段差を良好に覆うことができ、また酸化剤を用いつつＡｌＯｘを成膜することにより、強誘電体キャパシタ３の強誘電体膜１５の特性を低下させることない。

なお、強誘電体キャパシタ３中の強誘電体膜１５は、その成膜条件等によっては酸素欠損を起こしている場合もある。したがって、第１水素バリア膜１９を形成した後、必要に応じて酸素雰囲気で加熱処理を行い、ＡｌＯｘからなる第１水素バリア膜１９を介して強誘電体膜１５に酸素を供給し、酸素欠損を補てんしてもよい。この加熱処理の温度としては、例えば５５０℃〜７５０℃、より好ましくは６００℃〜７５０℃とされる。

次いで、図４（ｂ）に示すように、前記第１水素バリア膜１９上にこれを覆って絶縁膜２０ａを形成する。この絶縁膜２０ａの形成法としては、強誘電体キャパシタ３に対するダメージが十分に小さい成膜法を採用する必要があり、前述したようにＨＤＰ法やＳＯＧ法は採用できないことから、本実施形態ではＴＥＯＳ（テトラエトキシシラン）を原料とするプラズマＣＶＤ法（プラズマＴＥＯＳ法）が採用される。ただし、このプラズマＴＥＯＳ法は、強誘電体キャパシタ３に対するダメージは十分に小さいものの、カバレッジ性についてはあまり良くない。したがって、特に強誘電体キャパシタ３、３間の狭い隙間Ｓ１においては、絶縁膜２０ａによって空孔（ボイド）Ｖを形成してしまうこともある。

また、絶縁膜２０ａの厚さについては、後述するようにこれをエッチバックすることから、過剰に厚くするのは生産性を損なうことになり好ましくない。ただし、エッチバック後に得られるサイドウォール２０により、隙間Ｓ１の大部分が埋め込まれる必要があることから、この隙間Ｓ１の寸法（距離）の半分程度の厚さとするのが好ましい。
なお、絶縁膜２０ａの成膜法としては、前記したように強誘電体キャパシタ３に対するダメージが十分に小さい方法として、他に例えばスパッタ法によるＳｉＯ_２の成膜を挙げることができる。しかし、この方法も、カバレッジ性についてはプラズマＴＥＯＳ法と同様に、良好であるとは言えない。

次いで、前記絶縁膜２０ａをエッチバックし、図４（ｃ）に示すように強誘電体キャパシタ３の側壁部（側部）に、第１水素バリア膜１９を介してサイドウォール２０を形成する。すると、強誘電体キャパシタ３、３間の狭い隙間Ｓ１において、絶縁膜２０ａによって形成された前記の空孔（ボイド）Ｖは、その上方がエッチバックにより除去されることにより、隙間Ｓ２となる。また、このエッチバックにより、強誘電体キャパシタ３、３間の広い隙間Ｓ３においては、形成するサイドウォール２０、２０間の絶縁膜２０ａが除去され、第１水素バリア膜１９が露出する。
こうして形成されたサイドウォール２０、２０には、微量ではあるが水素や水が残存しており、以後の工程中に少しずつ強誘電体キャパシタに拡散していく危険がある。特にこのサイドウォール２０、２０上には第２水素バリア膜が形成されるので、残存水素及び水はその内側に閉じ込められてしまうので影響は小さくない。そこで、第２水素バリア膜の形成前に、サイドウォール２０、２０から残存水素及び水を除去するための加熱処理をすることが有効である。具体的には、酸素もしくは窒素雰囲気下で４５０℃〜６００℃の温度で処理するものである。

次いで、図５（ａ）に示すように、前記第１水素バリア膜１９上及び前記サイドウォール２０上を覆って再度ＡｌＯｘを成膜し、第２水素バリア膜２１を形成する。この第２水素バリア膜２１の形成法についても、ＣＶＤ法のうち、特にカバレッジ性の良いＡＬＤ法が採用され、その成膜条件については、前記第１水素バリア膜１９の成膜条件と同様とされる。また、この第２水素バリア膜２１については、特に前記の隙間Ｓ２を埋め込む必要上、前記第１水素バリア膜１９より厚く形成され、例えば２０〜５０ｎｍ程度の厚さに形成される。このようにして第２水素バリア膜２１を形成すると、このＡＬＤ法による第２水素バリア膜２１は特にカバレッジ性が良好であることから、図５（ａ）に示したように、隙間Ｓ１においてサイドウォール２０、２０間に形成される隙間Ｓ２を良好に埋め込み、隙間Ｓ１内から深い凹部（隙間）をなくすことができる。

なお、図４（ｂ）に示したように絶縁膜２０ａの形成時に、強誘電体キャパシタ３、３間の狭い隙間Ｓ１において形成された前記の空孔（ボイド）Ｖが、前記の絶縁膜２０ａのエッチバック後にも依然として残ってしまう場合にも、第２水素バリア膜２１のカバレッジ性が良好であるため、空孔（ボイド）Ｖの側方からＡｌＯｘが回り込んで空孔Ｖを埋め込み、結果的に空孔Ｖを無くすことができる。

したがって、第２水素バリア膜２１形成後の基体２上では、図５（ａ）に示したように特に強誘電体キャパシタ３、３間の狭い隙間Ｓ１内が、第１水素バリア膜１９とサイドウォール２０、２０と第２水素バリア膜２１とによって良好に埋め込まれた状態となる。一方、強誘電体キャパシタ３、３間の広い隙間Ｓ３内では、サイドウォール２０、２０間に第１水素バリア膜１９と第２水素バリア膜２１とが直接積層した状態となる。

次いで、前記第２水素バリア膜２１上に、ＣＶＤ法等によって酸化珪素（ＳｉＯ_２）を成膜し、さらにこれをＣＭＰ法等によって平坦化することにより、図５（ｂ）に示すように層間絶縁膜２２を形成する。

次いで、前記強誘電体キャパシタ３、３間の隙間Ｓ３に位置するコンタクトホール２３の下部２３ａに対し、これに連続させてコンタクトホール２３の上部２３ｂ、及びコンタクトホール２４を形成するべく、層間絶縁膜２２上に公知のレジスト技術、露光・現像技術によってレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクにして、前記コンタクトホール２３の下部２３ａの直上部の、層間絶縁膜２２と第２水素バリア膜２１及び第１水素バリア膜１９と第２下地絶縁膜７とをエッチングする。これにより、図５（ｃ）に示すようにコンタクトホール２４が形成され、かつこれに連通するコンタクトホール２３の上部２３ｂが形成される。

前記のエッチング法としては、フッ素系のガスなどをエッチャントとするＲＩＥ法（反応性イオンエッチング法）や、ＩＣＰ（誘導結合プラズマ）によるエッチング法、ＥＣＲ（電子サイクロトロン共鳴）プラズマによるエッチング法などが採用可能である。
このようにしてエッチングを行うと、エッチング耐性が高く、したがってエッチング性が悪いＡｌＯｘからなる第２水素バリア膜２１と第１水素バリア膜１９とが直接積層されているため、これが見掛け上単一層となることにより、加工上の障害となってエッチングの負荷が大きくなるのが抑えられる。したがって、水素バリア膜を二層設けることにより、強誘電体キャパシタ３の特性劣化をより良好に防止しているにもかかわらず、コンタクトホールの加工性については水素バリア膜が一層である場合と同等にすることができる。

次いで、前記プラグ１８の埋設工程と同様にして、図１に示したようにコンタクトホール２３の上部２３ｂ及びコンタクトホール２４にプラグ２５の上部、及びプラグ２６を埋設する。
その後、前記上部電極１６に通じるコンタクトホール（図示せず）を層間絶縁膜２２に形成し、さらにこのコンタクトホール内にプラグ（図示せず）を埋設する。そして、層間絶縁膜２２上に別の層間絶縁膜（図示せず）等を形成することにより、強誘電体メモリ装置１を得る。

このような強誘電体メモリ装置１の製造方法にあっては、強誘電体キャパシタ３を覆って第１水素バリア膜１９と絶縁膜２０ａとを形成し、さらに絶縁膜２０ａをエッチバックして強誘電体キャパシタ３の側部にサイドウォール２０を形成し、その後、このサイドウォール２０上に第２水素バリア膜２１をＡＬＤ法で形成するので、特に強誘電体キャパシタ３、３間の狭い隙間Ｓ１においては、前記サイドウォール２０、２０で隙間Ｓ１の大部分を埋め込み、これらサイドウォール２０、２０間に残った隙間Ｓ２を第２水素バリア膜２１で埋め込むことができる。すなわち、第２水素バリア膜２１としてカバレッジ性の良いアルミニウム酸化物（ＡｌＯｘ）を用い、さらにこれをカバレッジ性の良いＡＬＤ法で形成することにより、サイドウォール２０、２０間の狭い隙間Ｓ２を良好に埋め込むことができる。

また、強誘電体キャパシタ３、３間の広い隙間Ｓ３においては、絶縁膜２０ａをエッチバックすることで第１水素バリア膜１９が露出するものの、その上に第２水素バリア膜２１を積層し、さらに層間絶縁膜２２を積層されることにより、この隙間Ｓ３も良好に埋め込むことができる。
また、第１水素バリア膜１９と第２水素バリア膜２０とで強誘電体キャパシタを二重に覆っているので、強誘電体キャパシタ３の水素に対する耐性を良好に確保することができる。
したがって、この製造方法によれば、強誘電体キャパシタ３の高密度化を可能にし、しかも特性の劣化による信頼性低下を防止した、信頼性の高い強誘電体メモリ装置１を得ることができる。

そして、このようにして得られた強誘電体メモリ装置１は、携帯電話、パーソナルコンピュータ、液晶装置、電子手帳、ページャ、ＰＯＳ端末、ＩＣカード、ミニディスクプレーヤ、液晶プロジェクタ、およびエンジニアリング・ワークステーション（ＥＷＳ）、ワードプロセッサ、テレビ、ビューファイダ型またはモニタ直視型のビデオテープレコーダ、電子卓上計算機、カーナビゲーション装置、タッチパネルを備えた装置、時計、ゲーム機器、電気泳動装置など、様々な電子機器に適用することができる。

なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない限り種々の変更が可能である。例えば、前記実施形態ではコンタクトホール２４等の形成、及びプラグ２６等の埋設と、上部電極１６に通じるコンタクトホールの形成、及びプラグの埋設とを別工程で行っているが、これらを同一の工程で行ってもよいのはもちろんである。

本発明に係る強誘電体メモリ装置の一例を示す要部断面図である。 （ａ）〜（ｃ）は図１に示した装置の製造方法説明図である。 （ａ）〜（ｃ）は図１に示した装置の製造方法説明図である。 （ａ）〜（ｃ）は図１に示した装置の製造方法説明図である。 （ａ）〜（ｃ）は図１に示した装置の製造方法説明図である。

符号の説明

１…強誘電体メモリ装置、２…基体、３…強誘電体キャパシタ、５…駆動トランジスタ、６…第１下地絶縁膜、７…第２下地絶縁膜、１３…酸素バリア膜、１４…下部電極、１５…強誘電体膜、１６…上部電極、１９…第１水素バリア膜、２０…サイドウォール、２０ａ…絶縁膜、２１…第２水素バリア膜、２２…層間絶縁膜

Claims (4)

1. 基体上に下部電極と強誘電体膜と上部電極とからなる強誘電体キャパシタを形成する工程と、
   前記強誘電体キャパシタを覆って前記基体上に第１水素バリア膜を化学気相成長法で形成する工程と、
   前記第１水素バリア膜上に絶縁膜を形成する工程と、
   前記絶縁膜をエッチバックし、前記強誘電体キャパシタの側部に前記絶縁膜からなるサイドウォールを形成する工程と、
   前記第１水素バリア膜上及び前記サイドウォール上に第２水素バリア膜を化学気相成長法で形成する工程と、
   前記第２水素バリア膜上に層間絶縁膜を形成する工程と、を有してなることを特徴とする強誘電体メモリ装置の製造方法。
2. 前記第１水素バリア膜及び第２水素バリア膜がアルミニウム酸化物であることを特徴とする請求項１記載の強誘電体メモリ装置の製造方法。
3. 前記第１水素バリア膜及び第２水素バリア膜の形成法として、原子層気相成長法を用いることを特徴と請求項２記載の強誘電体メモリ装置の製造方法。
4. 前記サイドウォールを形成する工程と前記第２水素バリア膜を化学気相成長法で形成する工程との間に、前記サイドウォールの加熱処理を行うことを特徴と請求項１〜３のいずれか一項に記載の強誘電体メモリ装置の製造方法。

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