JP2001196551A - キャパシタを備えた半導体素子及びその製造方法 - Google Patents
キャパシタを備えた半導体素子及びその製造方法Info
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Abstract
(57)【要約】
【課題】 パッシベーション工程で発生された水素がキ
ャパシタ内部に拡散されることを効果的に防止すること
のできる、キャパシタを備えた半導体素子及びその製造
方法を提供する。 【解決手段】 トランジスタとトランジスタ周辺に形成
される第１絶縁膜１１６とからなる活性マトリックス１
１０と、下部電極１２０Ａと下部電極上に形成されるキ
ャパシタ薄膜１２２Ａ及びキャパシタ薄膜上に形成され
た上部電極１２４Ａとからなり、第１絶縁膜上に形成さ
れるキャパシタ構造１５０と、トランジスタとキャパシ
タ構造上とに形成される第２絶縁膜１２６と、トランジ
スタとキャパシタ構造とを電気的に接続し、第２絶縁膜
上に形成される金属配線１３６と、水素拡散を防止する
ためにキャパシタ構造上に形成される水素拡散防止膜１
４２とを含んでなる。
ャパシタ内部に拡散されることを効果的に防止すること
のできる、キャパシタを備えた半導体素子及びその製造
方法を提供する。 【解決手段】 トランジスタとトランジスタ周辺に形成
される第１絶縁膜１１６とからなる活性マトリックス１
１０と、下部電極１２０Ａと下部電極上に形成されるキ
ャパシタ薄膜１２２Ａ及びキャパシタ薄膜上に形成され
た上部電極１２４Ａとからなり、第１絶縁膜上に形成さ
れるキャパシタ構造１５０と、トランジスタとキャパシ
タ構造上とに形成される第２絶縁膜１２６と、トランジ
スタとキャパシタ構造とを電気的に接続し、第２絶縁膜
上に形成される金属配線１３６と、水素拡散を防止する
ためにキャパシタ構造上に形成される水素拡散防止膜１
４２とを含んでなる。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子に関
し、特に、メモリセルで用いるキャパシタ構造を備えた
半導体素子とその製造方法に関する。
し、特に、メモリセルで用いるキャパシタ構造を備えた
半導体素子とその製造方法に関する。
【０００２】
【従来の技術】周知のように、一つのトランジスタと一
つのキャパシタとから構成されているメモリセルを有す
るＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅ
ｓｓｍｅｍｏｒｙ）は、微細化を通じてますます小型化
されることによって高集積化されている。しかしなが
ら、依然として前記メモリセルの領域の減少が要求され
ている。
つのキャパシタとから構成されているメモリセルを有す
るＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅ
ｓｓｍｅｍｏｒｙ）は、微細化を通じてますます小型化
されることによって高集積化されている。しかしなが
ら、依然として前記メモリセルの領域の減少が要求され
ている。
【０００３】この要求を充足させるため、トレンチ（ｔ
ｒｅｎｃｈ）、またはスタック（ｓｔａｃｋ）構造のよ
うな３次元構造のキャパシタ構造が提案されている。し
かし、キャパシタが３次元に配列されたキャパシタの製
造過程は、長くてコストも多くかかる。従って、複雑な
製造過程なしに必要な量の情報を確保しながらセル領域
を減少させることのできる新しいメモリ素子が強くに要
求されている。
ｒｅｎｃｈ）、またはスタック（ｓｔａｃｋ）構造のよ
うな３次元構造のキャパシタ構造が提案されている。し
かし、キャパシタが３次元に配列されたキャパシタの製
造過程は、長くてコストも多くかかる。従って、複雑な
製造過程なしに必要な量の情報を確保しながらセル領域
を減少させることのできる新しいメモリ素子が強くに要
求されている。
【０００４】従って、前記要求を満足するためＤＲＡＭ
の場合には、ＢＳＴやＴａ２Ｏ５のような高誘電体物質
をキャパシタ薄膜として用いている。しかし、高誘電体
キャパシタのＤＲＡＭ素子は、小型化、低コスト、迅速
な処理速度、低電力消耗などのような長所にもかかわら
ず、メモリの揮発性とそれによるリフレッシュ（ｒｅｆ
ｒｅｓｈ）動作の必要性などの問題を有していた。
の場合には、ＢＳＴやＴａ２Ｏ５のような高誘電体物質
をキャパシタ薄膜として用いている。しかし、高誘電体
キャパシタのＤＲＡＭ素子は、小型化、低コスト、迅速
な処理速度、低電力消耗などのような長所にもかかわら
ず、メモリの揮発性とそれによるリフレッシュ（ｒｅｆ
ｒｅｓｈ）動作の必要性などの問題を有していた。
【０００５】上記ＤＲＡＭの問題を克服するためのもの
として、既存のシリコン酸化膜やシリコン窒化膜の代り
にＳＢＴ、またはＰＺＴのような強誘電体特性を有した
キャパシタ薄膜を利用した強誘電体メモリ素子（ＦｅＲ
ＡＭ）が提案された。ＦｅＲＡＭの場合は、強誘電体物
質の残留分極特性により不揮発性特性を有し、低電力で
作動できるためである。
として、既存のシリコン酸化膜やシリコン窒化膜の代り
にＳＢＴ、またはＰＺＴのような強誘電体特性を有した
キャパシタ薄膜を利用した強誘電体メモリ素子（ＦｅＲ
ＡＭ）が提案された。ＦｅＲＡＭの場合は、強誘電体物
質の残留分極特性により不揮発性特性を有し、低電力で
作動できるためである。
【０００６】ＤＲＡＭやＲＡＭなどのようなメモリ素子
を製造する時、半導体素子を湿気や不純物などのような
外部の有害環境から保護するために、金属配線膜上にパ
ッシベーション膜を形成する工程がある。このパッシベ
ーション膜は、ＣＶＤまたはＰＶＤ方法により水素雰囲
気で行われるが、このパッシベーション膜形成工程中に
発生した水素ガスは、メモリセルのキャパシタの性質を
低下させる。すなわち、水素ガス及びイオンが上部電極
とキャパシタの側面とを侵入して、結局キャパシタ薄膜
に至ってキャパシタ薄膜の強誘電体物質を成す酸素原子
と反応してキャパシタの特性を低下させることとなる。
を製造する時、半導体素子を湿気や不純物などのような
外部の有害環境から保護するために、金属配線膜上にパ
ッシベーション膜を形成する工程がある。このパッシベ
ーション膜は、ＣＶＤまたはＰＶＤ方法により水素雰囲
気で行われるが、このパッシベーション膜形成工程中に
発生した水素ガスは、メモリセルのキャパシタの性質を
低下させる。すなわち、水素ガス及びイオンが上部電極
とキャパシタの側面とを侵入して、結局キャパシタ薄膜
に至ってキャパシタ薄膜の強誘電体物質を成す酸素原子
と反応してキャパシタの特性を低下させることとなる。
【０００７】従って、このような問題によってメモリセ
ル製造において所望の生産性、信頼性及び収率を得るこ
とが困難となっている。
ル製造において所望の生産性、信頼性及び収率を得るこ
とが困難となっている。
【０００８】
【発明が解決しようとする課題】そこで、本発明は上記
従来のキャパシタを備えた半導体素子及びその製造方法
における問題点に鑑みてなされたものであって、パッシ
ベーション工程で発生した水素がキャパシタ内部に拡散
されることを効果的に防止し得る、酸化膜及びＴｉ膜の
二重層を備えるキャパシタを備えた半導体素子及びその
製造方法を提供することにその目的がある。
従来のキャパシタを備えた半導体素子及びその製造方法
における問題点に鑑みてなされたものであって、パッシ
ベーション工程で発生した水素がキャパシタ内部に拡散
されることを効果的に防止し得る、酸化膜及びＴｉ膜の
二重層を備えるキャパシタを備えた半導体素子及びその
製造方法を提供することにその目的がある。
【０００９】
【課題を解決するための手段】上記のような目的を達成
するためになされた本発明によるキャパシタを備えた半
導体素子は、トランジスタと前記トランジスタ周辺に形
成される第１絶縁膜とからなる活性マトリックスと、下
部電極と前記下部電極上に形成されるキャパシタ薄膜及
び前記キャパシタ薄膜上に形成された上部電極とからな
り、前記第１絶縁膜上に形成されるキャパシタ構造と、
前記トランジスタと前記キャパシタ構造上とに形成され
る第２絶縁膜と、前記トランジスタと前記キャパシタ構
造とを電気的に接続し、前記第２絶縁膜上に形成される
金属配線と、水素拡散を防止するために前記キャパシタ
構造上に形成される水素拡散防止膜とを含んでなること
を特徴とする。
するためになされた本発明によるキャパシタを備えた半
導体素子は、トランジスタと前記トランジスタ周辺に形
成される第１絶縁膜とからなる活性マトリックスと、下
部電極と前記下部電極上に形成されるキャパシタ薄膜及
び前記キャパシタ薄膜上に形成された上部電極とからな
り、前記第１絶縁膜上に形成されるキャパシタ構造と、
前記トランジスタと前記キャパシタ構造上とに形成され
る第２絶縁膜と、前記トランジスタと前記キャパシタ構
造とを電気的に接続し、前記第２絶縁膜上に形成される
金属配線と、水素拡散を防止するために前記キャパシタ
構造上に形成される水素拡散防止膜とを含んでなること
を特徴とする。
【００１０】また、本発明によるキャパシタを備えた半
導体素子の製造方法は、トランジスタと前記トランジス
タ周辺に形成された第１絶縁膜とからなる活性マトリッ
クスを準備する第１ステップと、強誘電体物質からなる
キャパシタ薄膜を備え、前記第１絶縁膜上にキャパシタ
構造を形成する第２ステップと、前記キャパシタ及び前
記トランジスタ構造上に第２絶縁膜を形成する第３ステ
ップと、金属配線膜を形成し、前記金属配線膜を所定の
第１形態にエッチングして前記トランジスタと前記キャ
パシタ構造とを電気的に接続するための金属配線を形成
する第４ステップと、前記キャパシタ構造上に水素拡散
防止膜を形成する第５ステップとを含んでなることを特
徴とする。
導体素子の製造方法は、トランジスタと前記トランジス
タ周辺に形成された第１絶縁膜とからなる活性マトリッ
クスを準備する第１ステップと、強誘電体物質からなる
キャパシタ薄膜を備え、前記第１絶縁膜上にキャパシタ
構造を形成する第２ステップと、前記キャパシタ及び前
記トランジスタ構造上に第２絶縁膜を形成する第３ステ
ップと、金属配線膜を形成し、前記金属配線膜を所定の
第１形態にエッチングして前記トランジスタと前記キャ
パシタ構造とを電気的に接続するための金属配線を形成
する第４ステップと、前記キャパシタ構造上に水素拡散
防止膜を形成する第５ステップとを含んでなることを特
徴とする。
【００１１】
【発明の実施例】次に、本発明にかかるキャパシタを備
えた半導体素子及びその製造方法の実施の形態の具体例
を図面を参照しながら説明する。
えた半導体素子及びその製造方法の実施の形態の具体例
を図面を参照しながら説明する。
【００１２】図１及び図２乃至８は、本発明の好ましい
実施例にかかるキャパシタを備えた半導体素子１００及
びその製造方法を説明するための断面図である。図１及
び２乃至８に示す同じ部分は、同じ図面符号で示した。
実施例にかかるキャパシタを備えた半導体素子１００及
びその製造方法を説明するための断面図である。図１及
び２乃至８に示す同じ部分は、同じ図面符号で示した。
【００１３】図１において、半導体素子１００は、活性
マトリックス１１０と、キャパシタ構造１５０と、第２
絶縁膜１２６と、ビットライン１３４と、金属配線１３
６及びＴＥＯＳ系酸化膜１３８及びＴｉ金属膜１４０の
二重水素拡散防止膜１４２を含んでなる。
マトリックス１１０と、キャパシタ構造１５０と、第２
絶縁膜１２６と、ビットライン１３４と、金属配線１３
６及びＴＥＯＳ系酸化膜１３８及びＴｉ金属膜１４０の
二重水素拡散防止膜１４２を含んでなる。
【００１４】また、パッシベーション膜１４４は、ＵＳ
Ｇ、Ｓｉ３Ｎ４のような物質からなり、半導体素子１０
０を外部有害物質の侵入から保護するために３２０℃か
ら４００℃の温度範囲でＣＶＤ、またはＰＶＤを用いて
ビットライン１３４と、Ｔｉ金属膜１４０及び第２絶縁
膜１２６上に形成される。
Ｇ、Ｓｉ３Ｎ４のような物質からなり、半導体素子１０
０を外部有害物質の侵入から保護するために３２０℃か
ら４００℃の温度範囲でＣＶＤ、またはＰＶＤを用いて
ビットライン１３４と、Ｔｉ金属膜１４０及び第２絶縁
膜１２６上に形成される。
【００１５】半導体素子１００において、ビットライン
１３４は、拡散領域１０６のいずれか一つと電気的に接
続され、キャパシタ構造１５０の上部電極は、残りの拡
散領域１０６のいずれか一つの金属配線１３６を介して
接続されている。この場合、ビットライン１３４と金属
配線１３６とは、電気的に互いに絶縁されている。キャ
パシタ構造１５０の下部電極は、一定の電圧を印加する
ためにプレートライン（図示せず）と接続されている。
また、下部電極と上部電極との間には、ＳＢＴやＰＺＴ
のような強誘電体物質からなるキャパシタ薄膜がある。
図面符号１２５は、上部電極と金属配線１３６との間の
接着力を向上させるために上部電極上に形成されたＴｉ
Ｎ付着膜を示す。ここで、二重水素拡散防止膜１４２
は、キャパシタ構造１５０に水素が拡散されることを防
止する重要な役割をすることとなる。
１３４は、拡散領域１０６のいずれか一つと電気的に接
続され、キャパシタ構造１５０の上部電極は、残りの拡
散領域１０６のいずれか一つの金属配線１３６を介して
接続されている。この場合、ビットライン１３４と金属
配線１３６とは、電気的に互いに絶縁されている。キャ
パシタ構造１５０の下部電極は、一定の電圧を印加する
ためにプレートライン（図示せず）と接続されている。
また、下部電極と上部電極との間には、ＳＢＴやＰＺＴ
のような強誘電体物質からなるキャパシタ薄膜がある。
図面符号１２５は、上部電極と金属配線１３６との間の
接着力を向上させるために上部電極上に形成されたＴｉ
Ｎ付着膜を示す。ここで、二重水素拡散防止膜１４２
は、キャパシタ構造１５０に水素が拡散されることを防
止する重要な役割をすることとなる。
【００１６】図２乃至８は、本発明の好ましい実施例に
かかるキャパシタを備えた半導体素子１００の製造方法
を説明するための概略図である。
かかるキャパシタを備えた半導体素子１００の製造方法
を説明するための概略図である。
【００１７】図２に示したように、半導体素子１００の
製造工程では、まず半導体基板１０２と、素子分離領域
１０４と、拡散領域１０６と、ゲート酸化膜１１２と、
ゲートライン１１３と、スペーサ１１４及び第１絶縁膜
１１６からなる活性マトリックス１１０を準備する。拡
散領域のいずれか一つは、ソース（ｓｏｕｒｃｅ）とし
て、また他の一つは、ドレイン（ｄｒａｉｎ）としての
役割をする。そして第１絶縁膜１１６は、ＢＰＳＧ（ｂ
ｏｒｏｎ−ｐｈｏｓｐｈｏｒ−ｓｉｌｉｃａｔｅ ｇｌ
ａｓｓ）、またはＭＴＯ（ｍｅｄｉｕｍ ｔｅｍｐｅｒ
ａｔｕｒｅ ｏｘｉｄｅ）のような物質からなる。
製造工程では、まず半導体基板１０２と、素子分離領域
１０４と、拡散領域１０６と、ゲート酸化膜１１２と、
ゲートライン１１３と、スペーサ１１４及び第１絶縁膜
１１６からなる活性マトリックス１１０を準備する。拡
散領域のいずれか一つは、ソース（ｓｏｕｒｃｅ）とし
て、また他の一つは、ドレイン（ｄｒａｉｎ）としての
役割をする。そして第１絶縁膜１１６は、ＢＰＳＧ（ｂ
ｏｒｏｎ−ｐｈｏｓｐｈｏｒ−ｓｉｌｉｃａｔｅ ｇｌ
ａｓｓ）、またはＭＴＯ（ｍｅｄｉｕｍ ｔｅｍｐｅｒ
ａｔｕｒｅ ｏｘｉｄｅ）のような物質からなる。
【００１８】次いで、Ｔｉ、またはＴｉＯＸからなるバ
ッファ膜（ｂｕｆｆｅｒ ｌａｙｅｒ）１１８を５０乃
至２５０ｎｍの厚さに第１絶縁膜１１６上に形成する。
そして、図３に示したように第１金属膜１２０と、誘電
体膜１２２及び第２金属膜１２４をバッファ膜１１８上
に順に形成する。本発明の実施例では、誘電体膜１２２
は、ＳＢＴ、またはＰＺＴのような強誘電体物質からな
り、スピンコーティング（ｓｐｉｎ ｃｏａｔｉｎ
ｇ）、またはＣＶＤのような方法により形成される。
ッファ膜（ｂｕｆｆｅｒ ｌａｙｅｒ）１１８を５０乃
至２５０ｎｍの厚さに第１絶縁膜１１６上に形成する。
そして、図３に示したように第１金属膜１２０と、誘電
体膜１２２及び第２金属膜１２４をバッファ膜１１８上
に順に形成する。本発明の実施例では、誘電体膜１２２
は、ＳＢＴ、またはＰＺＴのような強誘電体物質からな
り、スピンコーティング（ｓｐｉｎ ｃｏａｔｉｎ
ｇ）、またはＣＶＤのような方法により形成される。
【００１９】バッファ膜１１８と、第１金属膜１２０
と、誘電体膜１２２及び第２金属膜１２４を形成した
後、第２金属膜１２４を第１所定の形態にエッチングし
て上部電極１２４Ａを形成する。次いで、誘電体膜１２
４と、第１金属膜１２０及びバッファ膜１１８を所定の
第２形態にエッチングしてバッファ１１８Ａと、下部電
極１２０Ａと、キャパシタ薄膜１２２Ａ及び上部電極１
２４からなるキャパシタ構造１５０を形成する。後続工
程において、プレートラインを形成するための下部電極
１２０Ａの大きさは、上部電極１２８Ａの大きさと異な
るように形成することが好ましい。
と、誘電体膜１２２及び第２金属膜１２４を形成した
後、第２金属膜１２４を第１所定の形態にエッチングし
て上部電極１２４Ａを形成する。次いで、誘電体膜１２
４と、第１金属膜１２０及びバッファ膜１１８を所定の
第２形態にエッチングしてバッファ１１８Ａと、下部電
極１２０Ａと、キャパシタ薄膜１２２Ａ及び上部電極１
２４からなるキャパシタ構造１５０を形成する。後続工
程において、プレートラインを形成するための下部電極
１２０Ａの大きさは、上部電極１２８Ａの大きさと異な
るように形成することが好ましい。
【００２０】次いで、図４に示したように、ＢＰＳＧ、
ＭＴＯまたはＢＰＳＧとＴＥＯＳとの二重膜からなる第
２絶縁膜１２６をＣＶＤ方法によりキャパシタ構造１５
０上に形成し、その表面を化学的研磨（ＣＭＰ）方法、
またはＢＰＳＧフロー（ｆｌｏｗ）方法により平坦化さ
せる。
ＭＴＯまたはＢＰＳＧとＴＥＯＳとの二重膜からなる第
２絶縁膜１２６をＣＶＤ方法によりキャパシタ構造１５
０上に形成し、その表面を化学的研磨（ＣＭＰ）方法、
またはＢＰＳＧフロー（ｆｌｏｗ）方法により平坦化さ
せる。
【００２１】次いで、図５に示したように、第１及び第
２開口部１２８、１３０をフォトリソグラフィー（ｐｈ
ｏｔｏｌｉｔｈｏｇｒａｐｈｙ）及びＲＩＥ（ｒｅａｃ
ｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）のようなプラズマ
エッチング（ｐｌａｓｍａｅｔｃｈｉｎｇ）方法を用い
て、各々第２及び第１絶縁膜１２６、１１６を介して拡
散領域１０６上部に形成する。そして、第３開口部１３
２も前記方法を用いて第２絶縁膜１２６を過ぎてキャパ
シタ構造１５０上に形成される。その後、上部電極１２
４Ａと金属配線１３６との間の接着力を向上させるため
に、ＴｉＮ膜１２５を前記第３開口部の上部電極上に形
成する。しかし、ＴｉＮ膜１２５は省略することもでき
る。
２開口部１２８、１３０をフォトリソグラフィー（ｐｈ
ｏｔｏｌｉｔｈｏｇｒａｐｈｙ）及びＲＩＥ（ｒｅａｃ
ｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）のようなプラズマ
エッチング（ｐｌａｓｍａｅｔｃｈｉｎｇ）方法を用い
て、各々第２及び第１絶縁膜１２６、１１６を介して拡
散領域１０６上部に形成する。そして、第３開口部１３
２も前記方法を用いて第２絶縁膜１２６を過ぎてキャパ
シタ構造１５０上に形成される。その後、上部電極１２
４Ａと金属配線１３６との間の接着力を向上させるため
に、ＴｉＮ膜１２５を前記第３開口部の上部電極上に形
成する。しかし、ＴｉＮ膜１２５は省略することもでき
る。
【００２２】次いで、図６に示したように、Ｔｉ／Ｔｉ
Ｎ／Ａｌ等からなる金属配線１３６を開口部１２８、１
３０、１３２を含んだ全体表面上に形成した後、第３の
所定の形態にエッチングしてビットライン１３４及び金
属配線１３６を形成する。
Ｎ／Ａｌ等からなる金属配線１３６を開口部１２８、１
３０、１３２を含んだ全体表面上に形成した後、第３の
所定の形態にエッチングしてビットライン１３４及び金
属配線１３６を形成する。
【００２３】次いで、図７に示したように、ＴＥＯＳ系
酸化膜１３８及びＴｉ金属膜１４０を金属配線１３６上
に形成し、第３の所定の形態にパターンニングする。こ
こで、ＴＥＯＳ系酸化膜１３８及びＴｉ金属膜１４０
は、ＣＶＤやＰＶＤのような方法によりＴＥＯＳ系酸化
膜１３８の厚さは少なくとも５０ｎｍ、Ｔｉ金属膜１４
０は２０ｎｍ程度に形成する。ここで、二重水素拡散防
止膜１４２は、後続パッシベーション工程中の水素侵入
を防止するために、キャパシタ構造１５０を十分に覆う
ことのできるように形成する。
酸化膜１３８及びＴｉ金属膜１４０を金属配線１３６上
に形成し、第３の所定の形態にパターンニングする。こ
こで、ＴＥＯＳ系酸化膜１３８及びＴｉ金属膜１４０
は、ＣＶＤやＰＶＤのような方法によりＴＥＯＳ系酸化
膜１３８の厚さは少なくとも５０ｎｍ、Ｔｉ金属膜１４
０は２０ｎｍ程度に形成する。ここで、二重水素拡散防
止膜１４２は、後続パッシベーション工程中の水素侵入
を防止するために、キャパシタ構造１５０を十分に覆う
ことのできるように形成する。
【００２４】最後に、ＵＳＧ、Ｓｉ３Ｎ４、またはＵＳ
Ｇ／Ｓｉ３Ｎ４の二重膜からなるパッシベーション膜１
４０をＰＶＤ、またはＣＶＤ方法を利用して３２０℃か
ら４００℃の温度範囲で金属配線１３６及び第２絶縁膜
上に形成する。パッシベーション膜１４０は、湿気、不
純物のような外部の有害環境から素子を保護するために
形成される。
Ｇ／Ｓｉ３Ｎ４の二重膜からなるパッシベーション膜１
４０をＰＶＤ、またはＣＶＤ方法を利用して３２０℃か
ら４００℃の温度範囲で金属配線１３６及び第２絶縁膜
上に形成する。パッシベーション膜１４０は、湿気、不
純物のような外部の有害環境から素子を保護するために
形成される。
【００２５】上述したように半導体素子１００を形成す
ることによって、キャパシタ構造１５０を水素侵入によ
る損傷から保護することができる。すなわち、Ｔｉ金属
膜１４０とＴＥＯＳ系酸化膜１３８の二重水素防止膜１
４２とを形成することによって、水素拡散を効果的に防
止することができる。これは、水素原子の拡散速度がＴ
ｉ金属で著しく減少するためである。
ることによって、キャパシタ構造１５０を水素侵入によ
る損傷から保護することができる。すなわち、Ｔｉ金属
膜１４０とＴＥＯＳ系酸化膜１３８の二重水素防止膜１
４２とを形成することによって、水素拡散を効果的に防
止することができる。これは、水素原子の拡散速度がＴ
ｉ金属で著しく減少するためである。
【００２６】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００２７】
【発明の効果】上記のようになされる本発明は、酸化膜
とＴｉ膜の二重膜とでキャパシタ上部を覆うパターンを
形成することによって、キャパシタ内部に水素が拡散さ
れることを効果的に抑制して半導体メモリ素子の製造収
率向上及び素子特性向上効果を期待することができ、素
子製造工程開発を容易にすることができる。特に、Ｆｅ
ＲＡＭ素子の場合、金属配線形成以後の工程は、ＤＲＡ
Ｍ製造工程をそのまま適用することができるため、ＦＲ
ＡＭ製造のための別の後続工程開発が不要な経済的な利
点を得ることができる。
とＴｉ膜の二重膜とでキャパシタ上部を覆うパターンを
形成することによって、キャパシタ内部に水素が拡散さ
れることを効果的に抑制して半導体メモリ素子の製造収
率向上及び素子特性向上効果を期待することができ、素
子製造工程開発を容易にすることができる。特に、Ｆｅ
ＲＡＭ素子の場合、金属配線形成以後の工程は、ＤＲＡ
Ｍ製造工程をそのまま適用することができるため、ＦＲ
ＡＭ製造のための別の後続工程開発が不要な経済的な利
点を得ることができる。
【図１】本発明の好ましい実施例にかかるキャパシタを
備えた半導体素子の断面図である。
備えた半導体素子の断面図である。
【図２】本発明の好ましい実施例にかかるキャパシタを
備えた半導体素子の製造方法を説明するための断面図で
ある。
備えた半導体素子の製造方法を説明するための断面図で
ある。
【図３】本発明の好ましい実施例にかかるキャパシタを
備えた半導体素子の製造方法を説明するための断面図で
ある。
備えた半導体素子の製造方法を説明するための断面図で
ある。
【図４】本発明の好ましい実施例にかかるキャパシタを
備えた半導体素子の製造方法を説明するための断面図で
ある。
備えた半導体素子の製造方法を説明するための断面図で
ある。
【図５】本発明の好ましい実施例にかかるキャパシタを
備えた半導体素子の製造方法を説明するための断面図で
ある。
備えた半導体素子の製造方法を説明するための断面図で
ある。
【図６】本発明の好ましい実施例にかかるキャパシタを
備えた半導体素子の製造方法を説明するための断面図で
ある。
備えた半導体素子の製造方法を説明するための断面図で
ある。
【図７】本発明の好ましい実施例にかかるキャパシタを
備えた半導体素子の製造方法を説明するための断面図で
ある。
備えた半導体素子の製造方法を説明するための断面図で
ある。
【図８】本発明の好ましい実施例にかかるキャパシタを
備えた半導体素子の製造方法を説明するための断面図で
ある。
備えた半導体素子の製造方法を説明するための断面図で
ある。
１０２ 半導体基板 １０４ 素子分離領域 １０６ 拡散領域 １１２ ゲート酸化膜 １１３ ゲートライン １１４ スペーサ １１６ 第１絶縁膜 １１０ 活性マトリックス １１８ バッファ膜 １２０ 第１金属膜 １２２ 誘電膜 １２４ 第２金属膜 １１８Ａ バッファ １２０Ａ 下部電極 １２２Ａ キャパシタ薄膜 １２４Ａ 上部電極 １２５ ＴｉＮ付着膜 １２６ 第２絶縁膜 １３２ ＴｉＮ膜 １２８、１３０、１３２ 開口部 １３４ ビットライン １３６ 金属配線 １３８ ＴＥＯＳ系酸化膜 １４０ Ｔｉ金属膜 １４２ 二重水素拡散防止膜 １４４ パッシベーション膜 １５０ キャパシタ構造
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 承 錫 大韓民国 京畿道 利川市 夫鉢邑 牙美 里 山 136−１ (72)発明者 姜 南 守 大韓民国 京畿道 利川市 夫鉢邑 牙美 里 山 136−１
Claims (17)
- 【請求項１】 トランジスタと前記トランジスタ周辺に
形成される第１絶縁膜とからなる活性マトリックスと、 下部電極と前記下部電極上に形成されるキャパシタ薄膜
及び前記キャパシタ薄膜上に形成された上部電極とから
なり、前記第１絶縁膜上に形成されるキャパシタ構造
と、 前記トランジスタと前記キャパシタ構造上とに形成され
る第２絶縁膜と、 前記トランジスタと前記キャパシタ構造とを電気的に接
続し、前記第２絶縁膜上に形成される金属配線と、 水素拡散を防止するために前記キャパシタ構造上に形成
される水素拡散防止膜とを含んでなることを特徴とする
キャパシタを備えた半導体素子。 - 【請求項２】 前記上部電極上に形成され金属配線と前
記上部電極とを接続するＴｉＮ（ｔｉｔａｎｉｕｍ ｎ
ｉｔｒｉｄｅ）付着膜と、 水素雰囲気で化学気相蒸着法（ＣＶＤ、ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）や物理気相蒸
着法（ＰＶＤ、ｐｈｙｓｉｃａｌ ｖａｐｏｒｄｅｐｏ
ｓｉｔｉｏｎ）により前記金属配線上に形成されるパッ
シベーション（ｐａｓｓｉｖａｔｉｏｎ）膜とをさらに
含んでなることを特徴とする請求項１に記載のキャパシ
タを備えた半導体素子。 - 【請求項３】 前記水素拡散防止膜は、Ｔｉ金属膜とＴ
ＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌ
ｉｃａｔｅ）系酸化膜との二重膜からなることを特徴と
する請求項１に記載のキャパシタを備えた半導体素子。 - 【請求項４】 前記ＴＥＯＳ系酸化膜の厚さが５０ｎｍ
以上であることを特徴とする請求項３に記載のキャパシ
タを備えた半導体素子。 - 【請求項５】 前記Ｔｉ金属膜の厚さが１０ｎｍ以上で
あることを特徴とする請求項３に記載のキャパシタを備
えた半導体素子。 - 【請求項６】 前記水素拡散防止膜は、水素拡散を防止
するために前記キャパシタ構造を十分に覆う構造である
ことを特徴とする請求項１に記載のキャパシタを備えた
半導体素子。 - 【請求項７】 前記キャパシタ薄膜がＳＢＴ（ＳｒＢｉ
ＴａＯＸ）、またはＰＺＴ（ＰｂＺｒＴｉＯＸ）のよう
な強誘電体物質からなることを特徴とする請求項１に記
載のキャパシタを備えた半導体素子。 - 【請求項８】 前記パッシベーション膜は、ＵＳＧ（ｕ
ｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、Ｓｉ
３Ｎ４、またはＵＳＧとＳｉ３Ｎ４の二重膜のような物
質からなることを特徴とする請求項２に記載のキャパシ
タを備えた半導体素子。 - 【請求項９】 トランジスタと前記トランジスタ周辺に
形成された第１絶縁膜とからなる活性マトリックスを準
備する第１ステップと、 強誘電体物質からなるキャパシタ薄膜を備え、前記第１
絶縁膜上にキャパシタ構造を形成する第２ステップと、 前記キャパシタ及び前記トランジスタ構造上に第２絶縁
膜を形成する第３ステップと、 金属配線膜を形成し、前記金属配線膜を所定の第１形態
にエッチングして前記トランジスタと前記キャパシタ構
造とを電気的に接続するための金属配線を形成する第４
ステップと、 前記キャパシタ構造上に水素拡散防止膜を形成する第５
ステップとを含んでなることを特徴とするキャパシタを
備えた半導体素子の製造方法。 - 【請求項１０】 前記第３ステップの後、前記Ｔｉ金属
配線と上部電極とを接続するＴｉＮ付着膜を上部電極上
に形成する第６ステップをさらに含んでなることを特徴
とする請求項９に記載のキャパシタを備えた半導体素子
の製造方法。 - 【請求項１１】 前記第５ステップの後、水素雰囲気で
ＣＶＤ、またはＰＶＤ方法を利用して前記金属配線上に
パッシベーション膜を形成する第７ステップとをさらに
含んでなることを特徴とする請求項９に記載のキャパシ
タを備えた半導体素子の製造方法。 - 【請求項１２】 前記水素防止膜がＴｉ金属膜とＴＥＯ
Ｓ系酸化膜の二重膜とからなることを特徴とする請求項
９に記載のキャパシタを備えた半導体素子の製造方法。 - 【請求項１３】 前記ＴＥＯＳ系酸化膜の厚さが５０ｎ
ｍ以上であることを特徴とする請求項１２に記載のキャ
パシタを備えた半導体素子の製造方法。 - 【請求項１４】 前記Ｔｉ金属膜の厚さが１０ｎｍ以上
であることを特徴とする請求項１２に記載のキャパシタ
を備えた半導体素子の製造方法。 - 【請求項１５】 前記水素拡散防止膜は、水素拡散を防
止するために前記キャパシタ構造を十分に覆う構造であ
ることを特徴とする請求項９に記載のキャパシタを備え
た半導体素子の製造方法。 - 【請求項１６】 前記キャパシタ薄膜は、ＳＢＴ（Ｓｒ
ＢｉＴａＯＸ）、またはＰＺＴ（ＰｂＺｒＴｉＯＸ）の
ような強誘電体物質からなることを特徴とする請求項９
に記載のキャパシタを備えた半導体素子の製造方法。 - 【請求項１７】 前記パッシベーション膜は、ＵＳＧ
（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、
Ｓｉ３Ｎ４、またはＵＳＧとＳｉ３Ｎ４の二重膜のよう
な物質からなることを特徴とする請求項１１に記載のキ
ャパシタを備えた半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999/P65831 | 1999-12-30 | ||
| KR1019990065831A KR100362189B1 (ko) | 1999-12-30 | 1999-12-30 | 수소 확산을 방지할 수 있는 산화막 및 티타늄막 이중층을구비하는 반도체 메모리 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001196551A true JP2001196551A (ja) | 2001-07-19 |
| JP4594517B2 JP4594517B2 (ja) | 2010-12-08 |
Family
ID=19632999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000399598A Expired - Fee Related JP4594517B2 (ja) | 1999-12-30 | 2000-12-27 | キャパシタを備えた半導体素子及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6423554B2 (ja) |
| JP (1) | JP4594517B2 (ja) |
| KR (1) | KR100362189B1 (ja) |
| CN (1) | CN1173407C (ja) |
| TW (1) | TW476158B (ja) |
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| US6717198B2 (en) * | 2001-09-27 | 2004-04-06 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory |
| JP2003297956A (ja) * | 2002-04-04 | 2003-10-17 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2005229001A (ja) * | 2004-02-16 | 2005-08-25 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
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