JP2001217402A - キャパシタを備えた半導体素子及びその製造方法 - Google Patents
キャパシタを備えた半導体素子及びその製造方法Info
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Abstract
(57)【要約】
【課題】 パッシベーション工程で発生された水素がキ
ャパシタ内部に拡散されることを効果的に防止すること
のできる、酸化膜及びＴｉ膜の二重水素拡散防止膜を備
える半導体メモリ素子及びその製造方法を提供する。 【解決手段】 本発明は、半導体素子において、トラン
ジスタと上記トランジスタ周辺に形成される第１絶縁膜
とからなる活性マトリックスと、下部電極と、前記下部
電極上に形成されるキャパシタ薄膜及び前記キャパシタ
薄膜上に形成された上部電極とからなり、前記第１絶縁
膜上に形成されるキャパシタ構造と、水素拡散を防止す
るために前記キャパシタ構造上に形成される水素拡散防
止膜と、前記トランジスタと前記キャパシタ構造上とに
形成される第２絶縁膜と、前記トランジスタと前記キャ
パシタ構造とを電気的に接続し、前記第２絶縁膜上に形
成される金属配線とを含んでなる。
ャパシタ内部に拡散されることを効果的に防止すること
のできる、酸化膜及びＴｉ膜の二重水素拡散防止膜を備
える半導体メモリ素子及びその製造方法を提供する。 【解決手段】 本発明は、半導体素子において、トラン
ジスタと上記トランジスタ周辺に形成される第１絶縁膜
とからなる活性マトリックスと、下部電極と、前記下部
電極上に形成されるキャパシタ薄膜及び前記キャパシタ
薄膜上に形成された上部電極とからなり、前記第１絶縁
膜上に形成されるキャパシタ構造と、水素拡散を防止す
るために前記キャパシタ構造上に形成される水素拡散防
止膜と、前記トランジスタと前記キャパシタ構造上とに
形成される第２絶縁膜と、前記トランジスタと前記キャ
パシタ構造とを電気的に接続し、前記第２絶縁膜上に形
成される金属配線とを含んでなる。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子に関
し、特に、メモリセルで用いるキャパシタを備えた半導
体素子とその製造方法とに関する。
し、特に、メモリセルで用いるキャパシタを備えた半導
体素子とその製造方法とに関する。
【０００２】
【従来の技術】周知のように、一つのトランジスタと一
つのキャパシタとから構成されているメモリセルを有す
るＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅ
ｓｓｍｅｍｏｒｙ）は、微細化を通じてますます小型化
されることによって高集積化されている。しかしなが
ら、依然としてメモリセルの領域の減少が要求されてい
る。
つのキャパシタとから構成されているメモリセルを有す
るＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅ
ｓｓｍｅｍｏｒｙ）は、微細化を通じてますます小型化
されることによって高集積化されている。しかしなが
ら、依然としてメモリセルの領域の減少が要求されてい
る。
【０００３】その要求を充足させるため、トレンチ（ｔ
ｒｅｎｃｈ）、またはスタック（ｓｔａｃｋ）構造のよ
うな３次元構造のキャパシタ構造が提案されている。し
かし、キャパシタが３次元に配列されたキャパシタの製
造過程は、長くてコストも多くかかる。従って、複雑な
製造過程なしに必要な量の情報を確保しながらセル領域
を減少させることのできる新しいメモリ素子が強くに要
求されている。
ｒｅｎｃｈ）、またはスタック（ｓｔａｃｋ）構造のよ
うな３次元構造のキャパシタ構造が提案されている。し
かし、キャパシタが３次元に配列されたキャパシタの製
造過程は、長くてコストも多くかかる。従って、複雑な
製造過程なしに必要な量の情報を確保しながらセル領域
を減少させることのできる新しいメモリ素子が強くに要
求されている。
【０００４】従って、上記要求を満足するためＤＲＡＭ
の場合には、ＢＳＴやＴａ２Ｏ５のような高誘電体物質
をキャパシタ薄膜として用いている。しかし、高誘電体
キャパシタのＤＲＡＭ素子は、小型化、低コスト、迅速
な処理速度、低電力消耗などのような長所にもかかわら
ず、メモリの揮発性とそれによるリフレッシュ（ｒｅｆ
ｒｅｓｈ）動作の必要性などの問題を有している。
の場合には、ＢＳＴやＴａ２Ｏ５のような高誘電体物質
をキャパシタ薄膜として用いている。しかし、高誘電体
キャパシタのＤＲＡＭ素子は、小型化、低コスト、迅速
な処理速度、低電力消耗などのような長所にもかかわら
ず、メモリの揮発性とそれによるリフレッシュ（ｒｅｆ
ｒｅｓｈ）動作の必要性などの問題を有している。
【０００５】上記ＤＲＡＭの問題を克服するためのもの
として、既存のシリコン酸化膜やシリコン窒化膜の代り
にＳＢＴ、またはＰＺＴのような強誘電体特性を有した
キャパシタ薄膜を利用した強誘電体メモリ素子（ＦｅＲ
ＡＭ）が提案された。ＦｅＲＡＭの場合は、強誘電体物
質の残留分極特性により不揮発性特性を有し、低電力で
作動できるためである。
として、既存のシリコン酸化膜やシリコン窒化膜の代り
にＳＢＴ、またはＰＺＴのような強誘電体特性を有した
キャパシタ薄膜を利用した強誘電体メモリ素子（ＦｅＲ
ＡＭ）が提案された。ＦｅＲＡＭの場合は、強誘電体物
質の残留分極特性により不揮発性特性を有し、低電力で
作動できるためである。
【０００６】ＤＲＡＭやＦｅＲＡＭなどのようなメモリ
素子を製造する時、半導体素子を湿気、または不純物な
どの外部の有害環境から保護するために金属配線膜上に
パッシベーション膜を形成する工程がある。このパッシ
ベーション膜は、ＣＶＤ、またはＰＶＤ方法により水素
雰囲気で行われるが、このパッシベーション膜形成工程
中に発生した水素ガスがメモリセルのキャパシタの性質
を低下させる。すなわち、水素ガス及びイオンが上部電
極とキャパシタの側面とを侵入して、結局キャパシタ薄
膜に至りキャパシタ薄膜の強誘電体物質を二重酸素原子
などと反応してキャパシタの特性を低下させることとな
る。
素子を製造する時、半導体素子を湿気、または不純物な
どの外部の有害環境から保護するために金属配線膜上に
パッシベーション膜を形成する工程がある。このパッシ
ベーション膜は、ＣＶＤ、またはＰＶＤ方法により水素
雰囲気で行われるが、このパッシベーション膜形成工程
中に発生した水素ガスがメモリセルのキャパシタの性質
を低下させる。すなわち、水素ガス及びイオンが上部電
極とキャパシタの側面とを侵入して、結局キャパシタ薄
膜に至りキャパシタ薄膜の強誘電体物質を二重酸素原子
などと反応してキャパシタの特性を低下させることとな
る。
【０００７】従って、上記のような問題のため、メモリ
セル製造において所望の生産性、信頼性及び収率を得る
ことが困難となっている。
セル製造において所望の生産性、信頼性及び収率を得る
ことが困難となっている。
【０００８】
【発明が解決しようとする課題】そこで、本発明は上記
従来のキャパシタを備えた半導体素子及びその製造方法
における問題点に鑑みてなされたものであって、キャパ
シタ形成後、パッシベーション膜形成時発生した水素が
キャパシタ内部に拡散されることを効果的に防止するこ
とのできる、Ｔｉ膜とＴＥＯＳ酸化膜とからなる二重水
素拡散防止膜を含んでいる半導体素子及びその製造方法
を提供することにその目的がある。
従来のキャパシタを備えた半導体素子及びその製造方法
における問題点に鑑みてなされたものであって、キャパ
シタ形成後、パッシベーション膜形成時発生した水素が
キャパシタ内部に拡散されることを効果的に防止するこ
とのできる、Ｔｉ膜とＴＥＯＳ酸化膜とからなる二重水
素拡散防止膜を含んでいる半導体素子及びその製造方法
を提供することにその目的がある。
【０００９】
【発明を解決するための手段】上記のような目的を達成
するためになされた本発明によるキャパシタを備えた半
導体素子は、トランジスタと上記トランジスタ周辺に形
成される第１絶縁膜とからなる活性マトリックスと、下
部電極と、前記下部電極上に形成されるキャパシタ薄膜
及び前記キャパシタ薄膜上に形成された上部電極とから
なり、前記第１絶縁膜上に形成されるキャパシタ構造
と、水素拡散を防止するために前記キャパシタ構造上に
形成される水素拡散防止膜と、前記トランジスタと前記
キャパシタ構造上とに形成される第２絶縁膜と、前記ト
ランジスタと前記キャパシタ構造とを電気的に接続し、
前記第２絶縁膜上に形成される金属配線とを含んでなる
ことを特徴とする。
するためになされた本発明によるキャパシタを備えた半
導体素子は、トランジスタと上記トランジスタ周辺に形
成される第１絶縁膜とからなる活性マトリックスと、下
部電極と、前記下部電極上に形成されるキャパシタ薄膜
及び前記キャパシタ薄膜上に形成された上部電極とから
なり、前記第１絶縁膜上に形成されるキャパシタ構造
と、水素拡散を防止するために前記キャパシタ構造上に
形成される水素拡散防止膜と、前記トランジスタと前記
キャパシタ構造上とに形成される第２絶縁膜と、前記ト
ランジスタと前記キャパシタ構造とを電気的に接続し、
前記第２絶縁膜上に形成される金属配線とを含んでなる
ことを特徴とする。
【００１０】また、本発明によるキャパシタを備えた半
導体素子の製造方法は、トランジスタと前記トランジス
タ周辺に形成された第１絶縁膜とからなる活性マトリッ
クスを準備する第１ステップと、誘電体物質からなるキ
ャパシタ薄膜を備え、前記第１絶縁膜上にキャパシタ構
造を形成する第２ステップと、前記キャパシタ構造上に
水素拡散防止膜を形成する第３ステップと、前記キャパ
シタ及び前記トランジスタ構造上に第２絶縁膜を形成す
る第４ステップと、金属配線膜を形成し、前記金属配線
膜を所定の第１形態にエッチングして前記トランジスタ
と前記キャパシタ構造とを電気的に接続するための金属
配線を形成する第５ステップとを含んでなることを特徴
とする。
導体素子の製造方法は、トランジスタと前記トランジス
タ周辺に形成された第１絶縁膜とからなる活性マトリッ
クスを準備する第１ステップと、誘電体物質からなるキ
ャパシタ薄膜を備え、前記第１絶縁膜上にキャパシタ構
造を形成する第２ステップと、前記キャパシタ構造上に
水素拡散防止膜を形成する第３ステップと、前記キャパ
シタ及び前記トランジスタ構造上に第２絶縁膜を形成す
る第４ステップと、金属配線膜を形成し、前記金属配線
膜を所定の第１形態にエッチングして前記トランジスタ
と前記キャパシタ構造とを電気的に接続するための金属
配線を形成する第５ステップとを含んでなることを特徴
とする。
【００１１】
【発明の実施例】次に、本発明にかかるキャパシタを備
えた半導体素子及びその製造方法の実施の形態の具体例
を図面を参照しながら説明する。
えた半導体素子及びその製造方法の実施の形態の具体例
を図面を参照しながら説明する。
【００１２】図１及び図２乃至７は、本発明の好ましい
実施例にかかるキャパシタを備えた半導体素子１００及
びその製造方法を説明するための断面図である。図１及
び２乃至７に示す同じ部分は、同じ図面符号で示した。
実施例にかかるキャパシタを備えた半導体素子１００及
びその製造方法を説明するための断面図である。図１及
び２乃至７に示す同じ部分は、同じ図面符号で示した。
【００１３】図１において、半導体素子１００は、活性
マトリックス１１０と、第２絶縁膜１３０と、ＴＥＯＳ
酸化膜及びＴｉ金属１２８の二重水素拡散防止膜１４２
と、ビットライン１４８と、金属配線１４６及びキャパ
シタ構造１５０とを含んでなる。
マトリックス１１０と、第２絶縁膜１３０と、ＴＥＯＳ
酸化膜及びＴｉ金属１２８の二重水素拡散防止膜１４２
と、ビットライン１４８と、金属配線１４６及びキャパ
シタ構造１５０とを含んでなる。
【００１４】また、パッシベーション膜１５２は、ＵＳ
Ｇ、Ｓｉ３Ｎ４のような物質からなり、半導体素子１０
０を外部有害物質の侵入から保護するためにＣＶＤ、ま
たはＰＶＤを用いてビットライン１４８と、金属配線１
４６及び第２絶縁膜１３０上に形成される。
Ｇ、Ｓｉ３Ｎ４のような物質からなり、半導体素子１０
０を外部有害物質の侵入から保護するためにＣＶＤ、ま
たはＰＶＤを用いてビットライン１４８と、金属配線１
４６及び第２絶縁膜１３０上に形成される。
【００１５】半導体素子１００において、ビットライン
１４８は、拡散領域１０６のいずれか一つと電気的に接
続され、キャパシタ構造１５０の上部電極は、残りの拡
散領域１０６のいずれか一つの金属配線１４６を介して
接続されている。この場合、ビットライン１４８と金属
配線１４６とは電気的に互いに絶縁されている。キャパ
シタ構造１５０の下部電極は、一定の電圧を印加するた
めにプレートライン（図示せず）と接続されている。本
発明の実施例では、第１金属膜１４０Ａ、１４０ＢはＴ
ｉからなり、第２金属膜１４４Ａ、１４４Ｂは、Ｔｉ
Ｎ、Ａｌ、ＴｉＷのような物質からなる。
１４８は、拡散領域１０６のいずれか一つと電気的に接
続され、キャパシタ構造１５０の上部電極は、残りの拡
散領域１０６のいずれか一つの金属配線１４６を介して
接続されている。この場合、ビットライン１４８と金属
配線１４６とは電気的に互いに絶縁されている。キャパ
シタ構造１５０の下部電極は、一定の電圧を印加するた
めにプレートライン（図示せず）と接続されている。本
発明の実施例では、第１金属膜１４０Ａ、１４０ＢはＴ
ｉからなり、第２金属膜１４４Ａ、１４４Ｂは、Ｔｉ
Ｎ、Ａｌ、ＴｉＷのような物質からなる。
【００１６】また、下部電極と上部電極との間には、Ｓ
ＢＴやＰＺＴのような強誘電体物質からなるキャパシタ
薄膜がある。ここで、ＴＥＯＳ酸化膜１２６とＴｉ金属
１２８とを備えた二重水素拡散防止膜１４２は、パッシ
ベーション膜１５２の工程の間、キャパシタ構造１５０
に水素が拡散されることを防止する重要な役割をする。
このような水素拡散は、パッシベーション工程が水素雰
囲気で３２０乃至４００℃の高温の雰囲気でなされるた
めでる。
ＢＴやＰＺＴのような強誘電体物質からなるキャパシタ
薄膜がある。ここで、ＴＥＯＳ酸化膜１２６とＴｉ金属
１２８とを備えた二重水素拡散防止膜１４２は、パッシ
ベーション膜１５２の工程の間、キャパシタ構造１５０
に水素が拡散されることを防止する重要な役割をする。
このような水素拡散は、パッシベーション工程が水素雰
囲気で３２０乃至４００℃の高温の雰囲気でなされるた
めでる。
【００１７】図２乃至７は、本発明の実施例にかかるキ
ャパシタを備えた半導体素子１００の製造方法を説明す
るための概略図である。
ャパシタを備えた半導体素子１００の製造方法を説明す
るための概略図である。
【００１８】図２に示したように、半導体素子１００の
製造工程では、まず半導体基板１０２と、素子分離領域
１０４と、拡散領域１０６と、ゲート酸化膜１１２と、
ゲートライン１１３と、スペーサ１１４及び第１絶縁膜
１１６とからなる活性マトリックス１１０を準備する。
拡散領域のいずれか一つは、ソース（ｓｏｕｒｃｅ）と
して、またいずれか一つは、ドレイン（ｄｒａｉｎ）と
しての役割をする。そして、第１絶縁膜１１６は、ＢＰ
ＳＧ（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒ−ｓｉｌｉｃａｔ
ｅ ｇｌａｓｓ）、またはＭＴＯ（ｍｅｄｉｕｍ ｔｅ
ｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）のような物質からな
る。
製造工程では、まず半導体基板１０２と、素子分離領域
１０４と、拡散領域１０６と、ゲート酸化膜１１２と、
ゲートライン１１３と、スペーサ１１４及び第１絶縁膜
１１６とからなる活性マトリックス１１０を準備する。
拡散領域のいずれか一つは、ソース（ｓｏｕｒｃｅ）と
して、またいずれか一つは、ドレイン（ｄｒａｉｎ）と
しての役割をする。そして、第１絶縁膜１１６は、ＢＰ
ＳＧ（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒ−ｓｉｌｉｃａｔ
ｅ ｇｌａｓｓ）、またはＭＴＯ（ｍｅｄｉｕｍ ｔｅ
ｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）のような物質からな
る。
【００１９】次いで、Ｔｉ、またはＴｉＯＸからなるバ
ッファ膜（ｂｕｆｆｅｒ ｌａｙｅｒ）１１８を５０乃
至２５０ｎｍの厚さに第１絶縁膜１１６上に形成する。
そして、図３に示したように第１金属膜１２０と、誘電
体膜１２２及び第２金属膜１２４をバッファ膜１１８上
に順に形成する。本発明の実施例では、誘電体膜１２２
は、ＳＢＴ、またはＰＺＴのような強誘電体物質からな
り、スピンコーティング（ｓｐｉｎ ｃｏａｔｉｎ
ｇ）、またはＣＶＤのような方法により５０乃至２５０
ｎｍの厚さに形成される。また、実施例では第１及び第
２金属膜１２０、１２４は、白金（Ｐｔ）からなり、約
２００ｎｍの厚さに形成される。
ッファ膜（ｂｕｆｆｅｒ ｌａｙｅｒ）１１８を５０乃
至２５０ｎｍの厚さに第１絶縁膜１１６上に形成する。
そして、図３に示したように第１金属膜１２０と、誘電
体膜１２２及び第２金属膜１２４をバッファ膜１１８上
に順に形成する。本発明の実施例では、誘電体膜１２２
は、ＳＢＴ、またはＰＺＴのような強誘電体物質からな
り、スピンコーティング（ｓｐｉｎ ｃｏａｔｉｎ
ｇ）、またはＣＶＤのような方法により５０乃至２５０
ｎｍの厚さに形成される。また、実施例では第１及び第
２金属膜１２０、１２４は、白金（Ｐｔ）からなり、約
２００ｎｍの厚さに形成される。
【００２０】バッファ膜１１８と、第１金属膜１２０
と、誘電体膜１２２及び第２金属膜１２４を形成した
後、第２金属膜１２４を第１所定の形態にエッチングし
て上部電極１２４Ａを形成する。次いで、誘電体膜１２
４と、第１金属膜１２０及びバッファ膜１１８を所定の
第２形態にエッチングしてバッファ１１８Ａと、下部電
極１２０Ａと、キャパシタ薄膜１２２Ａ及び上部電極１
２４からなるキャパシタ構造１５０を形成する。後続工
程でプレートラインを形成するため、下部電極１２０Ａ
の大きさは、上部電極１２８Ａの大きさと異なるように
形成することが好ましい。
と、誘電体膜１２２及び第２金属膜１２４を形成した
後、第２金属膜１２４を第１所定の形態にエッチングし
て上部電極１２４Ａを形成する。次いで、誘電体膜１２
４と、第１金属膜１２０及びバッファ膜１１８を所定の
第２形態にエッチングしてバッファ１１８Ａと、下部電
極１２０Ａと、キャパシタ薄膜１２２Ａ及び上部電極１
２４からなるキャパシタ構造１５０を形成する。後続工
程でプレートラインを形成するため、下部電極１２０Ａ
の大きさは、上部電極１２８Ａの大きさと異なるように
形成することが好ましい。
【００２１】次いで、図４に示したように、ＴＥＯＳ酸
化膜１２６とＴｉ金属膜１２８とをキャパシタ構造１５
０と第２絶縁膜１３０上とに形成しエッチングして、Ｔ
ＥＯＳ酸化膜１２６とＴｉ金属１２８とからなる二重水
素拡散防止膜１４２を形成する。好ましくは、Ｔｉ金属
膜１２８は少なくとも１０ｎｍの厚さに形成される。次
いで、第２絶縁膜を二重水素防止膜１４２と活性マトリ
ックス１１０上とに形成するが、この場合第２絶縁膜１
３０は、約１００ｎｍの厚さに形成され、ＢＰＳＧ、ま
たはＭＴＯからなる。
化膜１２６とＴｉ金属膜１２８とをキャパシタ構造１５
０と第２絶縁膜１３０上とに形成しエッチングして、Ｔ
ＥＯＳ酸化膜１２６とＴｉ金属１２８とからなる二重水
素拡散防止膜１４２を形成する。好ましくは、Ｔｉ金属
膜１２８は少なくとも１０ｎｍの厚さに形成される。次
いで、第２絶縁膜を二重水素防止膜１４２と活性マトリ
ックス１１０上とに形成するが、この場合第２絶縁膜１
３０は、約１００ｎｍの厚さに形成され、ＢＰＳＧ、ま
たはＭＴＯからなる。
【００２２】次いで、図５に示したように、第１及び第
２開口部１３２、１３４をフォトリソグラフイー（ｐｈ
ｏｔｏｌｉｔｈｏｇｒａｐｈｙ）及びＲＩＥ（ｒｅａｃ
ｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）のようなプラズマ
エッチング（ｐｌａｓｍａｅｔｃｈｉｎｇ）方法を用い
て、各々第２及び第１絶縁膜１３０、１１６を介して拡
散領域１０６上部に形成する。そして、第３開口部１３
６も前記方法を用いて、第２絶縁膜１２６と二重水素防
止膜１４２とを過ぎてキャパシタ構造１５０上に形成さ
れる。ここで、図面符号１３８は、上部電極１２４Ａと
後続工程の金属配線１４６との接着力を向上させるため
に形成されたＴｉＮ膜を示す。
２開口部１３２、１３４をフォトリソグラフイー（ｐｈ
ｏｔｏｌｉｔｈｏｇｒａｐｈｙ）及びＲＩＥ（ｒｅａｃ
ｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）のようなプラズマ
エッチング（ｐｌａｓｍａｅｔｃｈｉｎｇ）方法を用い
て、各々第２及び第１絶縁膜１３０、１１６を介して拡
散領域１０６上部に形成する。そして、第３開口部１３
６も前記方法を用いて、第２絶縁膜１２６と二重水素防
止膜１４２とを過ぎてキャパシタ構造１５０上に形成さ
れる。ここで、図面符号１３８は、上部電極１２４Ａと
後続工程の金属配線１４６との接着力を向上させるため
に形成されたＴｉＮ膜を示す。
【００２３】次いで、第１金属膜１４０を開口部１２
８、１３０、１３２の内部を含む全体表面上に形成し、
次いで第２金属膜１４４を第１金属膜１４０上に形成す
る。
８、１３０、１３２の内部を含む全体表面上に形成し、
次いで第２金属膜１４４を第１金属膜１４０上に形成す
る。
【００２４】また、図６に示したように、第１金属膜１
４０と第２金属膜１４４とは、ビットライン１４８と金
属配線１４６とを形成するために所定の形態にエッチン
グされる。本発明の実施例において、第１金属膜１４０
は、ＴｉＮ、ＡｌまたはＴｉＷのような物質からなる。
４０と第２金属膜１４４とは、ビットライン１４８と金
属配線１４６とを形成するために所定の形態にエッチン
グされる。本発明の実施例において、第１金属膜１４０
は、ＴｉＮ、ＡｌまたはＴｉＷのような物質からなる。
【００２５】最後に、図７に示したように、半導体素子
１００を湿気や不純物のような外部有害環境から保護す
るために、ＵＳＧ、Ｓｉ３Ｎ４、またはＵＳＧとＳｉ３
Ｎ４との二重膜からなるパッシベーション膜１５２をＣ
ＶＤ及びＰＶＤのような方法を用いて、金属配線１４６
と、ビットライン１４８及び第２絶縁膜１２６上に形成
される。
１００を湿気や不純物のような外部有害環境から保護す
るために、ＵＳＧ、Ｓｉ３Ｎ４、またはＵＳＧとＳｉ３
Ｎ４との二重膜からなるパッシベーション膜１５２をＣ
ＶＤ及びＰＶＤのような方法を用いて、金属配線１４６
と、ビットライン１４８及び第２絶縁膜１２６上に形成
される。
【００２６】上述したように半導体素子１００を形成す
ることによって、キャパシタ構造１５０を水素侵入によ
る損傷から保護することができる。すなわち、金属配線
１４６と二重水素防止膜１４２とのＴｉ金属１４０Ａを
形成することによって、水素拡散を効果的に防止するこ
とができる。これは、水素原子の拡散速度がＴｉ金属で
著しく減少するためである。
ることによって、キャパシタ構造１５０を水素侵入によ
る損傷から保護することができる。すなわち、金属配線
１４６と二重水素防止膜１４２とのＴｉ金属１４０Ａを
形成することによって、水素拡散を効果的に防止するこ
とができる。これは、水素原子の拡散速度がＴｉ金属で
著しく減少するためである。
【００２７】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００２８】
【発明の効果】上記のようになされる本発明は、酸化膜
とＴｉ膜との二重膜でキャパシタ上部を覆うパターンを
形成することによって、キャパシタ内部に水素が拡散さ
れることを効果的に抑制して半導体メモリ素子の製造収
率向上及び素子特性向上効果を期待することができ、素
子製造工程開発を容易にすることがでできる。特に、Ｆ
ｅＲＡＭ素子の場合、金属配線形成以後の工程は、ＤＲ
ＡＭ製造工程をそのまま適用することができるためＦＲ
ＡＭ製造のための別途の後続工程開発が不要となって経
済的な利点を得ることができる。
とＴｉ膜との二重膜でキャパシタ上部を覆うパターンを
形成することによって、キャパシタ内部に水素が拡散さ
れることを効果的に抑制して半導体メモリ素子の製造収
率向上及び素子特性向上効果を期待することができ、素
子製造工程開発を容易にすることがでできる。特に、Ｆ
ｅＲＡＭ素子の場合、金属配線形成以後の工程は、ＤＲ
ＡＭ製造工程をそのまま適用することができるためＦＲ
ＡＭ製造のための別途の後続工程開発が不要となって経
済的な利点を得ることができる。
【図１】本発明の好ましい実施例にかかるキャパシタを
備えた半導体素子の断面図である。
備えた半導体素子の断面図である。
【図２】本発明の好ましい実施例にかかるキャパシタを
備えた半導体素子の製造方法を説明するための断面図で
ある。
備えた半導体素子の製造方法を説明するための断面図で
ある。
【図３】本発明の好ましい実施例にかかるキャパシタを
備えた半導体素子の製造方法を説明するための断面図で
ある。
備えた半導体素子の製造方法を説明するための断面図で
ある。
【図４】本発明の好ましい実施例にかかるキャパシタを
備えた半導体素子の製造方法を説明するための断面図で
ある。
備えた半導体素子の製造方法を説明するための断面図で
ある。
【図５】本発明の好ましい実施例にかかるキャパシタを
備えた半導体素子の製造方法を説明するための断面図で
ある。
備えた半導体素子の製造方法を説明するための断面図で
ある。
【図６】本発明の好ましい実施例にかかるキャパシタを
備えた半導体素子の製造方法を説明するための断面図で
ある。
備えた半導体素子の製造方法を説明するための断面図で
ある。
【図７】本発明の好ましい実施例にかかるキャパシタを
備えた半導体素子の製造方法を説明するための断面図で
ある。
備えた半導体素子の製造方法を説明するための断面図で
ある。
１０２ 半導体基板 １０４ 素子分離領域 １０６ 拡散領域 １１０ 活性マトリックス １１２ ゲート酸化膜 １１３ ゲートライン １１４ スペーサ １１６ 第１絶縁膜 １１８ バッファ膜 １１８Ａ バッファ １２０ 第１金属膜 １２０Ａ 下部電極 １２２ 誘電膜 １２２Ａ キャパシタ薄膜 １２４ 第２金属膜 １２４Ａ 上部電極 １２６ ＴＥＯＳ酸化膜 １２８ Ｔｉ膜 １３０ 第２絶縁膜 １３２、１３４、１３６ 開口部 １３８ ＴｉＮ膜 １４０Ａ、１４０Ｂ 第１金属膜 １４２ 二重水素拡散防止膜 １４４Ａ、１４４Ｂ 第２金属膜 １４８ ビットライン １４６ 金属配線 １５０ キャパシタ構造 １５２ パッシベーション膜
Claims (14)
- 【請求項１】 トランジスタと上記トランジスタ周辺に
形成される第１絶縁膜とからなる活性マトリックスと、 下部電極と、前記下部電極上に形成されるキャパシタ薄
膜及び前記キャパシタ薄膜上に形成された上部電極とか
らなり、前記第１絶縁膜上に形成されるキャパシタ構造
と、 水素拡散を防止するために前記キャパシタ構造上に形成
される水素拡散防止膜と、 前記トランジスタと前記キャパシタ構造上とに形成され
る第２絶縁膜と、 前記トランジスタと前記キャパシタ構造とを電気的に接
続し、前記第２絶縁膜上に形成される金属配線とを含ん
でなることを特徴とするキャパシタを備えた半導体素
子。 - 【請求項２】 前記上部電極上に形成され金属配線と前
記上部電極とを接続するＴｉＮ（ｔｉｔａｎｉｕｍ ｎ
ｉｔｒｉｄｅ）付着膜と、 水素雰囲気で化学気相蒸着法（ＣＶＤ、ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）や物理気相蒸
着法（ＰＶＤ、ｐｈｙｓｉｃａｌ ｖａｐｏｒｄｅｐｏ
ｓｉｔｉｏｎ）により前記金属配線上に形成されるパッ
シベーション（ｐａｓｓｉｖａｔｉｏｎ）膜とをさらに
含んでなることを特徴とする請求項１に記載のキャパシ
タを備えた半導体素子。 - 【請求項３】 前記水素拡散防止膜は、Ｔｉ金属膜と、
ＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉ
ｌｉｃａｔｅ）酸化膜とからなることを特徴とする請求
項１に記載のキャパシタを備えた半導体素子。 - 【請求項４】 前記Ｔｉ金属膜の厚さが１０ｎｍ以上で
あることを特徴とする請求項３に記載のキャパシタを備
えた半導体素子。 - 【請求項５】 前記金属配線は、Ｔｉ、ＴｉＮ、Ａｌ、
またはＴｉＷからなることを特徴とする請求項１に記載
のキャパシタを備えた半導体素子。 - 【請求項６】 前記キャパシタ薄膜は、ＳＢＴ（ＳｒＢ
ｉＴａＯＸ）、またはＰＺＴ（ＰｂＺｒＴｉＯＸ）のよ
うな強誘電体物質からなることを特徴とする請求項１に
記載のキャパシタを備えた半導体素子。 - 【請求項７】 前記パッシベーション膜は、ＵＳＧ（ｕ
ｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、Ｓｉ
３Ｎ４、またはＵＳＧとＳｉ３Ｎ４の二重膜のような物
質からなることを特徴とする請求項２に記載のキャパシ
タを備えた半導体素子。 - 【請求項８】 トランジスタと前記トランジスタ周辺に
形成された第１絶縁膜とからなる活性マトリックスを準
備する第１ステップと、 強誘電体物質からなるキャパシタ薄膜を備え、前記第１
絶縁膜上にキャパシタ構造を形成する第２ステップと、 前記キャパシタ構造上に水素拡散防止膜を形成する第３
ステップと、 前記キャパシタ及び前記トランジスタ構造上に第２絶縁
膜を形成する第４ステップと、 金属配線膜を形成し、前記金属配線膜を所定の第１形態
にエッチングして前記トランジスタと前記キャパシタ構
造とを電気的に接続するための金属配線を形成する第５
ステップとを含んでなることを特徴とするキャパシタを
備えた半導体素子の製造方法。 - 【請求項９】 前記第４ステップの後、前記Ｔｉ金属配
線と上部電極とを接続するＴｉＮ付着膜を上部電極上に
形成する第６ステップと、 水素雰囲気でＣＶＤ、またはＰＶＤ方法を利用して前記
金属配線上にパッシベーション膜を形成する第７ステッ
プとをさらに含んでなることを特徴とする請求項８に記
載のキャパシタを備えた半導体素子の製造方法。 - 【請求項１０】 前記水素防止膜は、Ｔｉ金属膜とＴＥ
ＯＳ酸化膜とからなることを特徴とする請求項８に記載
のキャパシタを備えた半導体素子の製造方法。 - 【請求項１１】 前記Ｔｉ金属膜の厚さが１０ｎｍ以上
であることを特徴とする請求項１０に記載のキャパシタ
を備えた半導体素子の製造方法。 - 【請求項１２】 前記金属配線は、Ｔｉ、ＴｉＮ、Ａ
ｌ、またはＴｉＷからなることを特徴とする請求項８に
記載のキャパシタを備えた半導体素子の製造方法。 - 【請求項１３】 前記キャパシタ薄膜は、ＳＢＴ（Ｓｒ
ＢｉＴａＯＸ）、またはＰＺＴ（ＰｂＺｒＴｉＯＸ）の
ような強誘電体物質からなることを特徴とする請求項８
に記載のキャパシタを備えた半導体素子の製造方法。 - 【請求項１４】 前記パッシベーション膜がＵＳＧ、Ｓ
ｉ３Ｎ４、またはＵＳＧとＳｉ３Ｎ４の二重膜のような
物質からなることを特徴とする請求項９に記載のキャパ
シタを備えた半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065829A KR100362179B1 (ko) | 1999-12-30 | 1999-12-30 | 수소 확산을 방지할 수 있는 산화막 및 티타늄막 이중층을구비하는 반도체 메모리 소자 및 그 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
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| US6781184B2 (en) * | 2001-11-29 | 2004-08-24 | Symetrix Corporation | Barrier layers for protecting metal oxides from hydrogen degradation |
| KR100753046B1 (ko) * | 2001-12-29 | 2007-08-30 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자 및 그 제조 방법 |
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| KR100811378B1 (ko) * | 2002-06-29 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체소자 및 그 제조방법 |
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| KR100848241B1 (ko) | 2006-12-27 | 2008-07-24 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
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|---|---|---|---|---|
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| KR100216866B1 (ko) * | 1996-05-22 | 1999-09-01 | 윤종용 | 누설전류를 방지하기 위한 강유전체 램 및 그 제조방법 |
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| KR100436056B1 (ko) * | 1997-12-30 | 2004-12-17 | 주식회사 하이닉스반도체 | 강유전체 커패시터의 확산장벽막 형성방법 |
-
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- 1999-12-30 KR KR1019990065829A patent/KR100362179B1/ko not_active IP Right Cessation
-
2000
- 2000-12-19 US US09/739,372 patent/US20010006241A1/en not_active Abandoned
- 2000-12-27 JP JP2000399601A patent/JP2001217402A/ja active Pending
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