KR20020006364A - 이중 식각 마스크막을 이용한 반도체 소자의 고유전체커패시터 제조방법 - Google Patents

이중 식각 마스크막을 이용한 반도체 소자의 고유전체커패시터 제조방법 Download PDF

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Abstract

반도체 소자의 고유전체 커패시터 제조방법을 제공한다. 본 발명은 반도체 기판 상에 하부 전극용 제1 도전막과, 그 위에 고유전체막 패턴 및 상부 전극을 형성한다. 그리고, 상기 제1 도전막 상에 상기 고유전체막 패턴 및 상부 전극을 덮는 이중 식각 마스크막을 형성한다. 상기 이중 식각 마스크막은 고유전체막 패턴의 열화를 막을 수 있는 절연막과, 제1 도전막과 식각 선택비를 높일 수 있는 Ti계 금속막을 채용한다. 이에 따라, 본 발명은 고유전체막 패턴의 열화도 막을 수 있고, 하부 전극 형성을 위한 이중 식각 마스크막의 두께를 낮출 수 있고 하부 전극을 용이하게 형성할 수 잇다.

Description

이중 식각 마스크막을 이용한 반도체 소자의 고유전체 커패시터 제조방법{Method for fabricating capacitor having high dielectric constant using double etch mask layer in semiconductor device}
본 발명은 반도체 소자의 고유전체 커패시터 제조 방법에 관한 것으로, 보다 상세하게는 이중 식각 마스크막을 이용한 반도체 소자의 고유전체 커패시터 제조방법에 관한 것이다.
반도체 메모리의 고집적화에 따라 점점 작아지는 단위 면적내에서 보다 큰 정전용량의 커패시터가 요구되고 있다. 보다 큰 정전용량을 얻기 위하여, 커패시터의 유효면적을 넓혀주는 연구와 유전층의 박막화를 이루려는 연구, 그리고 유전층을 유전율이 높은 고유전체, 예컨대 PZT(PbZrTiO3) 혹은 BST(BaSrTiO3)로 대체하려는 연구가 계속되어 왔다.
이들중 제한된 면적에서 커패시터의 유효면적을 늘리는 방법은 그 제조공정이 어려워 실제 반도체 장치에 적용하기에는 문제가 있다. 한편, 유전층의 박막화는 질화막-산화막의 유전층을 쓰는 이상은 누설전류등 소자의 신뢰성 측면에서 문제점이 있다. 이 두가지 난제를 모두 해소시킬 수 있는 방안으로 근래 집중적으로 연구되고 있는 것은 유전층의 고유전율화이다. 고유전체를 유전층으로 도입할 경우 질화막-산화막의 유전층을 사용한 커패시터와 동일한 유전층의 면적과 두께를 가지면서도 더 큰 정전용량을 얻을 수 있다. 그러므로 유전층으로 고유전체를 사용하기 위한 연구가 가속되고 있다.
고유전체를 유전층으로 형성하면 상하부 전극으로 다결정 실리콘막을 사용할 수 없다. 왜냐하면, 고유전가 다결정 실리콘막을 쉽게 산화시켜 버려 계면에 저유전율의 산화층이 발생하기 때문이다. 따라서, 상하부 전극의 신재료로 고유전체와 접촉하여도 산화하지 않는 성질을 가진 백금족 금속 또는 그 산화물을 적용하게 되었다.
그러나 상기 백금족 금속 및 그 산화물은 패턴 형성을 위한 건식식각이 어렵다. 특히, 백금막은 건식식각시 식각 반응물의 기화도가 낮아 식각반응물, 예컨대 폴리머가 재증착되고 식각 경사도가 낮은 문제점이 있다.
더욱이, 통상 마스크로 사용되는 포토레지스트 패턴과 백금막과의 식각 선택비가 낮아 포토레지스트 패턴의 두께를 높여야 하기 때문에 사진공정시 포토레지스트 패턴의 임계 크기(critical dimension) 이득(gain)이 커져 미세 패턴을 형성하기가 어렵다.
또한, 반도체 소자의 회로 설계 방식에 따라 다르기는 하나 통상 상부 전극, 고유전체막, 하부 전극의 순으로 이들을 구성하는 물질막을 사진식각하여 커패시터를 제조한다. 이때, 식각되어 얻어지는 상부전극, 고유전체막, 하부 전극의 낮은 경사도, 임계 크기 이득으로 인하여 각 층을 식각하기 위한 포토레지스트 패턴 형성을 위한 사진공정시 미스 얼라인 마진이 줄어들어 고집화될수록 그 적용이 불가능하다. 특히, 하부 전극을 얻기 위한 식각시 상부의 고유전체막과 충분한 마진이 확보되지 않으면 고유전체막이 부식(erosion)되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제를 해결하여 상부 전극, 고유전체막 및 하부 전극을 잘 제조할 수 있는 반도체 소자의 고유전체 커패시터 제조방법을 제공하는 데 있다.
도 1 내지 도 6은 본 발명에 의한 반도체 소자의 고유전체 커패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 7은 본 발명의 반도체 소자의 고유전체 커패시터의 상하부전극으로 이용되는 백금막에 대한 식각 마스크막의 선택비를 도시한 그래프이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 고유전체 커패시터 제조방법은 반도체 기판 상에 하부 전극용 제1 도전막, 고유전체막 및 상부 전극용 제2 도전막을 순차적으로 형성한다. 이어서, 상기 제2 도전막 상에 제1 식각 마스크막을 형성한 후, 이를 마스크로 상기 제2 도전막을 식각하여 커패시터의 상부 전극을 형성한다. 이때, 상기 제1 식각 마스크막은 제2 도전막에 대한 식각 선택비가 높은 Ti계 금속막을 이용함으로써 상부 전극을 용이하게 형성한다.
다음에, 상기 제1 식각 마스크막을 제거한 후, 상기 고유전체막을 패터닝하여 고유전체막 패턴을 형성한다. 이어서, 상기 제1 도전막 상에 상기 고유전체막 패턴 및 상부 전극을 덮는 제2 식각 마스크막 및 제3 식각 마스크막을 순차적으로 형성한다. 상기 제2 및 제3 식각 마스크막을 식각 마스크로 상기 제1 도전막을 식각하여 커패시터의 하부 전극을 형성한다. 이때, 상기 제2 식각 마스크막을 고유전체막 패턴의 열화를 막을 수 있는 절연막으로 형성하고, 상기 제3 식각 마스크막을 제1 도전막과 식각 선택비를 높일 수 있는 Ti계 금속막을 채용한다. 따라서, 본 발명은 고유전체막 패턴의 열화도 막을 수 있고, 하부 전극 형성을 위한 제2 및 제3 식각 마스크막의 두께를 낮출 수 있어 식각 마스크막의 측벽에 재증착되는 폴리머 형성을 억제할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1 내지 도 6은 본 발명에 의한 반도체 소자의 고유전체 커패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(21) 상에 절연막(23)을 형성한다. 이어서, 상기 절연막(23)에 콘택홀(25)을 형성한 후 상기 콘택홀(25) 내에 플러그(27)를 형성한다. 상기 플러그(27)는 불순물이 도핑된 폴리실리콘막을 이용하여 형성한다. 계속하여, 상기 플러그(27) 및 절연막(23) 상에 접촉층(29)을 50∼1000Å의 두께로 형성한다. 상기 접촉층(29)은 Ti 또는 TiN을 스퍼터링 또는 화학기상증착법을 이용하여 형성한다.
도 2를 참조하면, 상기 접촉층 상에 하부 전극용 제1 도전막(31)을 형성한다. 상기 제1 도전막(31)은 Pt, Ir, Ru, Rh 등의 귀금속막, IrO2, RuO2, LSCO 등의 산화물 전극막, 또는 상기 귀금속막과 산화물 전극막의 조합으로 구성한다. 이어서, 상기 제1 도전막(31) 상에 고유전체막(33)을 형성한다. 상기 고유전체막(33)은 PZT, PLZT, PNZT 또는 BST를 이용하여 형성한다.
계속하여, 상기 고유전체막(33) 상에 상부 전극용 제2 도전막(39)을 형성한다. 상기 제2 도전막(39)은 귀금속막과 산화물 전극막으로 구성한다. 상기 제2 도전막(39)을 구성하는 귀금속막(35) 및 산화물 전극막(37)은 각각 Ir 및 IrO2로 구성하는 것이 바람직하다. 본 실시예에서는 상기 제2 도전막(39)을 귀금속막(35)과 산화물 전극막(37)의 이중막으로 구성하였으나, 귀금속막(35)이나 산화물 전극막(37)의 단일막으로도 형성할 수도 있다.
도 3을 참조하면, 상기 제2 도전막(39) 상에 상부 전극 형성을 위한 제1 식각 마스크막(40)을 형성한다. 특히, 본 발명은 종래와 다르게 제1 식각 마스크막(40)로 Ti계 금속막, 예컨대 Ti막 또는 TiN막을 스퍼터링법을 이용하여 형성한다. 이렇게 제1 식각 마스크막(40)을 Ti계 금속막을 이용하면 제2 도전막(39)에 대한 식각 선택비가 높아 제1 식각 마스크막(40)의 두께를 높이지 않아도 되므로 미세 패턴을 형성하기가 매우 용이하다.
이어서, 상기 제1 식각 마스크막(40)을 식각 마스크로 상기 제2 도전막(39)을 식각하여 커패시터의 상부 전극(39a)을 형성한다. 이때, 식각가스로 Cl2와 O2가스의 혼합 가스를 이용하며, O2/Cl2+O2값은 0.2 이상으로 한다. 결과적으로, 상기 상부 전극(39a)는 귀금속막 패턴(35a) 및 산화물 전극막 패턴(37a)로 구성된다.
도 4를 참조하면, 상기 제1 식각 마스크막(40)을 제거한 후, 상기 고유전체막(33)을 패터닝하여 고유전체막 패턴(33a)을 형성한다. 상기 고유전체막 패턴(33a)은 통상의 사진 식각 공정을 이용하여 형성한다.
도 5를 참조하면, 상기 제1 도전막(31) 상에 상기 고유전체막 패턴(33a) 및 상부 전극(39a)을 덮는 제2 식각 마스크막(41)를 형성한다. 상기 제2 식각 마스크막(41)은 낮은 온도에서 상압 CVD법을 이용하여 절연막, 예컨대 산화막을 500∼3000Å의 두께로 형성하는 것이 바람직하다. 이외에, 상기 제2 식각 마스크막(41)은 USG, BSG, PSG, BPSG 또는 그 조합으로 형성할 수도 있다. 이렇게 낮은 온도의 상압에서 제2 식각 마스크막(41)을 형성할 경우 고유전체막(33)의 손상을 피할 수 있다. 즉, 제1 도전막(31)을 식각하기 위한 식각 마스크막을 고온 저압 분위기에서 형성할 경우 고유전체막(33)이 열화된다. 예컨대 고유전체막(33)으로 PZT막을 사용할 경우 PZT막의 PbO환원으로 PZT막이 열화된다.
이어서, 상기 제2 식각 마스크막(41) 상에 제3 식각 마스크막(43)을 형성한다. 그리고, 상기 제3 식각 마스크막(43)은 Ti계 금속막, 예컨대 Ti막 또는 TiN막으로 형성한다. 상기 Ti계 금속막으로 구성된 제3 식각 마스크막(43)은 저온에서 증착할 수 있고 후공정의 제1 도전막 식각시 제1 도전막(31)에 대한 식각 선택비가 높아 제3 식각 마스크막(43)의 두께를 증가시키지 않아도 되므로 미세 패턴을 형성하기에 매우 유리하다.
결과적으로, 후 공정의 하부 전극 형성시 식각 마스크막은 고유전체막 패턴(33a)의 열화를 막을 수 있는 제2 식각 마스크막(41)과, 식각 선택비를 높일 수 있는 제3 식각 마스크막(43)의 이중막으로 구성된다. 이렇게 구성할 경우, 하부 전극 형성을 위한 제2 및 제3 식각 마스크막(41, 43)의 두께를 낮출 수 있어 식각 마스크막의 측벽에 재증착되는 폴리머 형성을 억제할 수 있다.
도 6을 참조하면, 상기 제2 및 제3 식각 마스크막(41, 43)을 이용하여 제1 도전막(31) 및 접촉층(29)을 식각하여 접촉층 패턴(29a) 및 하부 전극(31a)을 형성한다. 이때, 식각가스로 Cl2와 O2가스의 혼합 가스를 이용하며, O2/Cl2+O2값은 0.2이상으로 한다. 결과적으로, 하부 전극(31a), 고유전체막 패턴(33a) 및 상부전극(39a)으로 구성된 반도체 소자의 커패시터가 완성된다.
도 7은 본 발명의 반도체 소자의 고유전체 커패시터의 상하부전극으로 이용되는 백금막에 대한 식각 마스크막의 선택비를 도시한 그래프이다.
구체적으로, 본 발명의 제2 식각 마스크막으로 사용되는 산화막은 백금막에 대하여 식각 선택비가 낮고, 타이타늄 산화막 및 타이타늄 질화막은 백금막에 대한식각 선택비가 백금막에 비하여 우수함을 알 수 있다.
상술한 바와 같이 본 발명의 반도체 소자의 고유전체 커패시터의 제조방법에 있어서, 상부 전극을 형성할 때 Ti계 금속막을 제1 식각 마스크막으로 이용하고, 하부 전극을 형성할 때 고유전체막 패턴의 열화를 막을 수 있는 제2 식각 마스크막과, 식각 선택비를 높일 수 있는 제3 식각 마스크막의 이중막으로 구성된다. 이렇게 구성할 경우, 고유전체막 패턴의 열화도 막을 수 있고, 하부 전극 형성을 위한 제2 및 제3 식각 마스크의 두께를 낮출 수 있어 식각 마스크막의 측벽에 재증착되는 폴리머 형성을 억제할 수 있다.

Claims (3)

  1. 반도체 기판 상에 제1 도전막, 고유전체막 및 제2 도전막을 순차적으로 형성하는 단계;
    상기 제2 도전막 상에 제1 식각 마스크막을 형성하는 단계;
    상기 제1 식각 마스크막을 식각마스크로 상기 제2 도전막을 식각하여 커패시터의 상부 전극을 형성하는 단계;
    상기 제1 식각 마스크막을 제거하는 단계;
    상기 고유전체막을 패터닝하여 고유전체막 패턴을 형성하는 단계;
    상기 제1 도전막 상에 상기 고유전체막 패턴 및 상부 전극을 덮는 제2 식각 마스크막을 형성하는 단계;
    상기 제2 식각 마스크 상에 제3 식각 마스크막을 형성하는 단계; 및
    상기 제2 및 제3 식각 마스크막을 식각 마스크로 상기 제1 도전막을 식각하여 커패시터의 하부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 고유전체막 커패시터 제조방법.
  2. 제1항에 있어서, 상기 제2 식각 마스크막은 산화막이나 USG, BSG, PSG, BPSG 또는 그 조합으로 형성하는 것을 특징으로 하는 반도체 소자의 고유전체막 커패시터 제조방법.
  3. 제1항에 있어서, 상기 제3 식각 마스크막는 Ti계 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 고유전체막 커패시터 제조방법.
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