CN106558478A - 形成半导体器件结构的方法 - Google Patents

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Abstract

提供了一种形成半导体器件结构的方法，半导体器件结构包括在衬底上方形成膜。半导体器件结构包括在膜上方形成第一掩模层。半导体器件结构包括在第一掩模层上方形成第二掩模层。第二掩模层暴露出第一掩模层的第一部分。半导体器件结构包括实施等离子体蚀刻和沉积工艺以去除第一掩模层的第一部分和以在第二掩模层的第一侧壁的上方形成保护层。在等离子体蚀刻和沉积工艺之后，第一掩模层暴露出膜的第二部分。半导体器件结构包括将第一掩模层和第二掩模层用作蚀刻掩模去除第二部分。本发明实施例涉及形成半导体器件结构的方法。

Description

形成半导体器件结构的方法
技术领域
本发明实施例涉及形成半导体器件结构的方法。
背景技术
半导体集成电路(IC)产业经历了快速发展。IC材料和设计中的技术进步已经产生了数代的IC。每代IC都具有比上一代IC更小和更复杂的电路。然而，这些进步增加了加工和生产IC的复杂度。
在IC发展过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以制造的最小的元件(或线))却已减小。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。
然而，由于部件尺寸持续降低，制造工艺持续变得难以实施。因此，在越来越小的尺寸上形成可靠的半导体器件是一种挑战。
发明内容
根据本发明的一些实施例，提供了一种形成半导体器件结构的方法，包括：在衬底上方形成膜；在所述膜上方形成第一掩模层；在所述第一掩模层上方形成第二掩模层，其中，所述第二掩模层暴露出所述第一掩模层的第一部分；实施等离子体蚀刻和沉积工艺以去除所述第一掩模层的第一部分和以在所述第二掩模层的第一侧壁上方形成保护层，其中，在所述等离子体蚀刻和沉积工艺之后，所述第一掩模层暴露出所述膜的第二部分；以及将所述第一掩模层和所述第二掩模层用作蚀刻掩模去除所述第二部分。
根据本发明的另一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成膜；在所述膜上方形成第一掩模层；在所述第一掩模层上方形成第二掩模层，其中，所述第二掩模层暴露出所述第一掩模层的第一部分；实施等离子体蚀刻和沉积工艺以去除所述第一掩模层的第一部分和以在所述第二掩模层的第一侧壁上方形成保护层，其中，在所述等离子体蚀刻和沉积工艺之后，所述第一掩模层暴露出所述膜的第二部分；去除所述保护层；以及将所述第一掩模层和所述第二掩模层用作蚀刻掩模，去除所述膜的第二部分。
根据本发明的又一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成膜；在所述膜上方形成第一掩模层；在所述第一掩模层上方形成第二掩模层，其中，所述第二掩模层暴露出所述第一掩模层的第一部分；实施等离子体蚀刻和沉积工艺以减薄所述第一掩模层的第一部分和以在所述第二掩模层的第一侧壁上方形成保护层；去除所述保护层和所述第一掩模层的第一部分，其中，在去除所述第一掩模层的第一部分之后，所述第一掩模层暴露出所述膜的第二部分；以及将所述第一掩模层和所述第二掩模层用作蚀刻掩模，去除所述膜的第二部分。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增大或减小。
图1A至图1H是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图2是图1C的半导体器件结构的顶视图。
图3A至图3F是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图4A至图4G是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图5是图4A的半导体器件结构的顶视图。
具体实施方式
以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各实施例中重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。应当理解，可以在该方法之前、期间或之后提供额外的操作，并且对于该方法的其他实施例，描述的一些操作可以被取代或消除。
图1A至图1H是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图2是根据一些实施例的图1C的半导体器件结构的顶视图。
如图1A所示，提供衬底110。根据一些实施例，衬底110包括半导体晶圆(诸如硅晶圆)或半导体晶圆的一部分。
在一些实施例中，衬底110是由包括单晶、多晶或非晶态结构中的硅或锗的元素半导体材料制成的。在一些其他实施例中，衬底110是由诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟的化合物半导体制成的，以及诸如SiGe或GaAsP或它们的组合的合金半导体制成的。衬底110还包括多层半导体，半导体上绝缘体(SOI)(诸如绝缘体上硅或绝缘体上锗)，或它们的组合。
如图1A所示，隔离结构120形成在衬底110中以限定衬底110的各个有源区域112和以将周围的器件(例如，晶体管)彼此电隔离。隔离结构120围绕有源区域112。
根据一些实施例，隔离结构120是由介电材料制成的。根据一些实施例，介电材料包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)，低k介电材料，其他合适的材料，或它们的组合。根据一些实施例，隔离结构120采用隔离技术形成，诸如半导体的局部氧化(LOCOS)、浅沟槽隔离(STI)等。
在一些实施例中，该隔离结构120的形成包括：由光刻工艺图案化衬底110，在衬底110中蚀刻沟槽(例如，通过使用干法蚀刻、湿法蚀刻、或等离子体蚀刻工艺，或它们的组合)，并以介电材料填充槽(例如，通过利用化学汽相沉积工艺)。在一些实施例中，填充的沟槽可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬垫层。
如图1A所示，根据一些实施例，栅极介电层130形成在衬底110和隔离结构120上方。根据一些实施例，栅极介电层130是由氧化硅、氮化硅、高介电常数的材料(高k材料)，或它们的组合制成的。根据一些实施例，使用化学汽相沉积工艺或物理汽相沉积工艺形成栅极介电层130。
如图1A所示，根据一些实施例，在栅极介电层130上方形成栅极材料层140a。根据一些实施例，栅极材料层140a是由多晶硅或其他合适的材料制成的。根据一些实施例，利用化学汽相沉积工艺或物理汽相沉积工艺形成栅极材料层140a。
如图1A所示，根据一些实施例，在栅极材料层140a上方形成膜150。根据一些实施例，该膜150在随后实施的蚀刻工艺中配置成硬掩模层。根据一些实施例，膜150包括氧化硅、氮化硅(例如，Si3N4),SiON,SiC,SiOC,其组合，或其他合适的材料。可以通过化学汽相沉积(CVD)，物理汽相沉积(PVD)、原子层沉积(ALD)，旋涂，或其他适用的工艺形成膜150。
如图1A所示，根据一些实施例，在膜150上方形成抗反射层160。根据一些实施例，抗反射层160也被称为掩模层。抗反射层160包括聚合物材料(如底部抗反射涂层材料)或另一种合适的材料。抗反射层160是使用旋涂工艺或另一个合适的工艺形成的。
如图1A所示，根据一些实施例，在抗反射层160上方形成掩模层170。根据一些实施例，掩模层170包括聚合物材料(诸如光刻胶材料)。根据一些实施例，掩模层170包含光刻胶层。掩模层170使用旋涂工艺或另一个合适的工艺形成。在一些实施例中，该膜150、抗反射层160、和掩模层170是由不同材料制成的。
如图1B所示，根据一些实施例，去除掩模层170的部分。根据一些实施例，去除工艺包括光刻工艺。根据一些实施例，掩模层170暴露抗反射层160的部分162。
如图1C和图2所示，根据一些实施例，对抗反射层160和掩模层170实施等离子体蚀刻和沉积工艺。根据一些实施例，等离子蚀刻和沉积工艺去除抗反射层160的部分162并且在掩模层170的侧壁172上方形成保护层180。
根据一些实施例，保护层180进一步形成在抗反射层160的侧壁164上方。根据一些实施例，保护层180包括聚合物材料。在一些实施例中，保护层180连续覆盖侧壁164和172。
根据一些实施例，保护层180环绕掩模层170和抗反射层160。根据一些实施例，保护层180连续地环绕掩模层170和抗反射层160。根据一些实施例，在等离子体蚀刻和沉积工艺之后，抗反射层160和保护层180暴露膜150的部分152。
在一些实施例中，等离子体蚀刻和沉积工艺使用处理气体。根据一些实施例，处理气体被配置为蚀刻气体和聚合物气体。根据一些实施例，聚合物气体配置为在等离子体蚀刻和沉积工艺中提供聚合物沉积。
处理气体包括CHF3，CH2F2，CH3F、或它们的组合。根据一些实施例，处理气体包括纯CHF3和不可避免的杂质气体。根据一些实施例，处理气体包括纯CH2F2和不可避免的杂质气体。根据一些实施例，处理气体包括纯CH3F和不可避免的杂质气体。
在等离子体蚀刻和沉积工艺中，掩模层170的暴露部分可以被蚀刻掉。由于在等离子体蚀刻和沉积工艺中，保护层180形成在掩模层170的侧壁172上方，所以保护层180降低了邻近侧壁172的掩模层170的蚀刻速率。
因此，已被蚀刻的掩模层170能够保持期望的宽度W1，该期望的宽度大于已被蚀刻为不具有保护层180的掩模层的宽度。此外，位于侧壁172上方的保护层180在抗反射层160的部分162的去除期间可以是蚀刻掩模。
作为一个结果，已被蚀刻的抗反射层160的宽度W2通过形成保护层180而被扩大。因此，已被蚀刻的抗反射层160能够具有期望的宽度W2。该保护层180的形成防止抗反射层160的临界尺寸(例如，宽度W2)免受不期望的收缩。该保护层180的形成简化了在图1B中的光刻工艺中使用的光掩模的设计，这减少了光掩模的成本。
在一些实施例中，抗反射层160的侧壁164是锥形侧壁。因此，根据一些实施例，该抗反射层160的宽度W2朝向膜150增加。因此，根据一些实施例，该抗反射层160的宽度W2大于掩模层170的宽度W1。在一些实施例中，该抗反射层160的最大宽度W2大于掩模层170的宽度W1。
根据一些实施例，使用介于约200瓦至约700瓦范围内的偏置功率实施等离子体蚀刻和沉积工艺。根据一些实施例，在从约3毫托至约10毫托的范围内的压力下实施该等离子蚀刻和沉积工艺。
如果偏置功率小于200W，且压力大于10毫托，则保护层180可不仅形成在侧壁164和172上，而且形成在部分152的顶面154上方，这阻碍了随后实施的用于去除膜150的部分152的去除工艺。如果偏置功率大于700W和/或压力低于3毫托，则保护层180不形成或仅部分地形成。
如图1D所示，根据一些实施例，将掩模层170和抗反射层160用作蚀刻掩模，去除膜150的部分152。在一些实施例中，在用于去除部分152的去除工艺中，保护层180也用作蚀刻掩模。根据一些实施例，该去除工艺包括干蚀刻工艺。根据一些实施例，去除工艺后，膜150暴露出栅极材料层140a的部分142。
在去除工艺后，由于掩模层170和抗反射层160具有期望的宽度W1和W2，因此膜150具有期望的宽度W3。在一些实施例中，保护层180增大了宽度W3。该保护层180的形成防止抗反射层160和膜150的临界尺寸(例如，宽度W2和W3)免受不期望的收缩。
如图1E所示，根据一些实施例，去除掩模层170、抗反射层160和保护层180。根据一些实施例，使用干蚀刻工艺去除掩模层170、抗反射层160和保护层180。如图1E所示，根据一些实施例，将膜150用作蚀刻掩模，去除栅极材料层140a的部分142。
根据一些实施例，在用于去除部分142的去除工艺后，栅极材料层140a的剩余部分形成栅极140。根据一些实施例，去除工艺也去除位于部分142下方的栅极介电层130的部分。根据一些实施例，去除工艺包括干蚀刻工艺。
根据一些实施例，在去除工艺后，由于膜150具有期望的宽度W3，栅极140具有期望的宽度W4。如图1D至图1E所示，保护层180的形成防止了抗反射层160，膜150和栅极140的临界尺寸(例如，宽度W2、W3和W4)免受不期望的收缩。
如图1F所示，根据一些实施例，在衬底110、隔离结构120、栅极介电层130和栅极140上方形成间隔层190a。间隔层190a包括绝缘材料，诸如氧化硅或氮化硅。根据一些实施例，采用化学汽相沉积工艺形成间隔层190a。
如图1G所示，根据一些实施例，实施各向异性蚀刻工艺以去除间隔层190a的部分。根据一些实施例，仍然保留在栅极介电层130、栅极140和膜150的侧壁上方的间隔层190a形成了间隔件190。根据一些实施例，间隔件190被配置为将随后形成的栅极与其他器件电隔离并且配置为用作随后的离子注入工艺中的掩模层。根据一些实施例，各向异性蚀刻工艺包括干蚀刻工艺。
如图1H所示，根据一些实施例，在衬底110中形成重掺杂区域114。根据一些实施例，使用离子注入工艺形成重掺杂区域114。根据一些实施例，实施离子注入工艺以将p-型杂质(例如，硼)或n-型杂质(例如，磷)引入到衬底110中。
根据一些实施例，重掺杂区域114是重掺杂的源极区和重掺杂的漏极区。根据一些实施例，重掺杂区域114位于栅极140的相对两侧处。
如果保护层180的厚度大于期望的厚度，则可以减薄或去除保护层180。详细的描述如下。
图3A至图3F是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。在图1C的步骤之后，如图3A所示，根据一些实施例，去除保护层180。根据一些实施例，去除工艺包括干蚀刻工艺。在去除工艺之后，根据一些实施例，抗反射层160暴露出膜150的部分152。
如图3B所示，根据一些实施例，将掩模层170和抗反射层160作为蚀刻掩模去除膜150的部分152。根据一些实施例，去除工艺包括干蚀刻工艺。根据一些实施例，在去除工艺之后，膜150暴露出栅极材料层140a的部分142。
在去除工艺之后，由于掩模层170和抗反射层160具有期望的宽度W1和W2，所以膜150具有期望的宽度W3。如图1C和图3A-3B所示，保护层180的形成防止抗反射层160和膜150的临界尺寸(例如，宽度W2和W3)免于不期望的收缩。
如图3C所示，根据一些实施例，去除掩模层170和抗反射层160。根据一些实施例，使用干蚀刻工艺去除掩模层170和抗反射层160。如图3C所示，根据一些实施例，将膜150用作蚀刻掩模，去除栅极材料层140a的部分142。
根据一些实施例，在用于去除部分142的去除工艺后，栅极材料层140a的剩余部分形成栅极140。根据一些实施例，去除工艺也去除位于部分142下方的栅极介电层130的部分。根据一些实施例，去除工艺包括干蚀刻工艺。
根据一些实施例，在去除工艺后，由于膜150具有期望的宽度W3，栅极140具有期望的宽度W4。如图1C和图3A至图3C所示，保护层180的形成防止了抗反射层160，膜150和栅极140的临界尺寸(例如，宽度W2、W3和W4)免受不期望的收缩。
如图3D所示，根据一些实施例，在衬底110、隔离结构120、栅极介电层130和栅极140上方形成间隔层190a。间隔层190a包括绝缘材料，诸如氧化硅或氮化硅。根据一些实施例，采用化学汽相沉积工艺形成间隔层190a。
如图3E所示，根据一些实施例，实施各向异性蚀刻工艺以去除间隔层190a的部分。根据一些实施例，仍然保留在栅极介电层130、栅极140和膜150的侧壁上方的间隔层190a形成了间隔件190。根据一些实施例，间隔件190被配置为将随后形成的栅极与其他器件电隔离并且配置为用作随后的离子注入工艺中的掩模层。根据一些实施例，各向异性蚀刻工艺包括干蚀刻工艺。
如图3F所示，根据一些实施例，在衬底110中形成重掺杂区域114。根据一些实施例，使用离子注入工艺形成重掺杂区域114。根据一些实施例，实施离子注入工艺以将p-型杂质(例如，硼)或n-型杂质(例如，磷)引入到衬底110中。
根据一些实施例，重掺杂区域114是重掺杂的源极区和重掺杂的漏极区。根据一些实施例，重掺杂区域114位于栅极140的相对两侧处。
图4A至图4G是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图5是根据一些实施例的图4A的半导体器件结构的顶视图。
在图1B的步骤之后，如图4A和图5所示，对抗反射层160和掩模层170实施等离子体蚀刻和沉积工艺。根据一些实施例，等离子蚀刻和沉积工艺减薄(thins out)抗反射层160的部分162并且在掩模层170的侧壁172上方形成保护层180。
根据一些实施例，在等离子体蚀刻和沉积工艺之后，抗反射层160具有位于掩模层170下方的部分166。根据一些实施例，部分166从被减薄的部分162的上表面168突出。根据一些实施例，部分166具有侧壁164。
根据一些实施例，保护层180进一步形成在部分166的侧壁164上方。根据一些实施例，保护层180覆盖部分166的侧壁164。根据一些实施例，保护层180包括聚合物材料。在一些实施例中，保护层180连续覆盖侧壁164和172。根据一些实施例，保护层180环绕掩模层170和部分166。根据一些实施例，保护层180连续地环绕掩模层170和部分166。
在一些实施例中，等离子体蚀刻和沉积工艺使用处理气体。根据一些实施例，处理气体被配置为蚀刻气体和聚合物气体。根据一些实施例，聚合物气体配置为在等离子体蚀刻和沉积工艺中提供聚合物沉积。
处理气体包括CHF3，CH2F2，CH3F、或它们的组合。根据一些实施例，处理气体包括纯CHF3和不可避免的杂质气体。根据一些实施例，处理气体包括纯CH2F2和不可避免的杂质气体。根据一些实施例，处理气体包括纯CH3F和不可避免的杂质气体。
如图4B所示，根据一些实施例，去除保护层180和掩模层160的部分162。根据一些实施例，在去除工艺之后，抗反射层160暴露出膜150的部分152。根据一些实施例，该去除工艺包括干蚀刻工艺。
如图4C所示，根据一些实施例，将掩模层170和抗反射层160用作蚀刻掩模，去除膜150的部分152。根据一些实施例，该去除工艺包括干蚀刻工艺。在去除工艺后，根据一些实施例，膜150暴露出栅极材料层140a的部分142。
在去除工艺后，由于掩模层170和抗反射层160具有期望的宽度W1和W2，因此膜150具有期望的宽度W3。如图4A至图4C所示，该保护层180的形成防止抗反射层160和膜150的临界尺寸(例如，宽度W2和W3)免受不期望的收缩。
如图4D所示，根据一些实施例，去除掩模层170和抗反射层160。根据一些实施例，使用干蚀刻工艺去除掩模层170、和抗反射层160。如图4D所示，根据一些实施例，将膜150用作蚀刻掩模，去除栅极材料层140a的部分142。
根据一些实施例，在用于去除部分142的去除工艺后，栅极材料层140a的剩余部分形成栅极140。根据一些实施例，去除工艺也去除位于部分142下方的栅极介电层130的部分。根据一些实施例，去除工艺包括干蚀刻工艺。
根据一些实施例，在去除工艺后，由于膜150具有期望的宽度W3，栅极140具有期望的宽度W4。如图4A至图4D所示，保护层180的形成防止了抗反射层160，膜150和栅极140的临界尺寸(例如，宽度W2、W3和W4)免受不期望的收缩。
如图4E所示，根据一些实施例，在衬底110、隔离结构120、栅极介电层130和栅极140上方形成间隔层190a。间隔层190a包括绝缘材料，诸如氧化硅或氮化硅。根据一些实施例，采用化学汽相沉积工艺形成间隔层190a。
如图4F所示，根据一些实施例，实施各向异性蚀刻工艺以去除间隔层190a的部分。根据一些实施例，仍然保留在栅极介电层130、栅极140和膜150的侧壁上方的间隔层190a形成了间隔件190。根据一些实施例，间隔件190被配置为将随后形成的栅极与其他器件电隔离并且配置为用作随后的离子注入工艺中的掩模层。根据一些实施例，各向异性蚀刻工艺包括干蚀刻工艺。
如图4G所示，根据一些实施例，在衬底110中形成重掺杂区域114。根据一些实施例，使用离子注入工艺形成重掺杂区域114。根据一些实施例，实施离子注入工艺以将p-型杂质(例如，硼)或n-型杂质(例如，磷)引入到衬底110中。
根据一些实施例，重掺杂区域114是重掺杂的源极区和重掺杂的漏极区。根据一些实施例，重掺杂区域114位于栅极140的相对两侧处。
根据一些实施例，提供了一种形成半导体器件结构的方法。方法(用于形成半导体器件结构)实施等离子体蚀刻和沉积工艺以去除通过第二掩模层暴露的第一掩模层的部分和以在所述第二掩模层的侧壁上方形成保护层。保护层能够在等离子体蚀刻和沉积工艺期间基本上保持第二掩模层的临界尺寸。因此，已经被蚀刻的第一掩模层具有期望的临界尺寸。结果，该方法改进的工艺产量。
根据一些实施例，提供了一种形成半导体器件结构的方法。该方法包括在衬底上方形成膜。该方法包括在膜上方形成第一掩模层。该方法包括在第一掩模层上方形成第二掩模层。第二掩模层暴露出第一掩模层的第一部分。该方法包括实施等离子体蚀刻和沉积工艺以去除第一掩模层的第一部分和以在第二掩模层的第一侧壁上方形成保护层。在等离子体蚀刻和沉积工艺之后，第一掩模层暴露出膜的第二部分。该方法包括将第一掩模层和第二掩模层用作蚀刻掩模去除第二部分。
根据一些实施例，提供了一种形成半导体器件结构的方法。该方法包括在衬底上方形成膜。该方法包括在膜上方形成第一掩模层。该方法包括在第一掩模层上方形成第二掩模层。第二掩模层暴露出第一掩模层的第一部分。该方法包括实施等离子体蚀刻和沉积工艺以去除第一掩模层的第一部分和以在第二掩模层的第一侧壁上方形成保护层。在等离子体蚀刻和沉积工艺之后，第一掩模层暴露出膜的第二部分。该方法包括去除保护层。该方法包括将第一掩模层和第二掩模层用作蚀刻掩模，去除膜的第二部分。
根据一些实施例，提供了一种形成半导体器件结构的方法。该方法包括在衬底上方形成膜。该方法包括在膜上方形成第一掩模层。该方法包括在第一掩模层上方形成第二掩模层。第二掩模层暴露出第一掩模层的第一部分。该方法包括实施等离子体蚀刻和沉积工艺以减薄第一掩模层的第一部分和以在第二掩模层的第一侧壁上方形成保护层。该方法包括去除保护层和第一掩模层的第一部分。在去除第一掩模层的第一部分之后，第一掩模层暴露出膜的第二部分。该方法包括将第一掩模层和第二掩模层用作蚀刻掩模，去除膜的第二部分。
根据本发明的一些实施例，提供了一种形成半导体器件结构的方法，包括：在衬底上方形成膜；在所述膜上方形成第一掩模层；在所述第一掩模层上方形成第二掩模层，其中，所述第二掩模层暴露出所述第一掩模层的第一部分；实施等离子体蚀刻和沉积工艺以去除所述第一掩模层的第一部分和以在所述第二掩模层的第一侧壁上方形成保护层，其中，在所述等离子体蚀刻和沉积工艺之后，所述第一掩模层暴露出所述膜的第二部分；以及将所述第一掩模层和所述第二掩模层用作蚀刻掩模去除所述第二部分。
在上述用于形成半导体器件结构的方法中，所述第一掩模层包括抗反射层，并且所述第二掩模层包括光刻胶层。
在上述用于形成半导体器件结构的方法中，还包括：在形成所述膜之前，在所述衬底上方形成半导体层，其中，所述膜形成在所述半导体层上方；以及在去除所述膜的第二部分之后，去除通过所述膜暴露的所述半导体层。
在上述用于形成半导体器件结构的方法中，所述保护层覆盖所述第一掩模层的第二侧壁。
在上述用于形成半导体器件结构的方法中，所述保护层连续地覆盖所述第一侧壁和所述第二侧壁。
在上述用于形成半导体器件结构的方法中，所述等离子体蚀刻和沉积工艺使用包括CHF3、CH2F2、CH3F或它们的组合的处理气体。
在上述用于形成半导体器件结构的方法中，所述保护层包括聚合物材料。
在上述用于形成半导体器件结构的方法中，在所述等离子体蚀刻和沉积工艺之后，所述第一掩模层的第一宽度大于所述第二掩模层的第二宽度。
在上述用于形成半导体器件结构的方法中，所述保护层连续环绕所述第一掩模层和所述第二掩模层。
根据本发明的另一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成膜；在所述膜上方形成第一掩模层；在所述第一掩模层上方形成第二掩模层，其中，所述第二掩模层暴露出所述第一掩模层的第一部分；实施等离子体蚀刻和沉积工艺以去除所述第一掩模层的第一部分和以在所述第二掩模层的第一侧壁上方形成保护层，其中，在所述等离子体蚀刻和沉积工艺之后，所述第一掩模层暴露出所述膜的第二部分；去除所述保护层；以及将所述第一掩模层和所述第二掩模层用作蚀刻掩模，去除所述膜的第二部分。
在上述用于形成半导体器件结构的方法中，去除所述保护层包括：对所述保护层实施干蚀刻工艺。
在上述用于形成半导体器件结构的方法中，还包括：在形成所述膜之前，在所述衬底上方形成半导体层，其中，所述膜形成在所述半导体层上方；以及在去除所述膜的第二部分之后，去除通过所述膜暴露的所述半导体层。
在上述用于形成半导体器件结构的方法中，所述等离子体蚀刻和沉积工艺使用包括CHF3、CH2F2、CH3F或它们的组合的处理气体。
在上述用于形成半导体器件结构的方法中，所述保护层环绕所述第二掩模层。
在上述用于形成半导体器件结构的方法中，所述保护层还环绕所述第一掩模层。
根据本发明的又一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成膜；在所述膜上方形成第一掩模层；在所述第一掩模层上方形成第二掩模层，其中，所述第二掩模层暴露出所述第一掩模层的第一部分；实施等离子体蚀刻和沉积工艺以减薄所述第一掩模层的第一部分和以在所述第二掩模层的第一侧壁上方形成保护层；去除所述保护层和所述第一掩模层的第一部分，其中，在去除所述第一掩模层的第一部分之后，所述第一掩模层暴露出所述膜的第二部分；以及将所述第一掩模层和所述第二掩模层用作蚀刻掩模，去除所述膜的第二部分。
在上述用于形成半导体器件结构的方法中，所述第一掩模层还包括位于所述第二掩模层下方的第三部分，并且在所述等离子体蚀刻和沉积工艺之后，所述第三部分从减薄的所述第一部分的上表面突出。
在上述用于形成半导体器件结构的方法中，所述保护层覆盖所述第三部分的第二侧壁。
在上述用于形成半导体器件结构的方法中，所述保护层环绕所述第三部分和所述第二掩模层。
在上述用于形成半导体器件结构的方法中，所述保护层包括聚合物材料。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件结构的方法，包括：
在衬底上方形成膜；
在所述膜上方形成第一掩模层；
在所述第一掩模层上方形成第二掩模层，其中，所述第二掩模层暴露出所述第一掩模层的第一部分；
实施等离子体蚀刻和沉积工艺以去除所述第一掩模层的第一部分和以在所述第二掩模层的第一侧壁上方形成保护层，其中，在所述等离子体蚀刻和沉积工艺之后，所述第一掩模层暴露出所述膜的第二部分；以及
将所述第一掩模层和所述第二掩模层用作蚀刻掩模去除所述第二部分。
2.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述第一掩模层包括抗反射层，并且所述第二掩模层包括光刻胶层。
3.根据权利要求1所述的用于形成半导体器件结构的方法，还包括：
在形成所述膜之前，在所述衬底上方形成半导体层，其中，所述膜形成在所述半导体层上方；以及
在去除所述膜的第二部分之后，去除通过所述膜暴露的所述半导体层。
4.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述保护层覆盖所述第一掩模层的第二侧壁。
5.根据权利要求4所述的用于形成半导体器件结构的方法，其中，所述保护层连续地覆盖所述第一侧壁和所述第二侧壁。
6.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述等离子体蚀刻和沉积工艺使用包括CHF3、CH2F2、CH3F或它们的组合的处理气体。
7.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述保护层包括聚合物材料。
8.根据权利要求1所述的用于形成半导体器件结构的方法，其中，在所述等离子体蚀刻和沉积工艺之后，所述第一掩模层的第一宽度大于所述第二掩模层的第二宽度。
9.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成膜；
在所述膜上方形成第一掩模层；
在所述第一掩模层上方形成第二掩模层，其中，所述第二掩模层暴露出所述第一掩模层的第一部分；
实施等离子体蚀刻和沉积工艺以去除所述第一掩模层的第一部分和以在所述第二掩模层的第一侧壁上方形成保护层，其中，在所述等离子体蚀刻和沉积工艺之后，所述第一掩模层暴露出所述膜的第二部分；
去除所述保护层；以及
将所述第一掩模层和所述第二掩模层用作蚀刻掩模，去除所述膜的第二部分。
10.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成膜；
在所述膜上方形成第一掩模层；
在所述第一掩模层上方形成第二掩模层，其中，所述第二掩模层暴露出所述第一掩模层的第一部分；
实施等离子体蚀刻和沉积工艺以减薄所述第一掩模层的第一部分和以在所述第二掩模层的第一侧壁上方形成保护层；
去除所述保护层和所述第一掩模层的第一部分，其中，在去除所述第一掩模层的第一部分之后，所述第一掩模层暴露出所述膜的第二部分；以及
将所述第一掩模层和所述第二掩模层用作蚀刻掩模，去除所述膜的第二部分。
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