JPH06302764A - 薄膜キャパシタの製造方法 - Google Patents
薄膜キャパシタの製造方法Info
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- JPH06302764A JPH06302764A JP5083684A JP8368493A JPH06302764A JP H06302764 A JPH06302764 A JP H06302764A JP 5083684 A JP5083684 A JP 5083684A JP 8368493 A JP8368493 A JP 8368493A JP H06302764 A JPH06302764 A JP H06302764A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】容量の下部電極の微細加工プロセスを省略し、
リーク電流の増加を抑える。 【構成】基板上の所望の領域に下部電極、高誘電率の誘
電体、上部電極を順次積層する薄膜キャパシタの製造方
法であって、容量形成領域以外に層間絶縁膜を形成し下
部電極の材料を成膜した後、第２の層間絶縁膜で平坦化
を行いエッチバックにより不要な下部電極の材料、層間
絶縁膜を除去して下部電極の表面を露出させ、高誘電率
の誘電体、上部電極を積層して容量を形成する。
リーク電流の増加を抑える。 【構成】基板上の所望の領域に下部電極、高誘電率の誘
電体、上部電極を順次積層する薄膜キャパシタの製造方
法であって、容量形成領域以外に層間絶縁膜を形成し下
部電極の材料を成膜した後、第２の層間絶縁膜で平坦化
を行いエッチバックにより不要な下部電極の材料、層間
絶縁膜を除去して下部電極の表面を露出させ、高誘電率
の誘電体、上部電極を積層して容量を形成する。
Description
【０００１】
【産業上の利用分野】本発明は集積回路用の薄膜キャパ
シタの製造方法に関する。
シタの製造方法に関する。
【０００２】
【従来の技術】従来、半導体集積回路用の薄膜キャパシ
タは、ポリシリコンを電極とする積層構造からなり、ダ
イナミックランダムアクセスメモリにおいて、トランジ
スタおよびビット線を形成後に容量部を形成する技術と
しては、例えば１９８８年インターナショナル・エレク
トロンデバイセス・ミーティング・ダイジェスト・オブ
・テクニカル・ペイパーズ（Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ
Ｄｉｇｅｓｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａｐｅｒ
ｓ， １９８８）の５９２〜５９５頁に記載されてい
る。上述の従来の薄膜キャパシタでは、近年の集積回路
のより一層の高集積化に対応した容量部の面積の縮小に
限界がある。従って、立体構造化とともに薄膜キャパシ
タの誘電体部の薄膜化と高誘電率化によって容量部の面
積を実効的に縮小しなけらばならない。従来の容量を形
成する誘電体はシリコン酸化膜やシリコン窒化膜であり
これらの誘電率は高々７程度であるため、要求される容
量を達成するためにはシリコン酸化膜換算で１０ｎｍ以
下という極めて薄い膜厚が求められる。一方、このよう
な薄い膜厚では許容されるリーク電流以下の電流−電圧
特性を有する誘電体薄膜を実現するのは非常に困難であ
り、立体構造を用いて実効的に電極面積を増加させる方
法を用いても、下部電極端で誘電体膜が薄くなることや
電界が集中することによってリーク電流の増大が生じ
る。
タは、ポリシリコンを電極とする積層構造からなり、ダ
イナミックランダムアクセスメモリにおいて、トランジ
スタおよびビット線を形成後に容量部を形成する技術と
しては、例えば１９８８年インターナショナル・エレク
トロンデバイセス・ミーティング・ダイジェスト・オブ
・テクニカル・ペイパーズ（Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ
Ｄｉｇｅｓｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａｐｅｒ
ｓ， １９８８）の５９２〜５９５頁に記載されてい
る。上述の従来の薄膜キャパシタでは、近年の集積回路
のより一層の高集積化に対応した容量部の面積の縮小に
限界がある。従って、立体構造化とともに薄膜キャパシ
タの誘電体部の薄膜化と高誘電率化によって容量部の面
積を実効的に縮小しなけらばならない。従来の容量を形
成する誘電体はシリコン酸化膜やシリコン窒化膜であり
これらの誘電率は高々７程度であるため、要求される容
量を達成するためにはシリコン酸化膜換算で１０ｎｍ以
下という極めて薄い膜厚が求められる。一方、このよう
な薄い膜厚では許容されるリーク電流以下の電流−電圧
特性を有する誘電体薄膜を実現するのは非常に困難であ
り、立体構造を用いて実効的に電極面積を増加させる方
法を用いても、下部電極端で誘電体膜が薄くなることや
電界が集中することによってリーク電流の増大が生じ
る。
【０００３】このために例えば室温で３００近い誘電率
を有するＳｒＴｉＯ3 さらに大きな誘電率を有する（Ｂ
ａ，Ｓｒ）ＴｉＯ3 やＰｂ（Ｚｒ，Ｔｉ）Ｏ3 やＰｂ
（Ｍｇ，Ｎｂ）Ｏ3 やＰｂ（Ｍｇ，Ｗ）Ｏ3 に代表され
る高誘電率の誘電体を用いることにより膜厚の極薄化に
ともなうリーク電流の発生を防止することができる。一
方、上記高誘電率の誘電体を直接下部電極としてのシリ
コン上に成膜するとシリコンが拡散しかつ高誘電率の堆
積中の酸化雰囲気で低誘電率層であるＳｉＯ2 が生成さ
れてしまう。したがってこのような不都合を回避するた
めに下記電極にＰｔ／ＴａやＰｔ／ＴｉやＲｕＯx を用
いることが考えられる。
を有するＳｒＴｉＯ3 さらに大きな誘電率を有する（Ｂ
ａ，Ｓｒ）ＴｉＯ3 やＰｂ（Ｚｒ，Ｔｉ）Ｏ3 やＰｂ
（Ｍｇ，Ｎｂ）Ｏ3 やＰｂ（Ｍｇ，Ｗ）Ｏ3 に代表され
る高誘電率の誘電体を用いることにより膜厚の極薄化に
ともなうリーク電流の発生を防止することができる。一
方、上記高誘電率の誘電体を直接下部電極としてのシリ
コン上に成膜するとシリコンが拡散しかつ高誘電率の堆
積中の酸化雰囲気で低誘電率層であるＳｉＯ2 が生成さ
れてしまう。したがってこのような不都合を回避するた
めに下記電極にＰｔ／ＴａやＰｔ／ＴｉやＲｕＯx を用
いることが考えられる。
【０００４】
【発明が解決しようとする課題】しかし、この場合も所
望の形状に加工された下部電極端での高誘電率膜の膜厚
の減少や電界集中によるリーク電流の増加は避けられな
い。これは高誘電率の誘電体膜や下部電極のＰｔ／Ｔａ
などをレジストをマスクとしてパターニングする際、と
くに微細加工のためにドライエッチングを用いるときマ
スクの側壁に加工残査が生じレジスト除去後も加工パタ
ーン周辺で凸形状となることに起因する。
望の形状に加工された下部電極端での高誘電率膜の膜厚
の減少や電界集中によるリーク電流の増加は避けられな
い。これは高誘電率の誘電体膜や下部電極のＰｔ／Ｔａ
などをレジストをマスクとしてパターニングする際、と
くに微細加工のためにドライエッチングを用いるときマ
スクの側壁に加工残査が生じレジスト除去後も加工パタ
ーン周辺で凸形状となることに起因する。
【０００５】
【課題を解決するための手段】本発明の第１の特徴は、
基板上のキャパシタ形成領域に下部電極、高誘電率の誘
電体膜および上部電極を順次積層する薄膜キャパシタの
製造方法において、前記基板上に第１の部材を形成する
工程と、前記第１の部材に前記キャパシタ形成領域を区
画する開口部を形成する工程と、前記開口部内および前
記第１の部材上の全面に前記下部電極を構成する材料膜
を成膜して前記開口部内に前記下部電極を形成する工程
と、前記開口部の内部を含む前記材料膜の全面上に第２
の部材を形成しその上面を平坦化する工程と、平坦化さ
れた前記第２の部材の上面より該第２の部材をエッチバ
ックして前記第１の部材上の前記材料膜を露出させる工
程と、前記第１の部材上の露出した前記材料膜を除去す
る工程と、前記第１および第２の部材をエッチバックし
て前記開口部内の前記下部電極を露出させる工程と、露
出した前記開口部内の前記下部電極の表面上に披着して
ここでキャパシタを構成する前記誘電体膜および前記上
部電極を順次積層する工程とを有する薄膜キャパシタの
製造方法にある。
基板上のキャパシタ形成領域に下部電極、高誘電率の誘
電体膜および上部電極を順次積層する薄膜キャパシタの
製造方法において、前記基板上に第１の部材を形成する
工程と、前記第１の部材に前記キャパシタ形成領域を区
画する開口部を形成する工程と、前記開口部内および前
記第１の部材上の全面に前記下部電極を構成する材料膜
を成膜して前記開口部内に前記下部電極を形成する工程
と、前記開口部の内部を含む前記材料膜の全面上に第２
の部材を形成しその上面を平坦化する工程と、平坦化さ
れた前記第２の部材の上面より該第２の部材をエッチバ
ックして前記第１の部材上の前記材料膜を露出させる工
程と、前記第１の部材上の露出した前記材料膜を除去す
る工程と、前記第１および第２の部材をエッチバックし
て前記開口部内の前記下部電極を露出させる工程と、露
出した前記開口部内の前記下部電極の表面上に披着して
ここでキャパシタを構成する前記誘電体膜および前記上
部電極を順次積層する工程とを有する薄膜キャパシタの
製造方法にある。
【０００６】本発明の第２の特徴は、基板上のキャパシ
タ形成領域に所定の膜厚を有する下部電極、高誘電率の
誘電体膜および上部電極を順次積層する薄膜キャパシタ
の製造方法において、 前記基板上に前記所定の膜厚と
同じ膜厚を有する層間絶縁膜を形成する工程と、前記層
間絶縁膜上に該層間絶縁膜と異なるエッチングレートと
することが出来かつ該層間絶縁膜と異なる材質の第１の
部材を形成する工程と、前記第１の部材および前記層間
絶縁膜に前記キャパシタ形成領域を区画する開口部を形
成する工程と、前記開口部内および前記第１の部材上の
全面に前記下部電極を構成する材料膜を成膜して前記開
口部内に前記下部電極を形成する工程と、前記開口部の
内部を含む前記材料膜の全面上に前記第１の部材と同じ
材質の第２の部材を形成しその上面を平坦化する工程
と、平坦化された前記第２の部材の上面より該第２の部
材をエッチバックして前記第１の部材上の前記材料膜を
露出させる工程と、前記第１の部材上の露出した前記材
料膜を除去する工程と、前記第１および第２の部材のみ
をエッチング除去し前記層間絶縁膜を残存させた状態で
前記開口部内の前記下部電極を露出させる工程と、露出
した前記開口部内の前記下部電極の表面上に披着してこ
こでキャパシタを構成する前記誘電体膜および前記上部
電極を順次積層する工程とを有する薄膜キャパシタの製
造方法にある。
タ形成領域に所定の膜厚を有する下部電極、高誘電率の
誘電体膜および上部電極を順次積層する薄膜キャパシタ
の製造方法において、 前記基板上に前記所定の膜厚と
同じ膜厚を有する層間絶縁膜を形成する工程と、前記層
間絶縁膜上に該層間絶縁膜と異なるエッチングレートと
することが出来かつ該層間絶縁膜と異なる材質の第１の
部材を形成する工程と、前記第１の部材および前記層間
絶縁膜に前記キャパシタ形成領域を区画する開口部を形
成する工程と、前記開口部内および前記第１の部材上の
全面に前記下部電極を構成する材料膜を成膜して前記開
口部内に前記下部電極を形成する工程と、前記開口部の
内部を含む前記材料膜の全面上に前記第１の部材と同じ
材質の第２の部材を形成しその上面を平坦化する工程
と、平坦化された前記第２の部材の上面より該第２の部
材をエッチバックして前記第１の部材上の前記材料膜を
露出させる工程と、前記第１の部材上の露出した前記材
料膜を除去する工程と、前記第１および第２の部材のみ
をエッチング除去し前記層間絶縁膜を残存させた状態で
前記開口部内の前記下部電極を露出させる工程と、露出
した前記開口部内の前記下部電極の表面上に披着してこ
こでキャパシタを構成する前記誘電体膜および前記上部
電極を順次積層する工程とを有する薄膜キャパシタの製
造方法にある。
【０００７】本発明の第３の特徴は、基板上のキャパシ
タ形成領域に下部電極、高誘電率の誘電体膜および上部
電極を順次積層する薄膜キャパシタの製造方法におい
て、前記基板上に第１の部材を形成する工程と、前記第
１の部材に前記キャパシタ形成領域を区画する開口部を
形成する工程と、前記開口部内および前記第１の部材上
の全面に前記下部電極を構成する第１の材料膜および前
記誘電体を構成する第２の材料膜を順次積層成膜して前
記開口部内に前記下部電極および前記誘電体膜を形成す
る工程と、前記開口部の内部を含む前記第２の材料膜の
全面上に第２の部材を形成しその上面を平坦化する工程
と、平坦化された前記第２の部材の上面より該第２の部
材をエッチバックして前記第１の部材上の前記第２の材
料膜を露出させる工程と、前記第１の部材上の露出した
前記第２の材料膜およびその下の前記第１の材料膜を除
去する工程と、前記第１および第２の部材をエッチバッ
クして前記開口部内の前記誘電体膜を露出させる工程
と、露出した前記開口部内の前記誘電体膜の表面上に披
着してここでキャパシタを構成する前記上部電極を形成
する工程とを有する薄膜キャパシタの製造方法にある。
タ形成領域に下部電極、高誘電率の誘電体膜および上部
電極を順次積層する薄膜キャパシタの製造方法におい
て、前記基板上に第１の部材を形成する工程と、前記第
１の部材に前記キャパシタ形成領域を区画する開口部を
形成する工程と、前記開口部内および前記第１の部材上
の全面に前記下部電極を構成する第１の材料膜および前
記誘電体を構成する第２の材料膜を順次積層成膜して前
記開口部内に前記下部電極および前記誘電体膜を形成す
る工程と、前記開口部の内部を含む前記第２の材料膜の
全面上に第２の部材を形成しその上面を平坦化する工程
と、平坦化された前記第２の部材の上面より該第２の部
材をエッチバックして前記第１の部材上の前記第２の材
料膜を露出させる工程と、前記第１の部材上の露出した
前記第２の材料膜およびその下の前記第１の材料膜を除
去する工程と、前記第１および第２の部材をエッチバッ
クして前記開口部内の前記誘電体膜を露出させる工程
と、露出した前記開口部内の前記誘電体膜の表面上に披
着してここでキャパシタを構成する前記上部電極を形成
する工程とを有する薄膜キャパシタの製造方法にある。
【０００８】本発明の第４の特徴は、基板上のキャパシ
タ形成領域に第１の膜厚を有する下部電極、第２の膜厚
を有する高誘電率の誘電体膜および上部電極を順次積層
する薄膜キャパシタの製造方法において、前記基板上に
前記第１の膜厚と前記第２の膜厚とを合計した膜厚を有
する層間絶縁膜を形成する工程と、前記層間絶縁膜上に
該層絶縁膜と異なるエッチングレートとすることが出来
かつ該層間絶縁膜と異なる材質の第１の部材を形成する
工程と、前記層間絶縁膜および前記第１の部材に前記キ
ャパシタ形成領域を区画する開口部を形成する工程と、
前記開口部内および前記第１の部材上の全面に前記下部
電極を構成する第１の材料膜および前記誘電体膜を構成
する第２の材料膜を順次積層成膜して前記開口部内に前
記下部電極および前記誘電体膜を形成する工程と、前記
開口部の内部を含む前記第２の材料膜の全面上に前記第
１の部材と同じ材質の第２の部材を形成しその上面を平
坦化する工程と、平坦化された前記第２の部材の上面よ
り該第２の部材をエッチバックして前記第１の部材上の
前記第２の材料膜を露出させる工程と、前記第１の部材
上の露出した前記第２の材料膜およびその下の前記第１
の材料膜を除去する工程と、前記第１および第２の部材
のみをエッチング除去し前記層間絶縁膜を残存させた状
態で前記開口部内の前記誘電体膜を露出させる工程と、
露出した前記開口部内の前記誘電体膜の表面上に披着し
てここでキャパシタを構成する前記上部電極を形成する
工程とを有する薄膜キャパシタの製造方法にある。
タ形成領域に第１の膜厚を有する下部電極、第２の膜厚
を有する高誘電率の誘電体膜および上部電極を順次積層
する薄膜キャパシタの製造方法において、前記基板上に
前記第１の膜厚と前記第２の膜厚とを合計した膜厚を有
する層間絶縁膜を形成する工程と、前記層間絶縁膜上に
該層絶縁膜と異なるエッチングレートとすることが出来
かつ該層間絶縁膜と異なる材質の第１の部材を形成する
工程と、前記層間絶縁膜および前記第１の部材に前記キ
ャパシタ形成領域を区画する開口部を形成する工程と、
前記開口部内および前記第１の部材上の全面に前記下部
電極を構成する第１の材料膜および前記誘電体膜を構成
する第２の材料膜を順次積層成膜して前記開口部内に前
記下部電極および前記誘電体膜を形成する工程と、前記
開口部の内部を含む前記第２の材料膜の全面上に前記第
１の部材と同じ材質の第２の部材を形成しその上面を平
坦化する工程と、平坦化された前記第２の部材の上面よ
り該第２の部材をエッチバックして前記第１の部材上の
前記第２の材料膜を露出させる工程と、前記第１の部材
上の露出した前記第２の材料膜およびその下の前記第１
の材料膜を除去する工程と、前記第１および第２の部材
のみをエッチング除去し前記層間絶縁膜を残存させた状
態で前記開口部内の前記誘電体膜を露出させる工程と、
露出した前記開口部内の前記誘電体膜の表面上に披着し
てここでキャパシタを構成する前記上部電極を形成する
工程とを有する薄膜キャパシタの製造方法にある。
【０００９】本発明の第５の特徴は、基板上のキャパシ
タ形成領域に下部電極、高誘電率の誘電体膜および上部
電極を順次積層す薄膜キャパシタの製造方法において、
前記基板上に第１の部材を形成する工程と、前記第１の
部材に前記キャパシタ形成領域を区画する開口部を形成
する工程と、前記開口部内および前記第１の部材上の全
面に前記下部電極を構成する第１の材料膜、前記誘電体
を構成する第２の材料膜および前記上部電極を構成する
第３の材料膜を順次積層成膜して前記開口部内に前記下
部電極、前記誘電体膜および前記上部電極を形成する工
程と、前記開口部の内部を含む前記第３の材料膜の全面
上に第２の部材を形成しその上面を平坦化する工程と、
平坦化された前記第２の部材の上面より該第２の部材を
エッチバックして前記第１の部材上の前記第３の材料膜
を露出させる工程と、前記第１の部材上の露出した前記
第３の材料膜ならびにその下の前記第２および第１の材
料膜を除去する工程と、前記第１および第２の部材をエ
ッチバックして前記開口部内の前記上部電極を露出させ
る工程と、露出した前記開口部内の前記上部電極の表面
に接続し前記開口部の外側上に延在する電極配線層を形
成する工程とを有する薄膜キャパシタの製造方法にあ
る。
タ形成領域に下部電極、高誘電率の誘電体膜および上部
電極を順次積層す薄膜キャパシタの製造方法において、
前記基板上に第１の部材を形成する工程と、前記第１の
部材に前記キャパシタ形成領域を区画する開口部を形成
する工程と、前記開口部内および前記第１の部材上の全
面に前記下部電極を構成する第１の材料膜、前記誘電体
を構成する第２の材料膜および前記上部電極を構成する
第３の材料膜を順次積層成膜して前記開口部内に前記下
部電極、前記誘電体膜および前記上部電極を形成する工
程と、前記開口部の内部を含む前記第３の材料膜の全面
上に第２の部材を形成しその上面を平坦化する工程と、
平坦化された前記第２の部材の上面より該第２の部材を
エッチバックして前記第１の部材上の前記第３の材料膜
を露出させる工程と、前記第１の部材上の露出した前記
第３の材料膜ならびにその下の前記第２および第１の材
料膜を除去する工程と、前記第１および第２の部材をエ
ッチバックして前記開口部内の前記上部電極を露出させ
る工程と、露出した前記開口部内の前記上部電極の表面
に接続し前記開口部の外側上に延在する電極配線層を形
成する工程とを有する薄膜キャパシタの製造方法にあ
る。
【００１０】本発明の第６の特徴は、基板上のキャパシ
タ形成領域に第１の膜厚を有する下部電極、第２の膜厚
を有する高誘電率の誘電体膜および第３の膜厚を有する
上部電極を順次積層する薄膜キャパシタの製造方法にお
いて、前記基板上に前記第１の膜厚と前記第２の膜厚と
前記第３の膜厚とを合計した膜厚を有する層間絶縁膜を
形成する工程と、前記層間絶縁膜上に該層間絶縁膜と異
なるエッチングレートとすることが出来かつ該層間絶縁
膜と異なる材質の第１の部材を形成する工程と、前記層
間絶縁膜および前記第１の部材に前記キャパシタ形成領
域を区画する開口部を形成する工程と、前記開口部内お
よび前記第１の部材上の全面に前記下部電極を構成する
第１の材料膜、前記誘電体を構成する第２の材料膜およ
び前記第２の上部電極を構成する第３の材料膜を順次積
層成膜して前記開口部内に前記下部電極、前記誘電体膜
および前記上部電極を形成する工程と、前記開口部の内
部を含む前記第３の材料膜の全面上に前記第１の部材と
同じ材質の第２の部材を形成しその上面を平坦化する工
程と、平坦化された前記第２の部材の上面より該第２の
部材をエッチバックして前記第１の部材上の前記第３の
材料膜を露出させる工程と、前記第１の部材上の露出し
た前記第３の材料膜ならびにその下の前記第２および第
１の材料膜を除去する工程と、前記第１および第２の部
材のみをエッチング除去し前記層間絶縁膜を残存させた
状態で前記開口部内の前記上部電極を露出させる工程
と、露出した前記開口部内の前記上部電極の表面に接続
し前記開口部の外側上に延在する電極配線層を形成する
工程とを有する薄膜キャパシタの製造方法にある。
タ形成領域に第１の膜厚を有する下部電極、第２の膜厚
を有する高誘電率の誘電体膜および第３の膜厚を有する
上部電極を順次積層する薄膜キャパシタの製造方法にお
いて、前記基板上に前記第１の膜厚と前記第２の膜厚と
前記第３の膜厚とを合計した膜厚を有する層間絶縁膜を
形成する工程と、前記層間絶縁膜上に該層間絶縁膜と異
なるエッチングレートとすることが出来かつ該層間絶縁
膜と異なる材質の第１の部材を形成する工程と、前記層
間絶縁膜および前記第１の部材に前記キャパシタ形成領
域を区画する開口部を形成する工程と、前記開口部内お
よび前記第１の部材上の全面に前記下部電極を構成する
第１の材料膜、前記誘電体を構成する第２の材料膜およ
び前記第２の上部電極を構成する第３の材料膜を順次積
層成膜して前記開口部内に前記下部電極、前記誘電体膜
および前記上部電極を形成する工程と、前記開口部の内
部を含む前記第３の材料膜の全面上に前記第１の部材と
同じ材質の第２の部材を形成しその上面を平坦化する工
程と、平坦化された前記第２の部材の上面より該第２の
部材をエッチバックして前記第１の部材上の前記第３の
材料膜を露出させる工程と、前記第１の部材上の露出し
た前記第３の材料膜ならびにその下の前記第２および第
１の材料膜を除去する工程と、前記第１および第２の部
材のみをエッチング除去し前記層間絶縁膜を残存させた
状態で前記開口部内の前記上部電極を露出させる工程
と、露出した前記開口部内の前記上部電極の表面に接続
し前記開口部の外側上に延在する電極配線層を形成する
工程とを有する薄膜キャパシタの製造方法にある。
【００１１】本発明の第７の特徴は、基板上のキャパシ
タ形成領域に下部電極、高誘電率の誘電体膜および上部
電極を順次積層する薄膜キャパシタの製造方法におい
て、前記基板上に第１の部材を形成する工程と、前記第
１の部材に前記キャパシタ形成領域を区画する開口部を
形成する工程と、前記開口部内および前記第１の部材上
の全面に前記下部電極を構成する第１の材料膜、前記誘
電体を構成する第２の材料膜および前記上部電極を構成
する第３の材料膜を順次積層成膜して前記開口部内に前
記下部電極、前記誘電体膜および前記上部電極を形成す
る工程と、前記開口部の内部を含む前記第３の材料膜の
全面上に第２の部材を形成しその上面を平坦化する工程
と、平坦化された前記第２の部材の上面より該第２の部
材をエッチバックし前記第１の部材上の前記第３の材料
膜を露出させる工程と、前記第１の部材上の露出した前
記第３の材料膜ならびにその下の前記第２および第１の
材料膜を除去する工程と、前記開口部内の前記上部電極
上に前記第２の部材が残存する程度に前記第１および第
２の部材をエッチバックする工程と、前記開口部上の前
記第２の部材に前記上部電極に達するコンタクト孔を形
成する工程と、前記コンタクト孔を通して前記上部の表
面に接続し前記開口部の外側上に延在する電極配線層を
形成する工程とを有する薄膜キャパシタの製造方法にあ
る。
タ形成領域に下部電極、高誘電率の誘電体膜および上部
電極を順次積層する薄膜キャパシタの製造方法におい
て、前記基板上に第１の部材を形成する工程と、前記第
１の部材に前記キャパシタ形成領域を区画する開口部を
形成する工程と、前記開口部内および前記第１の部材上
の全面に前記下部電極を構成する第１の材料膜、前記誘
電体を構成する第２の材料膜および前記上部電極を構成
する第３の材料膜を順次積層成膜して前記開口部内に前
記下部電極、前記誘電体膜および前記上部電極を形成す
る工程と、前記開口部の内部を含む前記第３の材料膜の
全面上に第２の部材を形成しその上面を平坦化する工程
と、平坦化された前記第２の部材の上面より該第２の部
材をエッチバックし前記第１の部材上の前記第３の材料
膜を露出させる工程と、前記第１の部材上の露出した前
記第３の材料膜ならびにその下の前記第２および第１の
材料膜を除去する工程と、前記開口部内の前記上部電極
上に前記第２の部材が残存する程度に前記第１および第
２の部材をエッチバックする工程と、前記開口部上の前
記第２の部材に前記上部電極に達するコンタクト孔を形
成する工程と、前記コンタクト孔を通して前記上部の表
面に接続し前記開口部の外側上に延在する電極配線層を
形成する工程とを有する薄膜キャパシタの製造方法にあ
る。
【００１２】本発明の第８の特徴は、基板上のキャパシ
タ形成領域に下部電極、高誘電率の誘電体膜および上部
電極を順次積層する薄膜キャパシタの製造方法におい
て、前記基板上に第１の部材を形成する工程と、前記第
１の部材に前記キャパシタ形成領域を区画する開口部を
形成する工程と、前記開口部内および前記第１の部材上
の全面に前記下部電極を構成する第１の材料膜、前記誘
電体を構成する第２の材料膜および前記上部電極を構成
する第３の材料膜を順次積層成膜して前記開口部内に前
記下部電極、前記誘電体膜および前記上部電極を形成す
る工程と、前記開口部の内部を含む前記第３の材料膜の
全面上に第２の部材を形成しその上面を平坦化する工程
と、前記第１の部材上の前記第３の材料膜の上に前記第
２の部材が残存する程度に該第２の部材をエッチバック
する工程と、前記開口部内の前記第２の部材に前記上部
電極に達するコンタクト孔を形成する工程と、前記コン
タクト孔を通して前記上部電極の表面に接続し前記開口
部の外側上に延在する電極配線層を形成する工程とを有
する薄膜キャパシタの製造方法にある。
タ形成領域に下部電極、高誘電率の誘電体膜および上部
電極を順次積層する薄膜キャパシタの製造方法におい
て、前記基板上に第１の部材を形成する工程と、前記第
１の部材に前記キャパシタ形成領域を区画する開口部を
形成する工程と、前記開口部内および前記第１の部材上
の全面に前記下部電極を構成する第１の材料膜、前記誘
電体を構成する第２の材料膜および前記上部電極を構成
する第３の材料膜を順次積層成膜して前記開口部内に前
記下部電極、前記誘電体膜および前記上部電極を形成す
る工程と、前記開口部の内部を含む前記第３の材料膜の
全面上に第２の部材を形成しその上面を平坦化する工程
と、前記第１の部材上の前記第３の材料膜の上に前記第
２の部材が残存する程度に該第２の部材をエッチバック
する工程と、前記開口部内の前記第２の部材に前記上部
電極に達するコンタクト孔を形成する工程と、前記コン
タクト孔を通して前記上部電極の表面に接続し前記開口
部の外側上に延在する電極配線層を形成する工程とを有
する薄膜キャパシタの製造方法にある。
【００１３】このような本発明では、キャパシタ形成領
域以外に層間絶縁膜等の部材を形成し、この部材に対し
て下部電極や高誘電率の誘電体膜や上部電極を自己整合
的に形成することで加工エッチングパターニングプロセ
スを省略することが出来る。その結果、従来問題となっ
ていた下部電極や高誘電率の誘電体膜の加工端部での凹
凸が減少しリーク電流の増加を抑えることが出来る。
域以外に層間絶縁膜等の部材を形成し、この部材に対し
て下部電極や高誘電率の誘電体膜や上部電極を自己整合
的に形成することで加工エッチングパターニングプロセ
スを省略することが出来る。その結果、従来問題となっ
ていた下部電極や高誘電率の誘電体膜の加工端部での凹
凸が減少しリーク電流の増加を抑えることが出来る。
【００１４】
【実施例】図１は本発明の第１の実施例の薄膜キャパシ
タの製造方法を工程順に示した断面図である。まず、抵
抗率が０．０１Ωｃｍのシリコン基板１０１を熱酸化し
てその表面に膜厚３００ｎｍのＳｉＯ2 １０２を形成し
所望のの位置にコンタクトを開口し、その内にポリシリ
コン１０３を成膜してコンタクトを埋め込み、エッチバ
ックによりコンタクト以外のポリシコンを除去する。そ
して第１の部材としてＳＯＧ（スピンオングラス）１０
４を膜厚１μｍに塗布しその上にフォトレジスト１０５
のパターンを形成する（図１（Ａ））。次にフォトレジ
スト１０５をマスクとしてＳＯＧ１０４を加工して所望
のキャパシタ形成領域に開口部１１１を形成する（図１
（Ｂ））。次にＤＣマグネトロンスパッタ法により下部
電極材料としてＰｔ１０６（膜厚５０ｎｍ）／Ｔａ１０
７（膜厚５０ｎｍ）の２層膜を全面に堆積する（図１
（Ｃ））。この時、この下部電極材料はスパッタ法など
の段差被服性の乏しい成膜手法により成膜するためＳＯ
Ｇの開口部側壁への堆積よりも開口部底部のコンタクト
１０３に接した所望のキャパシタ形成領域とＳＯＧの上
面に優先的に堆積できる。
タの製造方法を工程順に示した断面図である。まず、抵
抗率が０．０１Ωｃｍのシリコン基板１０１を熱酸化し
てその表面に膜厚３００ｎｍのＳｉＯ2 １０２を形成し
所望のの位置にコンタクトを開口し、その内にポリシリ
コン１０３を成膜してコンタクトを埋め込み、エッチバ
ックによりコンタクト以外のポリシコンを除去する。そ
して第１の部材としてＳＯＧ（スピンオングラス）１０
４を膜厚１μｍに塗布しその上にフォトレジスト１０５
のパターンを形成する（図１（Ａ））。次にフォトレジ
スト１０５をマスクとしてＳＯＧ１０４を加工して所望
のキャパシタ形成領域に開口部１１１を形成する（図１
（Ｂ））。次にＤＣマグネトロンスパッタ法により下部
電極材料としてＰｔ１０６（膜厚５０ｎｍ）／Ｔａ１０
７（膜厚５０ｎｍ）の２層膜を全面に堆積する（図１
（Ｃ））。この時、この下部電極材料はスパッタ法など
の段差被服性の乏しい成膜手法により成膜するためＳＯ
Ｇの開口部側壁への堆積よりも開口部底部のコンタクト
１０３に接した所望のキャパシタ形成領域とＳＯＧの上
面に優先的に堆積できる。
【００１５】ここでＡｒガスとＨＢｒガスを用いて等方
性エッチングを５分間行いＳＯＧ側壁に堆積したわずか
なＰｔ／Ｔａを除去する。次に第２の部材としてＳＯＧ
１０８を塗布して平坦化を行う（図１（Ｄ）。次にＳＯ
Ｇ１０４上面のＰｔ／Ｔａ膜をが露出するまでエッチバ
ックによりＳＯＧ１０８を除去し（図１（Ｅ））、露出
したＰｔ／Ｔａ膜を王水によりエッチング除去する（図
１（Ｆ））。この時点でウエハ全面がＳＯＧ１０８，１
０４で覆われている状態となり（図１（Ｆ））、所望の
キャパシタ形成領域のＰｔ膜１０６の表面が露出するま
でエッチバックによりＳＯＧ１０４とＳＯＧ１０８を除
去する（図１（Ｇ））。
性エッチングを５分間行いＳＯＧ側壁に堆積したわずか
なＰｔ／Ｔａを除去する。次に第２の部材としてＳＯＧ
１０８を塗布して平坦化を行う（図１（Ｄ）。次にＳＯ
Ｇ１０４上面のＰｔ／Ｔａ膜をが露出するまでエッチバ
ックによりＳＯＧ１０８を除去し（図１（Ｅ））、露出
したＰｔ／Ｔａ膜を王水によりエッチング除去する（図
１（Ｆ））。この時点でウエハ全面がＳＯＧ１０８，１
０４で覆われている状態となり（図１（Ｆ））、所望の
キャパシタ形成領域のＰｔ膜１０６の表面が露出するま
でエッチバックによりＳＯＧ１０４とＳＯＧ１０８を除
去する（図１（Ｇ））。
【００１６】つづいてイオンビームスパッタ法により基
板温度６００℃、ビーム電圧１０００Ｖ、ビーム電流４
０ｍＡで高誘電率の誘電体膜である膜厚１００ｎｍの
（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 （ＢＳＴ）膜１０９の
成膜を行い、Ａｌ（膜厚１μｍ）／ＴｉＮ（膜厚５０ｎ
ｍ）をＤＣマグネトロンスパッタ法により成膜し、所望
の形状に加工して、開口部１１１上すなわち下部電極１
０６，１０７上では上部電極として作用しその外側上で
は電極配線となる上部電極配線１１０を形成する（図１
（Ｈ））。以上の工程で薄膜キャパシタを作成する。
板温度６００℃、ビーム電圧１０００Ｖ、ビーム電流４
０ｍＡで高誘電率の誘電体膜である膜厚１００ｎｍの
（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 （ＢＳＴ）膜１０９の
成膜を行い、Ａｌ（膜厚１μｍ）／ＴｉＮ（膜厚５０ｎ
ｍ）をＤＣマグネトロンスパッタ法により成膜し、所望
の形状に加工して、開口部１１１上すなわち下部電極１
０６，１０７上では上部電極として作用しその外側上で
は電極配線となる上部電極配線１１０を形成する（図１
（Ｈ））。以上の工程で薄膜キャパシタを作成する。
【００１７】従来の技術ではＳＯＧ１０４を塗布せずに
下部電極Ｐｔ／Ｔａを直接成膜し所望の形状にフォトレ
ジストをマスクとしてエッチングでパターニング加工し
ていた。この場合、下部電極の加工端部でエッチング時
のレジスト側壁堆積物の影響による凸状の突起が形成さ
れ、（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜の一部が薄くな
り電界集中によるリーク電流の原因となっていた。
下部電極Ｐｔ／Ｔａを直接成膜し所望の形状にフォトレ
ジストをマスクとしてエッチングでパターニング加工し
ていた。この場合、下部電極の加工端部でエッチング時
のレジスト側壁堆積物の影響による凸状の突起が形成さ
れ、（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜の一部が薄くな
り電界集中によるリーク電流の原因となっていた。
【００１８】これに対して本実施例ではＳＯＧをマスク
として所望のキャパシタ領域のみに下部電極Ｐｔ／Ｔａ
を自己整合的に形成するため微細加工が不要であり加工
端部の凸状突起物は形成されない。したがって、図９に
示すように、本実施例の電流電圧特性（ｂ）は従来の技
術を用いた特性（ａ）より大幅に改善された。
として所望のキャパシタ領域のみに下部電極Ｐｔ／Ｔａ
を自己整合的に形成するため微細加工が不要であり加工
端部の凸状突起物は形成されない。したがって、図９に
示すように、本実施例の電流電圧特性（ｂ）は従来の技
術を用いた特性（ａ）より大幅に改善された。
【００１９】図２は本発明の第２の実施例の薄膜キャパ
シタの製造方法を工程順に示した断面図である。まず、
抵抗率が０．０１Ωｃｍのシリコン基板２０１の表面を
熱酸化して膜厚３００ｎｍのＳｉＯ2 ２０２を形成し所
望の位置にコンタクトを開口する。ポリシリコン２０３
を成膜してコンタクトを埋め込み、エッチバックにより
コンタクト以外のポリシリコンを除去する。そして、層
間絶縁膜としてＳｉ3Ｎ4 ２０４をＬＰＣＶＤ法により
下部電極の厚さと等しくなるように１００ｎｍの膜厚に
成膜し、その後、層間絶縁膜のＳｉ3 Ｎ4 とは異なるエ
ッチングレートとなる第１の部材であるＳＯＧ２０５を
膜厚１μｍに塗布しその上にフォトレジストパターン２
０６を形成する（図２（Ａ））。次にフォトレジスト２
０６をマスクとしてＳＯＧ／Ｓｉ3 Ｎ4 の２層膜を加工
してキャパシタ形成領域に開口部２１２を形成する（図
２（Ｂ））。次にＤＣマグネトロンスパッタ法により下
部電極材料としてＰｔ２０７（膜厚５０ｎｍ）／Ｔａ２
０８（膜厚５０ｎｍ）の２層膜を全面に堆積する（図２
（Ｃ））。この時、この下部電極材料はスパッタ法など
の段差被覆性の乏しい成膜手法により成膜したためＳＯ
ＧやＳｉ3 Ｎ4 の開口部２１２の側壁への堆積よりも開
口部２１２の底部のコンタクト２０３に接した所望の容
量形成領域とＳＯＧの上面に優先的に堆積できる。ここ
でＡｒガスとＨＢガスを用いて等方性エッチングを５分
間行いＳＯＧやＳｉ3 Ｎ4 側壁に堆積したわずかなＰｔ
／Ｔａを除去する。次にＳＯＧ２０９を塗布して平坦化
を行う（図２（Ｄ））。次にＳＯＧ２０５上面のＰｔ／
Ｔａ膜が露出するまでエッチバックによりＳＯＧ２０９
を除去し（図２（Ｅ））、露出したＰｔ／Ｔａ膜を王水
によりエッチング除去する（図２（Ｆ））。この時点で
ウエハ全面がＳＯＧ２０９，２０５で覆われている状態
となり、次に所望のキャパシタ形成領域のＰｔ膜２０７
の表面が露出するまで気相弗酸処理によりＳＯＧ２０５
とＳＯＧ２０９を選択的にエッチング除去する。この
際、Ｓｉ3 Ｎ4 のエッチングレートはＳＯＧよりはるか
に小であるからＳｉ3 Ｎ4 膜２０４は残存する（図２
（Ｇ））。
シタの製造方法を工程順に示した断面図である。まず、
抵抗率が０．０１Ωｃｍのシリコン基板２０１の表面を
熱酸化して膜厚３００ｎｍのＳｉＯ2 ２０２を形成し所
望の位置にコンタクトを開口する。ポリシリコン２０３
を成膜してコンタクトを埋め込み、エッチバックにより
コンタクト以外のポリシリコンを除去する。そして、層
間絶縁膜としてＳｉ3Ｎ4 ２０４をＬＰＣＶＤ法により
下部電極の厚さと等しくなるように１００ｎｍの膜厚に
成膜し、その後、層間絶縁膜のＳｉ3 Ｎ4 とは異なるエ
ッチングレートとなる第１の部材であるＳＯＧ２０５を
膜厚１μｍに塗布しその上にフォトレジストパターン２
０６を形成する（図２（Ａ））。次にフォトレジスト２
０６をマスクとしてＳＯＧ／Ｓｉ3 Ｎ4 の２層膜を加工
してキャパシタ形成領域に開口部２１２を形成する（図
２（Ｂ））。次にＤＣマグネトロンスパッタ法により下
部電極材料としてＰｔ２０７（膜厚５０ｎｍ）／Ｔａ２
０８（膜厚５０ｎｍ）の２層膜を全面に堆積する（図２
（Ｃ））。この時、この下部電極材料はスパッタ法など
の段差被覆性の乏しい成膜手法により成膜したためＳＯ
ＧやＳｉ3 Ｎ4 の開口部２１２の側壁への堆積よりも開
口部２１２の底部のコンタクト２０３に接した所望の容
量形成領域とＳＯＧの上面に優先的に堆積できる。ここ
でＡｒガスとＨＢガスを用いて等方性エッチングを５分
間行いＳＯＧやＳｉ3 Ｎ4 側壁に堆積したわずかなＰｔ
／Ｔａを除去する。次にＳＯＧ２０９を塗布して平坦化
を行う（図２（Ｄ））。次にＳＯＧ２０５上面のＰｔ／
Ｔａ膜が露出するまでエッチバックによりＳＯＧ２０９
を除去し（図２（Ｅ））、露出したＰｔ／Ｔａ膜を王水
によりエッチング除去する（図２（Ｆ））。この時点で
ウエハ全面がＳＯＧ２０９，２０５で覆われている状態
となり、次に所望のキャパシタ形成領域のＰｔ膜２０７
の表面が露出するまで気相弗酸処理によりＳＯＧ２０５
とＳＯＧ２０９を選択的にエッチング除去する。この
際、Ｓｉ3 Ｎ4 のエッチングレートはＳＯＧよりはるか
に小であるからＳｉ3 Ｎ4 膜２０４は残存する（図２
（Ｇ））。
【００２０】つづいてイオンビームスパッタ法により基
板温度６００℃、ビーム電圧１０００Ｖ、ビーム電流４
０ｍＡで容量誘電体となる膜厚１００ｎｍの（Ｂ
ａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 （ＢＳＴ）膜２１０の成膜
を行い、その上にＡｌ（膜厚１μｍ）／ＴｉＮ（膜厚５
０ｎｍ）をＤＣマグネトロンスパッタ法により成膜し、
所望の形状に加工して容量の上部電極および電極配線２
１１を形成する（図２（Ｈ））。以上の工程で薄膜キャ
パシタを作成する。
板温度６００℃、ビーム電圧１０００Ｖ、ビーム電流４
０ｍＡで容量誘電体となる膜厚１００ｎｍの（Ｂ
ａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 （ＢＳＴ）膜２１０の成膜
を行い、その上にＡｌ（膜厚１μｍ）／ＴｉＮ（膜厚５
０ｎｍ）をＤＣマグネトロンスパッタ法により成膜し、
所望の形状に加工して容量の上部電極および電極配線２
１１を形成する（図２（Ｈ））。以上の工程で薄膜キャ
パシタを作成する。
【００２１】従来の技術で生じた下部電極の加工端部の
凸状の突起物は本実施例では見られなかった。また、Ｓ
ｉ3 Ｎ4 を下部電極と等しい厚さだけ堆積しているた
め、ＳＯＧを気相弗酸処理で完全に取り除くことがで
き、再現性などの点が図１の実施例の製造方法より有利
であった。電流電圧特性も図９と同様の傾向を示し従来
の技術を用いた場合より大幅に改善された。
凸状の突起物は本実施例では見られなかった。また、Ｓ
ｉ3 Ｎ4 を下部電極と等しい厚さだけ堆積しているた
め、ＳＯＧを気相弗酸処理で完全に取り除くことがで
き、再現性などの点が図１の実施例の製造方法より有利
であった。電流電圧特性も図９と同様の傾向を示し従来
の技術を用いた場合より大幅に改善された。
【００２２】図３は本発明の第３の実施例の薄膜キャパ
シタの製造方法を工程順に示した断面図である。まず、
抵抗率が０．０１Ωｃｍのシリコン基板３０１の表面を
熱酸化して膜厚３００ｎｍのＳｉＯ2 ３０２を形成し所
望の位置にコンタクトを開口し、ポリシリコン３０３を
成膜してコンタクトを埋め込み、エッチバックによりコ
ンタクト以外のポリシリコンを除去する。そして膜厚１
μｍのＳＯＧ３０４を塗布しその上にフォトレジストパ
ターン３０５を形成する（図３（Ａ））。次にフォトレ
ジスト３０５をマスクとしてＳＯＧ３０４を加工してキ
ャパシタ形成領域に開口部３１１を形成する（図３
（Ｂ））。次にＤＣマグネトロンスパッタ法により下部
電極の材料としてＰｔ３０６（膜厚５０ｎｍ）／Ｔａ３
０７（膜厚５０ｎｍ）の２層膜を堆積する。この時、こ
の下部電極材料はスパッタ法などの段差被服性の乏しい
成膜手法により成膜するためＳＯＧの開口部３１１の側
壁への堆積よりも開口部３１１の底部のコンタクトに接
した所望のキャパシタ形成領域とＳＯＧの上面に優先的
に堆積できる。ここでＡｒガスとＨＢｒガスを用いてＰ
ｔの等方性エッチングを５分間行いＳＯＧ側壁に堆積し
たわずかなＰｔ／Ｔａを除去し、つづいてイオンビーム
スパッタ法により基板温度６００℃、ビーム電圧１００
０Ｖ、ビーム電流４０ｍＡで容量誘電体膜として膜厚１
００ｎｍの（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 （ＢＳＴ）
膜３０９の成膜を行う（図３（Ｃ））。次にＳＯＧ３０
８を第２の部材として塗布して平坦化を行い（図３
（Ｄ））、ＳＯＧ３０４上面の（Ｂａ0.5 ，Ｓｒ0.5 ）
ＴｉＯ3 ／Ｐｔ／Ｔａが露出するまでエッチバックによ
りＳＯＧ３０８を除去し（図３（Ｅ））、露出した（Ｂ
ａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 は弗硝酸により、Ｐｔ／Ｔ
ａは王水によりエッチング除去する（図３（Ｆ））。こ
の時点でウエハ全面がＳＯＧ３０８，３０４で覆われて
いる状態となり、所望のキャパシタ形成領域の（Ｂａ
0.5 ，Ｓｒ0.5 ）ＴｉＯ3 の表面が露出するまでエッチ
バックによりＳＯＧ３０４とＳＯＧ３０８を除去する
（図３（Ｇ））。次にＡｌ（膜厚１μｍ）／ＴｉＮ（膜
厚５０ｎｍ）をＤＣマグネトロンスパッタ方により成膜
し、所望の形状に加工してキャパシタの上部電極配線３
１０を形成する（図３（Ｈ））。以上の工程で薄膜キャ
パシタを作製する。従来の技術ではＳＯＧ３０４を塗布
せずに下部電極Ｐｔ／Ｔａを直接成膜し所望の形状にフ
ォトレジストをマスクとしてエッチング加工していた。
この場合、下部電極の加工端部でエッチング時のレジス
ト側壁堆積物の影響による凸状の突起が形成され、（Ｂ
ａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜の一部が薄くなり電界集
中によるリーク電流の原因となっていた。
シタの製造方法を工程順に示した断面図である。まず、
抵抗率が０．０１Ωｃｍのシリコン基板３０１の表面を
熱酸化して膜厚３００ｎｍのＳｉＯ2 ３０２を形成し所
望の位置にコンタクトを開口し、ポリシリコン３０３を
成膜してコンタクトを埋め込み、エッチバックによりコ
ンタクト以外のポリシリコンを除去する。そして膜厚１
μｍのＳＯＧ３０４を塗布しその上にフォトレジストパ
ターン３０５を形成する（図３（Ａ））。次にフォトレ
ジスト３０５をマスクとしてＳＯＧ３０４を加工してキ
ャパシタ形成領域に開口部３１１を形成する（図３
（Ｂ））。次にＤＣマグネトロンスパッタ法により下部
電極の材料としてＰｔ３０６（膜厚５０ｎｍ）／Ｔａ３
０７（膜厚５０ｎｍ）の２層膜を堆積する。この時、こ
の下部電極材料はスパッタ法などの段差被服性の乏しい
成膜手法により成膜するためＳＯＧの開口部３１１の側
壁への堆積よりも開口部３１１の底部のコンタクトに接
した所望のキャパシタ形成領域とＳＯＧの上面に優先的
に堆積できる。ここでＡｒガスとＨＢｒガスを用いてＰ
ｔの等方性エッチングを５分間行いＳＯＧ側壁に堆積し
たわずかなＰｔ／Ｔａを除去し、つづいてイオンビーム
スパッタ法により基板温度６００℃、ビーム電圧１００
０Ｖ、ビーム電流４０ｍＡで容量誘電体膜として膜厚１
００ｎｍの（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 （ＢＳＴ）
膜３０９の成膜を行う（図３（Ｃ））。次にＳＯＧ３０
８を第２の部材として塗布して平坦化を行い（図３
（Ｄ））、ＳＯＧ３０４上面の（Ｂａ0.5 ，Ｓｒ0.5 ）
ＴｉＯ3 ／Ｐｔ／Ｔａが露出するまでエッチバックによ
りＳＯＧ３０８を除去し（図３（Ｅ））、露出した（Ｂ
ａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 は弗硝酸により、Ｐｔ／Ｔ
ａは王水によりエッチング除去する（図３（Ｆ））。こ
の時点でウエハ全面がＳＯＧ３０８，３０４で覆われて
いる状態となり、所望のキャパシタ形成領域の（Ｂａ
0.5 ，Ｓｒ0.5 ）ＴｉＯ3 の表面が露出するまでエッチ
バックによりＳＯＧ３０４とＳＯＧ３０８を除去する
（図３（Ｇ））。次にＡｌ（膜厚１μｍ）／ＴｉＮ（膜
厚５０ｎｍ）をＤＣマグネトロンスパッタ方により成膜
し、所望の形状に加工してキャパシタの上部電極配線３
１０を形成する（図３（Ｈ））。以上の工程で薄膜キャ
パシタを作製する。従来の技術ではＳＯＧ３０４を塗布
せずに下部電極Ｐｔ／Ｔａを直接成膜し所望の形状にフ
ォトレジストをマスクとしてエッチング加工していた。
この場合、下部電極の加工端部でエッチング時のレジス
ト側壁堆積物の影響による凸状の突起が形成され、（Ｂ
ａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜の一部が薄くなり電界集
中によるリーク電流の原因となっていた。
【００２３】また（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 のエ
ッチング時にも同様のレジスト側壁堆積物の影響による
凸状の突起が形成され、容量が設計値よりも小さくなる
問題点があった。
ッチング時にも同様のレジスト側壁堆積物の影響による
凸状の突起が形成され、容量が設計値よりも小さくなる
問題点があった。
【００２４】これに対して本実施例ではＳＯＧをマスク
として所望のキャパシタ領域のみに下部電極Ｐｔ／Ｔａ
と高誘電率の誘電体（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 を
自己整合的に形成するため微細加工が不要であり加工端
部の凸状突起物は形成されない。したがって、図９に示
すように電流電圧特性が従来の技術を用いた場合より大
幅に改善され、容量も設計通りの値が得られた。
として所望のキャパシタ領域のみに下部電極Ｐｔ／Ｔａ
と高誘電率の誘電体（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 を
自己整合的に形成するため微細加工が不要であり加工端
部の凸状突起物は形成されない。したがって、図９に示
すように電流電圧特性が従来の技術を用いた場合より大
幅に改善され、容量も設計通りの値が得られた。
【００２５】図４は本発明の第４の実施例の薄膜キャパ
シタの製造方法を工程順に示した断面図である。抵抗率
が０．０１Ωｃｍのシリコン基板４０１の表面を熱酸化
して膜厚３００ｎｍのＳｉＯ2 ４０２を形成し所望の位
置にコンタクトを開口し、ポリシリコン４０３を成膜し
てコンタクトを埋め込み、エッチバックによりコンタク
ト以外のポリシリコンを除去する。その後、層間絶縁膜
としてＳｉ3 Ｎ4 ４０４をＬＰＣＶＤ法により下部電極
と誘電体膜の厚さの合計と等しくなるように膜厚２００
ｎｍに成膜し、その後、膜厚１μｍの第１の部材として
のＳＯＧ４０５を塗布しその上にフォトレジスト４０６
のパターンを形成する（図４（Ａ））。次に、フォトレ
ジスト４０６をマスクとしてＳＯＧ／Ｓｉ3 Ｎ4 の２層
膜をエッチング加工して容量形成領域に開口部４１２を
形成する（図４（Ｂ））。次に、下部電極の材料として
Ｐｔ４０７（膜厚５０ｎｍ）／Ｔａ４０８（膜厚５０ｎ
ｍ）の２層膜をＤＣマグネトロンスパッタ法で堆積す
る。この時、この下部電極の材料はスパッタ法などの段
差被服性の乏しい成膜手法により成膜するためＳＯＧや
Ｓｉ3 Ｎ4 の開口部４１２の側壁への堆積よりも開口部
４１２の底部のコンタクト４０３に接した所望のキャパ
シタ形成領域とＳＯＧ４０５の上面に優先的に堆積でき
る。また、ここでＡｒガスとＨＢｒガスを用いて等方性
エッチングを５分間行いＳＯＧやＳｉ3 Ｎ4 側壁に堆積
したわずかなＰｔ／Ｔａを除去し、つづいてイオンビー
ムスパッタ法により基板温度６００℃、ビーム電圧１０
００Ｖ、ビーム電流４０ｍＡで容量誘電体膜の（Ｂａ
0.5 ，Ｓｒ0.5 ）ＴｉＯ3 （ＢＳＴ）膜４１０を膜厚１
００ｎｍに成膜する（図４（Ｃ））。次にＳＯＧ４０９
を第２の部材として塗布して平坦化を行い（図４
（Ｄ））、ＳＯＧ４０５上面の（Ｂａ0.5 ，Ｓｒ0.5 ）
ＴｉＯ3 ／Ｐｔ／Ｔａが露出するまでエッチバックによ
りＳＯＧ４０９を除去し（図４（Ｅ））、露出した（Ｂ
ａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3は弗硝酸により、Ｐｔ／Ｔ
ａは王水によりエッチング除去する（図４（Ｆ））。こ
の時点でウエハ全面がＳＯＧで覆われている状態とな
り、所望のキャパシタ形成領域の（Ｂａ0.5 ，Ｓ
ｒ0.5 ）ＴｉＯ3 膜の表面が露出するまで気相弗酸処理
によりＳＯＧ４０５とＳＯＧ４０９のみをエッチング除
去するこのときＳｉ3 Ｎ4 のエッチングレートはＳＯＧ
よりはるかに小であるからＳｉ3 Ｎ4 膜４０４は残存す
る（図４（Ｇ））。次に上部電極の材料としてＡｌ（膜
厚１μｍ）／ＴｉＮ（膜厚５０ｎｍ）をＤＣマグネトロ
ンスパッタ法により成膜し、所望の形状に加工して容量
の上部電極配線４１１を形成する（図４（Ｈ））。以上
の工程で薄膜キャパシタを作成した。
シタの製造方法を工程順に示した断面図である。抵抗率
が０．０１Ωｃｍのシリコン基板４０１の表面を熱酸化
して膜厚３００ｎｍのＳｉＯ2 ４０２を形成し所望の位
置にコンタクトを開口し、ポリシリコン４０３を成膜し
てコンタクトを埋め込み、エッチバックによりコンタク
ト以外のポリシリコンを除去する。その後、層間絶縁膜
としてＳｉ3 Ｎ4 ４０４をＬＰＣＶＤ法により下部電極
と誘電体膜の厚さの合計と等しくなるように膜厚２００
ｎｍに成膜し、その後、膜厚１μｍの第１の部材として
のＳＯＧ４０５を塗布しその上にフォトレジスト４０６
のパターンを形成する（図４（Ａ））。次に、フォトレ
ジスト４０６をマスクとしてＳＯＧ／Ｓｉ3 Ｎ4 の２層
膜をエッチング加工して容量形成領域に開口部４１２を
形成する（図４（Ｂ））。次に、下部電極の材料として
Ｐｔ４０７（膜厚５０ｎｍ）／Ｔａ４０８（膜厚５０ｎ
ｍ）の２層膜をＤＣマグネトロンスパッタ法で堆積す
る。この時、この下部電極の材料はスパッタ法などの段
差被服性の乏しい成膜手法により成膜するためＳＯＧや
Ｓｉ3 Ｎ4 の開口部４１２の側壁への堆積よりも開口部
４１２の底部のコンタクト４０３に接した所望のキャパ
シタ形成領域とＳＯＧ４０５の上面に優先的に堆積でき
る。また、ここでＡｒガスとＨＢｒガスを用いて等方性
エッチングを５分間行いＳＯＧやＳｉ3 Ｎ4 側壁に堆積
したわずかなＰｔ／Ｔａを除去し、つづいてイオンビー
ムスパッタ法により基板温度６００℃、ビーム電圧１０
００Ｖ、ビーム電流４０ｍＡで容量誘電体膜の（Ｂａ
0.5 ，Ｓｒ0.5 ）ＴｉＯ3 （ＢＳＴ）膜４１０を膜厚１
００ｎｍに成膜する（図４（Ｃ））。次にＳＯＧ４０９
を第２の部材として塗布して平坦化を行い（図４
（Ｄ））、ＳＯＧ４０５上面の（Ｂａ0.5 ，Ｓｒ0.5 ）
ＴｉＯ3 ／Ｐｔ／Ｔａが露出するまでエッチバックによ
りＳＯＧ４０９を除去し（図４（Ｅ））、露出した（Ｂ
ａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3は弗硝酸により、Ｐｔ／Ｔ
ａは王水によりエッチング除去する（図４（Ｆ））。こ
の時点でウエハ全面がＳＯＧで覆われている状態とな
り、所望のキャパシタ形成領域の（Ｂａ0.5 ，Ｓ
ｒ0.5 ）ＴｉＯ3 膜の表面が露出するまで気相弗酸処理
によりＳＯＧ４０５とＳＯＧ４０９のみをエッチング除
去するこのときＳｉ3 Ｎ4 のエッチングレートはＳＯＧ
よりはるかに小であるからＳｉ3 Ｎ4 膜４０４は残存す
る（図４（Ｇ））。次に上部電極の材料としてＡｌ（膜
厚１μｍ）／ＴｉＮ（膜厚５０ｎｍ）をＤＣマグネトロ
ンスパッタ法により成膜し、所望の形状に加工して容量
の上部電極配線４１１を形成する（図４（Ｈ））。以上
の工程で薄膜キャパシタを作成した。
【００２６】この実施例でも先の実施例と同様に従来の
技術で生じた下部電極の加工端部の凸状の突起物は見ら
れなかった。また、Ｓｉ3 Ｎ4 を下部電極と高誘電率膜
の厚さの合計と等しくなるように堆積しているため、Ｓ
ＯＧを気相弗酸処理で完全に取り除くことができ、再現
性などの点が図３の実施例の製造方法より有利であっ
た。また、電流電圧特性も図９と同様の傾向を示し従来
の技術を用いた場合より大幅に改善された。
技術で生じた下部電極の加工端部の凸状の突起物は見ら
れなかった。また、Ｓｉ3 Ｎ4 を下部電極と高誘電率膜
の厚さの合計と等しくなるように堆積しているため、Ｓ
ＯＧを気相弗酸処理で完全に取り除くことができ、再現
性などの点が図３の実施例の製造方法より有利であっ
た。また、電流電圧特性も図９と同様の傾向を示し従来
の技術を用いた場合より大幅に改善された。
【００２７】図５は本発明の第５の実施例の薄膜キャパ
シタの製造方法を工程順に示した断面図である。まず、
抵抗率が０．０１Ωｃｍのシリコン基板５０１の表面を
熱酸化して膜厚３００ｎｍのＳｉＯ2 ５０２を形成し所
望の位置にコンタクトを開口し、ポリシリコン５０３を
成膜してコンタクトを埋め込み、エッチバックによりコ
ンタクト以外のポリシリコンを除去する。そして第１の
部材のＳＯＧ５０４を膜厚１μｍに塗布しその上にフォ
トレジストパターン５０５を形成する（図５（Ａ））。
次に、フォトレジスト５０５をマスクしてキャパシタ形
成領域のＳＯＧ５０４に開口部５１２を形成する（図５
（Ｂ））。次に、下部電極の材料としてＰｔ５０６（膜
厚５０ｎｍ）／Ｔａ５０７（膜厚５０ｎｍ）の２層膜を
ＤＣマグネトロンスパッタ法で堆積する。この時、この
下部電極の材料はスパッタ法などの段差被服性の乏しい
成膜手法により成膜しているためＳＯＧの開口部５１２
の側壁への堆積よりも開口部５１２の底部のコンタクト
５０３に接した所望のキャパシタ形成領域とＳＯＧ５０
４の上面に優先的に堆積する。またここでＡｒガスとＨ
Ｂガスを用いて等方性エッチングを５分間行いＳＯＧ側
壁に堆積したわずかなＰｔ／Ｔａを除去し、つづいてイ
オンビームスパッタ法により基板温度６００℃、ビーム
電圧１０００Ｖ、ビーム電流４０ｍＡで容量誘電体膜と
して膜厚１００ｎｍの（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3
（ＢＳＴ）５０８の成膜を行う。そしてさらに反応性Ｄ
Ｃマグネトロンスパッタ方により上部電極の材料として
膜厚５０ｎｍのＴｉＮ５０９の成膜を行う（図５
（Ｃ））。次に第２の部材としてＳＯＧ５１０を塗布し
て平坦化を行い（図５（Ｄ））、ＳＯＧ５０４上面のＴ
ｉＮ／（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 ／Ｐｔ／Ｔａが
露出するまでエッチバックによりＳＯＧ５１０を除去し
（図５（Ｅ））、露出したＴｉＮ膜はアンモニアの過酸
化水素水溶液により、（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3
は弗硝酸により、Ｐｔ／Ｔａは王水によりエッチング除
去する（図５（Ｆ））。この時点でウエハ全面がＳＯＧ
５１０，５０４で覆われている状態となり、所望のキャ
パシタ形成領域の上部電極としてのＴｉＮの表面が露出
するまでエッチバックによりＳＯＧ５０４とＳＯＧ５１
０を除去する（図５（Ｇ））。次にＡｌ（膜厚１μｍ）
／ＴｉＮ（膜厚５０ｎｍ）をＤＣマグネトロンスパッタ
法により成膜し、所望の形状に加工して電極配線層５１
１を形成する（図５（Ｈ））。以上の工程で薄膜キャパ
シタを作成する。
シタの製造方法を工程順に示した断面図である。まず、
抵抗率が０．０１Ωｃｍのシリコン基板５０１の表面を
熱酸化して膜厚３００ｎｍのＳｉＯ2 ５０２を形成し所
望の位置にコンタクトを開口し、ポリシリコン５０３を
成膜してコンタクトを埋め込み、エッチバックによりコ
ンタクト以外のポリシリコンを除去する。そして第１の
部材のＳＯＧ５０４を膜厚１μｍに塗布しその上にフォ
トレジストパターン５０５を形成する（図５（Ａ））。
次に、フォトレジスト５０５をマスクしてキャパシタ形
成領域のＳＯＧ５０４に開口部５１２を形成する（図５
（Ｂ））。次に、下部電極の材料としてＰｔ５０６（膜
厚５０ｎｍ）／Ｔａ５０７（膜厚５０ｎｍ）の２層膜を
ＤＣマグネトロンスパッタ法で堆積する。この時、この
下部電極の材料はスパッタ法などの段差被服性の乏しい
成膜手法により成膜しているためＳＯＧの開口部５１２
の側壁への堆積よりも開口部５１２の底部のコンタクト
５０３に接した所望のキャパシタ形成領域とＳＯＧ５０
４の上面に優先的に堆積する。またここでＡｒガスとＨ
Ｂガスを用いて等方性エッチングを５分間行いＳＯＧ側
壁に堆積したわずかなＰｔ／Ｔａを除去し、つづいてイ
オンビームスパッタ法により基板温度６００℃、ビーム
電圧１０００Ｖ、ビーム電流４０ｍＡで容量誘電体膜と
して膜厚１００ｎｍの（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3
（ＢＳＴ）５０８の成膜を行う。そしてさらに反応性Ｄ
Ｃマグネトロンスパッタ方により上部電極の材料として
膜厚５０ｎｍのＴｉＮ５０９の成膜を行う（図５
（Ｃ））。次に第２の部材としてＳＯＧ５１０を塗布し
て平坦化を行い（図５（Ｄ））、ＳＯＧ５０４上面のＴ
ｉＮ／（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 ／Ｐｔ／Ｔａが
露出するまでエッチバックによりＳＯＧ５１０を除去し
（図５（Ｅ））、露出したＴｉＮ膜はアンモニアの過酸
化水素水溶液により、（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3
は弗硝酸により、Ｐｔ／Ｔａは王水によりエッチング除
去する（図５（Ｆ））。この時点でウエハ全面がＳＯＧ
５１０，５０４で覆われている状態となり、所望のキャ
パシタ形成領域の上部電極としてのＴｉＮの表面が露出
するまでエッチバックによりＳＯＧ５０４とＳＯＧ５１
０を除去する（図５（Ｇ））。次にＡｌ（膜厚１μｍ）
／ＴｉＮ（膜厚５０ｎｍ）をＤＣマグネトロンスパッタ
法により成膜し、所望の形状に加工して電極配線層５１
１を形成する（図５（Ｈ））。以上の工程で薄膜キャパ
シタを作成する。
【００２８】従来の技術ではＳＯＧ５０４を塗布せずに
下部電極Ｐｔ／Ｔａを直接成膜し所望の形状にフォトレ
ジストをマスクとしてエッチング加工していた。この場
合、下部電極の加工端部でエッチング時のレジスト側壁
堆積物の影響による凸状の突起が形成され、（Ｂ
ａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜の一部が薄くなり電界集
中によるリーク電流の原因となっていた。また（Ｂａ
0.5 ，Ｓｒ0.5 ）ＴｉＯ3 のエッチング時にも同様のレ
ジスト側壁堆積物の影響による凸状の突起が形成され、
容量が設計値よりも小さくなる問題点があった。
下部電極Ｐｔ／Ｔａを直接成膜し所望の形状にフォトレ
ジストをマスクとしてエッチング加工していた。この場
合、下部電極の加工端部でエッチング時のレジスト側壁
堆積物の影響による凸状の突起が形成され、（Ｂ
ａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜の一部が薄くなり電界集
中によるリーク電流の原因となっていた。また（Ｂａ
0.5 ，Ｓｒ0.5 ）ＴｉＯ3 のエッチング時にも同様のレ
ジスト側壁堆積物の影響による凸状の突起が形成され、
容量が設計値よりも小さくなる問題点があった。
【００２９】これに対して本実施例はＳＯＧをマスクと
して所望のキャパシタ形成領域のみに下部電極Ｐｔ／Ｔ
ａと高誘電率の誘電体（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3
膜と上部電極のＴｉＮを自己整合的に形成するため微細
加工が不要であり加工端部の凸状突起物は形成されな
い。したがって、図９に示すように電流電圧特性が従来
の技術を用いた場合より大幅に改善され、容量も設計通
りの値が得られた。
して所望のキャパシタ形成領域のみに下部電極Ｐｔ／Ｔ
ａと高誘電率の誘電体（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3
膜と上部電極のＴｉＮを自己整合的に形成するため微細
加工が不要であり加工端部の凸状突起物は形成されな
い。したがって、図９に示すように電流電圧特性が従来
の技術を用いた場合より大幅に改善され、容量も設計通
りの値が得られた。
【００３０】図６は本発明の第６の実施例の薄膜キャパ
シタの製造方法を工程順に示した断面図である。まず、
抵抗率が０．０１Ωｃｍのシリコン基板６０１の表面を
熱酸化して膜厚３００ｎｍのＳｉＯ2 ６０２を形成し所
望の位置にコンタクトを開口し、ポリシリコン６０３を
成膜してコンタクトを埋め込み、エッチバックによりコ
ンタクト以外のポリシリコンを除去する。そしてＳｉＯ
3 Ｎ4 ６０４をＬＰＣＶＤ法により下部電極と高誘電率
膜と上部電極の厚さの合計と等しくなるように膜厚２５
０ｎｍに成膜し、その後、第１の部材としてＳＯＧ６０
５を膜厚１μｍに塗布し、その上にフォトレジストパタ
ーン６０６を形成する（図６（Ａ））。次にフォトレジ
スト６０６をマスクとしてＳＯＧ／Ｓｉ3 Ｎ4 の２層膜
を加工して容量形成領域に開口部６１３を形成する（図
６（Ｂ））。次にスパッタ法により下部電極の材料Ｐｔ
６０７（膜厚５０ｎｍ）／Ｔａ６０８（５０ｎｍ）の２
層膜を堆積する。この時、この下部電極の材料はスパッ
タ法などの段差被服性の乏しい成膜手法により成膜する
ためＳＯＧやＳｉ3 Ｎ4 の開口部６１３の側壁への堆積
よりも開口部６１３の底部のコンタクト６０３に接した
所望のキャパシタ形成領域とＳＯＧ６０５の上面に優先
的に堆積する。またここでＡｒガスとＨＢｒガスを用い
て等方性エッチングを５分間行いＳＯＧやＳｉ3 Ｎ4 の
開口部の側壁に堆積したわずかなＰｔ／Ｔａを除去し、
つづいてイオンビームスパッタ法により基板温度６００
℃、ビーム電圧１０００Ｖ、ビーム電流４０ｍＡで容量
誘電体としての（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 （ＢＳ
Ｔ）膜６０９の成膜を膜厚１００ｎｍに行う。そしてさ
らに反応性ＤＣマグネトロンスパッタ法により容量の上
部電極の材料として膜厚５０ｎｍのＴｉＮ６１０の成膜
を行う（図６（Ｃ））。次に第２の部材としてＳＯＧ６
１１を塗布して平坦化を行い（図６（Ｄ））、第１の部
材のＳＯＧ６０５上面のＴｉＮ／（Ｂａ0.5 ，Ｓ
ｒ0.5 ）ＴｉＯ3 ／Ｐｔ／Ｔａが露出するまでエッチバ
ックによりＳＯＧ６１１を除去し（図６（Ｅ））、露出
したＴｉＮはアンモニアの過酸化水素水溶液により、Ｂ
ａ0.5 ，Ｓｒ0.5）ＴｉＯ3 は弗硝酸により、Ｐｔ／Ｔ
ａは王水によりエッチング除去する（図６（Ｆ））。こ
の時点でウエハ全面がＳＯＧ６１１，６０５で覆われて
いる状態となり、所望の容量形成領域の第１の上部電極
であるＴｉＮ６１０の表面が露出するまで気相弗酸処理
によりＳＯＧ４０５とＳＯＧ４０９のみをエッチング除
去する。ここでＳｉ3 Ｎ4 はＳＯＧよりエッチングレー
トがはるかに小であるから層間絶縁膜としてのＳｉ3 Ｎ
4 膜６０４は残存する。（図６（Ｇ））。次に上部電極
のＡｌ（膜厚１μｍ）／ＴｉＮ（膜厚５０ｎｍ）をＤＣ
マグネトロンスパッタ法により成膜し、所望の形状に加
工して電極配線６１２を形成する（図６（Ｈ））。以上
の工程で薄膜キャパシタを作成する。
シタの製造方法を工程順に示した断面図である。まず、
抵抗率が０．０１Ωｃｍのシリコン基板６０１の表面を
熱酸化して膜厚３００ｎｍのＳｉＯ2 ６０２を形成し所
望の位置にコンタクトを開口し、ポリシリコン６０３を
成膜してコンタクトを埋め込み、エッチバックによりコ
ンタクト以外のポリシリコンを除去する。そしてＳｉＯ
3 Ｎ4 ６０４をＬＰＣＶＤ法により下部電極と高誘電率
膜と上部電極の厚さの合計と等しくなるように膜厚２５
０ｎｍに成膜し、その後、第１の部材としてＳＯＧ６０
５を膜厚１μｍに塗布し、その上にフォトレジストパタ
ーン６０６を形成する（図６（Ａ））。次にフォトレジ
スト６０６をマスクとしてＳＯＧ／Ｓｉ3 Ｎ4 の２層膜
を加工して容量形成領域に開口部６１３を形成する（図
６（Ｂ））。次にスパッタ法により下部電極の材料Ｐｔ
６０７（膜厚５０ｎｍ）／Ｔａ６０８（５０ｎｍ）の２
層膜を堆積する。この時、この下部電極の材料はスパッ
タ法などの段差被服性の乏しい成膜手法により成膜する
ためＳＯＧやＳｉ3 Ｎ4 の開口部６１３の側壁への堆積
よりも開口部６１３の底部のコンタクト６０３に接した
所望のキャパシタ形成領域とＳＯＧ６０５の上面に優先
的に堆積する。またここでＡｒガスとＨＢｒガスを用い
て等方性エッチングを５分間行いＳＯＧやＳｉ3 Ｎ4 の
開口部の側壁に堆積したわずかなＰｔ／Ｔａを除去し、
つづいてイオンビームスパッタ法により基板温度６００
℃、ビーム電圧１０００Ｖ、ビーム電流４０ｍＡで容量
誘電体としての（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 （ＢＳ
Ｔ）膜６０９の成膜を膜厚１００ｎｍに行う。そしてさ
らに反応性ＤＣマグネトロンスパッタ法により容量の上
部電極の材料として膜厚５０ｎｍのＴｉＮ６１０の成膜
を行う（図６（Ｃ））。次に第２の部材としてＳＯＧ６
１１を塗布して平坦化を行い（図６（Ｄ））、第１の部
材のＳＯＧ６０５上面のＴｉＮ／（Ｂａ0.5 ，Ｓ
ｒ0.5 ）ＴｉＯ3 ／Ｐｔ／Ｔａが露出するまでエッチバ
ックによりＳＯＧ６１１を除去し（図６（Ｅ））、露出
したＴｉＮはアンモニアの過酸化水素水溶液により、Ｂ
ａ0.5 ，Ｓｒ0.5）ＴｉＯ3 は弗硝酸により、Ｐｔ／Ｔ
ａは王水によりエッチング除去する（図６（Ｆ））。こ
の時点でウエハ全面がＳＯＧ６１１，６０５で覆われて
いる状態となり、所望の容量形成領域の第１の上部電極
であるＴｉＮ６１０の表面が露出するまで気相弗酸処理
によりＳＯＧ４０５とＳＯＧ４０９のみをエッチング除
去する。ここでＳｉ3 Ｎ4 はＳＯＧよりエッチングレー
トがはるかに小であるから層間絶縁膜としてのＳｉ3 Ｎ
4 膜６０４は残存する。（図６（Ｇ））。次に上部電極
のＡｌ（膜厚１μｍ）／ＴｉＮ（膜厚５０ｎｍ）をＤＣ
マグネトロンスパッタ法により成膜し、所望の形状に加
工して電極配線６１２を形成する（図６（Ｈ））。以上
の工程で薄膜キャパシタを作成する。
【００３１】この実施例も図５の実施例と同様に従来技
術で生じた下部電極の加工端部の凸状の突起物は見られ
なかった。また、Ｓｉ3 Ｎ4 を下部電極と高誘電率膜と
第１の上部電極の厚さの合計と等しくなるように堆積し
ているため、ＳＯＧを気相弗酸処理で完全に取り除くこ
とができ、再現性などの点が図５の製造方法より有利で
あった。また電流電圧特性も図９と同様の傾向を示し従
来の技術を用いた場合より大幅に改善された。
術で生じた下部電極の加工端部の凸状の突起物は見られ
なかった。また、Ｓｉ3 Ｎ4 を下部電極と高誘電率膜と
第１の上部電極の厚さの合計と等しくなるように堆積し
ているため、ＳＯＧを気相弗酸処理で完全に取り除くこ
とができ、再現性などの点が図５の製造方法より有利で
あった。また電流電圧特性も図９と同様の傾向を示し従
来の技術を用いた場合より大幅に改善された。
【００３２】図７は本発明の第７の実施例の薄膜キャパ
シタの製造方法を工程順に示した断面図である。抵抗率
０．０１Ωｃｍのシリコン基板７０１の表面を熱酸化し
て膜厚３００ｎｍのＳｉＯ2 ７０２を形成し所望の位置
にコンタクトを開口し、ポリシリコン７０３を成膜して
コンタクトを埋め込み、エッチバックによりコンタクト
以外のポリシリコンを除去する。そして第１の部材のＳ
ＯＧ７０４を１μｍの膜厚に塗布し、その上にフォトレ
ジストパターン７０５を形成する（図７（Ａ））。次に
フォトレジスト７０５をマスクとしてＳＯＧ７０４をエ
ッチング加工してキャパシタ形成領域に開口部７１２を
形成する。その後、ＤＣマグネトランスパッタ法により
下部電極の材料としてＰｔ７０６（膜厚５０ｎｍ）／Ｔ
ａ７０７（膜厚５０ｎｍ）の２層膜を堆積する（図７０
（Ｂ））。この時、下部電極の材料はスパッタ法などの
段差被服性の乏しい成膜手法により成膜したためＳＯＧ
の開口部７１２の側壁への堆積よりも開口部７１２の底
部のコンタクト７０３に接した所望の容量形成領域とＳ
ＯＧ７０４の上面に優先的に堆積できる。またＡｒガス
とＨＢｒガスを用いて等方性エッチングを５分間行いＳ
ＯＧ開口部の側壁に堆積したわずかなＰｔ／Ｔａを除去
し、つづいてイオンビームスパッタ法により基板温度６
００℃、ビーム電圧１０００Ｖ、ビーム電流４０ｍＡで
容量誘電体として膜厚１００ｎｍの（Ｂａ0.5 ，Ｓｒ
0.5 ）ＴｉＯ3 （ＢＳＴ）膜７０８の成膜を行う。さら
に反応性ＤＣマグネトロンスパッタ法によりキャパシタ
の上部電極の材料として膜厚５０ｎｍのＴｉＮ７０９の
成膜を行う（図７（Ｂ））。次に、第２の部材としてＳ
ＯＧ７１０を塗布して平坦化を行い、ＳＯＧ７０４上面
のＴｉＮ／（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 ／Ｐｔ／Ｔ
ａが露出するまでエッチバックによりＳＯＧ７１０を除
去し、露出したＴｉＮはアンモニアの過酸化水素水溶液
により、（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 は弗硝酸によ
り、Ｐｔ／Ｔａは王水によりエッチング除去する（図７
（Ｃ））。この時点でウエハ全面がＳＯＧ７１０，７０
４で覆われている状態となり、容量の上部電極ＴｉＮに
接続するためのコンタクト７１３を開口する（図７
（Ｄ））。次に容量の配線材料としてＡｌ（膜厚１μ
ｍ）／ＴｉＮ（膜厚５０ｎｍ）をＤＣマグネトロンスパ
ッタ法により成膜し、所望の形状に加工して電極配線層
７１１を形成する（図７（Ｅ））。以上の工程で薄膜キ
ャパシタを作成する。
シタの製造方法を工程順に示した断面図である。抵抗率
０．０１Ωｃｍのシリコン基板７０１の表面を熱酸化し
て膜厚３００ｎｍのＳｉＯ2 ７０２を形成し所望の位置
にコンタクトを開口し、ポリシリコン７０３を成膜して
コンタクトを埋め込み、エッチバックによりコンタクト
以外のポリシリコンを除去する。そして第１の部材のＳ
ＯＧ７０４を１μｍの膜厚に塗布し、その上にフォトレ
ジストパターン７０５を形成する（図７（Ａ））。次に
フォトレジスト７０５をマスクとしてＳＯＧ７０４をエ
ッチング加工してキャパシタ形成領域に開口部７１２を
形成する。その後、ＤＣマグネトランスパッタ法により
下部電極の材料としてＰｔ７０６（膜厚５０ｎｍ）／Ｔ
ａ７０７（膜厚５０ｎｍ）の２層膜を堆積する（図７０
（Ｂ））。この時、下部電極の材料はスパッタ法などの
段差被服性の乏しい成膜手法により成膜したためＳＯＧ
の開口部７１２の側壁への堆積よりも開口部７１２の底
部のコンタクト７０３に接した所望の容量形成領域とＳ
ＯＧ７０４の上面に優先的に堆積できる。またＡｒガス
とＨＢｒガスを用いて等方性エッチングを５分間行いＳ
ＯＧ開口部の側壁に堆積したわずかなＰｔ／Ｔａを除去
し、つづいてイオンビームスパッタ法により基板温度６
００℃、ビーム電圧１０００Ｖ、ビーム電流４０ｍＡで
容量誘電体として膜厚１００ｎｍの（Ｂａ0.5 ，Ｓｒ
0.5 ）ＴｉＯ3 （ＢＳＴ）膜７０８の成膜を行う。さら
に反応性ＤＣマグネトロンスパッタ法によりキャパシタ
の上部電極の材料として膜厚５０ｎｍのＴｉＮ７０９の
成膜を行う（図７（Ｂ））。次に、第２の部材としてＳ
ＯＧ７１０を塗布して平坦化を行い、ＳＯＧ７０４上面
のＴｉＮ／（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 ／Ｐｔ／Ｔ
ａが露出するまでエッチバックによりＳＯＧ７１０を除
去し、露出したＴｉＮはアンモニアの過酸化水素水溶液
により、（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 は弗硝酸によ
り、Ｐｔ／Ｔａは王水によりエッチング除去する（図７
（Ｃ））。この時点でウエハ全面がＳＯＧ７１０，７０
４で覆われている状態となり、容量の上部電極ＴｉＮに
接続するためのコンタクト７１３を開口する（図７
（Ｄ））。次に容量の配線材料としてＡｌ（膜厚１μ
ｍ）／ＴｉＮ（膜厚５０ｎｍ）をＤＣマグネトロンスパ
ッタ法により成膜し、所望の形状に加工して電極配線層
７１１を形成する（図７（Ｅ））。以上の工程で薄膜キ
ャパシタを作成する。
【００３３】従来の技術ではＳＯＧ７０４を塗布せずに
下部電極Ｐｔ／Ｔａを直接成膜し所望の形状にフォトレ
ジストをマスクとしてエッチング加工していた。この場
合、下部電極の加工端部でエッチング時のレジスト側壁
堆積物の影響による凸状の突起が形成され、（Ｂ
ａ0.5 ，Ｓｉ0.5 ）ＴｉＯ3 膜の一部が薄くなり電界集
中によるリーク電流の原因となっていた。また（Ｂａ
0.5 ，Ｓｒ0.5 ）ＴｉＯ3 のエッチング時にも同様のレ
ジスト側壁堆積物の影響による凸状の突起が形成され、
容量が設計値よりも小さくなる問題点があった。
下部電極Ｐｔ／Ｔａを直接成膜し所望の形状にフォトレ
ジストをマスクとしてエッチング加工していた。この場
合、下部電極の加工端部でエッチング時のレジスト側壁
堆積物の影響による凸状の突起が形成され、（Ｂ
ａ0.5 ，Ｓｉ0.5 ）ＴｉＯ3 膜の一部が薄くなり電界集
中によるリーク電流の原因となっていた。また（Ｂａ
0.5 ，Ｓｒ0.5 ）ＴｉＯ3 のエッチング時にも同様のレ
ジスト側壁堆積物の影響による凸状の突起が形成され、
容量が設計値よりも小さくなる問題点があった。
【００３４】これに対して本実施例ではＳＯＧをマスク
として所望のキャパシタ領域のみに下部電極Ｐｔ／Ｔａ
と高誘電率の誘電体（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 と
上部電極のＴｉＮを自己整合的に形成するため微細加工
が不要であり加工端部の凸状突起物は形成されない。
として所望のキャパシタ領域のみに下部電極Ｐｔ／Ｔａ
と高誘電率の誘電体（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 と
上部電極のＴｉＮを自己整合的に形成するため微細加工
が不要であり加工端部の凸状突起物は形成されない。
【００３５】また、図６に示した実施例の製造方法と異
なり、本実施例の製造方法ではＳＯＧを残したままコン
タクトを開口しているため、エッチバック時のウエハ面
内でのＳＯＧ除去の不均一製の問題がなく歩留まりの点
でより優れている。
なり、本実施例の製造方法ではＳＯＧを残したままコン
タクトを開口しているため、エッチバック時のウエハ面
内でのＳＯＧ除去の不均一製の問題がなく歩留まりの点
でより優れている。
【００３６】以上のことから、図９に示すように電流電
圧特性が従来の技術を用いた場合より大幅に改善され、
容量も設計通りの値が得られた。
圧特性が従来の技術を用いた場合より大幅に改善され、
容量も設計通りの値が得られた。
【００３７】図８は本発明の第８の実施例の薄膜キャパ
シタの製造方法を工程順に示した断面図である。まず、
抵抗率が０．０１Ωｃｍのシリコン基板８０１の表面を
熱酸化して膜厚３００ｎｍのＳｉＯ2 ８０２を形成し所
望の位置にコンタクトを開口し、ポリシリコン８０３を
成膜してコンタクトを埋め込み、エッチバックによりコ
ンタクト以外のポリシリコンを除去する。そして第１の
部材としてＳＯＧ８０４を膜厚１μｍに塗布し、その上
にフォトレジストパターン８０５を形成する（図８
（Ａ））。次にフォトレジスト８０５をマスクとして８
０４を選択的にエッチングしてキャパシタ形成領域に開
口部８１２を形成し、ＤＣマグネトロンスパッタ法によ
り下部電極の材料のＰｔ８０６（膜厚５０ｎｍ）／Ｔａ
８０７（膜厚５０ｎｍ）の２層膜を堆積する。この時、
この下部電極の材料はスパッタ法などの段差被服性の乏
しい成膜手法により成膜しているためＳＯＧの開口部の
側壁への堆積よりも開口部の底部のコンタクトに接した
所望のキャパシタ形成領域とＳＯＧの上面に優先的に堆
積する。ここでＡｒガスとＨＢｒガスを用いて等方性エ
ッチングを５分間行いＳＯＧ側壁に堆積したわずかなＰ
ｔ／Ｔａを除去し、つづいてイオンビームスパッタ法に
より基板温度６００℃、ビーム電圧１０００Ｖ、ビーム
電流４０ｍＡで容量の誘電体として（Ｂａ0.5 ，Ｓｒ
0.5 ）ＴｉＯ3 （ＢＳＴ）８０８の成膜を膜厚１００ｎ
ｍに行う。そしてさらに反応性ＤＣマグネトロンスパッ
タ法により上部電極となる膜厚５０ｎｍのＴｉＮ８０９
の成膜を行う（図８（Ｂ））。次に第２の部材としてＳ
ＯＧ８１０を塗布して平坦化を行い（図８（Ｃ））、上
部電極ＴｉＮに接続するためのコンタクト８１３を開口
する（図８（Ｄ））。次にＡｌ（膜厚１μｍ）／ＴｉＮ
（膜厚５０ｎｍ）をＤＣマグネトロンスパタ法により成
膜し、所望の形状に加工して電極配線８１１を形成する
（図８（Ｅ））。以上の工程で薄膜キャパシタを作成す
る。
シタの製造方法を工程順に示した断面図である。まず、
抵抗率が０．０１Ωｃｍのシリコン基板８０１の表面を
熱酸化して膜厚３００ｎｍのＳｉＯ2 ８０２を形成し所
望の位置にコンタクトを開口し、ポリシリコン８０３を
成膜してコンタクトを埋め込み、エッチバックによりコ
ンタクト以外のポリシリコンを除去する。そして第１の
部材としてＳＯＧ８０４を膜厚１μｍに塗布し、その上
にフォトレジストパターン８０５を形成する（図８
（Ａ））。次にフォトレジスト８０５をマスクとして８
０４を選択的にエッチングしてキャパシタ形成領域に開
口部８１２を形成し、ＤＣマグネトロンスパッタ法によ
り下部電極の材料のＰｔ８０６（膜厚５０ｎｍ）／Ｔａ
８０７（膜厚５０ｎｍ）の２層膜を堆積する。この時、
この下部電極の材料はスパッタ法などの段差被服性の乏
しい成膜手法により成膜しているためＳＯＧの開口部の
側壁への堆積よりも開口部の底部のコンタクトに接した
所望のキャパシタ形成領域とＳＯＧの上面に優先的に堆
積する。ここでＡｒガスとＨＢｒガスを用いて等方性エ
ッチングを５分間行いＳＯＧ側壁に堆積したわずかなＰ
ｔ／Ｔａを除去し、つづいてイオンビームスパッタ法に
より基板温度６００℃、ビーム電圧１０００Ｖ、ビーム
電流４０ｍＡで容量の誘電体として（Ｂａ0.5 ，Ｓｒ
0.5 ）ＴｉＯ3 （ＢＳＴ）８０８の成膜を膜厚１００ｎ
ｍに行う。そしてさらに反応性ＤＣマグネトロンスパッ
タ法により上部電極となる膜厚５０ｎｍのＴｉＮ８０９
の成膜を行う（図８（Ｂ））。次に第２の部材としてＳ
ＯＧ８１０を塗布して平坦化を行い（図８（Ｃ））、上
部電極ＴｉＮに接続するためのコンタクト８１３を開口
する（図８（Ｄ））。次にＡｌ（膜厚１μｍ）／ＴｉＮ
（膜厚５０ｎｍ）をＤＣマグネトロンスパタ法により成
膜し、所望の形状に加工して電極配線８１１を形成する
（図８（Ｅ））。以上の工程で薄膜キャパシタを作成す
る。
【００３８】従来の技術ではＳＯＧ８０４を塗布せずに
下部電極Ｐｔ／Ｔａを直接成膜し所望の形状にパターニ
ング加工していた。この場合、下部電極の加工端部でエ
ッチング時のレジスト側壁堆積物の影響による凸状の突
起が形成され、（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜の一
部が薄くなり電界集中によるリーク電流の原因となって
いた。また（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 のエッチン
グ時にも同様のレジスト側壁堆積物の影響による凸状の
突起が形成され、容量が設計値よりも小さくなる問題点
があった。
下部電極Ｐｔ／Ｔａを直接成膜し所望の形状にパターニ
ング加工していた。この場合、下部電極の加工端部でエ
ッチング時のレジスト側壁堆積物の影響による凸状の突
起が形成され、（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜の一
部が薄くなり電界集中によるリーク電流の原因となって
いた。また（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 のエッチン
グ時にも同様のレジスト側壁堆積物の影響による凸状の
突起が形成され、容量が設計値よりも小さくなる問題点
があった。
【００３９】これに対して本実施例ではＳＯＧをマスク
として所望のキャパシタ領域のみに下部電極Ｐｔ／Ｔａ
と高誘電率の誘電体（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 と
上部電極のＴｉＮを自己整合的に形成するため微細加工
が不要であり加工端部の凸状突起物は形成されない。
として所望のキャパシタ領域のみに下部電極Ｐｔ／Ｔａ
と高誘電率の誘電体（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 と
上部電極のＴｉＮを自己整合的に形成するため微細加工
が不要であり加工端部の凸状突起物は形成されない。
【００４０】また、第６の実施例の製造方法ではＳＯＧ
８０４とＳＯＧ８１０をエッチバックによって除去して
いるが、本実施例の製造方法ではＳＯＧを残したままコ
ンタクトを開口しているため、エッチバック時のウエハ
面内でのＳＯＧ除去の不均一性の問題がなく歩留まりの
点でより優れている。
８０４とＳＯＧ８１０をエッチバックによって除去して
いるが、本実施例の製造方法ではＳＯＧを残したままコ
ンタクトを開口しているため、エッチバック時のウエハ
面内でのＳＯＧ除去の不均一性の問題がなく歩留まりの
点でより優れている。
【００４１】また、第７の実施例の製造方法と比べＳＯ
Ｇ８０４上に堆積した不要なＴｉＮ／（Ｂａ0.5 ，Ｓｒ
0.5 ）ＴｉＯ3 ／Ｐｔ／Ｔａを除去しないためプロセス
が簡潔になり量産性の点で優れている。
Ｇ８０４上に堆積した不要なＴｉＮ／（Ｂａ0.5 ，Ｓｒ
0.5 ）ＴｉＯ3 ／Ｐｔ／Ｔａを除去しないためプロセス
が簡潔になり量産性の点で優れている。
【００４２】以上のことから、図９に示すように電流電
圧特性が従来の技術を用いた場合より大幅に改善され、
容量も設計通りの値が得られた。
圧特性が従来の技術を用いた場合より大幅に改善され、
容量も設計通りの値が得られた。
【００４３】なお、上記諸実施例では容量の誘電体の高
誘電率膜として（Ｂａ0.5 ，Ｓｒ0. 5 ）ＴｉＯ3 の例を
述べたが、本発明は、高誘電率膜として化学式がＡＢＯ
3 で表され、それぞれＡとしてＢａ，Ｓｒ，Ｐｂ，Ｌ
ａ，Ｌｉ，Ｋのうち少なくとも１種以上、ＢとしてＺ
ｒ，Ｔｉ，Ｔａ，Ｎｂ，Ｍｇ，Ｍｎ，Ｆｅ，Ｚｎ，Ｗの
うち少なくとも１種以上からなるもの、例えば、ＳｒＴ
ｉＯ3 、ＰｂＴｉＯ3 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 、（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ
3 、Ｐｂ（Ｍｇ，Ｗ）Ｏ3 、Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3 、
ＬｉＴａＯ3 、ＬｉＮｂＯ3 、ＫＴａＯ3 、ＫＮｂＯ3
など、あるいはそれ以外の化学式の、Ｔａ2Ｏ5 、Ｂｉ
4 Ｔｉ3 Ｏ12、ＢａＭｇＦ4 、などを用いても有効であ
る。
誘電率膜として（Ｂａ0.5 ，Ｓｒ0. 5 ）ＴｉＯ3 の例を
述べたが、本発明は、高誘電率膜として化学式がＡＢＯ
3 で表され、それぞれＡとしてＢａ，Ｓｒ，Ｐｂ，Ｌ
ａ，Ｌｉ，Ｋのうち少なくとも１種以上、ＢとしてＺ
ｒ，Ｔｉ，Ｔａ，Ｎｂ，Ｍｇ，Ｍｎ，Ｆｅ，Ｚｎ，Ｗの
うち少なくとも１種以上からなるもの、例えば、ＳｒＴ
ｉＯ3 、ＰｂＴｉＯ3 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 、（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ
3 、Ｐｂ（Ｍｇ，Ｗ）Ｏ3 、Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3 、
ＬｉＴａＯ3 、ＬｉＮｂＯ3 、ＫＴａＯ3 、ＫＮｂＯ3
など、あるいはそれ以外の化学式の、Ｔａ2Ｏ5 、Ｂｉ
4 Ｔｉ3 Ｏ12、ＢａＭｇＦ4 、などを用いても有効であ
る。
【００４４】また上記諸実施例におけるキャパシタがＤ
ＲＡＭの容量素子である場合は、ポリシリコン１０３，
２０３，３０３，４０３，５０３，６０３，７０３，８
０３はそれぞれのシリコン基板に形成されてあるスイッ
チングトランジスタのソースドレインの一方のｎ型領域
に接続されて形成されることになる。
ＲＡＭの容量素子である場合は、ポリシリコン１０３，
２０３，３０３，４０３，５０３，６０３，７０３，８
０３はそれぞれのシリコン基板に形成されてあるスイッ
チングトランジスタのソースドレインの一方のｎ型領域
に接続されて形成されることになる。
【００４５】
【発明の効果】以上説明したように、第１の実施例（図
１）および第２の実施例（図２）に示す発明では下部電
極Ｐｔ／Ｔａの加工時に生じる凹凸を低減でき、第３の
実施例（図３）および第４の実施例（図４）に示す発明
では下部電極および高誘電率膜の加工時に生じる凹凸を
低減でき、第５の実施例（図５）および第６の実施例
（図６）に示す発明では下部電極、高誘電率膜、上部電
極の加工時に生じる凹凸を低減できるため、高誘電率膜
を用いた薄膜キャパシタのリーク電流を低減できる効果
がある。また第７の実施例（図７）および第８の実施例
（図８）に示す発明ではさらにプロセス上の量産性、再
現性に効果も有する。
１）および第２の実施例（図２）に示す発明では下部電
極Ｐｔ／Ｔａの加工時に生じる凹凸を低減でき、第３の
実施例（図３）および第４の実施例（図４）に示す発明
では下部電極および高誘電率膜の加工時に生じる凹凸を
低減でき、第５の実施例（図５）および第６の実施例
（図６）に示す発明では下部電極、高誘電率膜、上部電
極の加工時に生じる凹凸を低減できるため、高誘電率膜
を用いた薄膜キャパシタのリーク電流を低減できる効果
がある。また第７の実施例（図７）および第８の実施例
（図８）に示す発明ではさらにプロセス上の量産性、再
現性に効果も有する。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】本発明の第３の実施例を工程順に示す断面図で
ある。
ある。
【図４】本発明の第４の実施例を工程順に示す断面図で
ある。
ある。
【図５】本発明の第５の実施例を工程順に示す断面図で
ある。
ある。
【図６】本発明の第６の実施例を工程順に示す断面図で
ある。
ある。
【図７】本発明の第７の実施例を工程順に示す断面図で
ある。
ある。
【図８】本発明の第８の実施例を工程順に示す断面図で
ある。
ある。
【図９】従来技術と本発明による技術で作成した薄膜キ
ャパシタの電流−電圧特性の違いを示した図である
ャパシタの電流−電圧特性の違いを示した図である
１０１，２０１，３０１，４０１，５０１，６０１，７
０１，８０１ シリコン基板 １０２，２０２，３０２，４０２，５０２，６０２，７
０２，８０２ ＳｉＯ2 １０３，２０３，３０３，４０３，５０３，６０３，７
０３，８０３ ポリシリコン １０４，１０８，２０５，２０９，３０４，３０８，４
０５，４０９，５０４，５１０，６０５，６１１，７０
４，７１０，８０４，８１０， ＳＯＧ １０５，２０６，３０５，４０６，５０５，６０６，７
０５，８０５ フォトレジスト １０６，２０７，３０６，４０７，５０６，６０７，７
０６，８０６ Ｐｔ １０７，２０８，３０７，４０８，５０７，６０８，７
０７，８０７ Ｔａ １０９，２１０，３０９，４１０，５０８，６０９，７
０８，８０８ ＢＳＴ １１０，２１１，３１０，４１１，５１１，６１２，７
１１，８１１ Ａｌ／ＴｉＮ １１１，２１２，３１１，４１２，５１２，６１３，７
１２，８１２，８１３開口部 ２０４，４０４，６０４ Ｓｉ3 Ｎ4 ５０９，６１０，７０９，８０９ ＴｉＮ
０１，８０１ シリコン基板 １０２，２０２，３０２，４０２，５０２，６０２，７
０２，８０２ ＳｉＯ2 １０３，２０３，３０３，４０３，５０３，６０３，７
０３，８０３ ポリシリコン １０４，１０８，２０５，２０９，３０４，３０８，４
０５，４０９，５０４，５１０，６０５，６１１，７０
４，７１０，８０４，８１０， ＳＯＧ １０５，２０６，３０５，４０６，５０５，６０６，７
０５，８０５ フォトレジスト １０６，２０７，３０６，４０７，５０６，６０７，７
０６，８０６ Ｐｔ １０７，２０８，３０７，４０８，５０７，６０８，７
０７，８０７ Ｔａ １０９，２１０，３０９，４１０，５０８，６０９，７
０８，８０８ ＢＳＴ １１０，２１１，３１０，４１１，５１１，６１２，７
１１，８１１ Ａｌ／ＴｉＮ １１１，２１２，３１１，４１２，５１２，６１３，７
１２，８１２，８１３開口部 ２０４，４０４，６０４ Ｓｉ3 Ｎ4 ５０９，６１０，７０９，８０９ ＴｉＮ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐久間 敏幸 東京都港区芝五丁目７番１号日本電気株式 会社内
Claims (8)
- 【請求項１】 基板上のキャパシタ形成領域に下部電
極、高誘電率の誘電体膜および上部電極を順次積層する
薄膜キャパシタの製造方法において、 前記基板上に第１の部材を形成する工程と、前記第１の
部材に前記キャパシタ形成領域を区画する開口部を形成
する工程と、前記開口部内および前記第１の部材上の全
面に前記下部電極を構成する材料膜を成膜して前記開口
部内に前記下部電極を形成する工程と、前記開口部の内
部を含む前記材料膜の全面上に第２の部材を形成しその
上面を平坦化する工程と、平坦化された前記第２の部材
の上面より該第２の部材をエッチバックして前記第１の
部材上の前記材料膜を露出させる工程と、前記第１の部
材上の露出した前記材料膜を除去する工程と、前記第１
および第２の部材をエッチバックして前記開口部内の前
記下部電極を露出させる工程と、露出した前記開口部内
の前記下部電極の表面上に披着してここでキャパシタを
構成する前記誘電体膜および前記上部電極を順次積層す
る工程とを有することを特徴とする薄膜キャパシタの製
造方法。 - 【請求項２】 基板上のキャパシタ形成領域に所定の膜
厚を有する下部電極、高誘電率の誘電体膜および上部電
極を順次積層する薄膜キャパシタの製造方法において、 前記基板上に前記所定の膜厚と同じ膜厚を有する層間絶
縁膜を形成する工程と、前記層間絶縁膜上に該層間絶縁
膜と異なるエッチングレートとすることが出来かつ該層
間絶縁膜と異なる材質の第１の部材を形成する工程と、
前記第１の部材および前記層間絶縁膜に前記キャパシタ
形成領域を区画する開口部を形成する工程と、前記開口
部内および前記第１の部材上の全面に前記下部電極を構
成する材料膜を成膜して前記開口部内に前記下部電極を
形成する工程と、前記開口部の内部を含む前記材料膜の
全面上に前記第１の部材と同じ材質の第２の部材を形成
しその上面を平坦化する工程と、平坦化された前記第２
の部材の上面より該第２の部材をエッチバックして前記
第１の部材上の前記材料膜を露出させる工程と、前記第
１の部材上の露出した前記材料膜を除去する工程と、前
記第１および第２の部材のみをエッチング除去し前記層
間絶縁膜を残存させた状態で前記開口部内の前記下部電
極を露出させる工程と、露出した前記開口部内の前記下
部電極の表面上に披着してここでキャパシタを構成する
前記誘電体膜および前記上部電極を順次積層する工程と
を有することを特徴とする薄膜キャパシタの製造方法。 - 【請求項３】 基板上のキャパシタ形成領域に下部電
極、高誘電率の誘電体膜および上部電極を順次積層する
薄膜キャパシタの製造方法において、 前記基板上に第１の部材を形成する工程と、前記第１の
部材に前記キャパシタ形成領域を区画する開口部を形成
する工程と、前記開口部内および前記第１の部材上の全
面に前記下部電極を構成する第１の材料膜および前記誘
電体を構成する第２の材料膜を順次積層成膜して前記開
口部内に前記下部電極および前記誘電体膜を形成する工
程と、前記開口部の内部を含む前記第２の材料膜の全面
上に第２の部材を形成しその上面を平坦化する工程と、
平坦化された前記第２の部材の上面より該第２の部材を
エッチバックして前記第１の部材上の前記第２の材料膜
を露出させる工程と、前記第１の部材上の露出した前記
第２の材料膜およびその下の前記第１の材料膜を除去す
る工程と、前記第１および第２の部材をエッチバックし
て前記開口部内の前記誘電体膜を露出させる工程と、露
出した前記開口部内の前記誘電体膜の表面上に披着して
ここでキャパシタを構成する前記上部電極を形成する工
程とを有することを特徴とする薄膜キャパシタの製造方
法。 - 【請求項４】 基板上のキャパシタ形成領域に第１の膜
厚を有する下部電極、第２の膜厚を有する高誘電率の誘
電体膜および上部電極を順次積層する薄膜キャパシタの
製造方法において、 前記基板上に前記第１の膜厚と前記第２の膜厚とを合計
した膜厚を有する層間絶縁膜を形成する工程と、前記層
間絶縁膜上に該層絶縁膜と異なるエッチングレートとす
ることが出来かつ該層間絶縁膜と異なる材質の第１の部
材を形成する工程と、前記層間絶縁膜および前記第１の
部材に前記キャパシタ形成領域を区画する開口部を形成
する工程と、前記開口部内および前記第１の部材上の全
面に前記下部電極を構成する第１の材料膜および前記誘
電体膜を構成する第２の材料膜を順次積層成膜して前記
開口部内に前記下部電極および前記誘電体膜を形成する
工程と、前記開口部の内部を含む前記第２の材料膜の全
面上に前記第１の部材と同じ材質の第２の部材を形成し
その上面を平坦化する工程と、平坦化された前記第２の
部材の上面より該第２の部材をエッチバックして前記第
１の部材上の前記第２の材料膜を露出させる工程と、前
記第１の部材上の露出した前記第２の材料膜およびその
下の前記第１の材料膜を除去する工程と、前記第１およ
び第２の部材のみをエッチング除去し前記層間絶縁膜を
残存させた状態で前記開口部内の前記誘電体膜を露出さ
せる工程と、露出した前記開口部内の前記誘電体膜の表
面上に披着してここでキャパシタを構成する前記上部電
極を形成する工程とを有することを特徴とする薄膜キャ
パシタの製造方法。 - 【請求項５】 基板上のキャパシタ形成領域に下部電
極、高誘電率の誘電体膜および上部電極を順次積層す薄
膜キャパシタの製造方法において、 前記基板上に第１の部材を形成する工程と、前記第１の
部材に前記キャパシタ形成領域を区画する開口部を形成
する工程と、前記開口部内および前記第１の部材上の全
面に前記下部電極を構成する第１の材料膜、前記誘電体
を構成する第２の材料膜および前記上部電極を構成する
第３の材料膜を順次積層成膜して前記開口部内に前記下
部電極、前記誘電体膜および前記上部電極を形成する工
程と、前記開口部の内部を含む前記第３の材料膜の全面
上に第２の部材を形成しその上面を平坦化する工程と、
平坦化された前記第２の部材の上面より該第２の部材を
エッチバックして前記第１の部材上の前記第３の材料膜
を露出させる工程と、前記第１の部材上の露出した前記
第３の材料膜ならびにその下の前記第２および第１の材
料膜を除去する工程と、前記第１および第２の部材をエ
ッチバックして前記開口部内の前記上部電極を露出させ
る工程と、露出した前記開口部内の前記上部電極の表面
に接続し前記開口部の外側上に延在する電極配線層を形
成する工程とを有することを特徴とする薄膜キャパシタ
の製造方法。 - 【請求項６】 基板上のキャパシタ形成領域に第１の膜
厚を有する下部電極、第２の膜厚を有する高誘電率の誘
電体膜および第３の膜厚を有する上部電極を順次積層す
る薄膜キャパシタの製造方法において、 前記基板上に前記第１の膜厚と前記第２の膜厚と前記第
３の膜厚とを合計した膜厚を有する層間絶縁膜を形成す
る工程と、前記層間絶縁膜上に該層間絶縁膜と異なるエ
ッチングレートとすることが出来かつ該層間絶縁膜と異
なる材質の第１の部材を形成する工程と前記層間絶縁膜
および前記第１の部材に前記キャパシタ形成領域を区画
する開口部を形成する工程と、前記開口部内および前記
第１の部材上の全面に前記下部電極を構成する第１の材
料膜、前記誘電体を構成する第２の材料膜および前記第
２の上部電極を構成する第３の材料膜を順次積層成膜し
て前記開口部内に前記下部電極、前記誘電体膜および前
記上部電極を形成する工程と、前記開口部の内部を含む
前記第３の材料膜の全面上に前記第１の部材と同じ材質
の第２の部材を形成しその上面を平坦化する工程と、平
坦化された前記第２の部材の上面より該第２の部材をエ
ッチバックして前記第１の部材上の前記第３の材料膜を
露出させる工程と、前記第１の部材上の露出した前記第
３の材料膜ならびにその下の前記第２および第１の材料
膜を除去する工程と、前記第１および第２の部材のみを
エッチング除去し前記層間絶縁膜を残存させた状態で前
記開口部内の前記上部電極を露出させる工程と、露出し
た前記開口部内の前記上部電極の表面に接続し前記開口
部の外側上に延在する電極配線層を形成する工程とを有
することを特徴とする薄膜キャパシタの製造方法。 - 【請求項７】 基板上のキャパシタ形成領域に下部電
極、高誘電率の誘電体膜および上部電極を順次積層する
薄膜キャパシタの製造方法において、 前記基板上に第１の部材を形成する工程と、前記第１の
部材に前記キャパシタ形成領域を区画する開口部を形成
する工程と、前記開口部内および前記第１の部材上の全
面に前記下部電極を構成する第１の材料膜、前記誘電体
を構成する第２の材料膜および前記上部電極を構成する
第３の材料膜を順次積層成膜して前記開口部内に前記下
部電極、前記誘電体膜および前記上部電極を形成する工
程と前記開口部の内部を含む前記第３の材料膜の全面上
に第２の部材を形成しその上面を平坦化する工程と、平
坦化された前記第２の部材の上面より該第２の部材をエ
ッチバックし前記第１の部材上の前記第３の材料膜を露
出させる工程と、前記第１の部材上の露出した前記第３
の材料膜ならびにその下の前記第２および第１の材料膜
を除去する工程と前記開口部内の前記上部電極上に前記
第２の部材が残存する程度に前記第１および第２の部材
をエッチバックする工程と、前記開口部上の前記第２の
部材に前記上部電極に達するコンタクト孔を形成する工
程と、前記コンタクト孔を通して前記上部電極の表面に
接続し前記開口部の外側上に延在する電極配線層を形成
する工程とを有することを特徴とする薄膜キャパシタの
製造方法。 - 【請求項８】 基板上のキャパシタ形成領域に下部電
極、高誘電率の誘電体膜および上部電極を順次積層する
薄膜キャパシタの製造方法において、 前記基板上に第１の部材を形成する工程と、前記第１の
部材に前記キャパシタ形成領域を区画する開口部を形成
する工程と、前記開口部内および前記第１の部材上の全
面に前記下部電極を構成する第１の材料膜、前記誘電体
を構成する第２の材料膜および前記上部電極を構成する
第３の材料膜を順次積層成膜して前記開口部内に前記下
部電極、前記誘電体膜および前記上部電極を形成する工
程と、前記開口部の内部を含む前記第３の材料膜の全面
上に第２の部材を形成しその上面を平坦化する工程と、
前記第１の部材上の前記第３の材料膜の上に前記第２の
部材が残存する程度に該第２の部材をエッチバックする
工程と、前記開口部内の前記第２の部材に前記上部電極
に達するコンタクト孔を形成する工程と、前記コンタク
ト孔を通して前記上部電極の表面に接続し前記開口部の
外側上に延在する電極配線層を形成する工程とを有する
ことを特徴とする薄膜キャパシタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083684A JP2550852B2 (ja) | 1993-04-12 | 1993-04-12 | 薄膜キャパシタの製造方法 |
| US08/229,423 US5366920A (en) | 1993-04-12 | 1994-04-12 | Method for fabricating a thin film capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5083684A JP2550852B2 (ja) | 1993-04-12 | 1993-04-12 | 薄膜キャパシタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06302764A true JPH06302764A (ja) | 1994-10-28 |
| JP2550852B2 JP2550852B2 (ja) | 1996-11-06 |
Family
ID=13809324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5083684A Expired - Lifetime JP2550852B2 (ja) | 1993-04-12 | 1993-04-12 | 薄膜キャパシタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5366920A (ja) |
| JP (1) | JP2550852B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997019468A1 (fr) * | 1995-11-20 | 1997-05-29 | Hitachi, Ltd. | Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif |
| WO1999062116A1 (fr) * | 1998-05-25 | 1999-12-02 | Hitachi, Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
| KR100326810B1 (ko) * | 1999-12-31 | 2002-03-04 | 박종섭 | 캐패시터의 제조 방법 |
| KR100331554B1 (ko) * | 1999-09-27 | 2002-04-06 | 윤종용 | 인접된 커패시터 사이의 크로스토크가 억제된 반도체 소자의 커패시터 어레이 및 그 제조방법 |
| JP2002540626A (ja) * | 1999-03-31 | 2002-11-26 | ラム リサーチ コーポレーション | メモリセルキャパシタ構造におけるメモリセルキャパシタプレートの形成方法 |
| KR100400763B1 (ko) * | 1996-11-27 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| KR100618684B1 (ko) * | 2000-06-01 | 2006-09-06 | 주식회사 하이닉스반도체 | 티에이오엔 유전체막을 갖는 반도체 소자의 캐패시터 및그 제조방법 |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381302A (en) * | 1993-04-02 | 1995-01-10 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same |
| US6030847A (en) * | 1993-04-02 | 2000-02-29 | Micron Technology, Inc. | Method for forming a storage cell capacitor compatible with high dielectric constant materials |
| US5392189A (en) | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
| US6531730B2 (en) * | 1993-08-10 | 2003-03-11 | Micron Technology, Inc. | Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same |
| US6791131B1 (en) * | 1993-04-02 | 2004-09-14 | Micron Technology, Inc. | Method for forming a storage cell capacitor compatible with high dielectric constant materials |
| JPH0794600A (ja) * | 1993-06-29 | 1995-04-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2682392B2 (ja) * | 1993-09-01 | 1997-11-26 | 日本電気株式会社 | 薄膜キャパシタおよびその製造方法 |
| JP2982855B2 (ja) * | 1994-09-20 | 1999-11-29 | 日本電気株式会社 | 半導体装置とその製造方法 |
| US5563762A (en) * | 1994-11-28 | 1996-10-08 | Northern Telecom Limited | Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit |
| US5668040A (en) * | 1995-03-20 | 1997-09-16 | Lg Semicon Co., Ltd. | Method for forming a semiconductor device electrode which also serves as a diffusion barrier |
| JP3274326B2 (ja) * | 1995-09-08 | 2002-04-15 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5793076A (en) * | 1995-09-21 | 1998-08-11 | Micron Technology, Inc. | Scalable high dielectric constant capacitor |
| US5708559A (en) * | 1995-10-27 | 1998-01-13 | International Business Machines Corporation | Precision analog metal-metal capacitor |
| US5801916A (en) * | 1995-11-13 | 1998-09-01 | Micron Technology, Inc. | Pre-patterned contact fill capacitor for dielectric etch protection |
| US5631804A (en) | 1995-11-13 | 1997-05-20 | Micron Technology, Inc. | Contact fill capacitor having a sidewall that connects the upper and lower surfaces of the dielectric and partially surrounds an insulating layer |
| US5712759A (en) * | 1995-12-22 | 1998-01-27 | International Business Machines Corporation | Sidewall capacitor with L-shaped dielectric |
| US5914851A (en) * | 1995-12-22 | 1999-06-22 | International Business Machines Corporation | Isolated sidewall capacitor |
| US5633781A (en) * | 1995-12-22 | 1997-05-27 | International Business Machines Corporation | Isolated sidewall capacitor having a compound plate electrode |
| US5585998A (en) * | 1995-12-22 | 1996-12-17 | International Business Machines Corporation | Isolated sidewall capacitor with dual dielectric |
| US5926359A (en) * | 1996-04-01 | 1999-07-20 | International Business Machines Corporation | Metal-insulator-metal capacitor |
| DE19640246A1 (de) * | 1996-09-30 | 1998-04-02 | Siemens Ag | Halbleiteranordnung mit geschützter Barriere für eine Stapelzelle |
| DE19640273C1 (de) * | 1996-09-30 | 1998-03-12 | Siemens Ag | Verfahren zur Herstellung barrierenfreier Halbleiterspeicheranordnungen |
| US6043529A (en) * | 1996-09-30 | 2000-03-28 | Siemens Aktiengesellschaft | Semiconductor configuration with a protected barrier for a stacked cell |
| DE19640448C1 (de) * | 1996-09-30 | 1998-02-19 | Siemens Ag | Verfahren zum Herstellen einer Halbleiteranordnung mit einem Kondensator |
| JP3587004B2 (ja) * | 1996-11-05 | 2004-11-10 | ソニー株式会社 | 半導体メモリセルのキャパシタ構造及びその作製方法 |
| KR100219506B1 (ko) * | 1996-12-04 | 1999-09-01 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| US6130124A (en) * | 1996-12-04 | 2000-10-10 | Samsung Electronics Co., Ltd. | Methods of forming capacitor electrodes having reduced susceptibility to oxidation |
| KR100219507B1 (ko) * | 1996-12-17 | 1999-09-01 | 윤종용 | 강유전체 커패시터의 하부전극용 물질층으로 된로컬 인터커넥션을 구비한 반도체장치의 금속배선구조체 및 그 제조방법 |
| KR100230422B1 (ko) * | 1997-04-25 | 1999-11-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| US6511877B2 (en) * | 1997-07-17 | 2003-01-28 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method for manufacturing the same |
| EP0893832A3 (en) * | 1997-07-24 | 1999-11-03 | Matsushita Electronics Corporation | Semiconductor device including a capacitor device and method for fabricating the same |
| DE69833193T2 (de) * | 1997-08-05 | 2006-09-21 | Koninklijke Philips Electronics N.V. | Verfahren zur herstellung mehrerer elektronischer bauteile |
| US6700145B1 (en) * | 1998-04-30 | 2004-03-02 | International Business Machines Corporation | Capacitor with high charge storage capacity |
| EP0984490A1 (de) * | 1998-08-13 | 2000-03-08 | Siemens Aktiengesellschaft | Verfahren zur Erzeugung strukturierter Materialschichten |
| US6124164A (en) * | 1998-09-17 | 2000-09-26 | Micron Technology, Inc. | Method of making integrated capacitor incorporating high K dielectric |
| US20010013660A1 (en) * | 1999-01-04 | 2001-08-16 | Peter Richard Duncombe | Beol decoupling capacitor |
| US6075264A (en) | 1999-01-25 | 2000-06-13 | Samsung Electronics Co., Ltd. | Structure of a ferroelectric memory cell and method of fabricating it |
| US6342711B1 (en) | 1999-03-08 | 2002-01-29 | Advanced Technology Materials, Inc. | Confinement of E-fields in high density ferroelectric memory device structures |
| DE19919110C2 (de) * | 1999-04-27 | 2002-06-27 | Infineon Technologies Ag | Verfahren zum Strukturieren einer Metall- oder Metallsilizidschicht sowie ein mit diesem Verfahren hergestellter Kondensator |
| DE19950540B4 (de) | 1999-10-20 | 2005-07-21 | Infineon Technologies Ag | Verfahren zur Herstellung einer Kondensator-Elektrode mit Barrierestruktur |
| US6404615B1 (en) | 2000-02-16 | 2002-06-11 | Intarsia Corporation | Thin film capacitors |
| US6420267B1 (en) * | 2000-04-18 | 2002-07-16 | Infineon Technologies Ag | Method for forming an integrated barrier/plug for a stacked capacitor |
| US6342734B1 (en) * | 2000-04-27 | 2002-01-29 | Lsi Logic Corporation | Interconnect-integrated metal-insulator-metal capacitor and method of fabricating same |
| US6486530B1 (en) | 2000-10-16 | 2002-11-26 | Intarsia Corporation | Integration of anodized metal capacitors and high temperature deposition capacitors |
| US6694493B2 (en) * | 2001-11-14 | 2004-02-17 | Sun Microsystems, Inc. | Decoupling capacitance assignment technique with minimum leakage power |
| TWI220260B (en) * | 2003-10-17 | 2004-08-11 | Phoenix Prec Technology Corp | Embedded capacitor structure of semiconductor package substrate and method for fabricating the same |
| WO2006099538A2 (en) * | 2005-03-15 | 2006-09-21 | Nanodynamics, Inc. | Devices with ultrathin structures and method of making same |
| US8331076B2 (en) * | 2010-07-16 | 2012-12-11 | Ut-Battelle, Llc | Clad fiber capacitor and method of making same |
| US10014843B2 (en) * | 2013-08-08 | 2018-07-03 | Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. | Multilayer electronic structures with embedded filters |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192704A (en) * | 1989-06-30 | 1993-03-09 | Texas Instruments Incorporated | Method and apparatus for a filament channel pass gate ferroelectric capacitor memory cell |
| JP2573384B2 (ja) * | 1990-01-24 | 1997-01-22 | 株式会社東芝 | 半導体記憶装置とその製造方法 |
| US5081559A (en) * | 1991-02-28 | 1992-01-14 | Micron Technology, Inc. | Enclosed ferroelectric stacked capacitor |
-
1993
- 1993-04-12 JP JP5083684A patent/JP2550852B2/ja not_active Expired - Lifetime
-
1994
- 1994-04-12 US US08/229,423 patent/US5366920A/en not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997019468A1 (fr) * | 1995-11-20 | 1997-05-29 | Hitachi, Ltd. | Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif |
| US7196368B2 (en) | 1995-11-20 | 2007-03-27 | Renesas Technology Corp. | Semiconductor memory arrangements with crown shaped capacitor arrangements trenched in interlayer dielectric film |
| KR100400763B1 (ko) * | 1996-11-27 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| WO1999062116A1 (fr) * | 1998-05-25 | 1999-12-02 | Hitachi, Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
| JP2002540626A (ja) * | 1999-03-31 | 2002-11-26 | ラム リサーチ コーポレーション | メモリセルキャパシタ構造におけるメモリセルキャパシタプレートの形成方法 |
| KR100331554B1 (ko) * | 1999-09-27 | 2002-04-06 | 윤종용 | 인접된 커패시터 사이의 크로스토크가 억제된 반도체 소자의 커패시터 어레이 및 그 제조방법 |
| US6563190B1 (en) | 1999-09-27 | 2003-05-13 | Samsung Electronics Co., Ltd | Capacitor array preventing crosstalk between adjacent capacitors in semiconductor device |
| US7052967B2 (en) | 1999-09-27 | 2006-05-30 | Samsung Electronics Co., Ltd. | Method for fabricating capacitor array preventing crosstalk between adjacent capacitors in semiconductor device |
| KR100326810B1 (ko) * | 1999-12-31 | 2002-03-04 | 박종섭 | 캐패시터의 제조 방법 |
| KR100618684B1 (ko) * | 2000-06-01 | 2006-09-06 | 주식회사 하이닉스반도체 | 티에이오엔 유전체막을 갖는 반도체 소자의 캐패시터 및그 제조방법 |
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| Publication number | Publication date |
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