KR100326810B1 - 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 하부 전극 분리 절연막을 식각 종말점으로 귀금속층을 식각하여 수직한 패턴(Pattern)을 갖는 귀금속 하부 전극을 형성하므로 고유전막의 캐패시터를 형성하기 위한 캐패시터의 제조 방법에 관한 것이다.
본 발명의 캐패시터의 제조 방법은 하부 전극 분리막을 식각 종말점으로 귀금속층을 식각하여 수직한 패턴을 갖는 귀금속 하부 전극을 형성하므로 고유전막의 캐패시터를 형성하여 소자의 집적도를 향상시키는 특징이 있다.
Description
본 발명은 캐패시터의 제조 방법에 관한 것으로, 특히 고유전막의 캐패시터를 형성하여 소자의 집적도를 향상시키는 캐패시터의 제조 방법에 관한 것이다.
현재 고집적화가 진행될수록 캐패시터의 구조는 정전 용량의 확보를 위해서 복잡한 3차원 형태로 진행되어 공정 마진이 감소하는 등 전반적인 어려움이 증가하고 있다.
상기 어려움을 해결하기 위해서 단순한 캐패시터 구조의 활용이 가능하기 위해서 고유전율의 비에스티((BaSr)TiO3:BST), 피엘티((PbLa)TiO3:PLT) 및 에스티오(SrTiO3:STO) 재료를 도입하고 있다.
상기 BST, PLT 및 STO는 캐패시터의 하부 전극으로 백금(Pt)과 이리듐(Ir)과 같은 귀금속을 사용할 경우에 큰 일함수 차이로 누설전류가 방지된다.
종래의 기술에 따른 캐패시터의 제조 방법은 도 1a에서와 같이, 반도체 기판(11)상에 층간 절연막(12)과 제 1 감광막을 형성한다.
그리고, 상기 제 1 감광막을 캐패시터 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 층간 절연막(12)을 선택적으로 식각하여 다수개의 콘택홀들을 형성하고, 상기 제 1 감광막을 제거한다.
도 1b에서와 같이, 상기 콘택홀들을 포함한 전면에 n형 불순물이 도핑된 다결정 실리콘층(13)을 형성한 후 상기 각 콘택홀내에 잔재하도록 에치 백(EtchBack)한다.
이어, 상기 다결정 실리콘층(13)이 잔재된 콘택홀들을 포함한 전면에 베리어(Barrier) 금속층(14)을 형성한 후 상기 각 콘택홀내의 다결정 실리콘층(13)상에 잔재하여 상기 콘택홀을 매립하도록 에치 백한다.
도 1c에서와 같이, 상기 베리어 금속층(14)과 층간 절연막(12)상에 귀금속층(15)을 형성한다.
여기서, 상기 귀금속층(15)을 백금(Pt)과 이리듐(Ir)으로 형성한다.
후공정으로 상기 귀금속층(15)상의 하부 전극이 형성될 부위에 하드 마스크층을 형성하고, 상기 하드 마스크층을 마스크로 상기 귀금속층(15)을 식각하여 귀금속 하부 전극을 형성한 후, 하드 마스크층(16)을 제거한다.
여기서, 상기 귀금속층(15) 특히 백금으로 형성된 귀금속층(15)은 식각 가스와의 반응성이 없어 상술한 바와 같이 하드 마스크층을 마스크로 사용한 스퍼터(Sputter) 공정으로 식각하여 상기 귀금속 하부 전극을 형성한다.
그 결과, 도 2 및 도 3에서와 같이, 귀금속의 식각 파티클(Particle)에 의해 상기 귀금속층(15) 식각 부위에 귀금속층이 재증착되는 등 상기 귀금속 하부 전극의 식각 경사도 특성이 저하되고, 특히 0.15㎛ 이하의 디자인 룰(Design Rule)에서는 상기 귀금속 하부 전극간의 분리가 어렵다.
그러나 종래의 캐패시터의 제조 방법은 정전 용량의 확보를 위한 고유전막의 캐패시터 형성시 사용되는 귀금속 하부 전극이 귀금속의 저하된패터닝(Patterning) 특성 때문에 상기 귀금속 하부 전극의 식각 경사도 특성이 저하되고, 특히 0.15㎛ 이하의 디자인 룰에서는 상기 귀금속 하부 전극간의 분리가 어려워 고유전막의 캐패시터를 형성할 수 없다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 하부 전극 분리 절연막을 식각 종말점으로 귀금속층을 식각하여 수직한 패턴(Pattern)을 갖는 귀금속 하부 전극을 형성하므로 고유전막의 캐패시터를 형성하는 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 캐패시터의 제조 방법을 나타내는 공정 단면도
도 2는 종래 기술에 따른 캐패시터의 귀금속 하부 전극의 패턴을 나타낸 단면도
도 3은 종래 기술에 따른 캐패시터의 귀금속 하부 전극의 패턴을 나타낸 평면도
도 4a 내지 도 4d는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타내는 단면도
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 층간 절연막
13: 다결정 실리콘층 14: 베리어 금속층
15: 귀금속층 15a: 귀금속 하부 전극
16: 제 2 절연막 31: 제 1 절연막
32: 제 2 감광막
본 발명의 캐패시터의 제조 방법은 기판상에 콘택홀을 갖는 제 1 절연막을 형성하는 단계, 상기 콘택홀내에 제 1 도전층을 형성하는 단계, 상기 제 1 도전층을 포함한 제 1 절연막상에 하부 전극 분리막을 형성하는 단계, 상기 하부 전극 분리막을 하부 전극이 형성될 부위에만 제거되도록 선택적으로 식각하는 단계, 상기 하부 전극 분리막을 포함한 전면에 귀금속층과 하드 마스크층을 형성하는 단계, 상기 하부 전극 분리막이 식각된 부위의 하드 마스크층을 식각하는 단계, 상기 하부 전극 분리막을 식각 종말점으로 상기 하드 마스크층을 마스크로 상기 귀금속층을 식각하여 하부 전극을 형성하고, 상기 하부 전극 분리막과 하드 마스크층을 제거하는 단계 및 상기 하부 전극상에 차례로 고유전막과 상부 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 캐패시터의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 실시 예에 따른 캐패시터의 제조 방법은 도 4a에서와 같이, 반도체 기판(11)상에 층간 절연막(12)과 제 1 감광막을 형성한다.
그리고, 상기 제 1 감광막을 캐패시터 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 층간 절연막(12)을 선택적으로 식각하여 다수개의 콘택홀들을 형성하고, 상기 제 1 감광막을 제거한다.
그 다음, 상기 콘택홀들을 포함한 전면에 불순물이 도핑된 다결정 실리콘층(13)을 형성한 후 상기 각 콘택홀내에 잔재하도록 에치 백한다.
이어, 상기 다결정 실리콘층(13)이 잔재된 콘택홀들을 포함한 전면에 베리어 금속층(14)을 형성한 후 상기 각 콘택홀내의 다결정 실리콘층(13)상에 잔재하여 상기 콘택홀을 매립하도록 에치 백한다.
이 후, 상기 베리어 금속층(14)과 층간 절연막(12)상에 하부 전극 분리용 제 1 절연막(31)과 제 2 감광막(32)을 형성한다.
그리고, 상기 제 2 감광막(32)을 하부 전극이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
도 4b에서와 같이, 상기 선택적으로 노광 및 현상된 제 2 감광막(32)을 마스크로 상기 제 1 절연막(31)을 선택적으로 식각하고, 상기 제 2 감광막(32)을 제거한다.
그리고, 상기 식각된 제 1 절연막(31)을 포함한 전면에 귀금속층(15)과 하드 마스크인 제 2 절연막(16)을 형성한다.
여기서, 상기 귀금속층(15)을 백금, 이리듐, 루테늄(Ru) 및 로듐(Rh)중 하나로 형성한다.
또한, 상기 귀금속층(15) 대신에 초전도체인 와이비시오(Y2O3/Bi2O3/CuO의 화합물:YBCO)로 형성할 수 있다.
도 4c에서와 같이, 상기 식각된 제 1 절연막(31) 상측의 제 2 절연막(16)을 식각한다.
그리고, 상기 제 1 절연막(31)을 식각 종말점으로 상기 제 2 절연막(16)을 마스크로 상기 귀금속층(15)을 식각하여 귀금속 하부 전극(15a)을 형성한다.
도 4d에서와 같이, 상기 제 1 절연막(31)과 제 2 절연막(16)을 제거한다.
후공정으로 상기 귀금속 하부 전극(15a)상에 차례로 고유전막과 상부 전극을 형성하여 캐패시터를 형성한다.
본 발명의 캐패시터의 제조 방법은 하부 전극 분리막을 식각 종말점으로 귀금속층을 식각하여 수직한 패턴을 갖는 귀금속 하부 전극을 형성하므로 고유전막의 캐패시터를 형성하여 소자의 집적도를 향상시키는 효과가 있다.
Claims (3)
- 기판상에 콘택홀을 갖는 제 1 절연막을 형성하는 단계;상기 콘택홀내에 제 1 도전층을 형성하는 단계;상기 제 1 도전층을 포함한 제 1 절연막상에 하부 전극 분리막을 형성하는 단계;상기 하부 전극 분리막을 하부 전극이 형성될 부위에만 제거되도록 선택적으로 식각하는 단계;상기 하부 전극 분리막을 포함한 전면에 귀금속층과 하드 마스크층을 형성하는 단계;상기 하부 전극 분리막이 식각된 부위의 하드 마스크층을 식각하는 단계;상기 하부 전극 분리막을 식각 종말점으로 상기 하드 마스크층을 마스크로 상기 귀금속층을 식각하여 하부 전극을 형성하고, 상기 하부 전극 분리막과 하드 마스크층을 제거하는 단계;상기 하부 전극상에 차례로 고유전막과 상부 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 상기 제 1 항에 있어서,상기 제 2 절연막을 산화막, 질화막 및 감광막중 하나로 형성함을 특징으로 하는 캐패시터의 제조 방법.
- 상기 제 1 항에 있어서,상기 귀금속층을 백금, 이리듐, 루테늄 및 로듐중 하나로 형성함을 특징으로 하는 캐패시터의 제조 방법.
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