JPH11121707A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH11121707A JPH11121707A JP9285847A JP28584797A JPH11121707A JP H11121707 A JPH11121707 A JP H11121707A JP 9285847 A JP9285847 A JP 9285847A JP 28584797 A JP28584797 A JP 28584797A JP H11121707 A JPH11121707 A JP H11121707A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 占有面積が小さく、容量の大きいキャパシタ
を備える半導体集積回路を製造できる製造方法を提供す
る。 【解決手段】 例えば、エキシマレジストに対するエッ
チングレートの選択比が大きい材料（例えば、ＢＰＳ
Ｇ）からなるマスク材料層２１を、層間絶縁膜１２上に
形成（ｅ）し、そのマスク材料層２１をエキシマリソグ
ラフィ技術により加工することにより、キャパシタ電極
用のホール２６を形成する（ｆ）。そして、ホール２６
に、ポリシリコンを充填（ｇ，ｈ）し、マスク材料層２
１を除去することによって、キャパシタ電極１６を形成
する（ｉ）。
を備える半導体集積回路を製造できる製造方法を提供す
る。 【解決手段】 例えば、エキシマレジストに対するエッ
チングレートの選択比が大きい材料（例えば、ＢＰＳ
Ｇ）からなるマスク材料層２１を、層間絶縁膜１２上に
形成（ｅ）し、そのマスク材料層２１をエキシマリソグ
ラフィ技術により加工することにより、キャパシタ電極
用のホール２６を形成する（ｆ）。そして、ホール２６
に、ポリシリコンを充填（ｇ，ｈ）し、マスク材料層２
１を除去することによって、キャパシタ電極１６を形成
する（ｉ）。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、ＤＲＡＭ
などの、キャパシタを有する半導体集積回路の製造方法
に関する。
などの、キャパシタを有する半導体集積回路の製造方法
に関する。
【０００２】
【従来の技術】半導体集積回路の中には、キャパシタを
有するものがあるが、そのような半導体集積回路では、
高集積化を可能とするために、キャパシタを立体的に形
成することが行われている。
有するものがあるが、そのような半導体集積回路では、
高集積化を可能とするために、キャパシタを立体的に形
成することが行われている。
【０００３】例えば、ＤＲＡＭ（dynamic random acces
s memory）では、セル信号電圧を確保するために容量の
大きいストレージノード（キャパシタ）を設ける必要が
ある。また、いわゆる、ソフトエラーを増加させないた
めにも、ストレージノードの容量を大きくすることが必
要とされる。そして、大容量化を図るためには、ストレ
ージノードの形成に必要な面積を小さくすることが必要
である。このため、ＤＲＡＭの製造は、以下に記すよう
な手順で行われている。
s memory）では、セル信号電圧を確保するために容量の
大きいストレージノード（キャパシタ）を設ける必要が
ある。また、いわゆる、ソフトエラーを増加させないた
めにも、ストレージノードの容量を大きくすることが必
要とされる。そして、大容量化を図るためには、ストレ
ージノードの形成に必要な面積を小さくすることが必要
である。このため、ＤＲＡＭの製造は、以下に記すよう
な手順で行われている。
【０００４】まず、図８(ａ)に示したように、基板５０
上に、ストレージノードを制御するためのトランジスタ
５１（図では、ゲートのみを示してある）を形成し、次
いで、それらを覆うＢＰＳＧ（boro-phospho-silicate
glass）からなる層間絶縁膜５２を形成する。そして、
層間絶縁膜５２上に、レジストパターン５３を形成し、
レジストパターン５３の開口部下の層間絶縁膜５２をエ
ッチングにより除去することによって、トランジスタ５
１に至るコンタクトホール５４を有する構造を得る。
上に、ストレージノードを制御するためのトランジスタ
５１（図では、ゲートのみを示してある）を形成し、次
いで、それらを覆うＢＰＳＧ（boro-phospho-silicate
glass）からなる層間絶縁膜５２を形成する。そして、
層間絶縁膜５２上に、レジストパターン５３を形成し、
レジストパターン５３の開口部下の層間絶縁膜５２をエ
ッチングにより除去することによって、トランジスタ５
１に至るコンタクトホール５４を有する構造を得る。
【０００５】次いで、レジストパターン５３の除去を行
い、ポリシリコンを堆積することによって、コンタクト
ホール５４を埋め、かつ、層間絶縁膜５２からの高さ
（厚さ）が形成すべきストレージ電極の高さと等しいポ
リシリコン層５５を形成する。そして、ポリシリコン層
５５表面に、ストレージ電極を形成するためのレジスト
パターン５６を形成する（図８(ｂ)）。
い、ポリシリコンを堆積することによって、コンタクト
ホール５４を埋め、かつ、層間絶縁膜５２からの高さ
（厚さ）が形成すべきストレージ電極の高さと等しいポ
リシリコン層５５を形成する。そして、ポリシリコン層
５５表面に、ストレージ電極を形成するためのレジスト
パターン５６を形成する（図８(ｂ)）。
【０００６】その後、レジストパターン５６をマスクと
してポリシリコン層５５のエッチングを行い、図８(ｃ)
に示したように、レジストパターン５６の開口部下のポ
リシリコンが全て除去された構造（ストレージ電極５７
を有する構造）を得る。次いで、レジストパターン５６
の除去を行い（図８(ｄ)）、ストレージ電極５７表面に
窒化膜などの誘電体膜５８と、ポリシリコンからなるプ
レート電極５９とを形成することによって、ストレージ
ノード６０を得る（図８(ｅ)）。
してポリシリコン層５５のエッチングを行い、図８(ｃ)
に示したように、レジストパターン５６の開口部下のポ
リシリコンが全て除去された構造（ストレージ電極５７
を有する構造）を得る。次いで、レジストパターン５６
の除去を行い（図８(ｄ)）、ストレージ電極５７表面に
窒化膜などの誘電体膜５８と、ポリシリコンからなるプ
レート電極５９とを形成することによって、ストレージ
ノード６０を得る（図８(ｅ)）。
【０００７】
【発明が解決しようとする課題】上記製造手順によって
製造可能なストレージ電極５７の高さは、ポリシリコン
と、レジストパターン５６の構成材料との選択比に応じ
たものとなる。レジストパターン５６がｉ線レジストで
あった場合、ポリシリコンのｉ線レジストに対する選択
比（ポリシリコンのエッチング速度／ｉ線レジストのエ
ッチング速度）は、およそ“９”であるので、所望の高
さのストレージ電極５７を形成することが出来ていた。
製造可能なストレージ電極５７の高さは、ポリシリコン
と、レジストパターン５６の構成材料との選択比に応じ
たものとなる。レジストパターン５６がｉ線レジストで
あった場合、ポリシリコンのｉ線レジストに対する選択
比（ポリシリコンのエッチング速度／ｉ線レジストのエ
ッチング速度）は、およそ“９”であるので、所望の高
さのストレージ電極５７を形成することが出来ていた。
【０００８】しかしながら、より集積度の高いＤＲＡＭ
を製造するために、リソグラフィ技術として、エキシマ
レーザ（ＫｒＦ）を用いるエキシマリソグラフィ技術を
導入した場合、レジストパターン５６が、ｉ線レジスト
とは異なるレジスト（以下、エキシマレジストと表記す
る）から形成されることになる。このエキシマレジスト
に対するポリシリコンの選択比（ポリシリコンのエッチ
ング速度／エキシマレジストのエッチング速度）は、お
よそ“４”であり、また、形成可能なエキシマレジスト
の膜厚にも上限（現在の技術では、０．７μｍ）がある
ため、上記製造手順にエキシマリソグラフィ技術を適用
して、ある高さ以上のストレージ電極を形成した場合、
図９に模式的に示したように、形成したレジストパター
ンとは異なる形状のストレージ電極５５′が形成されて
しまうという問題があった。
を製造するために、リソグラフィ技術として、エキシマ
レーザ（ＫｒＦ）を用いるエキシマリソグラフィ技術を
導入した場合、レジストパターン５６が、ｉ線レジスト
とは異なるレジスト（以下、エキシマレジストと表記す
る）から形成されることになる。このエキシマレジスト
に対するポリシリコンの選択比（ポリシリコンのエッチ
ング速度／エキシマレジストのエッチング速度）は、お
よそ“４”であり、また、形成可能なエキシマレジスト
の膜厚にも上限（現在の技術では、０．７μｍ）がある
ため、上記製造手順にエキシマリソグラフィ技術を適用
して、ある高さ以上のストレージ電極を形成した場合、
図９に模式的に示したように、形成したレジストパター
ンとは異なる形状のストレージ電極５５′が形成されて
しまうという問題があった。
【０００９】すなわち、図８(ｂ)に示した構造から、開
口部下のポリシリコンを除去する際には、マグネトロン
ＲＩＥ装置などを用いた異方性エッチングが行われる
が、そのエッチング時、レジストパターン５６の上部で
は、基板方向のみならず、横方向へのエッチングも進行
する。つまり、ポリシリコン層５５のエッチングは、レ
ジストパターン５６の厚みのみならず、その上部形状を
変えつつ進行する。このため、ポリシリコン層５５の膜
厚を厚くした場合、そのエッチングが完了する前に、レ
ジストパターン５６の下部形状（ポリシリコン層５５と
接している部分の形状）が変わってしまい、図９に示し
たような形状のストレージ電極５５′が得られてしま
う。
口部下のポリシリコンを除去する際には、マグネトロン
ＲＩＥ装置などを用いた異方性エッチングが行われる
が、そのエッチング時、レジストパターン５６の上部で
は、基板方向のみならず、横方向へのエッチングも進行
する。つまり、ポリシリコン層５５のエッチングは、レ
ジストパターン５６の厚みのみならず、その上部形状を
変えつつ進行する。このため、ポリシリコン層５５の膜
厚を厚くした場合、そのエッチングが完了する前に、レ
ジストパターン５６の下部形状（ポリシリコン層５５と
接している部分の形状）が変わってしまい、図９に示し
たような形状のストレージ電極５５′が得られてしま
う。
【００１０】ポリシリコンとの選択比が比較的低いレジ
ストを用いなければならないリソグラフィ技術では、常
に、同様の問題が生ずる。そこで、本発明の課題は、電
極部分の高さがより高いキャパシタを、ポリシリコンと
の選択比が比較的低いレジストを用いて製造することが
出来る半導体集積回路の製造方法を提供することにあ
る。
ストを用いなければならないリソグラフィ技術では、常
に、同様の問題が生ずる。そこで、本発明の課題は、電
極部分の高さがより高いキャパシタを、ポリシリコンと
の選択比が比較的低いレジストを用いて製造することが
出来る半導体集積回路の製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の態様では、キャパシタと、キャパシ
タと接続される半導体素子とを含む半導体集積回路を、
（イ）半導体素子が形成された基板上に半導体素子を覆
う層間絶縁膜を形成する層間絶縁膜形成工程と、（ロ）
層間絶縁膜に、リソグラフィ技術を用いて半導体素子へ
のコンタクトホールを形成するコンタクトホール形成工
程と、（ハ）コンタクトホールの内部にポリシリコンを
充填する第１ポリシリコン充填工程と、（ニ）この第１
ポリシリコン充填工程後の構造上に、形成すべきキャパ
シタの一方の電極である第１キャパシタ電極の高さに相
当する厚さを有するマスク材料層を形成するマスク材料
層形成工程と、（ホ）マスク材料層に、リソグラフィ技
術を用いてコンタクトホール上に位置するホールであっ
て、形成すべき第１キャパシタ電極と同じ形状のホール
を形成するホール形成工程と、（へ）ホール内にポリシ
リコンを充填する第２ポリシリコン充填工程と、（ト）
マスク材料層を除去することによって第１キャパシタ電
極を形成するキャパシタ電極形成工程と、（チ）このキ
ャパシタ電極形成工程で形成された第１キャパシタ電極
の表面に誘電体膜並びに第２キャパシタ電極を形成する
キャパシタ形成工程とを含む工程により製造する。
に、本発明の第１の態様では、キャパシタと、キャパシ
タと接続される半導体素子とを含む半導体集積回路を、
（イ）半導体素子が形成された基板上に半導体素子を覆
う層間絶縁膜を形成する層間絶縁膜形成工程と、（ロ）
層間絶縁膜に、リソグラフィ技術を用いて半導体素子へ
のコンタクトホールを形成するコンタクトホール形成工
程と、（ハ）コンタクトホールの内部にポリシリコンを
充填する第１ポリシリコン充填工程と、（ニ）この第１
ポリシリコン充填工程後の構造上に、形成すべきキャパ
シタの一方の電極である第１キャパシタ電極の高さに相
当する厚さを有するマスク材料層を形成するマスク材料
層形成工程と、（ホ）マスク材料層に、リソグラフィ技
術を用いてコンタクトホール上に位置するホールであっ
て、形成すべき第１キャパシタ電極と同じ形状のホール
を形成するホール形成工程と、（へ）ホール内にポリシ
リコンを充填する第２ポリシリコン充填工程と、（ト）
マスク材料層を除去することによって第１キャパシタ電
極を形成するキャパシタ電極形成工程と、（チ）このキ
ャパシタ電極形成工程で形成された第１キャパシタ電極
の表面に誘電体膜並びに第２キャパシタ電極を形成する
キャパシタ形成工程とを含む工程により製造する。
【００１２】すなわち、本発明の第１の態様では、キャ
パシタを含む半導体集積回路を製造するに際して、ポリ
シリコン膜を、リソグラフィ技術を利用して加工するこ
とによりキャパシタの電極である第１キャパシタ電極を
形成するのではなく、リソグラフィ技術を利用して、ま
ず、マスク材料層に、第１キャパシタ電極形成用のホー
ルを形成する。次いで、当該ホールにポリシリコンを充
填する工程を含む一連の工程を行うことによって、キャ
パシタを形成する。
パシタを含む半導体集積回路を製造するに際して、ポリ
シリコン膜を、リソグラフィ技術を利用して加工するこ
とによりキャパシタの電極である第１キャパシタ電極を
形成するのではなく、リソグラフィ技術を利用して、ま
ず、マスク材料層に、第１キャパシタ電極形成用のホー
ルを形成する。次いで、当該ホールにポリシリコンを充
填する工程を含む一連の工程を行うことによって、キャ
パシタを形成する。
【００１３】この製造方法によれば、マスク材料層の形
成に用いた材料のエキシマレジストに対する選択比によ
って形成可能な第１キャパシタ電極の高さの上限が定ま
ることになるので、例えば、ＢＰＳＧのように、エキシ
マレジストに対する選択比が比較的大きな材料を用いて
マスク材料層を形成しておけば、従来の製造手順で製造
されるキャパシタに比して、電極部分の高さがより高い
キャパシタを有する半導体集積回路を製造できることに
なる。
成に用いた材料のエキシマレジストに対する選択比によ
って形成可能な第１キャパシタ電極の高さの上限が定ま
ることになるので、例えば、ＢＰＳＧのように、エキシ
マレジストに対する選択比が比較的大きな材料を用いて
マスク材料層を形成しておけば、従来の製造手順で製造
されるキャパシタに比して、電極部分の高さがより高い
キャパシタを有する半導体集積回路を製造できることに
なる。
【００１４】なお、本態様の製造方法を用いて半導体集
積回路を製造するに際して、マスク材料層と層間絶縁膜
とを同じ材料（例えば、ＢＰＳＧ）から形成した場合、
マスク材料層のみを除去すること（マスク材料層と層間
絶縁膜の境界でエッチングを停止させること）が困難と
なる。例えば、マスク材料層の除去にウェットエッチン
グを利用することが実際上不可能となるが、以下に記す
本発明の第２ないし第４の態様の製造方法を用いると、
マスク材料層の除去が、例えば、ウェットエッチングに
よっても簡単に行えることになる。
積回路を製造するに際して、マスク材料層と層間絶縁膜
とを同じ材料（例えば、ＢＰＳＧ）から形成した場合、
マスク材料層のみを除去すること（マスク材料層と層間
絶縁膜の境界でエッチングを停止させること）が困難と
なる。例えば、マスク材料層の除去にウェットエッチン
グを利用することが実際上不可能となるが、以下に記す
本発明の第２ないし第４の態様の製造方法を用いると、
マスク材料層の除去が、例えば、ウェットエッチングに
よっても簡単に行えることになる。
【００１５】具体的には、本発明の第２の態様では、キ
ャパシタと、キャパシタと接続される半導体素子とを含
む半導体集積回路を、（イ）半導体素子が形成された基
板上に半導体素子を覆う層間絶縁膜を形成する層間絶縁
膜形成工程と、（ロ）層間絶縁膜上に、所定材料からな
るエッチングストッパ層を形成するエッチングストッパ
層形成工程と、（ハ）エッチングストッパ層並びに層間
絶縁膜に、リソグラフィ技術を用いて半導体素子へのコ
ンタクトホールを形成するコンタクトホール形成工程
と、（ニ）コンタクトホールの内部にポリシリコンを充
填する第１ポリシリコン充填工程と、（ホ）この第１ポ
リシリコン充填工程後の構造上に、形成すべきキャパシ
タの一方の電極である第１キャパシタ電極の高さに相当
する厚さを有するマスク材料層を形成するマスク材料層
形成工程と、（へ）マスク材料層に、リソグラフィ技術
を用いてコンタクトホール上に位置するホールであっ
て、形成すべき第１キャパシタ電極と同じ形状のホール
を形成するホール形成工程と、（ト）ホール内にポリシ
リコンを充填する第２ポリシリコン充填工程と、（チ）
マスク材料層を除去することによって第１キャパシタ電
極を形成する第１キャパシタ電極形成工程と、（リ）形
成された第１キャパシタ電極の表面に誘電体膜並びに第
２キャパシタ電極を形成するキャパシタ形成工程とを含
む工程で製造する。
ャパシタと、キャパシタと接続される半導体素子とを含
む半導体集積回路を、（イ）半導体素子が形成された基
板上に半導体素子を覆う層間絶縁膜を形成する層間絶縁
膜形成工程と、（ロ）層間絶縁膜上に、所定材料からな
るエッチングストッパ層を形成するエッチングストッパ
層形成工程と、（ハ）エッチングストッパ層並びに層間
絶縁膜に、リソグラフィ技術を用いて半導体素子へのコ
ンタクトホールを形成するコンタクトホール形成工程
と、（ニ）コンタクトホールの内部にポリシリコンを充
填する第１ポリシリコン充填工程と、（ホ）この第１ポ
リシリコン充填工程後の構造上に、形成すべきキャパシ
タの一方の電極である第１キャパシタ電極の高さに相当
する厚さを有するマスク材料層を形成するマスク材料層
形成工程と、（へ）マスク材料層に、リソグラフィ技術
を用いてコンタクトホール上に位置するホールであっ
て、形成すべき第１キャパシタ電極と同じ形状のホール
を形成するホール形成工程と、（ト）ホール内にポリシ
リコンを充填する第２ポリシリコン充填工程と、（チ）
マスク材料層を除去することによって第１キャパシタ電
極を形成する第１キャパシタ電極形成工程と、（リ）形
成された第１キャパシタ電極の表面に誘電体膜並びに第
２キャパシタ電極を形成するキャパシタ形成工程とを含
む工程で製造する。
【００１６】すなわち、本発明の第２の態様でも、第１
の態様と同様に、マスク材料層の形成に用いた材料のエ
キシマレジストに対する選択比によって、形成可能な第
１キャパシタ電極の高さが定まる手順で半導体集積回路
（キャパシタ）が製造される。ただし、第２の態様の製
造方法には、層間絶縁膜とマスク材料層との間に、エッ
チングストッパ層を形成する工程が含まれている。この
ため、この態様の製造方法によれば、層間絶縁膜とマス
ク材料層の形成に同一の材料を用いる場合にも、エッチ
ングストッパ層材料を適当に定めておきさえすれば、マ
スク材料層の除去時に、ウェットエッチングを用いて
も、マスク材料層のみを除去できることになる。
の態様と同様に、マスク材料層の形成に用いた材料のエ
キシマレジストに対する選択比によって、形成可能な第
１キャパシタ電極の高さが定まる手順で半導体集積回路
（キャパシタ）が製造される。ただし、第２の態様の製
造方法には、層間絶縁膜とマスク材料層との間に、エッ
チングストッパ層を形成する工程が含まれている。この
ため、この態様の製造方法によれば、層間絶縁膜とマス
ク材料層の形成に同一の材料を用いる場合にも、エッチ
ングストッパ層材料を適当に定めておきさえすれば、マ
スク材料層の除去時に、ウェットエッチングを用いて
も、マスク材料層のみを除去できることになる。
【００１７】また、本発明の第３の態様では、キャパシ
タと、キャパシタと接続される半導体素子とを含む半導
体集積回路を、（イ）半導体素子が形成された基板上に
半導体素子を覆う層間絶縁膜を形成する層間絶縁膜形成
工程と、（ロ）層間絶縁膜に、リソグラフィ技術を用い
て半導体素子へのコンタクトホールを形成するコンタク
トホール形成工程と、（ハ）コンタクトホールの内部を
埋めるとともに、層間絶縁膜を覆うポリシリコン層を形
成するポリシリコン層形成工程と、（ニ）この第１ポリ
シリコン層上に、形成すべきキャパシタの一方の電極で
ある第１キャパシタ電極の高さに相当する厚さを有する
マスク材料層を形成するマスク材料層形成工程と、
（ホ）マスク材料層に、リソグラフィ技術を用いてコン
タクトホール上に位置するホールであって、形成すべき
第１キャパシタ電極と同じ形状のホールを形成するホー
ル形成工程と、（へ）ホール内にポリシリコンを充填す
るポリシリコン充填工程と、（ト）ポリシリコンが充填
された構造からマスク材料層を除去するマスク材料層除
去工程と、（チ）このマスク除去工程後の構造表面か
ら、異方性エッチングにより、層間絶縁膜が露出する量
のポリシリコンを除去することによって、第１キャパシ
タ電極を形成する第１キャパシタ電極形成工程と、
（リ）形成された第１キャパシタ電極の表面に誘電体膜
並びに第２キャパシタ電極を形成するキャパシタ形成工
程とを含む工程で製造する。
タと、キャパシタと接続される半導体素子とを含む半導
体集積回路を、（イ）半導体素子が形成された基板上に
半導体素子を覆う層間絶縁膜を形成する層間絶縁膜形成
工程と、（ロ）層間絶縁膜に、リソグラフィ技術を用い
て半導体素子へのコンタクトホールを形成するコンタク
トホール形成工程と、（ハ）コンタクトホールの内部を
埋めるとともに、層間絶縁膜を覆うポリシリコン層を形
成するポリシリコン層形成工程と、（ニ）この第１ポリ
シリコン層上に、形成すべきキャパシタの一方の電極で
ある第１キャパシタ電極の高さに相当する厚さを有する
マスク材料層を形成するマスク材料層形成工程と、
（ホ）マスク材料層に、リソグラフィ技術を用いてコン
タクトホール上に位置するホールであって、形成すべき
第１キャパシタ電極と同じ形状のホールを形成するホー
ル形成工程と、（へ）ホール内にポリシリコンを充填す
るポリシリコン充填工程と、（ト）ポリシリコンが充填
された構造からマスク材料層を除去するマスク材料層除
去工程と、（チ）このマスク除去工程後の構造表面か
ら、異方性エッチングにより、層間絶縁膜が露出する量
のポリシリコンを除去することによって、第１キャパシ
タ電極を形成する第１キャパシタ電極形成工程と、
（リ）形成された第１キャパシタ電極の表面に誘電体膜
並びに第２キャパシタ電極を形成するキャパシタ形成工
程とを含む工程で製造する。
【００１８】すなわち、本発明の第３の態様でも、第
１、第２の態様と同様に、マスク材料層の形成に用いた
材料のエキシマレジストに対する選択比によって、形成
可能な第１キャパシタ電極の高さが定まる手順で半導体
集積回路（キャパシタ）が製造されるが、第３の態様で
は、層間絶縁膜に形成されたコンタクトホールをポリシ
リコンで充填する際に層間絶縁膜上に形成されることに
なるポリシリコン層をエッチングストッパ層として利用
する。なお、この態様の製造方法では、マスク材料層を
単に除去したのでは、第１キャパシタ電極が形成されな
い。このため、マスク材料層の除去後、異方性エッチン
グを行うことによって、層間絶縁膜上に存在している不
要なポリシリコンの除去を行う。
１、第２の態様と同様に、マスク材料層の形成に用いた
材料のエキシマレジストに対する選択比によって、形成
可能な第１キャパシタ電極の高さが定まる手順で半導体
集積回路（キャパシタ）が製造されるが、第３の態様で
は、層間絶縁膜に形成されたコンタクトホールをポリシ
リコンで充填する際に層間絶縁膜上に形成されることに
なるポリシリコン層をエッチングストッパ層として利用
する。なお、この態様の製造方法では、マスク材料層を
単に除去したのでは、第１キャパシタ電極が形成されな
い。このため、マスク材料層の除去後、異方性エッチン
グを行うことによって、層間絶縁膜上に存在している不
要なポリシリコンの除去を行う。
【００１９】また、本発明の第４の態様では、キャパシ
タと、キャパシタと接続される半導体素子とを含む半導
体集積回路を、（イ）半導体素子が形成された基板上に
半導体素子を覆う層間絶縁膜を形成する層間絶縁膜形成
工程と、（ロ）層間絶縁膜を覆うポリシリコン層を形成
するポリシリコン層形成工程と、（ハ）リソグラフィ技
術を用いてポリシリコン層を加工することにより、半導
体素子へのコンタクトホールが形成されるべき部分に開
口部を有するポリシリコンパターンを形成するポリシリ
コンパターン形成工程と、（ニ）ポリシリコンパターン
が形成された構造上に、形成すべきキャパシタの一方の
電極である第１キャパシタ電極の高さに相当する厚さを
有するマスク材料層を形成するマスク材料層形成工程
と、（ホ）マスク材料層上に、形成すべき第１キャパシ
タ電極と同じ形状の開口部をポリシリコンパターンの開
口部上に相当する位置に有するレジストパターンを形成
するレジストパターン形成工程と、（へ）レジストパタ
ーン並びにポリシリコンパターンをマスクとした異方性
エッチングにより、レジストパターンの開口部下のマス
ク材料層並びにポリシリコンパターンの開口部下の層間
絶縁膜を除去することによって、半導体素子に至るホー
ルを形成するホール形成工程と、（ト）このホール形成
工程によってホールが形成された構造からレジストパタ
ーンを除去するレジストパターン除去工程と、（チ）レ
ジストパターンが除去された構造のホール内にポリシリ
コンを充填するポリシリコン充填工程と、（リ）ポリシ
リコンが充填された構造からマスク材料層を除去するマ
スク材料層除去工程と、（ヌ）このマスク除去工程後の
構造表面から、異方性エッチングにより、層間絶縁膜が
露出する量のポリシリコンを除去することによって、第
１キャパシタ電極を形成する第１キャパシタ電極形成工
程と、（ル）形成された第１キャパシタ電極の表面に誘
電体膜並びに第２キャパシタ電極を形成するキャパシタ
形成工程とを含む工程で製造する。
タと、キャパシタと接続される半導体素子とを含む半導
体集積回路を、（イ）半導体素子が形成された基板上に
半導体素子を覆う層間絶縁膜を形成する層間絶縁膜形成
工程と、（ロ）層間絶縁膜を覆うポリシリコン層を形成
するポリシリコン層形成工程と、（ハ）リソグラフィ技
術を用いてポリシリコン層を加工することにより、半導
体素子へのコンタクトホールが形成されるべき部分に開
口部を有するポリシリコンパターンを形成するポリシリ
コンパターン形成工程と、（ニ）ポリシリコンパターン
が形成された構造上に、形成すべきキャパシタの一方の
電極である第１キャパシタ電極の高さに相当する厚さを
有するマスク材料層を形成するマスク材料層形成工程
と、（ホ）マスク材料層上に、形成すべき第１キャパシ
タ電極と同じ形状の開口部をポリシリコンパターンの開
口部上に相当する位置に有するレジストパターンを形成
するレジストパターン形成工程と、（へ）レジストパタ
ーン並びにポリシリコンパターンをマスクとした異方性
エッチングにより、レジストパターンの開口部下のマス
ク材料層並びにポリシリコンパターンの開口部下の層間
絶縁膜を除去することによって、半導体素子に至るホー
ルを形成するホール形成工程と、（ト）このホール形成
工程によってホールが形成された構造からレジストパタ
ーンを除去するレジストパターン除去工程と、（チ）レ
ジストパターンが除去された構造のホール内にポリシリ
コンを充填するポリシリコン充填工程と、（リ）ポリシ
リコンが充填された構造からマスク材料層を除去するマ
スク材料層除去工程と、（ヌ）このマスク除去工程後の
構造表面から、異方性エッチングにより、層間絶縁膜が
露出する量のポリシリコンを除去することによって、第
１キャパシタ電極を形成する第１キャパシタ電極形成工
程と、（ル）形成された第１キャパシタ電極の表面に誘
電体膜並びに第２キャパシタ電極を形成するキャパシタ
形成工程とを含む工程で製造する。
【００２０】すなわち、本発明の第４の態様では、コン
タクトホール用のエッチングマスクとして機能するポリ
シリコンパターンを層間絶縁膜上に形成した後、エッチ
ングを行うことなく、そのポリシリコンパターン上に、
さらに、マスク材料層並びに第１キャパシタ電極用ホー
ルのエッチングマスクとして機能するエキシマレジスト
パターンを形成する。そして、それらのパターンを利用
して、第１キャパシタ電極用ホールとコンタクトホール
とを一括して形成し、形成したホール内にポリシリコン
を充填する。次いで、マスク材料層の除去や余分なポリ
シリコンの除去等を行うことによって、キャパシタを形
成する。
タクトホール用のエッチングマスクとして機能するポリ
シリコンパターンを層間絶縁膜上に形成した後、エッチ
ングを行うことなく、そのポリシリコンパターン上に、
さらに、マスク材料層並びに第１キャパシタ電極用ホー
ルのエッチングマスクとして機能するエキシマレジスト
パターンを形成する。そして、それらのパターンを利用
して、第１キャパシタ電極用ホールとコンタクトホール
とを一括して形成し、形成したホール内にポリシリコン
を充填する。次いで、マスク材料層の除去や余分なポリ
シリコンの除去等を行うことによって、キャパシタを形
成する。
【００２１】本態様の製造方法によれば、第１キャパシ
タ電極用ホールとコンタクトホールが一括して形成され
るので、第３の態様に比して少ない工程数でキャパシタ
を有する半導体集積回路を形成することが出来る。ま
た、ポリシリコンパターンは、マスク材料層の除去時に
は、エッチングストッパとして機能することになるの
で、本態様の製造方法によれば、第２、第３の態様と同
様に、マスク材料層のみを除去することが簡単に行える
ことになる。
タ電極用ホールとコンタクトホールが一括して形成され
るので、第３の態様に比して少ない工程数でキャパシタ
を有する半導体集積回路を形成することが出来る。ま
た、ポリシリコンパターンは、マスク材料層の除去時に
は、エッチングストッパとして機能することになるの
で、本態様の製造方法によれば、第２、第３の態様と同
様に、マスク材料層のみを除去することが簡単に行える
ことになる。
【００２２】第１あるいは第２の態様の製造方法を採用
する場合には、第１キャパシタ電極形成工程後の構造の
表面に、その表面形状に則した形状のサイドウオール用
ポリシリコン層を形成するサイドウオール用ポリシリコ
ン層形成工程と、このサイドウオール用ポリシリコン層
形成工程後の構造表面から、異方性エッチングにより、
層間絶縁膜が露出する量のポリシリコンを除去すること
によって、第１キャパシタ電極を形成する第１キャパシ
タ電極形成工程とを付加することも出来る。また、第３
あるいは第４の態様の製造方法を採用する場合には、マ
スク材料層除去工程後の構造の表面に、その表面形状に
則した形状のサイドウオール用ポリシリコン層を形成す
るサイドウオール用ポリシリコン層形成工程を、付加す
ることも出来る。
する場合には、第１キャパシタ電極形成工程後の構造の
表面に、その表面形状に則した形状のサイドウオール用
ポリシリコン層を形成するサイドウオール用ポリシリコ
ン層形成工程と、このサイドウオール用ポリシリコン層
形成工程後の構造表面から、異方性エッチングにより、
層間絶縁膜が露出する量のポリシリコンを除去すること
によって、第１キャパシタ電極を形成する第１キャパシ
タ電極形成工程とを付加することも出来る。また、第３
あるいは第４の態様の製造方法を採用する場合には、マ
スク材料層除去工程後の構造の表面に、その表面形状に
則した形状のサイドウオール用ポリシリコン層を形成す
るサイドウオール用ポリシリコン層形成工程を、付加す
ることも出来る。
【００２３】サイドウオール用ポリシリコン層形成工程
を付加した場合には、多数のキャパシタを有する半導体
集積回路を形成する際に、キャパシタ間の距離を、リソ
グラフィ技術側からの制限で定まる距離よりも短くする
ことが出来ることになる。また、第１キャパシタ電極の
表面積を大きくすることが出来ることにもなるので、サ
イドウオール用ポリシリコン層形成工程を付加した場合
には、極めて占有面積が小さいキャパシタであって、容
量の大きいキャパシタを有する半導体集積回路が得られ
ることになる。
を付加した場合には、多数のキャパシタを有する半導体
集積回路を形成する際に、キャパシタ間の距離を、リソ
グラフィ技術側からの制限で定まる距離よりも短くする
ことが出来ることになる。また、第１キャパシタ電極の
表面積を大きくすることが出来ることにもなるので、サ
イドウオール用ポリシリコン層形成工程を付加した場合
には、極めて占有面積が小さいキャパシタであって、容
量の大きいキャパシタを有する半導体集積回路が得られ
ることになる。
【００２４】また、上記各態様の製造方法を採用する場
合には、リソグラフィ技術としてエキシマレーザを用い
たエキシマリソグラフィ技術を用いることができる。
合には、リソグラフィ技術としてエキシマレーザを用い
たエキシマリソグラフィ技術を用いることができる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて詳細に説明する。 ＜第１実施形態＞本発明の第１実施形態では、１メモリ
セルが、１つのトランジスタと１つのキャパシタからな
るＤＲＡＭが製造される。
面を用いて詳細に説明する。 ＜第１実施形態＞本発明の第１実施形態では、１メモリ
セルが、１つのトランジスタと１つのキャパシタからな
るＤＲＡＭが製造される。
【００２６】以下、図１および図２に示した工程図を用
いて第１実施形態の半導体集積回路（ＤＲＡＭ）の製造
方法を説明する。本製造方法によりＤＲＡＭを形成する
際には、図１(ａ)に示してあるように、まず、基板１０
上に、ストレージノード（キャパシタ）を制御するため
のトランジスタ１１（図では、ゲートのみを明示してあ
る）と、それらを覆う層間絶縁膜１２とを、周知の手順
で形成する。次いで、層間絶縁膜１２上に、後述する幾
つかのエッチング工程において機能する層２０（以下、
エッチングストッパ層２０と表記する）を形成する。な
お、本実施形態では、層間絶縁膜１２を、ＢＰＳＧ（bo
ro-phospho-silicate glass）を用いて形成している。
また、エッチングストッパ層２０を、窒化シリコンを用
いて形成しており、その膜厚は、５０ｎｍとしている。
いて第１実施形態の半導体集積回路（ＤＲＡＭ）の製造
方法を説明する。本製造方法によりＤＲＡＭを形成する
際には、図１(ａ)に示してあるように、まず、基板１０
上に、ストレージノード（キャパシタ）を制御するため
のトランジスタ１１（図では、ゲートのみを明示してあ
る）と、それらを覆う層間絶縁膜１２とを、周知の手順
で形成する。次いで、層間絶縁膜１２上に、後述する幾
つかのエッチング工程において機能する層２０（以下、
エッチングストッパ層２０と表記する）を形成する。な
お、本実施形態では、層間絶縁膜１２を、ＢＰＳＧ（bo
ro-phospho-silicate glass）を用いて形成している。
また、エッチングストッパ層２０を、窒化シリコンを用
いて形成しており、その膜厚は、５０ｎｍとしている。
【００２７】その後、エッチングストッパ層２０上に、
コンタクトホールが形成されるべき部分に開口部を有す
るエキシマレジストパターン２１を形成する（図１(ｂ)
参照）。次いで、その開口部下のエッチングストッパ層
２０並びに層間絶縁膜１２を異方性エッチングにより除
去することによって、図１(ｂ)に示してあるように、ト
ランジスタ１１に至るコンタクトホール２２を有する構
造を得る。本実施形態では、このエッチングストッパ層
２０（窒化シリコン）のエッチングを、マグネトロンＲ
ＩＥ(Reactive Ion Etching)装置を用いて、ＣＨＦ3／
Ｏ2＝２０／２０sccm、Pressure＝５０mTorr、RF Power
＝５００Wという条件で行っている。また、層間絶縁膜
１２（ＢＰＳＧ）のエッチングを、マグネトロンＲＩＥ
装置を用いて、Ｃ4Ｆ8／ＣＯ／Ｏ2／Ａｒ＝１４／１５
０／７／２００sccm、Pressure＝３５mTorr、RF Power
＝１４００Wという条件で行っている。なお、この条件
によるエッチングは、他の実施形態でも行われるもので
あるので、以下では、これを、第１ＢＰＳＧ用条件によ
るエッチングと表記する。
コンタクトホールが形成されるべき部分に開口部を有す
るエキシマレジストパターン２１を形成する（図１(ｂ)
参照）。次いで、その開口部下のエッチングストッパ層
２０並びに層間絶縁膜１２を異方性エッチングにより除
去することによって、図１(ｂ)に示してあるように、ト
ランジスタ１１に至るコンタクトホール２２を有する構
造を得る。本実施形態では、このエッチングストッパ層
２０（窒化シリコン）のエッチングを、マグネトロンＲ
ＩＥ(Reactive Ion Etching)装置を用いて、ＣＨＦ3／
Ｏ2＝２０／２０sccm、Pressure＝５０mTorr、RF Power
＝５００Wという条件で行っている。また、層間絶縁膜
１２（ＢＰＳＧ）のエッチングを、マグネトロンＲＩＥ
装置を用いて、Ｃ4Ｆ8／ＣＯ／Ｏ2／Ａｒ＝１４／１５
０／７／２００sccm、Pressure＝３５mTorr、RF Power
＝１４００Wという条件で行っている。なお、この条件
によるエッチングは、他の実施形態でも行われるもので
あるので、以下では、これを、第１ＢＰＳＧ用条件によ
るエッチングと表記する。
【００２８】コンタクトホール２２の形成後、エキシマ
レジストパターン２１の除去を行う。そして、レジスト
パターン除去後の表面に、ポリシリコンを堆積すること
によって、図１(ｃ)に示したように、コンタクトホール
２２内を埋め、エッチングストッパ層２０を覆う形態の
ポリシリコン層２３を有する構造を形成する。
レジストパターン２１の除去を行う。そして、レジスト
パターン除去後の表面に、ポリシリコンを堆積すること
によって、図１(ｃ)に示したように、コンタクトホール
２２内を埋め、エッチングストッパ層２０を覆う形態の
ポリシリコン層２３を有する構造を形成する。
【００２９】次いで、そのポリシリコン層２３の表層を
エッチングすることにより、図１(ｄ)に示したように、
エッチングストッパ層２０が露出した構造（プラグ１５
を有する構造）を得る。なお、本実施形態では、有磁場
マイクロ波エッチング装置を用いて、Ｃｌ2＝１００scc
m、Pressure＝１０mTorr、マイクロ波Power＝２００m
A、RF Power＝１０Wという条件で、このエッチング（以
下、ポリシリコン用条件によるエッチングと表記する）
を行っている。このポリシリコン用条件によるエッチン
グ時における、ポリシリコンの窒化シリコン（エッチン
グストッパ層）に対する選択比（ポリシリコンのエッチ
ング速度／窒化シリコンのエッチング速度）は、およそ
“２０”となる。このため、このポリシリコン用条件に
よるエッチングで、図示したような、エッチングストッ
パ層２０が残存し、かつ、コンタクトホール２２内のポ
リシリコンが過度にエッチングされていない構造を容易
に得ることが出来る。
エッチングすることにより、図１(ｄ)に示したように、
エッチングストッパ層２０が露出した構造（プラグ１５
を有する構造）を得る。なお、本実施形態では、有磁場
マイクロ波エッチング装置を用いて、Ｃｌ2＝１００scc
m、Pressure＝１０mTorr、マイクロ波Power＝２００m
A、RF Power＝１０Wという条件で、このエッチング（以
下、ポリシリコン用条件によるエッチングと表記する）
を行っている。このポリシリコン用条件によるエッチン
グ時における、ポリシリコンの窒化シリコン（エッチン
グストッパ層）に対する選択比（ポリシリコンのエッチ
ング速度／窒化シリコンのエッチング速度）は、およそ
“２０”となる。このため、このポリシリコン用条件に
よるエッチングで、図示したような、エッチングストッ
パ層２０が残存し、かつ、コンタクトホール２２内のポ
リシリコンが過度にエッチングされていない構造を容易
に得ることが出来る。
【００３０】次いで、エッチング後の表面に、図２(ｅ)
に示したように、形成すべきストレージ電極の高さに相
当する厚さのマスク材料層２４を形成する。マスク材料
層２４の形成に用いることが出来る材料についての説明
は後述するが、本実施形態では、マスク材料層２４を、
層間絶縁膜１２と同じくＢＰＳＧを用いて形成してい
る。また、その厚さを１μｍとしている。
に示したように、形成すべきストレージ電極の高さに相
当する厚さのマスク材料層２４を形成する。マスク材料
層２４の形成に用いることが出来る材料についての説明
は後述するが、本実施形態では、マスク材料層２４を、
層間絶縁膜１２と同じくＢＰＳＧを用いて形成してい
る。また、その厚さを１μｍとしている。
【００３１】次に、マスク材料層２４上に、ストレージ
電極が形成されるべき部分に開口部を有するエキシマレ
ジストパターン２５を形成する。そして、その開口部下
のマスク材料層２４を異方性エッチングにより除去する
ことによって、図１(ｆ)に示したように、マスク材料層
２４内に、プラグ１５に至るストレージ電極用ホール２
６を形成する。
電極が形成されるべき部分に開口部を有するエキシマレ
ジストパターン２５を形成する。そして、その開口部下
のマスク材料層２４を異方性エッチングにより除去する
ことによって、図１(ｆ)に示したように、マスク材料層
２４内に、プラグ１５に至るストレージ電極用ホール２
６を形成する。
【００３２】なお、マスク材料層２４（ＢＰＳＧ）のエ
ッチングは、マグネトロンＲＩＥ装置を用いて、Ｃ4Ｆ8
／Ｏ2／Ａｒ＝１４／７／２００sccm、Pressure＝３５m
Torr、RF Power＝１４００Wという条件で行っている。
この条件でのエッチング（以下、第２ＢＰＳＧ用条件に
よるエッチングと表記する）時における、ＢＰＳＧのエ
キシマレジストに対する選択比は、およそ“７”であ
り、ポリシリコンのエキシマレジストに対する選択比
“４”よりも大きくなっている。このため、上記条件に
よるエッチングにより、１μｍ厚のマスク材料層２４
を、エキシマレジストパターン２５の開口部の形状通り
にエッチングすることが出来る。また、この条件におけ
るＢＰＳＧの窒化シリコン、ポリシリコンに対する選択
比は、それぞれ、およそ“１０”、“２０”であるた
め、エッチングを、エッチングストッパ層２０（窒化シ
リコン）並びにプラグ１５（ポリシリコン）表面で容易
に止めることが出来るようにもなっている。
ッチングは、マグネトロンＲＩＥ装置を用いて、Ｃ4Ｆ8
／Ｏ2／Ａｒ＝１４／７／２００sccm、Pressure＝３５m
Torr、RF Power＝１４００Wという条件で行っている。
この条件でのエッチング（以下、第２ＢＰＳＧ用条件に
よるエッチングと表記する）時における、ＢＰＳＧのエ
キシマレジストに対する選択比は、およそ“７”であ
り、ポリシリコンのエキシマレジストに対する選択比
“４”よりも大きくなっている。このため、上記条件に
よるエッチングにより、１μｍ厚のマスク材料層２４
を、エキシマレジストパターン２５の開口部の形状通り
にエッチングすることが出来る。また、この条件におけ
るＢＰＳＧの窒化シリコン、ポリシリコンに対する選択
比は、それぞれ、およそ“１０”、“２０”であるた
め、エッチングを、エッチングストッパ層２０（窒化シ
リコン）並びにプラグ１５（ポリシリコン）表面で容易
に止めることが出来るようにもなっている。
【００３３】この後、エキシマレジストパターン２５を
除去し、レジストパターン除去後の表面に、ポリシリコ
ンを堆積することによって、図２(ｇ)に示したように、
ストレージ電極用ホール２６を埋めるポリシリコン層２
７を形成する。次いで、図２(ｈ)に示したように、ポリ
シリコン層２７表層をマスク材料層２４が露出するまで
エッチングすることによって、ストレージ電極１６を形
成する。本実施形態では、このポリシリコン層２７のエ
ッチングを、前述したポリシリコン用条件でのエッチン
グにより行っている。
除去し、レジストパターン除去後の表面に、ポリシリコ
ンを堆積することによって、図２(ｇ)に示したように、
ストレージ電極用ホール２６を埋めるポリシリコン層２
７を形成する。次いで、図２(ｈ)に示したように、ポリ
シリコン層２７表層をマスク材料層２４が露出するまで
エッチングすることによって、ストレージ電極１６を形
成する。本実施形態では、このポリシリコン層２７のエ
ッチングを、前述したポリシリコン用条件でのエッチン
グにより行っている。
【００３４】次いで、５％ＨＦ溶液、または緩衝液とし
てＮＨ4Ｆを用いたbuffered ＨＦ液を用いたウェットエ
ッチングにより、マスク材料層２４を除去し、図２(ｉ)
に示した構造を得る。このとき、エッチングストッパ層
２０が存在しているため、マスク材料層２４のみをエッ
チングすることが出来ることになる。
てＮＨ4Ｆを用いたbuffered ＨＦ液を用いたウェットエ
ッチングにより、マスク材料層２４を除去し、図２(ｉ)
に示した構造を得る。このとき、エッチングストッパ層
２０が存在しているため、マスク材料層２４のみをエッ
チングすることが出来ることになる。
【００３５】この後、ストレージ電極１６表面に、窒化
膜などの誘電体膜、プレート電極となるポリシリコン膜
を堆積して、ストレージノードを完成させる（図示せ
ず）。以上説明したように、本製造方法では、ポリシリ
コン膜を、エキシマリソグラフィ技術を利用して加工す
ることによりストレージ電極（キャパシタ電極）を形成
するのではなく、エキシマリソグラフィ技術を利用し
て、まず、エキシマレジストに対する選択比が比較的高
い状態でのエッチングが可能な材料で、ストレージ電極
形成用のパターン（ストレージ電極用ホール）を形成す
る。次いで、そのストレージ電極形成用のパターンを用
いて、ポリシリコンからなるストレージ電極を形成す
る。
膜などの誘電体膜、プレート電極となるポリシリコン膜
を堆積して、ストレージノードを完成させる（図示せ
ず）。以上説明したように、本製造方法では、ポリシリ
コン膜を、エキシマリソグラフィ技術を利用して加工す
ることによりストレージ電極（キャパシタ電極）を形成
するのではなく、エキシマリソグラフィ技術を利用し
て、まず、エキシマレジストに対する選択比が比較的高
い状態でのエッチングが可能な材料で、ストレージ電極
形成用のパターン（ストレージ電極用ホール）を形成す
る。次いで、そのストレージ電極形成用のパターンを用
いて、ポリシリコンからなるストレージ電極を形成す
る。
【００３６】すなわち、本製造方法は、マスク材料層の
形成に用いた材料のエキシマレジストに対する選択比に
よって、形成可能なストレージ電極の高さの上限が定ま
る方法となっている。そして、上記製造手順から明らか
なように、マスク材料層に要求される特性は、ポリシリ
コンがエッチングされない条件でエッチングできること
だけとなっている。
形成に用いた材料のエキシマレジストに対する選択比に
よって、形成可能なストレージ電極の高さの上限が定ま
る方法となっている。そして、上記製造手順から明らか
なように、マスク材料層に要求される特性は、ポリシリ
コンがエッチングされない条件でエッチングできること
だけとなっている。
【００３７】このため、マスク材料層を、例えば、ＢＰ
ＳＧのように、エキシマレジストに対する選択比が
“４”以上の状態でエッチングが可能であり、かつ、共
存するポリシリコンに影響を与えることなくエッチング
が行える材料から形成しさえすれば、本製造手順によ
り、従来よりも、高さの高いストレージ電極、つまり、
容量の大きいストレージノード（キャパシタ）を実現で
きることになる。
ＳＧのように、エキシマレジストに対する選択比が
“４”以上の状態でエッチングが可能であり、かつ、共
存するポリシリコンに影響を与えることなくエッチング
が行える材料から形成しさえすれば、本製造手順によ
り、従来よりも、高さの高いストレージ電極、つまり、
容量の大きいストレージノード（キャパシタ）を実現で
きることになる。
【００３８】＜第２実施形態＞本発明の第２実施形態で
は、第１実施形態と同様に、１メモリセルが１つのトラ
ンジスタと１つのキャパシタからなるＤＲＡＭが製造さ
れる。以下、図３、４に示した工程図を用いて第２実施
形態による半導体集積回路（ＤＲＡＭ）の製造方法を説
明する。
は、第１実施形態と同様に、１メモリセルが１つのトラ
ンジスタと１つのキャパシタからなるＤＲＡＭが製造さ
れる。以下、図３、４に示した工程図を用いて第２実施
形態による半導体集積回路（ＤＲＡＭ）の製造方法を説
明する。
【００３９】本製造方法でＤＲＡＭを製造する際には、
まず、第１実施形態と同様に、ストレージノードを制御
するためのトランジスタ１１と、それらを覆う層間絶縁
膜１２（ＢＰＳＧ）を有する構造が形成される（図３
(ａ)）。第１実施形態に示した製造方法では、この構造
上にエッチングストッパ層を形成したが、本製造方法で
は、図３(ｂ)に示してあるように、層間絶縁膜１２上
に、コンタクトホールが形成されるべき部分に開口部を
有するエキシマレジストパターン３１を、直接、形成す
る。そして、その開口部下の層間絶縁膜１２を除去する
ことによって、コンタクトホール３２を形成する。本実
施形態でも、このコンタクトホールの形成を、上述した
第１ＢＰＳＧ用条件によるエッチングにより行ってい
る。
まず、第１実施形態と同様に、ストレージノードを制御
するためのトランジスタ１１と、それらを覆う層間絶縁
膜１２（ＢＰＳＧ）を有する構造が形成される（図３
(ａ)）。第１実施形態に示した製造方法では、この構造
上にエッチングストッパ層を形成したが、本製造方法で
は、図３(ｂ)に示してあるように、層間絶縁膜１２上
に、コンタクトホールが形成されるべき部分に開口部を
有するエキシマレジストパターン３１を、直接、形成す
る。そして、その開口部下の層間絶縁膜１２を除去する
ことによって、コンタクトホール３２を形成する。本実
施形態でも、このコンタクトホールの形成を、上述した
第１ＢＰＳＧ用条件によるエッチングにより行ってい
る。
【００４０】そして、エキシマレジストパターン３１を
除去した後、ポリシリコンを堆積することによって、層
間絶縁膜１２上にコンタクトホール３２を埋めるポリシ
リコン層３３を形成する（図３(ｃ)）。
除去した後、ポリシリコンを堆積することによって、層
間絶縁膜１２上にコンタクトホール３２を埋めるポリシ
リコン層３３を形成する（図３(ｃ)）。
【００４１】このようにして、エッチングストッパ層２
０が存在しない点を除けば、図１(ｃ)に示した構造と同
じ構造を得た後、本製造方法では、図２(ｄ)に示したよ
うに、ポリシリコン層３３上に、形成すべきストレージ
電極の高さに相当する厚さのマスク材料層３４を形成す
る。なお、本実施形態でも、マスク材料層３４として、
１μｍ厚のＢＰＳＧ層を形成している。
０が存在しない点を除けば、図１(ｃ)に示した構造と同
じ構造を得た後、本製造方法では、図２(ｄ)に示したよ
うに、ポリシリコン層３３上に、形成すべきストレージ
電極の高さに相当する厚さのマスク材料層３４を形成す
る。なお、本実施形態でも、マスク材料層３４として、
１μｍ厚のＢＰＳＧ層を形成している。
【００４２】その後、マスク材料層３４上に、ストレー
ジ電極が形成されるべき部分に開口部を有するエキシマ
レジストパターン３５を形成する。そして、その開口部
下のマスク材料層３４を異方性エッチングにより除去す
ることにより、図２(ｅ)に示したように、ストレージ電
極用ホール３６を形成する。本実施形態では、前述した
第２ＢＰＳＧ用条件によるエッチングで、このマスク材
料層３４の除去を行っている。既に説明したように、第
２ＢＰＳＧ用条件におけるＢＰＳＧのエキシマレジスト
に対する選択比は、およそ“７”であるので、この条件
でのエッチングにより、ポリシリコン層３３上の１μｍ
厚のマスク材料層３４の除去が、エキシマレジストパタ
ーン３５の下部形状が変形する前に完了することにな
る。また、ＢＰＳＧのポリシリコンに対する選択比は、
およそ“２０”であるので、この条件でのエッチングに
より、図示してあるような状態（開口部下のマスク材料
層３６のみが除去され、ポリシリコン層３３が残った状
態）を簡単に実現できることになる。
ジ電極が形成されるべき部分に開口部を有するエキシマ
レジストパターン３５を形成する。そして、その開口部
下のマスク材料層３４を異方性エッチングにより除去す
ることにより、図２(ｅ)に示したように、ストレージ電
極用ホール３６を形成する。本実施形態では、前述した
第２ＢＰＳＧ用条件によるエッチングで、このマスク材
料層３４の除去を行っている。既に説明したように、第
２ＢＰＳＧ用条件におけるＢＰＳＧのエキシマレジスト
に対する選択比は、およそ“７”であるので、この条件
でのエッチングにより、ポリシリコン層３３上の１μｍ
厚のマスク材料層３４の除去が、エキシマレジストパタ
ーン３５の下部形状が変形する前に完了することにな
る。また、ＢＰＳＧのポリシリコンに対する選択比は、
およそ“２０”であるので、この条件でのエッチングに
より、図示してあるような状態（開口部下のマスク材料
層３６のみが除去され、ポリシリコン層３３が残った状
態）を簡単に実現できることになる。
【００４３】この後、エキシマレジストパターン３５を
除去し、ポリシリコンを堆積することによって、図４
(ｆ)に示したように、ストレージ電極用ホール３６を埋
めるポリシリコン層３７を形成する。次いで、ポリシリ
コン層３７の表層を、エッチングにより除去することに
より、図４(ｇ)に示したように、マスク材料層３４を露
出させる。本実施形態では、このポリシリコン層３７の
エッチングを、前述したポリシリコン用条件でのエッチ
ングにより行っている。
除去し、ポリシリコンを堆積することによって、図４
(ｆ)に示したように、ストレージ電極用ホール３６を埋
めるポリシリコン層３７を形成する。次いで、ポリシリ
コン層３７の表層を、エッチングにより除去することに
より、図４(ｇ)に示したように、マスク材料層３４を露
出させる。本実施形態では、このポリシリコン層３７の
エッチングを、前述したポリシリコン用条件でのエッチ
ングにより行っている。
【００４４】そして、５％ＨＦ溶液、buffered ＨＦ液
を用いたウェットエッチングにより、マスク材料層３４
を除去し、図４(ｈ)に示した構造を得る。このとき、ポ
リシリコン層３３によって層間絶縁膜１２が覆われてい
るので、層間絶縁膜１２をエッチングせずに、マスク材
料層３４のみをエッチングすることが出来ることにな
る。
を用いたウェットエッチングにより、マスク材料層３４
を除去し、図４(ｈ)に示した構造を得る。このとき、ポ
リシリコン層３３によって層間絶縁膜１２が覆われてい
るので、層間絶縁膜１２をエッチングせずに、マスク材
料層３４のみをエッチングすることが出来ることにな
る。
【００４５】この後、再度、ポリシリコン用条件でのエ
ッチングにより、層間絶縁膜１２が露出するまでポリシ
リコン層３７を除去することによって、図４(ｉ)に示し
たように、ストレージ電極１６を形成する。そして、ス
トレージ電極１６の表面に誘電体膜およびポリシリコン
膜を形成することにより、ストレージノードを完成す
る。
ッチングにより、層間絶縁膜１２が露出するまでポリシ
リコン層３７を除去することによって、図４(ｉ)に示し
たように、ストレージ電極１６を形成する。そして、ス
トレージ電極１６の表面に誘電体膜およびポリシリコン
膜を形成することにより、ストレージノードを完成す
る。
【００４６】このように、本製造方法では、第１実施形
態で示した製造方法と同様に、エキシマレジストに対す
る選択比の高い材料からなるマスク材料層をエッチング
することによってストレージ電極形成用のパターンを形
成し、そのパターンを用いてストレージ電極を形成して
いる。このため、本製造方法によれば、従来の製造方法
に比して容量の大きいストレージ電極を有する半導体集
積回路を製造することが出来る。
態で示した製造方法と同様に、エキシマレジストに対す
る選択比の高い材料からなるマスク材料層をエッチング
することによってストレージ電極形成用のパターンを形
成し、そのパターンを用いてストレージ電極を形成して
いる。このため、本製造方法によれば、従来の製造方法
に比して容量の大きいストレージ電極を有する半導体集
積回路を製造することが出来る。
【００４７】また、第１実施形態に示した製造方法は、
層間絶縁膜１２上にエッチングストッパ層２０が残った
半導体集積回路が製造される方法となっている。このた
め、第１実施形態の半導体集積回路は、後工程において
熱処理等が行われた場合に、層間絶縁膜１２とエッチン
グストッパ層２０間に熱膨張係数の違いに起因する応力
が加わる結果として、その部分にクラック（ひび割れ）
が発生する可能性がある半導体集積回路となっている。
これに対して、本実施形態に示した製造方法では、従来
より使用されている材料のみを用いてストレージノード
が形成されているので、後工程において熱処理等が行わ
れた場合にも、クラック等が発生することがない半導体
集積回路を製造できることになる。
層間絶縁膜１２上にエッチングストッパ層２０が残った
半導体集積回路が製造される方法となっている。このた
め、第１実施形態の半導体集積回路は、後工程において
熱処理等が行われた場合に、層間絶縁膜１２とエッチン
グストッパ層２０間に熱膨張係数の違いに起因する応力
が加わる結果として、その部分にクラック（ひび割れ）
が発生する可能性がある半導体集積回路となっている。
これに対して、本実施形態に示した製造方法では、従来
より使用されている材料のみを用いてストレージノード
が形成されているので、後工程において熱処理等が行わ
れた場合にも、クラック等が発生することがない半導体
集積回路を製造できることになる。
【００４８】＜第３実施形態＞以下、図５及び図６を用
いて、本発明の第３実施形態を説明する。本発明の第３
実施形態では、第１、第２実施形態と同様に、１メモリ
セルが１つのトランジスタと１つのキャパシタからなる
ＤＲＡＭが製造される。本製造方法でＤＲＡＭを製造す
る際には、まず、第１、第２実施形態と同様に、ストレ
ージノードを制御するためのトランジスタ１１と、それ
らを覆う層間絶縁膜１２（ＢＰＳＧ）を有する構造を形
成する。第１実施形態に示した製造方法では、この構造
上に、窒化シリコンからなるエッチングストッパ層が形
成されたが、本製造方法では、図５(ａ)に示してあるよ
うに、当該構造上に、１００ｎｍ程度の膜厚のポリシリ
コン層４０を形成する。
いて、本発明の第３実施形態を説明する。本発明の第３
実施形態では、第１、第２実施形態と同様に、１メモリ
セルが１つのトランジスタと１つのキャパシタからなる
ＤＲＡＭが製造される。本製造方法でＤＲＡＭを製造す
る際には、まず、第１、第２実施形態と同様に、ストレ
ージノードを制御するためのトランジスタ１１と、それ
らを覆う層間絶縁膜１２（ＢＰＳＧ）を有する構造を形
成する。第１実施形態に示した製造方法では、この構造
上に、窒化シリコンからなるエッチングストッパ層が形
成されたが、本製造方法では、図５(ａ)に示してあるよ
うに、当該構造上に、１００ｎｍ程度の膜厚のポリシリ
コン層４０を形成する。
【００４９】次いで、ポリシリコン層４０上に、コンタ
クトホールが形成されるべき部分に開口部を有するエキ
シマレジストパターン４１を形成する。そして、その開
口部下のポリシリコン層４０を、前述したポリシリコン
用条件でのエッチングにより除去することによって、図
５(ｂ)に示したように、ポリシリコンパターン４０′を
有する構造を得る。ポリシリコンパターン４０′の形成
後、エキシマレジストパターン４１を除去する。そし
て、図５(ｃ)に示したように、ポリシリコンパターン４
０′上に、形成すべきストレージ電極の高さに相当する
厚さのマスク材料層４４を形成する。本実施形態でも、
マスク材料層４４として、１μｍ厚のＢＰＳＧ層を形成
している。
クトホールが形成されるべき部分に開口部を有するエキ
シマレジストパターン４１を形成する。そして、その開
口部下のポリシリコン層４０を、前述したポリシリコン
用条件でのエッチングにより除去することによって、図
５(ｂ)に示したように、ポリシリコンパターン４０′を
有する構造を得る。ポリシリコンパターン４０′の形成
後、エキシマレジストパターン４１を除去する。そし
て、図５(ｃ)に示したように、ポリシリコンパターン４
０′上に、形成すべきストレージ電極の高さに相当する
厚さのマスク材料層４４を形成する。本実施形態でも、
マスク材料層４４として、１μｍ厚のＢＰＳＧ層を形成
している。
【００５０】次に、ストレージ電極が形成されるべき部
分に開口部を有するエキシマレジストパターン４５を、
マスク材料層４４上に形成する。そして、その開口部下
のマスク材料層４４を、第２ＢＰＳＧ用条件によるエッ
チングによって除去する。
分に開口部を有するエキシマレジストパターン４５を、
マスク材料層４４上に形成する。そして、その開口部下
のマスク材料層４４を、第２ＢＰＳＧ用条件によるエッ
チングによって除去する。
【００５１】マスク材料層４４に関する環境は、第２実
施形態の製造方法におけるそれと同じであるので、この
エッチング時、マスク材料層４４が、エキシマレジスト
パターン４５をマスクとしてエッチングされていくこと
になる。そして、第２ＢＰＳＧ用条件によるエッチング
時におけるＢＰＳＧのポリシリコンに対する選択比は、
およそ“２０”であるので、マスク材料層４４が除去さ
れた後は、ポリシリコンパターン４０′（並びにエキシ
マレジストパターン４５）をマスクとして層間絶縁層１
２（ＢＰＳＧ）のエッチングが進むことになる。このた
め、第２ＢＰＳＧ用条件でのエッチングにより、図５
(ｄ)に示したように、マスク材料層４４内での形状と層
間絶縁膜１２内での形状とが異なるホールを有する構造
が得られることになる。
施形態の製造方法におけるそれと同じであるので、この
エッチング時、マスク材料層４４が、エキシマレジスト
パターン４５をマスクとしてエッチングされていくこと
になる。そして、第２ＢＰＳＧ用条件によるエッチング
時におけるＢＰＳＧのポリシリコンに対する選択比は、
およそ“２０”であるので、マスク材料層４４が除去さ
れた後は、ポリシリコンパターン４０′（並びにエキシ
マレジストパターン４５）をマスクとして層間絶縁層１
２（ＢＰＳＧ）のエッチングが進むことになる。このた
め、第２ＢＰＳＧ用条件でのエッチングにより、図５
(ｄ)に示したように、マスク材料層４４内での形状と層
間絶縁膜１２内での形状とが異なるホールを有する構造
が得られることになる。
【００５２】この後、エキシマレジストパターン４５の
除去を行い、ポリシリコンを堆積することによって、図
６(ｅ)に示したように、形成したホールを埋める形態の
ポリシリコン層４７を有する構造を得る。
除去を行い、ポリシリコンを堆積することによって、図
６(ｅ)に示したように、形成したホールを埋める形態の
ポリシリコン層４７を有する構造を得る。
【００５３】この後、ストレージノードを完成させるま
での手順は、第２実施形態のそれと同じものとなってい
る。すなわち、マスク材料層４４が露出するように、ポ
リシリコン層４７の表層をエッチングし（図６(ｆ)）、
ＨＦ、buffered ＨＦによりマスク材料層４４を除去す
る（図６(ｇ)）。なお、このとき、ポリシリコンパター
ン４０′は、エッチングストッパとして機能することに
なる。
での手順は、第２実施形態のそれと同じものとなってい
る。すなわち、マスク材料層４４が露出するように、ポ
リシリコン層４７の表層をエッチングし（図６(ｆ)）、
ＨＦ、buffered ＨＦによりマスク材料層４４を除去す
る（図６(ｇ)）。なお、このとき、ポリシリコンパター
ン４０′は、エッチングストッパとして機能することに
なる。
【００５４】次いで、層間絶縁膜１２が露出するよう
に、ポリシリコン層４７のエッチングを行うことによっ
て、ストレージ電極１６を得る（図６(ｈ)）。そして、
ストレージ電極１６の表面に誘電体膜およびポリシリコ
ン膜を形成することにより、ストレージノードを完成す
る。
に、ポリシリコン層４７のエッチングを行うことによっ
て、ストレージ電極１６を得る（図６(ｈ)）。そして、
ストレージ電極１６の表面に誘電体膜およびポリシリコ
ン膜を形成することにより、ストレージノードを完成す
る。
【００５５】以上、説明したように、本製造方法では、
コンタクトホール用のエッチングマスクとして機能する
ポリシリコンパターン４０′を層間絶縁膜１２上に形成
した後、そのパターンを利用したエッチングを行うこと
なく、さらに、マスク材料層４４並びにストレージ電極
用ホールのエッチングマスクとして機能するエキシマレ
ジストパターン４５を形成する。そして、それらのパタ
ーンを利用して、ストレージ電極用ホールとコンタクト
ホールとを一括して形成し、形成したホール内にポリシ
リコンを充填することによって、ストレージノード（キ
ャパシタ）を形成する。
コンタクトホール用のエッチングマスクとして機能する
ポリシリコンパターン４０′を層間絶縁膜１２上に形成
した後、そのパターンを利用したエッチングを行うこと
なく、さらに、マスク材料層４４並びにストレージ電極
用ホールのエッチングマスクとして機能するエキシマレ
ジストパターン４５を形成する。そして、それらのパタ
ーンを利用して、ストレージ電極用ホールとコンタクト
ホールとを一括して形成し、形成したホール内にポリシ
リコンを充填することによって、ストレージノード（キ
ャパシタ）を形成する。
【００５６】このため、本製造方法によれば、第１ない
し第３実施形態に示した製造方法に比して少ない工程数
で、容量の大きなキャパシタを有する半導体集積回路を
形成することが出来る。
し第３実施形態に示した製造方法に比して少ない工程数
で、容量の大きなキャパシタを有する半導体集積回路を
形成することが出来る。
【００５７】＜第４実施形態＞以下、図７を用いて、第
４実施形態による半導体集積回路（ＤＲＡＭ）の製造方
法を説明する。第４実施形態の製造方法は、第２実施形
態の製造方法を変形したものであり、図７(ｈ)（図４
(ｈ)と同じ）に示した構造を得るまでの手順は、第２実
施形態のそれと同じものとなっている。このため、ここ
では、当該手順の説明は省略し、図７(ｈ)に示した構造
を形成した後の製造手順のみを説明することにする。
４実施形態による半導体集積回路（ＤＲＡＭ）の製造方
法を説明する。第４実施形態の製造方法は、第２実施形
態の製造方法を変形したものであり、図７(ｈ)（図４
(ｈ)と同じ）に示した構造を得るまでの手順は、第２実
施形態のそれと同じものとなっている。このため、ここ
では、当該手順の説明は省略し、図７(ｈ)に示した構造
を形成した後の製造手順のみを説明することにする。
【００５８】本製造方法では、図７(ｈ)に示した構造を
得た後、図７(ｉ)に示したように、当該構造表面を、そ
の形状どおりに覆うポリシリコン層３８を形成する。次
いで、ポリシリコン用条件でのエッチングにより、層間
絶縁膜１２が露出する量のポリシリコンを、ポリシリコ
ン層３８並びにポリシリコン層３３から除去し、図７
(ｊ)に示したように、ストレージ電極用ホール３６（図
３参照）とほぼ同形状の電極要素１６′とサイドウォー
ル３９からなるストレージ電極１６を有する構造を得
る。その後、ストレージ電極１６の表面に誘電体膜およ
びポリシリコン膜を形成することにより、ストレージノ
ードを完成する。
得た後、図７(ｉ)に示したように、当該構造表面を、そ
の形状どおりに覆うポリシリコン層３８を形成する。次
いで、ポリシリコン用条件でのエッチングにより、層間
絶縁膜１２が露出する量のポリシリコンを、ポリシリコ
ン層３８並びにポリシリコン層３３から除去し、図７
(ｊ)に示したように、ストレージ電極用ホール３６（図
３参照）とほぼ同形状の電極要素１６′とサイドウォー
ル３９からなるストレージ電極１６を有する構造を得
る。その後、ストレージ電極１６の表面に誘電体膜およ
びポリシリコン膜を形成することにより、ストレージノ
ードを完成する。
【００５９】すなわち、電極要素１６′間の距離Ｌａ
は、エキシマレジストパターンの寸法精度、解像度、及
びマスク合わせ精度により決定されてしまうため、ある
一定寸法より小さくすることができない。そこで、本製
造方法では、電極要素１６′の周囲に、ポリシリコンか
らなるサイドウォール３９を形成することによって、エ
キシマレジストにおいて形成可能なパターン幅よりも、
電極要素間の距離Ｌｂを小さくする。また、サイドウオ
ール３９の形成により、ストレージ電極１６の幅Ｌｃを
大きく出来ることにもなるので、本製造手順によれば、
占有面積が極めて小さく、また、容量の大きいストレー
ジノード（キャパシタ）を形成出来ることになる。
は、エキシマレジストパターンの寸法精度、解像度、及
びマスク合わせ精度により決定されてしまうため、ある
一定寸法より小さくすることができない。そこで、本製
造方法では、電極要素１６′の周囲に、ポリシリコンか
らなるサイドウォール３９を形成することによって、エ
キシマレジストにおいて形成可能なパターン幅よりも、
電極要素間の距離Ｌｂを小さくする。また、サイドウオ
ール３９の形成により、ストレージ電極１６の幅Ｌｃを
大きく出来ることにもなるので、本製造手順によれば、
占有面積が極めて小さく、また、容量の大きいストレー
ジノード（キャパシタ）を形成出来ることになる。
【００６０】＜変形例＞以上説明した製造方法は、各種
の変形が可能である。例えば、上記各実施形態において
ＢＰＳＧが用いられている部分には、ＮＳＧ（non-dope
d silicate glass）やＰＳＧ（phospho-silicate glas
s）、ＳＯＧ（spin-on glass）などを用いることも出来
る。また、マスク材料層と層間絶縁膜を異なる材料から
形成しておけば、マスク材料層のみの除去が比較的簡単
に行えるようになるので、第１実施形態に示した製造手
順から、エッチングストッパ層２０を設ける工程を取り
除いた工程で半導体集積回路を製造することも出来る。
の変形が可能である。例えば、上記各実施形態において
ＢＰＳＧが用いられている部分には、ＮＳＧ（non-dope
d silicate glass）やＰＳＧ（phospho-silicate glas
s）、ＳＯＧ（spin-on glass）などを用いることも出来
る。また、マスク材料層と層間絶縁膜を異なる材料から
形成しておけば、マスク材料層のみの除去が比較的簡単
に行えるようになるので、第１実施形態に示した製造手
順から、エッチングストッパ層２０を設ける工程を取り
除いた工程で半導体集積回路を製造することも出来る。
【００６１】また、第４実施形態において示したサイド
ウォールを形成する工程を、第１あるいは第３実施形態
にも適用しても良い。さらに、サイドウオールを形成す
る際に、その表面を粗面化することによってストレージ
電極の表面積を増加させることも出来る。
ウォールを形成する工程を、第１あるいは第３実施形態
にも適用しても良い。さらに、サイドウオールを形成す
る際に、その表面を粗面化することによってストレージ
電極の表面積を増加させることも出来る。
【００６２】また、各種の層のエッチングに用いるエッ
チング条件が、各実施形態に示したものではなくとも良
いことは当然である。さらに、各実施形態で説明した製
造方法を、エキシマリソグラフィ技術以外の、ポリシリ
コンとの選択比が比較的低いレジストを用いなければな
らない他のリソグラフィ技術に適用しても良いことは当
然である。
チング条件が、各実施形態に示したものではなくとも良
いことは当然である。さらに、各実施形態で説明した製
造方法を、エキシマリソグラフィ技術以外の、ポリシリ
コンとの選択比が比較的低いレジストを用いなければな
らない他のリソグラフィ技術に適用しても良いことは当
然である。
【００６３】
【発明の効果】本発明の製造方法によれば、占有面積が
少ないキャパシタであって、電極部分の高さが従来より
も高いキャパシタを有する半導体集積回路を製造するこ
とが出来る。
少ないキャパシタであって、電極部分の高さが従来より
も高いキャパシタを有する半導体集積回路を製造するこ
とが出来る。
【図１】本発明の第１実施形態による半導体集積回路の
製造方法を示す工程図である。
製造方法を示す工程図である。
【図２】第１実施形態による半導体集積回路の製造方法
を示す工程図である。
を示す工程図である。
【図３】本発明の第２実施形態による半導体集積回路の
製造方法を示す工程図である。
製造方法を示す工程図である。
【図４】第２実施形態による半導体集積回路の製造方法
を示す工程図である。
を示す工程図である。
【図５】本発明の第３実施形態による半導体集積回路の
製造方法を示す工程図である。
製造方法を示す工程図である。
【図６】第３実施形態による半導体集積回路の製造方法
を示す工程図である。
を示す工程図である。
【図７】本発明の第４実施形態による半導体集積回路の
製造方法を示す工程図である。
製造方法を示す工程図である。
【図８】従来の半導体集積回路の製造方法を示す工程図
である。
である。
【図９】従来の半導体集積回路の製造方法の問題点を説
明するための模式図である。
明するための模式図である。
１０、５０ 基板 １１、５１ トランジスタ １２、５２ 層間絶縁膜（ＢＰＳＧ） １５ プラグ １６、５７ ストレージ電極 ２０ エッチングストッパ層（窒化シリコン） ２１、２５、３１、３５、４１、４５、５３、５６ エ
キシマレジストパターン ２２、３２、５４ コンタクトホール ２３、２７、３３、３７、４０、４７、５５ ポリシリ
コン層 ２４、３４、４４ マスク材料層（ＢＰＳＧ） ２６、３６ ストレージ電極用ホール ５８ 誘電体膜 ５９ プレート電極 ６０ ストレージノード
キシマレジストパターン ２２、３２、５４ コンタクトホール ２３、２７、３３、３７、４０、４７、５５ ポリシリ
コン層 ２４、３４、４４ マスク材料層（ＢＰＳＧ） ２６、３６ ストレージ電極用ホール ５８ 誘電体膜 ５９ プレート電極 ６０ ストレージノード
Claims (8)
- 【請求項１】 キャパシタと、前記キャパシタと接続さ
れる半導体素子とを含む半導体集積回路の製造方法にお
いて、 前記半導体素子が形成された基板上に前記半導体素子を
覆う層間絶縁膜を形成する層間絶縁膜形成工程と、 前記層間絶縁膜に、リソグラフィ技術を用いて前記半導
体素子へのコンタクトホールを形成するコンタクトホー
ル形成工程と、 前記コンタクトホールの内部にポリシリコンを充填する
第１ポリシリコン充填工程と、 この第１ポリシリコン充填工程後の構造上に、形成すべ
きキャパシタの一方の電極である第１キャパシタ電極の
高さに相当する厚さを有するマスク材料層を形成するマ
スク材料層形成工程と、 前記マスク材料層に、リソグラフィ技術を用いて前記コ
ンタクトホール上に位置するホールであって、形成すべ
き第１キャパシタ電極と同じ形状のホールを形成するホ
ール形成工程と、 前記ホール内にポリシリコンを充填する第２ポリシリコ
ン充填工程と、 前記マスク材料層を除去することによって第１キャパシ
タ電極を形成するキャパシタ電極形成工程と、 このキャパシタ電極形成工程で形成された第１キャパシ
タ電極の表面に誘電体膜並びに第２キャパシタ電極を形
成するキャパシタ形成工程とを備えることを特徴とする
半導体集積回路の製造方法。 - 【請求項２】 キャパシタと、前記キャパシタと接続さ
れる半導体素子とを含む半導体集積回路の製造方法にお
いて、 前記半導体素子が形成された基板上に前記半導体素子を
覆う層間絶縁膜を形成する層間絶縁膜形成工程と、 前記層間絶縁膜上に、所定材料からなるエッチングスト
ッパ層を形成するエッチングストッパ層形成工程と、 前記エッチングストッパ層並びに前記層間絶縁膜に、リ
ソグラフィ技術を用いて前記半導体素子へのコンタクト
ホールを形成するコンタクトホール形成工程と、 前記コンタクトホールの内部にポリシリコンを充填する
第１ポリシリコン充填工程と、 この第１ポリシリコン充填工程後の構造上に、形成すべ
きキャパシタの一方の電極である第１キャパシタ電極の
高さに相当する厚さを有するマスク材料層を形成するマ
スク材料層形成工程と、 前記マスク材料層に、リソグラフィ技術を用いて前記コ
ンタクトホール上に位置するホールであって、形成すべ
き第１キャパシタ電極と同じ形状のホールを形成するホ
ール形成工程と、 前記ホール内にポリシリコンを充填する第２ポリシリコ
ン充填工程と、 前記マスク材料層を除去することによって第１キャパシ
タ電極を形成する第１キャパシタ電極形成工程と、 形成された第１キャパシタ電極の表面に誘電体膜並びに
第２キャパシタ電極を形成するキャパシタ形成工程とを
備えることを特徴とする半導体集積回路の製造方法。 - 【請求項３】 キャパシタと、前記キャパシタと接続さ
れる半導体素子とを含む半導体集積回路の製造方法にお
いて、 前記半導体素子が形成された基板上に前記半導体素子を
覆う層間絶縁膜を形成する層間絶縁膜形成工程と、 前記層間絶縁膜に、リソグラフィ技術を用いて前記半導
体素子へのコンタクトホールを形成するコンタクトホー
ル形成工程と、 前記コンタクトホールの内部を埋めるとともに、前記層
間絶縁膜を覆うポリシリコン層を形成するポリシリコン
層形成工程と、 この第１ポリシリコン層上に、形成すべきキャパシタの
一方の電極である第１キャパシタ電極の高さに相当する
厚さを有するマスク材料層を形成するマスク材料層形成
工程と、 前記マスク材料層に、リソグラフィ技術を用いて前記コ
ンタクトホール上に位置するホールであって、形成すべ
き第１キャパシタ電極と同じ形状のホールを形成するホ
ール形成工程と、 前記ホール内にポリシリコンを充填するポリシリコン充
填工程と、 ポリシリコンが充填された構造から前記マスク材料層を
除去するマスク材料層除去工程と、 このマスク除去工程後の構造表面から、異方性エッチン
グにより、前記層間絶縁膜が露出する量のポリシリコン
を除去することによって、第１キャパシタ電極を形成す
る第１キャパシタ電極形成工程と、 形成された第１キャパシタ電極の表面に誘電体膜並びに
第２キャパシタ電極を形成するキャパシタ形成工程とを
備えることを特徴とする半導体集積回路の製造方法。 - 【請求項４】 キャパシタと、前記キャパシタと接続さ
れる半導体素子とを含む半導体集積回路の製造方法にお
いて、 前記半導体素子が形成された基板上に前記半導体素子を
覆う層間絶縁膜を形成する層間絶縁膜形成工程と、 前記層間絶縁膜を覆うポリシリコン層を形成するポリシ
リコン層形成工程と、 リソグラフィ技術を用いて前記ポリシリコン層を加工す
ることにより、前記半導体素子へのコンタクトホールが
形成されるべき部分に開口部を有するポリシリコンパタ
ーンを形成するポリシリコンパターン形成工程と、 ポリシリコンパターンが形成された構造上に、形成すべ
きキャパシタの一方の電極である第１キャパシタ電極の
高さに相当する厚さを有するマスク材料層を形成するマ
スク材料層形成工程と、 前記マスク材料層上に、形成すべき第１キャパシタ電極
と同じ形状の開口部を前記ポリシリコンパターンの開口
部上に相当する位置に有するレジストパターンを形成す
るレジストパターン形成工程と、 前記レジストパターン並びにポリシリコンパターンをマ
スクとした異方性エッチングにより、前記レジストパタ
ーンの開口部下の前記マスク材料層並びに前記ポリシリ
コンパターンの開口部下の層間絶縁膜を除去することに
よって、前記半導体素子に至るホールを形成するホール
形成工程と、 このホール形成工程によってホールが形成された構造か
ら前記レジストパターンを除去するレジストパターン除
去工程と、 前記レジストパターンが除去された構造の前記ホール内
にポリシリコンを充填するポリシリコン充填工程と、 ポリシリコンが充填された構造から前記マスク材料層を
除去するマスク材料層除去工程と、 このマスク除去工程後の構造表面から、異方性エッチン
グにより、前記層間絶縁膜が露出する量のポリシリコン
を除去することによって、第１キャパシタ電極を形成す
る第１キャパシタ電極形成工程と、 形成された第１キャパシタ電極の表面に誘電体膜並びに
第２キャパシタ電極を形成するキャパシタ形成工程とを
備えることを特徴とする半導体集積回路の製造方法。 - 【請求項５】 前記第１キャパシタ電極形成工程後の構
造の表面に、その表面形状に則した形状のサイドウオー
ル用ポリシリコン層を形成するサイドウオール用ポリシ
リコン層形成工程と、 このサイドウオール用ポリシリコン層形成工程後の構造
表面から、異方性エッチングにより、前記層間絶縁膜が
露出する量のポリシリコンを除去することによって、第
１キャパシタ電極を形成する第１キャパシタ電極形成工
程とを、さらに、備えることを特徴とする請求項１また
は請求項２記載の半導体集積回路の製造方法。 - 【請求項６】 前記マスク材料層除去工程後の構造の表
面に、その表面形状に則した形状のサイドウオール用ポ
リシリコン層を形成するサイドウオール用ポリシリコン
層形成工程を、さらに、備えることを特徴とする請求項
３または請求項４記載の半導体集積回路の製造方法。 - 【請求項７】 前記リソグラフィ技術はエキシマレーザ
を用いたエキシマリソグラフィ技術であることを特徴と
する請求項１ないし請求項６のいずれかに記載の半導体
集積回路の製造方法。 - 【請求項８】 前記マスク材料層が、ＢＰＳＧからなる
層であることを特徴とする請求項１ないし請求項７のい
ずれかに記載の半導体集積回路の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28584797A JP4031852B2 (ja) | 1997-10-17 | 1997-10-17 | 半導体集積回路の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28584797A JP4031852B2 (ja) | 1997-10-17 | 1997-10-17 | 半導体集積回路の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11121707A true JPH11121707A (ja) | 1999-04-30 |
| JP4031852B2 JP4031852B2 (ja) | 2008-01-09 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28584797A Expired - Fee Related JP4031852B2 (ja) | 1997-10-17 | 1997-10-17 | 半導体集積回路の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4031852B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323450B1 (ko) * | 1999-12-31 | 2002-02-06 | 박종섭 | 디램(ｄｒａｍ) 셀 캐패시터의 제조 방법 |
| KR100326810B1 (ko) * | 1999-12-31 | 2002-03-04 | 박종섭 | 캐패시터의 제조 방법 |
| US6531362B1 (en) | 1999-06-28 | 2003-03-11 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a semiconductor device |
| JP2006203255A (ja) * | 2006-04-14 | 2006-08-03 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2006261708A (ja) * | 1999-09-02 | 2006-09-28 | Samsung Electronics Co Ltd | 自己整合コンタクトを有する半導体メモリ装置及びその製造方法 |
-
1997
- 1997-10-17 JP JP28584797A patent/JP4031852B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531362B1 (en) | 1999-06-28 | 2003-03-11 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a semiconductor device |
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| KR100323450B1 (ko) * | 1999-12-31 | 2002-02-06 | 박종섭 | 디램(ｄｒａｍ) 셀 캐패시터의 제조 방법 |
| KR100326810B1 (ko) * | 1999-12-31 | 2002-03-04 | 박종섭 | 캐패시터의 제조 방법 |
| JP2006203255A (ja) * | 2006-04-14 | 2006-08-03 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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| JP4031852B2 (ja) | 2008-01-09 |
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