JP2682392B2 - 薄膜キャパシタおよびその製造方法 - Google Patents
薄膜キャパシタおよびその製造方法Info
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- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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Description
【０００１】
【産業上の利用分野】本発明は集積回路用の薄膜キャパ
シタおよびその製造方法に関する。
シタおよびその製造方法に関する。
【０００２】
【従来の技術】従来、半導体集積回路用の薄膜キャパシ
タは、ポリシリコン膜を上下の電極とし、誘電体膜とし
てシリコン酸化膜およびシリコン窒化膜を用いる積層構
造が用いられている。ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）において、トランジスタおよびビット
線を形成後に容量部を形成する技術としては、例えば１
９８８年インターナショナル・エレクトロン・デバイセ
ズ・ミーティング・ダイジェスト・オブ・テクニカル・
ペイパーズ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｄｉｇｅｓ
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，１９８
８）の５９２〜５９５頁に記載されている。
タは、ポリシリコン膜を上下の電極とし、誘電体膜とし
てシリコン酸化膜およびシリコン窒化膜を用いる積層構
造が用いられている。ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）において、トランジスタおよびビット
線を形成後に容量部を形成する技術としては、例えば１
９８８年インターナショナル・エレクトロン・デバイセ
ズ・ミーティング・ダイジェスト・オブ・テクニカル・
ペイパーズ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｄｉｇｅｓ
ｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，１９８
８）の５９２〜５９５頁に記載されている。
【０００３】上述の従来の薄膜キャパシタでは、近年の
集積回路のより一層の高集積化に対応した容量部の面積
の縮小に限界がある。従って、薄膜キャパシタの誘電体
膜の薄膜化と高誘電率化、および立体構造化によって容
量部の面積を実効的に縮小しなければならない。従来の
キャパシタを形成する誘電体膜はシリコン酸化膜やシリ
コン窒化膜であり、これらの誘電率は高々７程度である
ため、要求される容量値を達成するためにはシリコン酸
化膜換算で５ｎｍ以下という極めて薄い膜厚が求められ
る。一方、このような薄い膜厚では許容されるリーク電
流以下の電流−電圧特性を有する誘電体薄膜を実現する
のは非常に困難であり、立体構造を用いて実効的に電極
面積を増加させる方法を用いても、下部電極端で誘電体
膜が薄くなり電界が集中することによってリーク電流の
増大が生じる。
集積回路のより一層の高集積化に対応した容量部の面積
の縮小に限界がある。従って、薄膜キャパシタの誘電体
膜の薄膜化と高誘電率化、および立体構造化によって容
量部の面積を実効的に縮小しなければならない。従来の
キャパシタを形成する誘電体膜はシリコン酸化膜やシリ
コン窒化膜であり、これらの誘電率は高々７程度である
ため、要求される容量値を達成するためにはシリコン酸
化膜換算で５ｎｍ以下という極めて薄い膜厚が求められ
る。一方、このような薄い膜厚では許容されるリーク電
流以下の電流−電圧特性を有する誘電体薄膜を実現する
のは非常に困難であり、立体構造を用いて実効的に電極
面積を増加させる方法を用いても、下部電極端で誘電体
膜が薄くなり電界が集中することによってリーク電流の
増大が生じる。
【０００４】従って、例えば室温で３００に近い誘電率
を有するＳｒＴｉＯ3 やさらに大きな誘電率を有する
（Ｂａ，Ｓｒ）ＴｉＯ3 ，Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ，Ｐ
ｂ（Ｍｇ，Ｎｂ）Ｏ3 及びＰｂ（Ｍｇ，Ｗ）Ｏ3 に代表
される高誘電率の誘電体薄膜を用い、バリアメタルとし
てシリコンの拡散を抑制しかつ高誘電率膜の堆積中の酸
化雰囲気でも低誘電率層を形成しないＰｔ／Ｔａ，Ｐｔ
／Ｔｉ及びＲｕＯx を用いることで、要求されるキャパ
シタをシリコン酸化膜等の場合と比べてより厚い膜厚で
実現する方法が考えられる。
を有するＳｒＴｉＯ3 やさらに大きな誘電率を有する
（Ｂａ，Ｓｒ）ＴｉＯ3 ，Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ，Ｐ
ｂ（Ｍｇ，Ｎｂ）Ｏ3 及びＰｂ（Ｍｇ，Ｗ）Ｏ3 に代表
される高誘電率の誘電体薄膜を用い、バリアメタルとし
てシリコンの拡散を抑制しかつ高誘電率膜の堆積中の酸
化雰囲気でも低誘電率層を形成しないＰｔ／Ｔａ，Ｐｔ
／Ｔｉ及びＲｕＯx を用いることで、要求されるキャパ
シタをシリコン酸化膜等の場合と比べてより厚い膜厚で
実現する方法が考えられる。
【０００５】
【発明が解決しようとする課題】しかし、この場合も高
誘電率の誘電体薄膜を堆積する下地の凹凸が激しい時に
は、リーク電流が増加し良好なキャパシタとして動作し
ない。特に層間絶縁膜にコンタクトホールを設け、ポリ
シリコン層等によりコタクトホールを埋め込んだ後にキ
ャパシタを形成するような場合は、ポリシリコン層の埋
め込み後の表面平坦性が問題となってくる。通常、ポリ
シリコン層は、ＣＶＤ法によりコンタクトホールを十分
埋め込むことができるように厚く堆積し不純物を拡散し
て低抵抗化し、しかる後にＣｌ2 ガス等を用いたドライ
エッチング法によりエッチバックを行い不必要な部分が
除去されていた。このようなドライエッチングによるエ
ッチバックではマイクロローディング効果により層間絶
縁膜の表面が現れるとエッチング速度が急激に上昇し、
コンタクトホール内のポリシリコン層までオーバーエッ
チングされる。この時のオーバーエッチング量は６イン
チウェハを用いたとき面内で２００〜３００ｎｍにも達
し、ポリシリコン層の表面も数十ｎｍの凹凸となる。こ
のような段差を有する下地上にバリアメタル膜、高誘電
率の誘電体薄膜、上部電極用導電膜を積層した場合、コ
ンタクトホール周辺の段差とポリシリコン層表面の凹凸
のため、平坦な基板上に堆積した場合のリーク電流特性
を再現性良く得ることは困難であった。
誘電率の誘電体薄膜を堆積する下地の凹凸が激しい時に
は、リーク電流が増加し良好なキャパシタとして動作し
ない。特に層間絶縁膜にコンタクトホールを設け、ポリ
シリコン層等によりコタクトホールを埋め込んだ後にキ
ャパシタを形成するような場合は、ポリシリコン層の埋
め込み後の表面平坦性が問題となってくる。通常、ポリ
シリコン層は、ＣＶＤ法によりコンタクトホールを十分
埋め込むことができるように厚く堆積し不純物を拡散し
て低抵抗化し、しかる後にＣｌ2 ガス等を用いたドライ
エッチング法によりエッチバックを行い不必要な部分が
除去されていた。このようなドライエッチングによるエ
ッチバックではマイクロローディング効果により層間絶
縁膜の表面が現れるとエッチング速度が急激に上昇し、
コンタクトホール内のポリシリコン層までオーバーエッ
チングされる。この時のオーバーエッチング量は６イン
チウェハを用いたとき面内で２００〜３００ｎｍにも達
し、ポリシリコン層の表面も数十ｎｍの凹凸となる。こ
のような段差を有する下地上にバリアメタル膜、高誘電
率の誘電体薄膜、上部電極用導電膜を積層した場合、コ
ンタクトホール周辺の段差とポリシリコン層表面の凹凸
のため、平坦な基板上に堆積した場合のリーク電流特性
を再現性良く得ることは困難であった。
【０００６】また、高誘電率の誘電体膜を用いた薄膜キ
ャパシタアレイにおいて、各キャパシタ間を分離するた
めの第２の層間絶縁膜のエッチバックにおいても、ＣＦ
4 ガス等のドライエッチング法ではウェハ面内において
均一に層間絶縁膜を除去することが困難である。
ャパシタアレイにおいて、各キャパシタ間を分離するた
めの第２の層間絶縁膜のエッチバックにおいても、ＣＦ
4 ガス等のドライエッチング法ではウェハ面内において
均一に層間絶縁膜を除去することが困難である。
【０００７】
【課題を解決するための手段】上記のポリシリコン層の
エッチバック時のオーバーエッチングと表面凹凸の問題
を解決するため、本発明の薄膜キャパシタは、バリアメ
タル膜直下にポリシリコンを層状に残した構造となって
いる。また本発明の薄膜キャパシタの製造方法では、ポ
リシリコン層のエッチバックにドライエッチング法では
なくピペラジンまたはコロイダルシリカスラリーを用い
た化学的機械的研磨法を用いて表面の平坦性を実現し、
リーク電流の増加を抑制している。
エッチバック時のオーバーエッチングと表面凹凸の問題
を解決するため、本発明の薄膜キャパシタは、バリアメ
タル膜直下にポリシリコンを層状に残した構造となって
いる。また本発明の薄膜キャパシタの製造方法では、ポ
リシリコン層のエッチバックにドライエッチング法では
なくピペラジンまたはコロイダルシリカスラリーを用い
た化学的機械的研磨法を用いて表面の平坦性を実現し、
リーク電流の増加を抑制している。
【０００８】また、第２の層間絶縁膜のエッチバック時
のオーバーエッチングの問題を解決するために本発明で
は、コロイダルシリカスラリーを用いた化学的機械的研
磨法を用いて表面を平坦化しリーク電流の増加を抑制し
面内均一性と再現性を向上させている。
のオーバーエッチングの問題を解決するために本発明で
は、コロイダルシリカスラリーを用いた化学的機械的研
磨法を用いて表面を平坦化しリーク電流の増加を抑制し
面内均一性と再現性を向上させている。
【０００９】
【実施例】次に本発明を図面を用いて説明する。図１
（ａ）〜（ｄ）は本発明の第１の実施例を説明するため
の半導体チップの断面図である。
（ａ）〜（ｄ）は本発明の第１の実施例を説明するため
の半導体チップの断面図である。
【００１０】まず図１（ａ）に示すように、抵抗率が
０．０１Ω・ｃｍのｎ型シリコン基板１上に熱酸化によ
りＳｉＯ2 からなる層間絶縁膜２を６００ｎｍの厚さに
形成した後、所望の位置にコンタクトホールを形成し、
次でＣＶＤ法によりポリシリコン層３を１μｍ堆積しリ
ン拡散を行って低抵抗化した。
０．０１Ω・ｃｍのｎ型シリコン基板１上に熱酸化によ
りＳｉＯ2 からなる層間絶縁膜２を６００ｎｍの厚さに
形成した後、所望の位置にコンタクトホールを形成し、
次でＣＶＤ法によりポリシリコン層３を１μｍ堆積しリ
ン拡散を行って低抵抗化した。
【００１１】次に図１（ｂ）に示すように、ピペラジン
１ｇ／ｌの研磨液を用い、研磨圧力５０ｋｇｆでポリシ
リコン層３の表面の化学的機械的研磨を１分間行った。
するとポリシリコン層３の成膜直後のコンタクトホール
による凹凸は消失し、層間絶縁膜２およびコンタクトホ
ール上に均一に厚さ５０ｎｍのポリシリコン層３が残っ
た。さらにその上にバリアメタル膜４としてＲｕＯ
2 （厚さ５００ｎｍ）／Ｒｕ（厚さ５０ｎｍ）をＤＣマ
グネトロンスパッタ法により成膜した。
１ｇ／ｌの研磨液を用い、研磨圧力５０ｋｇｆでポリシ
リコン層３の表面の化学的機械的研磨を１分間行った。
するとポリシリコン層３の成膜直後のコンタクトホール
による凹凸は消失し、層間絶縁膜２およびコンタクトホ
ール上に均一に厚さ５０ｎｍのポリシリコン層３が残っ
た。さらにその上にバリアメタル膜４としてＲｕＯ
2 （厚さ５００ｎｍ）／Ｒｕ（厚さ５０ｎｍ）をＤＣマ
グネトロンスパッタ法により成膜した。
【００１２】次に図１（ｃ）に示すように、Ｃｌ2 とＯ
2 の混合ガスを用いたＥＣＲプラズマエッチング法によ
りバリアメタル膜４とポリシリコン層３を所望の大きさ
に加工し、その上にイオンビームスパッタ法により、基
板温度６５０℃，ビーム電圧１０００Ｖ，ビーム電流４
０ｍＡの条件で高誘電率の誘電体薄膜（Ｂａ0.5 ，Ｓｒ
0.5 ）ＴｉＯ3 （厚さ１００ｎｍ）５を成膜した。
2 の混合ガスを用いたＥＣＲプラズマエッチング法によ
りバリアメタル膜４とポリシリコン層３を所望の大きさ
に加工し、その上にイオンビームスパッタ法により、基
板温度６５０℃，ビーム電圧１０００Ｖ，ビーム電流４
０ｍＡの条件で高誘電率の誘電体薄膜（Ｂａ0.5 ，Ｓｒ
0.5 ）ＴｉＯ3 （厚さ１００ｎｍ）５を成膜した。
【００１３】最後に図１（ｄ）に示すように、ＤＣマグ
ネトロンスパッタ法により上部電極用導電膜としてＡｌ
（厚さ１μｍ）／ＴｉＮ（厚さ５０ｎｍ）膜６を成膜し
Ｃｌ2 ガスを用いるエッチング法で所望の大きさに加工
して上部電極を形成し、薄膜キャパシタを完成させた。
ネトロンスパッタ法により上部電極用導電膜としてＡｌ
（厚さ１μｍ）／ＴｉＮ（厚さ５０ｎｍ）膜６を成膜し
Ｃｌ2 ガスを用いるエッチング法で所望の大きさに加工
して上部電極を形成し、薄膜キャパシタを完成させた。
【００１４】図２は第１の実施例によるキャパシタと従
来のキャパシタの電流−電圧特性を比較した図である。
従来のキャパシタは低電界におけるリーク電流値が大き
かった。これはポリシリコン層のエッチバック時におけ
る表面の凹凸が原因と考えられる。一方、本実施例の薄
膜キャパシタはリーク電流も小さく、従来のキャパシタ
よりも優れた絶縁性を示すことがわかった。
来のキャパシタの電流−電圧特性を比較した図である。
従来のキャパシタは低電界におけるリーク電流値が大き
かった。これはポリシリコン層のエッチバック時におけ
る表面の凹凸が原因と考えられる。一方、本実施例の薄
膜キャパシタはリーク電流も小さく、従来のキャパシタ
よりも優れた絶縁性を示すことがわかった。
【００１５】また第１の実施例ではバリアメタル膜のみ
所望の大きさに加工したキャパシタを示したが、バリア
メタル膜と高誘電率の誘電体薄膜を同一の大きさに加工
し側面を第２の層間絶縁膜で覆った構造でも良い。ま
た、バリアメタル膜と誘電体薄膜と上部電極用導電膜の
一部を同一の大きさに加工し側面を第２の層間絶縁膜で
覆った構造でも良い。また第１の実施例では、コンタク
トホールを埋める導電膜としてポリシリコンを用いた
が、ＷやＷ合金等を用いてもよい。
所望の大きさに加工したキャパシタを示したが、バリア
メタル膜と高誘電率の誘電体薄膜を同一の大きさに加工
し側面を第２の層間絶縁膜で覆った構造でも良い。ま
た、バリアメタル膜と誘電体薄膜と上部電極用導電膜の
一部を同一の大きさに加工し側面を第２の層間絶縁膜で
覆った構造でも良い。また第１の実施例では、コンタク
トホールを埋める導電膜としてポリシリコンを用いた
が、ＷやＷ合金等を用いてもよい。
【００１６】図３（ａ）〜（ｃ）は本発明の第２の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００１７】図３（ａ）に示すように、ｎ型シリコン基
板１上にＳｉＯ2 からなる層間絶縁膜２、ポリシリコン
層３を形成し平坦化するまでは第１の実施例と同様であ
る。次にこのポリシリコン層３上にＲｕＯ2 ／Ｒｕのバ
リアメタル膜４をＤＣマグネトロンスパッタ法により成
膜し、続いてイオンビームスパッタ法により基板温度６
５０℃、ビーム電圧１０００Ｖ、ビーム電流４０ｍＡの
条件で高誘電率の誘電体薄膜として（Ｂａ0.5 ，Ｓｒ
0.5 ）ＴｉＯ3 （厚さ１００ｎｍ）膜５を成膜した。
板１上にＳｉＯ2 からなる層間絶縁膜２、ポリシリコン
層３を形成し平坦化するまでは第１の実施例と同様であ
る。次にこのポリシリコン層３上にＲｕＯ2 ／Ｒｕのバ
リアメタル膜４をＤＣマグネトロンスパッタ法により成
膜し、続いてイオンビームスパッタ法により基板温度６
５０℃、ビーム電圧１０００Ｖ、ビーム電流４０ｍＡの
条件で高誘電率の誘電体薄膜として（Ｂａ0.5 ，Ｓｒ
0.5 ）ＴｉＯ3 （厚さ１００ｎｍ）膜５を成膜した。
【００１８】次に図３（ｂ）に示すように、Ｃｌ2 とＯ
2 の混合ガスを用いたＥＣＲプラズマエッチング法によ
り（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜５とバリアメタル
膜４及びポリシリコン層３を同一の大きさに加工し、次
で層間絶縁膜としてのＳＯＧ膜７を塗布して平坦化を行
った後、ＣＨＦ3 ガスを用いたＥＣＲプラズマエッチン
グ法によりエッチバックを行い（Ｂａ0.5 ，Ｓｒ0,5 ）
ＴｉＯ3 膜５の表面を露出させた。
2 の混合ガスを用いたＥＣＲプラズマエッチング法によ
り（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜５とバリアメタル
膜４及びポリシリコン層３を同一の大きさに加工し、次
で層間絶縁膜としてのＳＯＧ膜７を塗布して平坦化を行
った後、ＣＨＦ3 ガスを用いたＥＣＲプラズマエッチン
グ法によりエッチバックを行い（Ｂａ0.5 ，Ｓｒ0,5 ）
ＴｉＯ3 膜５の表面を露出させた。
【００１９】最後に図３（ｃ）に示すように、ＤＣマグ
ネトロンスパッタ法によりＡｌ／ＴｉＮ膜６を成膜しＣ
ｌ2 ガスを用いて所望の大きさに加工して上部電極を形
成した。
ネトロンスパッタ法によりＡｌ／ＴｉＮ膜６を成膜しＣ
ｌ2 ガスを用いて所望の大きさに加工して上部電極を形
成した。
【００２０】このように構成された第２の実施例のキャ
パシタも電流−電圧特性は図２と同様の傾向を示し従来
の技術を用いた場合より大幅に改善された。
パシタも電流−電圧特性は図２と同様の傾向を示し従来
の技術を用いた場合より大幅に改善された。
【００２１】更に本第２の実施例は第１の実施例と比べ
て（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3膜をバリアメタル膜
４の上面だけに残し、側面を厚いＳＯＧ膜で覆っている
ため、第１の実施例と比べて電流−電圧特性における初
期不良が低減する。またキャパシタが複数個存在すると
きのカップリング容量値が低減される。
て（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3膜をバリアメタル膜
４の上面だけに残し、側面を厚いＳＯＧ膜で覆っている
ため、第１の実施例と比べて電流−電圧特性における初
期不良が低減する。またキャパシタが複数個存在すると
きのカップリング容量値が低減される。
【００２２】図４（ａ）〜（ｃ）は本発明の第３の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００２３】まず図４（ａ）に示すように、第２の実施
例と同様にｎ型シリコン基板１上に層間絶縁膜２、ポリ
シリコン層３を形成して平坦化し、次でその上にバリア
メタル膜４をＤＣマグネトロンスパッタ法により成膜
し、続いてイオンビームスパッタ法により高誘電率の
（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜５を成膜した。次に
ＤＣマグネトロンスパッタ法により上部電極用導電膜の
一部としてＴｉＮ（厚さ５０ｎｍ）６Ａを成膜した。
例と同様にｎ型シリコン基板１上に層間絶縁膜２、ポリ
シリコン層３を形成して平坦化し、次でその上にバリア
メタル膜４をＤＣマグネトロンスパッタ法により成膜
し、続いてイオンビームスパッタ法により高誘電率の
（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜５を成膜した。次に
ＤＣマグネトロンスパッタ法により上部電極用導電膜の
一部としてＴｉＮ（厚さ５０ｎｍ）６Ａを成膜した。
【００２４】次に図４（ｂ）に示すように、Ｃｌ2 とＯ
2 の混合ガスを用いたＥＣＲプラズマエッチング法によ
りＴｉＮ膜６Ａと（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜５
とバリアメタル膜４とポリシリコン層３を同一の大きさ
に加工し、ＳＯＧ膜７を塗布して平坦化を行った後、Ｃ
ＨＦ3 ガスを用いたＥＣＲプラズマエッチング法により
エッチバックを行いＴｉＮ膜６Ａの表面を露出させた。
2 の混合ガスを用いたＥＣＲプラズマエッチング法によ
りＴｉＮ膜６Ａと（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜５
とバリアメタル膜４とポリシリコン層３を同一の大きさ
に加工し、ＳＯＧ膜７を塗布して平坦化を行った後、Ｃ
ＨＦ3 ガスを用いたＥＣＲプラズマエッチング法により
エッチバックを行いＴｉＮ膜６Ａの表面を露出させた。
【００２５】次に図４（ｃ）に示すように、ＤＣマグネ
トロンスパッタ法によりＡｌ／ＴｉＮ膜６を成膜し、Ｃ
ｌ2 ガスを用いて所望の大きさに加工しキャパシタの接
続を兼ねる上部電極を形成した。
トロンスパッタ法によりＡｌ／ＴｉＮ膜６を成膜し、Ｃ
ｌ2 ガスを用いて所望の大きさに加工しキャパシタの接
続を兼ねる上部電極を形成した。
【００２６】この第３の実施例のキャパシタも電流−電
圧特性は図２と同様の傾向を示し従来の技術を用いた場
合より大幅に改善された。更に本第３の実施例は第２の
実施例と比べて上部電極を構成するＴｉＮ膜６Ａまでエ
ッチングするため、第２の実施例でまれに発生する（Ｂ
ａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜上面のＳＯＧ膜のエッチ
ング残りが生じない。従って容量値が設計値よりも低下
することはない。
圧特性は図２と同様の傾向を示し従来の技術を用いた場
合より大幅に改善された。更に本第３の実施例は第２の
実施例と比べて上部電極を構成するＴｉＮ膜６Ａまでエ
ッチングするため、第２の実施例でまれに発生する（Ｂ
ａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜上面のＳＯＧ膜のエッチ
ング残りが生じない。従って容量値が設計値よりも低下
することはない。
【００２７】図５（ａ）〜（ｃ）は本発明の第４の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００２８】まず図５（ａ）に示すように、第３の実施
例と同様にｎ型シリコン基板１上に層間絶縁膜２、ポリ
シリコン層３を形成し、その上にバリアメタル膜４をＤ
Ｃマグネトロンスパッタ法により成膜し、続いてイオン
ビームスパッタ法により高誘電率の（Ｂａ0.5 ，Ｓｒ
0.5 ）ＴｉＯ3 膜５を成膜し、さらに上部電極膜の一部
であるＴｉＮ膜６Ａを成膜した。
例と同様にｎ型シリコン基板１上に層間絶縁膜２、ポリ
シリコン層３を形成し、その上にバリアメタル膜４をＤ
Ｃマグネトロンスパッタ法により成膜し、続いてイオン
ビームスパッタ法により高誘電率の（Ｂａ0.5 ，Ｓｒ
0.5 ）ＴｉＯ3 膜５を成膜し、さらに上部電極膜の一部
であるＴｉＮ膜６Ａを成膜した。
【００２９】次に図５（ｂ）に示すように、Ｃｌ2 とＯ
2 の混合ガスを用いたＥＣＲプラズマエッチング法によ
りＴｉＮ膜６Ａと（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜５
とバリアメタル膜４とポリシリコン層３を同一の大きさ
に加工し、ＳＯＧ膜７を塗布して平坦化を行た後、再び
コンタクトホールを形成しＴｉ膜６Ａを露出させた。
2 の混合ガスを用いたＥＣＲプラズマエッチング法によ
りＴｉＮ膜６Ａと（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜５
とバリアメタル膜４とポリシリコン層３を同一の大きさ
に加工し、ＳＯＧ膜７を塗布して平坦化を行た後、再び
コンタクトホールを形成しＴｉ膜６Ａを露出させた。
【００３０】次に図５（ｃ）に示すように、ＤＣマグネ
トロンスパッタ法によりＡｌ／ＴｉＮ６を成膜しＣｌ2
ガスを用いて所望の大きさに加工してキャパシタの接続
を兼ねる上部電極を形成した。
トロンスパッタ法によりＡｌ／ＴｉＮ６を成膜しＣｌ2
ガスを用いて所望の大きさに加工してキャパシタの接続
を兼ねる上部電極を形成した。
【００３１】この第４の実施例のキャパシタの電流−電
圧特性は図２と同様の傾向を示し従来の技術を用いた場
合より大幅に改善された。
圧特性は図２と同様の傾向を示し従来の技術を用いた場
合より大幅に改善された。
【００３２】この第４の実施例は第３の実施例と比べて
ＳＯＧ膜７のエッチバックを行わないため、ＳＯＧ膜７
の面内の膜厚分布が特性に影響することがない。つまり
プロセス上のマージンが大きくなり再現性が向上する。
ＳＯＧ膜７のエッチバックを行わないため、ＳＯＧ膜７
の面内の膜厚分布が特性に影響することがない。つまり
プロセス上のマージンが大きくなり再現性が向上する。
【００３３】図６（ａ）〜（ｃ）は本発明の第５の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００３４】まず図６（ａ）に示すように、第１の実施
例と同様にｎ型シリコン基板１上に層間絶縁膜２、ポリ
シリコン層３を形成し、その上にバリアメタル膜（Ｒｕ
Ｏ2／Ｒｕ）４をＤＣマグネトロンスパッタ法により成
膜し、次でＣｌ2 とＯ2 の混合ガスを用いたＥＣＲプラ
ズマエッチング法によりバリアメタル膜４とポリシリコ
ン層３を所望の大きさに加工する。次でＳＯＧ膜７を塗
布して平坦化を行った。
例と同様にｎ型シリコン基板１上に層間絶縁膜２、ポリ
シリコン層３を形成し、その上にバリアメタル膜（Ｒｕ
Ｏ2／Ｒｕ）４をＤＣマグネトロンスパッタ法により成
膜し、次でＣｌ2 とＯ2 の混合ガスを用いたＥＣＲプラ
ズマエッチング法によりバリアメタル膜４とポリシリコ
ン層３を所望の大きさに加工する。次でＳＯＧ膜７を塗
布して平坦化を行った。
【００３５】次に図６（ｂ）に示すように、コロイダル
シリカスラリーを用い、研磨圧力５０ｋｇｆでバリアメ
タル膜４の表面が露出するまで化学的機械的研磨を行い
ＳＯＧ膜７の表面を平坦化した。この時、ＲｕＯ2 ／Ｒ
ｕ膜の表面が一部研磨されてもバリアメタルとして導電
性を失わなければ問題はない。
シリカスラリーを用い、研磨圧力５０ｋｇｆでバリアメ
タル膜４の表面が露出するまで化学的機械的研磨を行い
ＳＯＧ膜７の表面を平坦化した。この時、ＲｕＯ2 ／Ｒ
ｕ膜の表面が一部研磨されてもバリアメタルとして導電
性を失わなければ問題はない。
【００３６】次に図６（ｃ）に示すように、イオンビー
ムスパッタ法により基板温度６５０℃、ビーム電圧１０
００Ｖ、ビーム電流４０ｍＡの条件で（Ｂａ0.5 ，Ｓｒ
0.5）ＴｉＯ3 膜５を成膜し、その後ＤＣマグネトロン
スパッタ法によりＡｌ／ＴｉＮ膜６を成膜し、Ｃｌ2 ガ
スを用いて所望の大きさに加工して上部電極を形成し
た。
ムスパッタ法により基板温度６５０℃、ビーム電圧１０
００Ｖ、ビーム電流４０ｍＡの条件で（Ｂａ0.5 ，Ｓｒ
0.5）ＴｉＯ3 膜５を成膜し、その後ＤＣマグネトロン
スパッタ法によりＡｌ／ＴｉＮ膜６を成膜し、Ｃｌ2 ガ
スを用いて所望の大きさに加工して上部電極を形成し
た。
【００３７】この第５の実施例のキャパシタの電流−電
圧特性も図２と同様の傾向を示し従来の技術を用いた場
合より大幅に改善された。また、第１の実施例と比べて
ＳＯＧ膜７の平坦化にドライエッチングの代わりに化学
的機械的研磨を用いたため、ウェハ面内での均一性及び
再現性が向上した。第１の実施例の薄膜キャパシタと本
第５の実施例の薄膜キャパシタの耐圧分布を比較した結
果を図７（ａ），（ｂ）に示す。図７（ａ，）（ｂ）に
示されるように本第５の実施例ではＳＯＧ膜７のエッチ
ングプロセスにおける再現性が向上したため耐圧分布の
ばらつきが減少した。
圧特性も図２と同様の傾向を示し従来の技術を用いた場
合より大幅に改善された。また、第１の実施例と比べて
ＳＯＧ膜７の平坦化にドライエッチングの代わりに化学
的機械的研磨を用いたため、ウェハ面内での均一性及び
再現性が向上した。第１の実施例の薄膜キャパシタと本
第５の実施例の薄膜キャパシタの耐圧分布を比較した結
果を図７（ａ），（ｂ）に示す。図７（ａ，）（ｂ）に
示されるように本第５の実施例ではＳＯＧ膜７のエッチ
ングプロセスにおける再現性が向上したため耐圧分布の
ばらつきが減少した。
【００３８】図８（ａ），（ｂ）は本発明の第６の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００３９】まず図８（ａ）に示すように、第２の実施
例と同様にｎ型シリコン基板１上にＳｉＯ2 からなる層
間絶縁膜２、ポリシリコン層３を形成する。次に、その
上にバリアメタル膜４をＤＣマグネトロンスパッタ法に
より成膜し、続いてイオンビームスパッタ法により（Ｂ
ａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜５を成膜した。その後Ｃ
ｌ2 とＯ2 の混合ガスを用いたＥＣＲプラズマエッチン
グ法により（Ｂａ0.5，Ｓｒ0.5 ）ＴｉＯ3 膜５とバリ
アメタル膜４とポリシリコン層３を所望の大きさに加工
したのち、ＳＯＧ膜７を塗布して平坦化を行った。
例と同様にｎ型シリコン基板１上にＳｉＯ2 からなる層
間絶縁膜２、ポリシリコン層３を形成する。次に、その
上にバリアメタル膜４をＤＣマグネトロンスパッタ法に
より成膜し、続いてイオンビームスパッタ法により（Ｂ
ａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜５を成膜した。その後Ｃ
ｌ2 とＯ2 の混合ガスを用いたＥＣＲプラズマエッチン
グ法により（Ｂａ0.5，Ｓｒ0.5 ）ＴｉＯ3 膜５とバリ
アメタル膜４とポリシリコン層３を所望の大きさに加工
したのち、ＳＯＧ膜７を塗布して平坦化を行った。
【００４０】次に図８（ｂ）に示すように、コロイダル
シリカスラリーを用い、研磨圧力５０ｋｇｆで（Ｂａ
0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜５の表面が露出するまで化
学的機械的研磨を行いＳＯＧ膜７の表面を平坦化した。
最後にＤＣマグネトロンスパッタ法によりＡｌ／ＴｉＮ
膜６を成膜しＣｌ2 ガスを用いて所望の大きさに加工し
て上部電極を形成した。
シリカスラリーを用い、研磨圧力５０ｋｇｆで（Ｂａ
0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜５の表面が露出するまで化
学的機械的研磨を行いＳＯＧ膜７の表面を平坦化した。
最後にＤＣマグネトロンスパッタ法によりＡｌ／ＴｉＮ
膜６を成膜しＣｌ2 ガスを用いて所望の大きさに加工し
て上部電極を形成した。
【００４１】この第６の実施例のキャパシタの電流−電
圧特性も図２と同様の傾向を示し従来の技術を用いた場
合より大幅に改善された。また、第２の実施例と比べて
ＳＯＧ膜７の平坦化にドライエッチング法を用いていな
いため、第５の実施例で述べたように、ウェハ面内での
均一性及び再現性が向上し耐圧分布のばらつきが減少し
た。
圧特性も図２と同様の傾向を示し従来の技術を用いた場
合より大幅に改善された。また、第２の実施例と比べて
ＳＯＧ膜７の平坦化にドライエッチング法を用いていな
いため、第５の実施例で述べたように、ウェハ面内での
均一性及び再現性が向上し耐圧分布のばらつきが減少し
た。
【００４２】図９（ａ），（ｂ）は本発明の第７の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００４３】まず図９（ａ）に示すように、第３の実施
例と同様にｎ型シリコン基板１上に層間絶縁膜２、ポリ
シリコン層３を形成し、その上にバリアメタル膜４をＤ
Ｃマグネトロンスンパッタ法により成膜し、続いてイオ
ンビームスパッタ法により（Ｂａ0.5 ，Ｓｒ0.5 ）Ｔｉ
Ｏ3 ５を成膜した。さらに上部電極膜の一部であるＴｉ
Ｎ膜６ＡをＤＣマグネトロンスパッタ法により成膜し
た。その後Ｃｌ2 とＯ2の混合ガスを用いたＥＣＲプラ
ズマエッチング法によりＴｉＮ膜６Ａと（Ｂａ0.5 ，Ｓ
ｒ0.5 ）ＴｉＯ3 膜５とバリアメタル膜４とポリシリコ
ン層３を所望の大きさに加工し、ＳＯＧ膜７を塗布して
平坦化を行った。
例と同様にｎ型シリコン基板１上に層間絶縁膜２、ポリ
シリコン層３を形成し、その上にバリアメタル膜４をＤ
Ｃマグネトロンスンパッタ法により成膜し、続いてイオ
ンビームスパッタ法により（Ｂａ0.5 ，Ｓｒ0.5 ）Ｔｉ
Ｏ3 ５を成膜した。さらに上部電極膜の一部であるＴｉ
Ｎ膜６ＡをＤＣマグネトロンスパッタ法により成膜し
た。その後Ｃｌ2 とＯ2の混合ガスを用いたＥＣＲプラ
ズマエッチング法によりＴｉＮ膜６Ａと（Ｂａ0.5 ，Ｓ
ｒ0.5 ）ＴｉＯ3 膜５とバリアメタル膜４とポリシリコ
ン層３を所望の大きさに加工し、ＳＯＧ膜７を塗布して
平坦化を行った。
【００４４】次に図９（ｂ）に示すように、コロイダル
シリカスラリーを用い、研磨圧力５０ｋｇｆでＴｉＮ膜
６Ａの表面が露出するまで化学的機械的研磨を行いＳＯ
Ｇ膜７の表面を平坦化した。この時ＴｉＮ膜６Ａの一部
が研磨されても上部電極として導電性を失わなければ問
題ない。最後にＤＣマグネトロンスパッタ法によりＡｌ
（１）／ＴｉＮ膜６を成膜しＣｌ2 ガスを用いて所望の
大きさに加工してキャパシタの接続を兼ねる上部電極を
形成した。
シリカスラリーを用い、研磨圧力５０ｋｇｆでＴｉＮ膜
６Ａの表面が露出するまで化学的機械的研磨を行いＳＯ
Ｇ膜７の表面を平坦化した。この時ＴｉＮ膜６Ａの一部
が研磨されても上部電極として導電性を失わなければ問
題ない。最後にＤＣマグネトロンスパッタ法によりＡｌ
（１）／ＴｉＮ膜６を成膜しＣｌ2 ガスを用いて所望の
大きさに加工してキャパシタの接続を兼ねる上部電極を
形成した。
【００４５】この第７の実施例のキャパシタの電流−電
圧特性も図２と同様の傾向を示し従来の技術を用いた場
合より大幅に改善された。また、第３の実施例と比べて
ＳＯＧ膜７の平坦化にドライエッチング法を用いていな
いため、第５の実施例で述べたように、ウェハ面内での
均一性及び再現性が向上し耐圧分布のばらつきが減少し
た。
圧特性も図２と同様の傾向を示し従来の技術を用いた場
合より大幅に改善された。また、第３の実施例と比べて
ＳＯＧ膜７の平坦化にドライエッチング法を用いていな
いため、第５の実施例で述べたように、ウェハ面内での
均一性及び再現性が向上し耐圧分布のばらつきが減少し
た。
【００４６】なお、上記７つの実施例では高誘電率膜と
して（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 を用いた場合につ
いて述べたが、これに限定されるものではなく、高誘電
率膜として化学式がＡＢＯ3 で表され、それぞれＡとし
てＢａ、Ｓｒ、Ｐｂ、Ｌａ、Ｌｉ、Ｋのうち少なくとも
１種以上、ＢとしてＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｍ
ｎ、Ｆｅ、Ｚｎ、Ｗのうち少なくとも１種以上からなる
もの、例えば、ＳｒＴｉＯ3 、ＰｂＴｉＯ3 、Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 、
Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3 、Ｐｂ（Ｍｇ，Ｗ）Ｏ3 、Ｐｂ
（Ｚｎ，Ｎｂ）Ｏ3 、ＬｉＴａＯ3 、ＬｉＮｂＯ3 、Ｋ
ＴａＯ3 、ＫＮｂＯ3 など、あるいはそれ以外の化学式
の、Ｔａ2 Ｏ5 、Ｂｉ4 Ｔｉ3 Ｏ12、ＢａＭＧＦ4 、な
どを用いても有効である。また、バリアメタル膜として
ＲｕＯ2 ／Ｒｕの例を述べたが、本発明は下部電極とし
てＰｔとその下にＴａやＴｉＮなどのバリア層を設けた
構造を用いても有効である。
して（Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 を用いた場合につ
いて述べたが、これに限定されるものではなく、高誘電
率膜として化学式がＡＢＯ3 で表され、それぞれＡとし
てＢａ、Ｓｒ、Ｐｂ、Ｌａ、Ｌｉ、Ｋのうち少なくとも
１種以上、ＢとしてＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｍ
ｎ、Ｆｅ、Ｚｎ、Ｗのうち少なくとも１種以上からなる
もの、例えば、ＳｒＴｉＯ3 、ＰｂＴｉＯ3 、Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 、
Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3 、Ｐｂ（Ｍｇ，Ｗ）Ｏ3 、Ｐｂ
（Ｚｎ，Ｎｂ）Ｏ3 、ＬｉＴａＯ3 、ＬｉＮｂＯ3 、Ｋ
ＴａＯ3 、ＫＮｂＯ3 など、あるいはそれ以外の化学式
の、Ｔａ2 Ｏ5 、Ｂｉ4 Ｔｉ3 Ｏ12、ＢａＭＧＦ4 、な
どを用いても有効である。また、バリアメタル膜として
ＲｕＯ2 ／Ｒｕの例を述べたが、本発明は下部電極とし
てＰｔとその下にＴａやＴｉＮなどのバリア層を設けた
構造を用いても有効である。
【００４７】また、各実施例では複数のキャパシタを形
成する例を図面で示したが、本発明は単独のキャパシタ
についても有効である。
成する例を図面で示したが、本発明は単独のキャパシタ
についても有効である。
【００４８】
【発明の効果】以上説明したように、本発明による高誘
電率の誘電体膜を用いた薄膜キャパシタでは、コンタク
トホールを埋め込むポリシリコン層や各キャパシタ間を
埋め込む層間絶縁膜を、ピペラジンまたはコロイダルシ
リカスラリーを用いた化学的機械的研磨法により平坦化
しているため、リーク電流の増加を抑制でき、更に再現
性及び量産性を向上させることができるという効果があ
る。
電率の誘電体膜を用いた薄膜キャパシタでは、コンタク
トホールを埋め込むポリシリコン層や各キャパシタ間を
埋め込む層間絶縁膜を、ピペラジンまたはコロイダルシ
リカスラリーを用いた化学的機械的研磨法により平坦化
しているため、リーク電流の増加を抑制でき、更に再現
性及び量産性を向上させることができるという効果があ
る。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
【図２】本発明の薄膜キャパシタと従来の薄膜キャパシ
タの電流−電圧特性の違いを示した図である。
タの電流−電圧特性の違いを示した図である。
【図３】本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
【図４】本発明の第３の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
【図５】本発明の第４の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
【図６】本発明の第５の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
【図７】第１の実施例と第５の実施例の薄膜キャパシタ
の耐圧分布を比較した図である。
の耐圧分布を比較した図である。
【図８】本発明の第６の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
【図９】本発明の第７の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
１ シリコン基板 ２ 層間絶縁膜 ３ ポリシリコン層 ４ バリアメタル膜 ５ （Ｂａ0.5 ，Ｓｒ0.5 ）ＴｉＯ3 膜 ６ Ａｌ／ＴｉＮ膜 ６Ａ ＴｉＮ膜 ７ ＳＯＧ膜
Claims (7)
- 【請求項１】 半導体基板上に形成された層間絶縁膜
と、この層間絶縁膜の所望の位置に形成されたコンタク
トホール内に埋設された第１の導電膜と、前記第１の導
電膜および前記層間絶縁膜上に形成された第２の導電膜
と、前記第２の導電膜上に順次形成されたバリアメタル
膜、高誘電率の誘電体薄膜、上部電極とを有することを
特徴とする薄膜キャパシタ。 - 【請求項２】 前記第１の導電膜および前記第２の導電
膜がポリシリコンよりなることを特徴とする請求項１記
載の薄膜キャパシタ。 - 【請求項３】 前記第１の導電膜がタングステンもしく
はタングステン合金よりなり、前記第２の導電膜がポリ
シリコンよりなることを特徴とする請求項１記載の薄膜
キャパシタ。 - 【請求項４】 半導体基板上に層間絶縁膜を堆積した後
所望の位置にコンタクトホールを形成する工程と、ポリ
シリコン層を堆積し前記コンタクトホールを埋め込みか
つ前記層間絶縁膜上にポリシリコン層を堆積する工程
と、ピペラジンまたはコロイダルシリカスラリーの少な
くとも１種を用いた化学的機械的研磨により前記ポリシ
リコン層の表面を平坦化する工程と、このポリシリコン
層上に少なくともバリアメタル膜を堆積し所望の大きさ
に加工する工程とを含むことを特徴とする薄膜キャパシ
タの製造方法。 - 【請求項５】 半導体基板上に第１の層間絶縁膜を堆積
した後所望の位置にコンタクトホールを形成する工程
と、ポリシリコン層を堆積し前記コンタクトホールを埋
め込みかつ前記層間絶縁膜上にポリシリコン層を堆積す
る工程と、ピペラジンまたはコロイダルシリカスラリー
の少なくとも１種を用いた化学的機械的研磨により前記
ポリシリコン層の表面を平坦化する工程と、全面にバリ
アメタル膜を堆積し所望の大きさに加工した後全面に第
２の層間絶縁膜を堆積する工程と、コロイダルシリカス
ラリーを用いた化学的機械的研磨により前記第２の層間
絶縁膜の表面を平坦化し前記バリアメタル膜の表面を露
出させる工程と、全面に高誘電率の誘電体薄膜と上部電
極用導電膜を堆積した後所望の大きさに加工する工程と
を含むことを特徴とする薄膜キャパシタの製造方法。 - 【請求項６】 半導体基板上に第１の層間絶縁膜を堆積
した後所望の位置にコンタクトホールを形成する工程
と、ポリシリコン層を堆積し前記コンタクトホールを埋
め込みかつ前記層間絶縁膜上にポリシリコン層を堆積す
る工程と、ピペラジンまたはコロイダルシリカスラリー
の少なくとも１種を用いた化学的機械的研磨により前記
ポリシリコン層の表面を平坦化する工程と、全面にバリ
アメタル膜と高誘電率の誘電体薄膜を順次堆積し所望の
大きさに加工した後全面に第２の層間絶縁膜を堆積する
工程と、コロイダルシリカスラリーを用いた化学的機械
的研磨により前記第２の層間絶縁膜の表面を平坦化し前
記誘電体薄膜の表面を露出させる工程と、全面に上部電
極用の導電膜を堆積し所望の大きさに加工する工程とを
含むことを特徴とする薄膜キャパシタの製造方法。 - 【請求項７】 半導体基板上に第１の層間絶縁膜を堆積
した後所望の位置にコンタクトホールを形成する工程
と、ポリシリコン層を堆積し前記コンタクトホールを埋
め込みかつ前記層間絶縁膜上にポリシリコン層を堆積す
る工程と、ピペラジンまたはコロイダルシリカスラリー
の少なくとも１種を用いた化学的機械的研磨により前記
ポリシリコン層の表面を平坦化する工程と、全面にバリ
アメタル膜と高誘電率の誘電体薄膜および上部電極用の
導電膜を順次堆積し所望の大きさに加工した後全面に第
２の層間絶縁膜を堆積する工程と、コロイダルシリカス
ラリーを用いた化学的機械的研磨により前記第２の層間
絶縁膜の表面を平坦化し前記導電膜の表面を露出させる
工程と、全面に接続用電極膜を堆積し所望の大きさに加
工する工程とを含むことを特徴とする薄膜キャパシタの
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5217127A JP2682392B2 (ja) | 1993-09-01 | 1993-09-01 | 薄膜キャパシタおよびその製造方法 |
| US08/299,407 US6225133B1 (en) | 1993-09-01 | 1994-09-01 | Method of manufacturing thin film capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5217127A JP2682392B2 (ja) | 1993-09-01 | 1993-09-01 | 薄膜キャパシタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774313A JPH0774313A (ja) | 1995-03-17 |
| JP2682392B2 true JP2682392B2 (ja) | 1997-11-26 |
Family
ID=16699282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5217127A Expired - Lifetime JP2682392B2 (ja) | 1993-09-01 | 1993-09-01 | 薄膜キャパシタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6225133B1 (ja) |
| JP (1) | JP2682392B2 (ja) |
Families Citing this family (78)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100200299B1 (ko) * | 1995-11-30 | 1999-06-15 | 김영환 | 반도체 소자 캐패시터 형성방법 |
| WO1998006131A1 (fr) * | 1996-08-07 | 1998-02-12 | Hitachi, Ltd. | Composant a semi-conducteur et son procede de fabrication |
| DE19902769A1 (de) * | 1999-01-25 | 2000-07-27 | Philips Corp Intellectual Pty | Keramisches, passives Bauelement |
| US6407004B1 (en) * | 1999-05-12 | 2002-06-18 | Matsushita Electric Industrial Co., Ltd. | Thin film device and method for manufacturing thin film device |
| US6689976B1 (en) * | 2002-10-08 | 2004-02-10 | Agilent Technologies, Inc. | Electrically isolated liquid metal micro-switches for integrally shielded microcircuits |
| US7078849B2 (en) * | 2001-10-31 | 2006-07-18 | Agilent Technologies, Inc. | Longitudinal piezoelectric optical latching relay |
| US6741767B2 (en) * | 2002-03-28 | 2004-05-25 | Agilent Technologies, Inc. | Piezoelectric optical relay |
| US20030194170A1 (en) * | 2002-04-10 | 2003-10-16 | Wong Marvin Glenn | Piezoelectric optical demultiplexing switch |
| US6927529B2 (en) | 2002-05-02 | 2005-08-09 | Agilent Technologies, Inc. | Solid slug longitudinal piezoelectric latching relay |
| US6750594B2 (en) | 2002-05-02 | 2004-06-15 | Agilent Technologies, Inc. | Piezoelectrically actuated liquid metal switch |
| US6756551B2 (en) | 2002-05-09 | 2004-06-29 | Agilent Technologies, Inc. | Piezoelectrically actuated liquid metal switch |
| US6787719B2 (en) * | 2002-12-12 | 2004-09-07 | Agilent Technologies, Inc. | Switch and method for producing the same |
| US6855898B2 (en) * | 2002-12-12 | 2005-02-15 | Agilent Technologies, Inc. | Ceramic channel plate for a switch |
| US20040112727A1 (en) * | 2002-12-12 | 2004-06-17 | Wong Marvin Glenn | Laser cut channel plate for a switch |
| US6743990B1 (en) | 2002-12-12 | 2004-06-01 | Agilent Technologies, Inc. | Volume adjustment apparatus and method for use |
| US7022926B2 (en) * | 2002-12-12 | 2006-04-04 | Agilent Technologies, Inc. | Ultrasonically milled channel plate for a switch |
| US6774324B2 (en) * | 2002-12-12 | 2004-08-10 | Agilent Technologies, Inc. | Switch and production thereof |
| US7019235B2 (en) * | 2003-01-13 | 2006-03-28 | Agilent Technologies, Inc. | Photoimaged channel plate for a switch |
| US6809277B2 (en) | 2003-01-22 | 2004-10-26 | Agilent Technologies, Inc. | Method for registering a deposited material with channel plate channels, and switch produced using same |
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