KR19990013932A - 반도체집적회로 및 그 제조방법 - Google Patents

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Abstract

본 발명은 FRAM과 다른 디바이스가 혼재된 LSI에 있어서, Pt전극의 가공, 캐패시터가공을 용이하게 하고, 캐패시터부의 하부전극과 다른 디바이스의 배선층을 형성하기 위한 공정수가 적어지며, 디바이스 상호간의 단차감소, 배선형성이 용이하게 되어 강유전체막의 특성을 열화시키지 않는 구조를 제공한다.
이를 위해 본 발명은, 반도체기판상에 형성된 제1절연막에 파인 제1홈에 매립되고, 표면이 평탄화된 제1전극(3a)과, 제1절연막상에 퇴적된 제2절연막(4)과, 제1전극의 상부에 대응하여 제2절연막에 파인 제2홈내에 순차적으로 퇴적된 후에 표면이 평탄화된 강유전체막(5a) 및 제2전극(6a)을 구비하고, 제1전극, 강유전체막, 제2전극으로 구성되는 강유전체 캐패시터부를 갖추고 있다.

Description

반도체 집적회로 및 그 제조방법
본 발명은, 반도체 집적회로 및 그 제조방법에 관한 것으로, 특히 강유전체막을 캐패시터 절연막으로서 이용한 불휘발성 강유전체 메모리(FRAM 셀)의 어레이를 갖춘 불휘발성 강유전체 메모리(FRAM)를 포함하는 대규모 반도체 집적회로(LSI) 및 그 제조방법에 관한 것이다.
FRAM 셀은 DRAM 셀의 캐패시터를 강유전체 캐패시터로 치환한 구성으로 되어 있고, 스위치용의 MOS 트랜지스터를 매개로 강유전체 캐패시터로부터 분극반전 또는 비반전시의 전하를 뽑아 내는 방법(데이터 파괴독출)을 이용하고 있으며, 동작전원을 오프상태로 해도 메모리셀에 기록되어 있는 기억데이터는 잃어버리지 않는 특징이 있다.
FRAM은, 대용량 메모리의 대표인 DRAM과 비교하면, 불휘발성이기 때문에 데이터 보지(保持)에 리프레쉬동작이 불필요하고 대기시의 소비전력이 불필요하다는 특징을 가진다. 또, 다른 불휘발성 메모리인 플래쉬 메모리와 비교하면, 데이터 고쳐쓰기 회수가 많고, 또한 데이터 고쳐쓰기 속도가 현저하게 빠르다는 특징을 가진다. 또, 메모리 카드 등에 사용되는 전지 백업(backup)이 필요한 SRAM과 비교해도, 소비전력이 작고, 셀면적을 대폭으로 작게 할 수 있다는 특징을 가진다.
상기와 같은 특징을 갖는 FRAM은 밧데리 없이 고속동작이 가능하기 때문에, 비접촉 카드(예컨대, RF-ID: Radio Frequency-Identification)로의 전개가 시작되고 있다. 또, 기존의 DRAM, 플래쉬 메모리, SRAM과의 치환, 로직 혼재 디바이스로의 적용 등, 그 기대는 대단히 크다.
또한, FRAM을 제조할 때는, 하지(下地) 절연막상에 하부전극/강유전체막/상부전극의 적층구조를 갖는 강유전체 캐패시터를 형성하고, 그 상층의 산화막에 개구된 콘택트홀을 매개로 Al, Cu 등의 금속배선을 실시하며, 패시베이션(passivat ion)막으로 보호한다.
그런데, 상기한 바와 같이 FRAM 셀은 고속·저소비전력 동작이 가능하고, 고집적화의 실현이 기대되고 있어, 메모리셀 면적의 축소나 강유전체의 열화가 적은 제조프로세스의 검토가 필요로 되고 있다.
그러나, 기존의 FRAM 디바이스는, DRAM, 로직 등 다른 디바이스와의 혼재 및 고집적화가 불가결하게 되는 다층배선기술은 아직 확립되어 있지 않은 상황이다.
FRAM 디바이스를 탑재한 LSI의 고집적화, 다층배선이 어려운 원인의 하나로서, 캐패시터의 미세 드라이 에칭가공기술이 곤란하다는 점을 들 수 있다.
즉, 도 34에 나타낸 바와 같이, 캐패시터의 미세 드라이 에칭가공, 특히 캐패시터전극에 이용되는 Pt전극(101)을 예컨대 반도체기판(100)상에 형성할 때, 포토리소그래피공정에 의한 레지스트 패턴(102)을 작성하고, RIE(반응성 이온에칭)공정에 의해 Pt(101')를 가공하면, 잔사[펜스(fence); 103]가 형성되어 버리므로, 그 후의 프로세스에서 상기 펜스(103)를 제거할 수 없다. 또, 현시점에서는, Pt전극(101)의 가공은 겨우 0.5㎛ 레벨(프로파일, 70°)로, 미세화할 때의 큰 문제로 되고 있다.
또, FRAM 디바이스를 탑재한 LSI의 고집적화, 다층배선이 어려운 원인의 하나로서, 캐패시터로 이용하는 강유전체 재료가 환원분위기(특히, 수소분위기)에 대단히 약한 점을 들 수 있다. 즉, 기존의 LSI 공정은 수소를 혼입하는 프로세스가 대부분이고, 그 일례로서 다층배선구조의 비아(via)를 메우는 공정에 있어서 특히 애스펙트(aspect)비가 큰 비아를 메우는 방법으로서 CVD법에 의한 W의 매립이 주로 이용되지만, 이 W를 매립하는 공정에서는 수소기가 많이 발생하기 때문에, 강유전체에 큰 손상을 준다.
또, 도 35에 나타낸 바와 같이, FRAM 디바이스와 다른 디바이스를 혼재하는 경우에도 과제가 있다. 통상적으로, 하부전극(105)/강유전체막(106)/상부전극(107 )의 적층구조를 갖는 강유전체 캐패시터를 FRAM 디바이스에 형성하는 공정은 다른 디바이스를 형성한 후에 실시된다. 이 최대이유는, 강유전체막(105)이 전술한 바와 같이 환원분위기에 약하기 때문이다. 그 결과, 강유전체 캐패시터 부분의 단차가 상호 디바이스 사이에 생기고, 이 단차상에서 하층 또는 상층의 절연막(108, 108')에 개구된 콘택트홀을 매개로 배선(109)을 형성하는 것이 곤란하게 된다.
상기한 바와 같이 종래의 FRAM 디바이스를 내장한 반도체 집적회로의 구조는, 다른 디바이스와의 혼재 및 고집적화가 곤란하다는 문제가 있었다.
본 발명은 상기의 문제점을 해결하기 위해 발명된 것으로, 고집적화 및 다른 디바이스와의 혼재를 용이하게 하고, 전극가공이 용이하고 강유전체 캐패시터에 손상을 입히지 않는 구조를 갖는 반도체 집적회로 및 그 제조방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1실시형태에 따른 FRAM과 다른 디바이스를 혼재한 LSI의 제조공정의 실시예1에 관한 일부를 나타낸 단면도이고,
도 2는 도 1의 공정에 이어지는 공정을 나타낸 단면도,
도 3은 도 2의 공정에 이어지는 공정을 나타낸 단면도 및 평면도,
도 4는 도 3의 공정에 이어지는 공정을 나타낸 단면도,
도 5는 도 4의 공정에 이어지는 공정을 나타낸 단면도 및 평면도,
도 6은 도 5의 공정에 이어지는 공정을 나타낸 단면도 및 평면도,
도 7은 도 6의 공정에 이어지는 공정을 나타낸 단면도,
도 8은 본 발명의 제1실시형태에 따른 LSI의 제조공정의 실시예2에 관한 일부를 나타낸 단면도,
도 9는 본 발명의 제1실시형태에 따른 LSI의 제조공정의 실시예3에 관한 일부를 나타낸 단면도,
도 10은 본 발명의 LSI의 제조공정에서의 CMP를 이용한 강유전체 캐패시터부의 형성공정례1의 일부를 나타낸 단면도,
도 11은 도 10의 공정에 이어지는 공정을 나타낸 단면도,
도 12는 도 10, 도 11의 공정에 의해 형성된 강유전체 캐패시터부를 나타낸 평면도,
도 13은 본 발명의 LSI의 제조공정에서의 CMP를 이용한 강유전체 캐패시터부의 형성공정례2의 일부를 나타낸 단면도,
도 14는 도 13의 공정에 이어지는 공정을 나타낸 단면도,
도 15는 도 13, 도 14의 공정에 의해 형성된 강유전체 캐패시터부를 나타낸 사시도,
도 16은 본 발명의 LSI의 제조공정에서의 CMP를 이용한 강유전체 캐패시터부의 형성공정례3의 일부를 나타낸 단면도,
도 17은 도 16의 공정에 이어지는 공정을 나타낸 단면도,
도 18은 도 17의 공정에 이어지는 공정을 나타낸 단면도,
도 19는 도 16 내지 도 18의 공정에 의해 형성된 강유전체 캐패시터부를 나타낸 평면도,
도 20은 본 발명의 제2실시형태에 따른 FRAM과 다른 디바이스를 혼재한 LSI의 제조공정의 실시예4에 관한 일부를 나타낸 단면도,
도 21은 도 20의 공정에 이어지는 공정을 나타낸 단면도 및 평면도,
도 22는 도 21의 공정에 이어지는 공정을 나타낸 단면도 및 평면도,
도 23은 도 22의 공정에 이어지는 공정을 나타낸 단면도 및 평면도,
도 24는 도 23의 공정에 이어지는 공정을 나타낸 단면도,
도 25는 본 발명의 제2실시형태에 따른 LSI의 제조공정의 실시예5에 관한 일부를 나타낸 단면도,
도 26은 본 발명의 제2실시형태에 따른 LSI의 제조공정의 실시예6에 관한 일부를 나타낸 단면도,
도 27은 본 발명의 제3실시형태에 따른 FRAM과 다른 디바이스를 혼재한 LSI의 제조공정의 실시예7에 관한 일부를 나타낸 단면도,
도 28은 도 27의 공정에 이어지는 공정을 나타낸 단면도 및 평면도,
도 29는 도 28의 공정에 이어지는 공정을 나타낸 단면도 및 평면도,
도 30은 도 29의 공정에 이어지는 공정을 나타낸 단면도 및 평면도,
도 31은 도 30의 공정에 이어지는 공정을 나타낸 단면도,
도 32는 본 발명의 제3실시형태에 따른 LSI의 제조공정의 실시예8에 관한 일부를 나타낸 단면도,
도 33은 본 발명의 제3실시형태에 따른 LSI의 제조공정의 실시예9에 관한 일부를 나타낸 단면도,
도 34는 캐패시터 Pt전극을 RIE가공했을 때의 도면,
도 35는 강유전체 메모리부와 혼재 디바이스의 단차를 설명하는 도면이다.
도면의 주요부분에 대한 부호의 설명
2 --- 제1절연막, 3a --- 제1전극,
4 --- 제2절연막, 5a --- 강유전체막,
6a --- 제2전극.
제1발명에 따른 반도체 집적회로는, 반도체기판상에 형성된 제1절연막과, 상기 제1절연막에 파인 제1홈에 매립된 후에 표면이 평탄화된 제1전극과, 상기 제1홈에 제1전극이 매립된 상태의 상기 제1절연막상에 퇴적된 제2절연막과, 상기 제1전극의 상부에 대응하여 상기 제2절연막에 파인 제2홈내에 순차적으로 퇴적된 후에 표면이 평탄화된 강유전체막 및 제2전극을 구비하고, 상기 제1전극, 강유전체막, 제2전극으로 구성되는 강유전체 캐패시터부를 갖춘 것을 특징으로 한다.
제2발명에 따른 반도체 집적회로는, 반도체기판상에 형성된 제1절연막과, 상기 제1절연막에 파인 제1홈내에 순차적으로 퇴적된 후에 표면이 평탄화된 제1전극 및 강유전체막과, 상기 제1홈에 제1전극 및 강유전체막이 매립된 상태의 상기 제1절연막상에 퇴적된 제2절연막과, 상기 강유전체막의 상부에 대응하여 상기 제2절연막에 파인 제2홈에 매립된 후에 표면이 평탄화된 제2전극을 구비하고, 상기 제1전극, 강유전체막, 제2전극으로 구성되는 강유전체 캐패시터부를 갖춘 것을 특징으로 한다.
제3발명에 따른 반도체 집적회로는, 반도체기판상에 형성된 제1절연막과, 상기 제1절연막에 파인 제1홈내에 퇴적된 후에 표면이 평탄화된 제1전극과, 상기 제1홈에 제1전극이 매립된 상태의 상기 제1절연막상에 퇴적된 제2절연막과, 상기 제1전극의 상부에 대응하여 상기 제2절연막에 파인 제2홈내에 퇴적된 후에 표면이 평탄화된 강유전체막과, 상기 제2홈에 강유전체막이 매립된 상태의 상기 제2절연막상에 퇴적된 제3절연막과, 상기 강유전체막의 상부에 대응하여 상기 제3절연막에 파인 제3홈내에 퇴적된 후에 표면이 평탄화된 제2전극을 구비하고, 상기 제1전극, 강유전체막, 제2전극으로 구성되는 강유전체 캐패시터부를 갖춘 것을 특징으로 한다.
제4발명에 따른 반도체 집적회로의 제조방법은, 반도체기판상에 표면이 평탄화된 제1절연막을 형성하는 공정과, 상기 제1절연막에 제1홈을 파는 공정과, 상기 제1절연막을 포함하는 반도체기판상에 제1전극막을 퇴적한 후에 표면을 평탄화함으로써 상기 제1홈에 제1전극을 매립형성하는 공정과, 상기 제1전극이 매립된 제1절연막상에 제2절연막을 퇴적하는 공정과, 상기 제1전극의 상부에 대응하여 상기 제2절연막에 제2홈을 파는 공정과, 상기 제2절연막을 포함하는 반도체기판상에 강유전체막 및 제2전극막을 순차적으로 퇴적한 후에 표면을 평탄화함으로써 상기 제2홈에 강유전체막 및 제2전극을 매립형성하는 공정을 구비하고, 상기 제1전극, 강유전체막, 제2전극으로 강유전체 메모리셀의 강유전체 캐패시터부를 형성하는 것을 특징으로 한다.
제5발명에 따른 반도체 집적회로의 제조방법은, 반도체기판상에 표면이 평탄화된 제1절연막을 형성하는 공정과, 상기 제1절연막에 제1홈을 파는 공정과, 상기 제1절연막을 포함하는 반도체기판상에 제1전극막 및 강유전체막을 순차적으로 퇴적한 후에 표면을 평탄화함으로써 상기 제1홈에 제1전극 및 강유전체막을 매립형성하는 공정과, 상기 제1전극이 매립된 제1절연막상에 제2절연막을 퇴적하는 공정과, 상기 강유전체막의 상부에 대응하여 상기 제2절연막에 제2홈을 파는 공정과, 상기 제2절연막을 포함하는 반도체기판상에 제2전극막을 퇴적한 후에 표면을 평탄화함으로써 상기 제2홈에 제2전극을 매립형성하는 공정을 구비하고, 상기 제1전극, 강유전체막, 제2전극으로 강유전체 메모리셀의 강유전체 캐패시터부를 형성하는 것을 특징으로 한다.
제6발명에 따른 반도체 집적회로의 제조방법은, 반도체기판상에 표면이 평탄화된 제1절연막을 형성하는 공정과, 상기 제1절연막에 제1홈을 파는 공정과, 상기 제1절연막을 포함하는 반도체기판상에 제1전극막을 퇴적한 후에 표면을 평탄화함으로써 상기 제1홈에 제1전극을 매립형성하는 공정과, 상기 제1전극이 매립된 제1절연막상에 제2절연막을 퇴적하는 공정과, 상기 제1전극의 상부에 대응하여 상기 제2절연막에 제2홈을 파는 공정과, 상기 제2절연막을 포함하는 반도체기판상에 강유전체막을 퇴적한 후에 표면을 평탄화함으로써 상기 제2홈에 강유전체막을 매립형성하는 공정과, 상기 강유전체막이 매립된 제2절연막상에 제3절연막을 퇴적하는 공정과, 상기 강유전체막의 상부에 대응하여 상기 제3절연막에 제3홈을 파는 공정과, 상기 제3절연막을 포함하는 반도체기판상에 제2전극막을 퇴적한 후에 표면을 평탄화함으로써 상기 제3홈에 제2전극을 매립형성하는 공정을 구비하고, 상기 제1전극, 강유전체막, 제2전극으로 강유전체 메모리셀의 강유전체 캐패시터부를 형성하는 것을 특징으로 한다.
(실시형태)
이하, 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
제1실시형태는 FRAM과 예컨대 로직회로가 혼재된 적어도 2층 배선구조를 갖춘 LSI에서의 FRAM의 강유전체 캐패시터부 및 혼재 디바이스의 배선을 제조할 때에 강유전체 메모리셀의 강유전체 캐패시터의 아랫쪽 부분에 비트선을 형성하는 제조공정으로, 이하 실시예1~실시예3을 설명한다.
실시예1
도 1 내지 도 7은, 실시예1의 제조공정의 공정순에서의 LSI의 단면구조 및 평면패턴을 나타내고 있다.
먼저, 도 1에 나타낸 바와 같이, 반도체기판(예컨대, 실리콘기판; 10)상에 메모리셀의 전하전송용의 MOS 트랜지스터[패스트(past) 트랜지스터; 12a], 다른 디바이스(로직회로 등의 혼재 디바이스)용의 MOS 트랜지스터(12b) 등의 MOS 트랜지스터를 형성한다.
여기에서, 11은 기판표층부에 선택적으로 형성된 소자분리영역, 13은 기판표면에 형성된 게이트산화막, G는 게이트산화막(13)상에 형성된 MOS 트랜지스터용의 게이트전극부[워드선(WL)의 일부]이다.
이 경우, 소자분리영역(11)은 STI(Shallow Trench Isolation), LOCOS막(선택산화막) 등 임의의 구조를 채용해도 좋다. 또, 각 워드선(WL)은 예컨대 P도프·폴리실리콘 및 WSi의 2층 구조로 되어 있고, 표면이 절연막(15)에 의해 보호되고 있다. 한편, 상기 MOS 트랜지스터는 예컨대 N채널형의 것이고, 그 드레인·소스영역은 기판표면부의 소자형성영역에 선택적으로 형성된 기판 또는 웰(well)영역과는 역도전형의 불순물확산층으로 이루어진다.
다음에, 게이트전극부(G)상을 포함한 기판상에 평탄화용의 제1층간절연막(예컨대, BPSG막; 17)을 퇴적한 후, 화학적 기계연마(CMP)에 의해 표면을 평탄화한다.
다음에, 도 2에 나타낸 바와 같이, 제1층간절연막(17)에 비트선용 홈(22a; 점선으로 도시한다), 콘택트용 홈 및 로직회로 등의 혼재 디바이스의 제1층배선용 홈(22b; 점선으로 도시한다) 등을 선택적으로 형성하고, 또 배선·캐패시터용의 콘택트홀(21)을 형성한다. 이 경우, 상기 비트선용 홈(22a)의 저면에는 상기 MOS 트랜지스터(12a)의 드레인영역상에 대응하는 부분에 비트선 콘택트홀(21)을 형성하고, 상기 콘택트용 홈의 저면에는 상기 MOS 트랜지스터(12a)의 소스영역상에 대응하는 부분에 캐패시터 콘택트 플러그용의 콘택트홀(21)을 형성하며, 상기 제1층배선용 홈(22b)의 저면에는 배선 콘택트용의 콘택트홀(21)을 형성한다.
한편, 상기 비트선 콘택트홀(22a), 비트선용 홈(22b) 등은 지면으로부터 배면측에 위치하기 때문에 점선으로 도시하고 있다.
다음에, 도 3a에 나타낸 바와 같이, 스퍼터(sputter)법을 이용하여 배리어 메탈(barrier metal)로서 Ti, TiN을 증착한 후, CVD법을 이용하여 W막을 퇴적함으로써, 상기 배선·캐패시터용 콘택트홀(21), 비트선용 홈(22a) 및 혼재 디바이스의 제1층배선용 홈(22b)에 매립하고, CMP에 의해 평탄화를 행하여, 콘택트 플러그(31) 및 비트선 BL(32a; 점선으로 도시한다), 혼재 디바이스의 제1층배선(32b; 점선으로 도시한다)을 형성한다. 이 때, 상기 비트선(32a)의 형성과 동시에, 인접한 로직회로 등의 혼재 디바이스의 제1층배선(32b)을 형성할 수 있다. 이로써, 종래에 비해 배선형성의 공정수를 삭감할 수 있다.
이 후, 제2층간절연막(41)을 형성한 후, 그 표면에 절연막으로서 질화실리콘(SixNy)막(34), 또는 산화티탄(TiO2)막을 퇴적한다. 이 SixNy막(34)은, 이 후의 캐패시터 형성공정에서 이용하는 산소처리시의 산소에 대한 배리어막으로 되어, 하지 트랜지스터를 산소로부터 보호하는 역할을 한다.
또한, 도 3b는 도 3a 중의 FRAM부의 셀어레이의 일부를 투시한 평면패턴을 나타내고 있고, SDG는 MOS 트랜지스터(12a)의 소스·드레인·게이트영역, WL은 워드선, BL은 비트선(32a), 31c는 제1캐패시터 콘택트 플러그, 32c는 비트선용 콘택트 플러그이다.
다음에, 도 4에 나타낸 바와 같이, 상기 SixNy막(34) 및 제2층간절연막(41)의 상기 제1캐패시터 콘택트 플러그(31)의 상부에 콘택트홀을 형성하고, Ti/TiN/W를 순차적으로 퇴적시킨다. 이 후, CMP에 의해 SixNy막(34)의 표면을 노출시킴과 더불어 평탄화함으로써, 상기 제1캐패시터 콘택트 플러그(31c)의 상부에 이어지는 제2캐패시터 콘택트 플러그(42)를 형성한다.
다음에, 도 5a에 나타낸 바와 같이, 제3층간절연막(51)을 형성한 후, 상기 제2캐패시터 콘택트 플러그(42)의 상부에 캐패시터 하부전극용의 제1홈을 형성한다. 이 후, 하부전극재료인 Ti, Pt를 스퍼터법에 의해 순차적으로 퇴적하고, CMP를 이용하여 제3층간절연막(51)의 표면을 노출시킴과 더불어 평탄화함으로써 캐패시터 하부전극(52)을 형성한다.
이 때, 상기 캐패시터 하부전극(52)의 형성과 동시에, 인접한 혼재 디바이스의 제2층배선(53)을 형성할 수 있다. 이로써, 종래에 비해 배선형성의 공정수를 삭감할 수 있다.
또한, 도 5b는 도 5a중의 FRAM부의 일부를 투시한 평면패턴을 나타내고 있는데, 도 3b에 나타낸 평면패턴과 비교하여 추가분으로서 캐패시터 하부전극(52)이 형성되어 있고, 그 외는 동일하다.
다음에, 도 6a에 나타낸 바와 같이, 제4층간절연막(61)을 형성한 후, 상기 캐패시터 하부전극(52)상에 대응하는 부분에 강유전체막·캐패시터 상부전극용의 제2홈을 형성한다. 이 후, 강유전체막으로서 티탄산 지르콘(zircon)산 납[PZT; Pb(Zrl-xTix)O3] 및 상부전극막으로서 플래티나(Pt)를 스퍼터법에 의해 순차적으로 퇴적하고, CMP를 이용하여 제4층간절연막(61)의 표면을 노출시킴으로써 평탄화하여 강유전체막(62) 및 캐패시터 상부전극(캐패시터 플FP이트선; 63)을 형성한다. 이 때, 85℃에서의 RTA(고속열처리)를 행하여 상기 강유전체막(62)의 PZT를 결정화한 후, 상부전극(Pt)을 퇴적한다.
이 후, 절연막으로서 SixNy막(64; 또는 Tio2막)을 퇴적시켜 둔다. 이 SixNy막(64)은 이 후의 플러그 매립공정 프로세스 중에 생기는 수소의 배리어막으로 되어, 강유전체 캐패시터를 보호하는 역할을 갖는다.
또한, 도 6b는 도 6a중의 FRAM부의 일부를 투시한 평면패턴을 나타내고 있는데, 도 5b에 나타낸 평면패턴과 비교하여 추가분으로서 강유전체막(62) 및 상부전극(63)이 형성되어 있고, 상부전극(63)은 그보다 폭이 넓은 강유전체막(62)을 매개로 하층의 상기 캐패시터 하부전극(도 5 중의 52)에 대향하고 있으며, 그 외는 동일하다. 이 경우, 상부전극(63)은 워드선(WL)에 평행하게 연속적으로 형성되어 캐패시터 플FP이트선(PL)으로 되고 있다.
다음에, 도 7에 나타낸 바와 같이, 제5층간절연막(71)을 형성한 후, 배선용의 콘택트홀의 형성, Al의 퇴적, RIE가공을 행하여 Al배선(72)을 형성한다. 이 때, 상기 AL배선(72)의 형성과 동시에 인접하는 혼재 디바이스의 제3층배선(73)을 형성할 수 있다. 이로써, 종래에 비해 배선형성의 공정수를 삭감할 수 있다.
이 후, 2층배선구조의 LSI의 경우는 도프 패시베이션 절연막을 퇴적하고, 패드부를 개구한다. 3층, 4층배선 이상의 배선구조의 LSI의 경우는 상기한 바와 같은 층간절연막을 형성한 후에 Al 리플로우법에 의한 배선층을 퇴적하고, 패터닝을 행하는 공정을 필요한 회수만큼 반복하며, 이 후에 도프 패시베이션 절연막을 퇴적하고 패드부를 개구한다.
상기 실시예1의 공정에 의하면, CMP를 이용하여 배선 및 강유전체 캐패시터를 형성함으로써, 종래의 RIE를 이용한 경우에 비해 강유전체 캐패시터의 가공을 용이화할 수 있다.
또, 강유전체 캐패시터부의 하부전극(52)의 형성시에, 인접하는 다른 디바이스의 배선층(53)도 형성함으로써 공정수를 줄일 수 있고, 더욱이 강유전체 메모리부와 다른 디바이스와의 단차가 감소하여 디바이스 상호간의 배선형성이 용이하게 되는 것은 명백하다.
또한, 상기 실시예1의 공정에 의해 형성된 FRAM부의 셀어레이는, 도 7에 나타낸 바와 같이, 반도체기판(10)상에 형성된 제1절연막(51)에 파인 제1홈에 매립되고, 표면이 평탄화된 제1전극(52)과, 상기 제1전극이 매립된 상태의 제1절연막(51)상에 퇴적된 제2절연막(61)과, 상기 제1전극의 상부에 대응하고 제2절연막에 파인 제2홈내에 순차적으로 퇴적된 후에 표면이 평탄화된 강유전체막(62) 및 제2전극(63)을 구비하고, 상기 제1전극, 강유전체막, 제2전극으로 구성되는 강유전체 캐패시터부를 갖춘 것을 특징으로 한다.
또, 상기 FRAM부의 셀어레이는 도 3b, 도 5b, 도 6b에 나타낸 바와 같이, 실리콘기판의 표층부에 형성된 전하전송용의 1개의 MOS 트랜지스터와 정보기억용의 1개의 강유전체 캐패시터가 직렬 접속된 구성을 단위셀로 하여 복수개의 단위셀이 평면적으로 보아 행렬모양으로 배열되어 있고, 각 소자영역(활성화영역; SDG) 사이에는 소자간 분리영역용의 산화막(11)이 형성되어 있다.
본 예에서는, 상기 각 열의 소자영역(SDG)은 1열마다 소자영역(SDG)의 1개분의 길이(1피치)씩 위치가 편이하고 있고, 각 소자영역(SDG)이 전체로서 체크무늬모양의 배치(정격자에 대해 지그재그모양의 배치)로 형성되어 있지만, 이와 같은 배치에 한정되지 않고, 각 소자영역(SDG)이 전체로서 정격자모양의 배치로 형성되어도 좋다.
상기 각 소자영역(SDG)은 중앙부로부터 일단측의 영역에 제1MOS 트랜지스터를 구성하는 제1드레인·채널·소스영역이 직선방향으로 형성되어 있고, 상기 중앙부로부터 다른 단측의 영역에 제2MOS 트랜지스터를 구성하는 제2드레인·채널·소스영역이 직선방향으로 형성되어 있으며, 상기 중앙부는 상기 제1, 제2MOS 트랜지스터에 공통의 드레인영역으로 되어 있다.
그리고, 상기 MOS 트랜지스터의 채널영역상에 게이트산화막(13)을 매개로 게이트전극부(G)가 형성되고, 동일 행의 복수개의 MOS 트랜지스터의 게이트전극부(G)는 연속적으로 연결되어 워드선(WL)으로서 형성되며, 워드선(WL)군은 서로 평행하게 형성되어 있다. 또, 워드선(WL)군은 상기 소자영역(SDG)의 배열방향과 직교하는 방향으로 형성되어 있다.
더욱이, 상층의 제1층간절연막(17)에는 상기 워드선(WL)군의 형성방향과 각각 직교하는 방향으로 비트선(BL)군이 매립형성되어 있다.
이 경우, 상기 제1층간절연막(17)에는 소자영역(SDG)의 각 중앙부의 불순물 확산영역(드레인영역, 본 예의 N채널형 MOS 트랜지스터에서는 n형)상에 대응하여 비트선 콘택트 플러그가 개구되어 있고, 상기 제1층간절연막(17)에 설치된 홈내에서 상기 비트선 콘택트 플러그상을 통과하도록 비트선(BL)이 형성되어 있으며, 각 비트선(BL)은 상기 비트선 콘택트 플러그 콘택트를 매개로 각각 동일 열의 복수개의 소자영역(SDG)의 각 드레인영역에 콘택트하고 있다.
또, 상기 제1층간절연막(17)에는 소자영역(SDG)의 각 일단부의 불순물확산영역(소스영역, 본 예의 N채널형 MOS 트랜지스터에서는 n형)상에 대응하여 제1캐패시터 콘택트 플러그(31)가 형성되어 있다.
그리고, 상기 비트선(BL)의 상면 및 상기 제1캐패시터 콘택트 플러그(31)의 상면의 일부에는 제2층간절연막(41) 및 SixNy막(또는 TiO2막; 34)이 형성되어 있다. 상기 제2층간절연막(41) 및 SixNy막(34)에는 상기 제1캐패시터 콘택트 플러그(31)에 이어지는 제2캐패시터 콘택트 플러그(42)가 형성되어 있다.
더욱이, 기판표면 평탄화용의 제3층간절연막(51)이 형성되어 있고, 이 위에는 단위셀마다 SDG영역의 소스영역의 위쪽을 덮도록 적층구조의 강유전체 캐패시터[하부전극(52), 강유전체막(62), 상부전극(63)]가 형성되어 있다. 이 경우, 열방향으로 서로 이웃하는 복수의 소자영역(SDG)은 1피치씩 위치가 편이하고 있지만, 각각의 소스영역 및 그 위쪽의 하부전극(52)은 열방향으로 일직선상에 배열되어 있고, 각각의 상부전극(63)은 대응하는 하부전극(52)영역상에 강유전체막(62)을 매개로 상기 워드선(WL)군의 형성방향과 평행한 방향으로[요컨대, 비트선(BL)에 직교하는 방향으로] 연속적으로 형성되어 캐패시터 플FP이트선(PL)으로 되어 있다.
다음에, 상기 실시예1에 나타낸 바와 같은 CMP를 이용한 강유전체 캐패시터부의 형성공정을 끄집어 내어 그 복수예를 상세히 설명한다.
강유전체 캐패시터부의 형성공정례1
먼저, 도 10에 나타낸 바와 같이, 실리콘기판(1)상에 형성된 표면이 평탄한 제1절연막(산화막; 2)에 RIE에 의해 제1홈(2a)을 형성한다. 이 후, 상기 제1홈내에 하부전극막(3)을 퇴적하여 매립하고, CMP를 이용하여 표면을 평탄화함으로써 하부전극(3a)을 형성한다.
이 후, 도 11에 나타낸 바와 같이, 상기 하부전극(3a)이 매립되어 평탄화된 제1절연막(2)상에 제2절연막(산화막; 4)을 퇴적하고, RIE에 의해 제2홈(4a)을 형성한다. 이 후, 상기 제2홈내에 강유전체막(5) 및 상부전극막(6)을 순차적으로 퇴적하여 매립하고, CMP를 이용하여 표면을 평탄화함으로써 캐패시터 절연막(5a) 및 상부전극(6a)을 형성한다.
도 12는, 상기한 바와 같이 형성된 강유전체 캐패시터부의 평면패턴의 일례를 나타내고 있다. 즉, 복수개의 강유전체 캐패시터부의 각 하부전극(3a)이 일직선상에 배열되어 있고, 제2홈 및 그것에 매립된 강유전체막(5a)은 하부전극(3a)의 폭보다 넓은 폭을 갖고 복수개의 강유전체 캐패시터부의 각 하부전극의 상부를 포함하는 영역에 공통으로 형성되어 있으며, 상부전극(6a)은 복수개의 강유전체 캐패시터부의 각 하부전극(3a)의 위쪽에서 그 배열방향으로 연속적으로 형성되어 있다.
상기한 형성공정례1에 의해 형성된 강유전체 캐패시터부에 의하면, 하부전극(3a)의 면적을 정확하게 형성할 수 있고, 그 하부전극(3a)의 면적으로 캐패시터의 면적을 정확하게 결정할 수 있다.
강유전체 캐패시터부의 형성공정례2
먼저, 도 13에 나타낸 바와 같이, 실리콘기판(1)상에 형성된 표면이 평탄한 제1절연막(산화막; 2)에 RIE에 의해 제1홈(2a)을 형성한다. 이 후, 상기 제1홈내에 하부전극막(3) 및 강유전체막(5)을 퇴적하여 매립하고, CMP를 이용하여 표면을 평탄화함으로써 하부전극(3b) 및 캐패시터 절연막(5b)을 형성한다.
이 후, 도 14에 나타낸 바와 같이, 상기 하부전극(3b) 및 캐패시터 절연막(5b)이 매립되어 평탄화된 제1절연막(2)상에 제2절연막(산화막; 4)을 퇴적하고, RIE에 의해 제2홈(4a)을 형성한다. 이 후, 상기 제2홈내에 상부전극막(6)을 퇴적하여 매립하고, CMP를 이용하여 표면을 평탄화함으로써 상부전극(6b)을 형성한다.
도 15는 상기한 바와 같이 형성된 강유전체 캐패시터부의 평면패턴의 일례를 나타내고 있다. 즉, 제1홈에 매립된 복수개의 강유전체 캐패시터부의 각 하부전극(3b) 및 각 캐패시터 절연막(5b)이 각 셀마다 독립적으로 형성됨과 더불어 일직선상에 배열되어 있다. 그리고, 제2홈 및 그것에 매립된 상부전극(66)은 각 캐패시터 절연막(5b)보다 작은 면적을 가짐과 더불어 각 캐패시터 절연막(5b)에 개별적으로 대응하여 형성되어 있다. 더욱이 각 상부전극(6b)은 전극취출용 배선(8)에 의해 접속된다.
상기한 형성공정례2에 의해 형성된 강유전체 캐패시터부에 의하면, 상부전극(6b)의 면적을 정확하게 형성할 수 있고, 이 상부전극(6b)의 면적으로 캐패시터의 면적을 정확하게 결정할 수 있다.
강유전체 캐패시터부의 형성공정례3
먼저, 도 16에 나타낸 바와 같이, 실리콘기판(1)상에 형성된 표면이 평탄한 제1절연막(산화막; 2)에 RIE에 의해 제1홈(2a)을 형성한다. 이 후, 상기 제1홈내에 하부전극막(3)을 퇴적하여 매립하고, CMP를 이용하여 표면을 평탄화함으로써 하부전극(3c)을 형성한다.
이 후, 도 17에 나타낸 바와 같이, 상기 하부전극이 매립되어 평탄화된 제1절연막(2)상에 제2절연막(산화막; 4)을 퇴적하고, RIE에 의해 제2홈(4a)을 형성한다. 이 후, 상기 제2홈내에 강유전체막(5)을 퇴적하여 매립하고, CMP를 이용하여 표면을 평탄화함으로써 캐패시터 절연막(5c)을 형성한다.
이 후, 도 18에 나타낸 바와 같이, 상기 캐패시터 절연막(5c)이 매립되어 평탄화된 제2절연막(4)상에 제3절연막(산화막; 7)을 퇴적하고, RIE에 의해 제3홈(7a)을 형성한다. 이 후, 상기 제3홈내에 상부전극막(6)을 퇴적하여 매립하고, CMP를 이용하여 표면을 평탄화함으로써 상부전극(6c)을 형성한다.
도 19는 상기한 바와 같이 형성된 강유전체 캐패시터부의 평면패턴의 일례를 나타내고 있다. 즉, 복수개의 강유전체 캐패시터부의 각 하부전극(3c)이 일직선상에 배열되어 있고, 제2홈 및 그것에 매립된 강유전체막(5c)은 하부전극(3c)보다 큰 면적을 가짐과 더불어 각 하부전극(3c)에 개별로 대응하여 형성되어 있으며, 제3홈 및 그것에 매립된 상부전극(6c)은 복수개의 강유전체 캐패시터부의 각 하부전극(3c)의 위쪽에서 그 배열방향으로 연속적으로 형성되어 있다.
상기한 형성공정례3에 의해 형성된 강유전체 캐패시터부에 의하면, 하부전극(3c)의 면적을 정확하게 형성할 수 있고, 이 하부전극(3c)의 면적으로 캐패시터의 면적을 정확하게 결정할 수 있다.
또한, 상기한 바와 같이 강유전체 캐패시터부의 형성공정례1, 2, 3과는 다른 형성공정으로서, 도시하지 않았지만, 표면이 평탄화된 하지 절연막에 강유전체 캐패시터 매립용의 홈을 형성하고, 이 홈내에 하부전극막, 강유전체막, 상부전극막을 일괄하여 순차적으로 매립한 후에 CMP를 이용하여 표면을 평탄화함으로써 강유전체 캐패시터부를 형성하는 방법이 있지만, 이 방법은 상부전극의 면적의 제어가 곤란하고, 강유전체 캐패시터의 용량의 오차가 커진다.
바꾸어 말하자면, 집적도가 보다 높은 LSI에서는 CMP를 이용한 강유전체 캐패시터부의 형성방법 중에서도 상기 강유전체 캐패시터부의 형성공정례1~3이 특히 적합하다.
실시예2
실시예2의 제조공정은 실시예1의 강유전체 캐패시터부의 형성공정으로서 상기 형성공정례1 대신에 형성공정례2를 채용한 것이고, 그것에 의해 제조된 LSI의 일부의 단면구조의 일례를 도 8에 나타내고 있다.
도 8에 있어서, 52b는 하부전극, 62b는 강유전체막, 63b는 상부전극이고, 그 외 도 7과 동일 부분에는 동일 부호를 붙인다.
실시예3
실시예3의 제조공정은 실시예1의 강유전체 캐패시터부의 형성공정으로서 상기 형성공정례1 대신에 형성공정례3을 채용한 것이고, 그것에 의해 제조된 LSI의 일부의 단면구조의 일례를 도 9에 나타내고 있다.
도 9에 있어서, 52c는 하부전극, 62c는 강유전체막, 63c는 상부전극, 65는 절연막이고, 그 외 도 7과 동일 부분에는 동일 부호를 붙인다.
제2실시형태
제2실시형태는 강유전체 메모리셀의 강유전체 캐패시터부의 위쪽 부분에 비트선을 형성하는 제조공정으로, 이하 실시예4~실시예6을 설명한다.
실시예4
도 20 내지 도 24는, 상기 제1실시형태에서 서술한 강유전체 캐패시터부의 형성공정례1과 마찬가지의 공정을 채용한 경우의 공정순에서의 LSI의 단면구조 및 평면패턴을 나타내고 있다.
먼저, 도 20에 나타낸 바와 같이, 필드산화막(11), 스위칭 MOS 트랜지스터(12a, 12b), 게이트전극 표면절연막(15)을 형성한 후, 제1층간절연막(17; 예컨대 BPSG)을 형성하고, CMP에 의해 상기 제1층간절연막(17)의 표면을 평탄화한다. 이 후, 캐패시터용 콘택트홀(22) 및 상부비트선용의 콘택트홀(22a)을 형성한다.
다음에, 도 21a에 나타낸 바와 같이, 배리어 메탈로서 Ti, TiN을 증착한 후, CVD법을 이용하여 W막을 퇴적하고, 상기 콘택트홀에 매립하여 콘택트 플러그(31, 32a)를 형성한다. 이 후, 에치백(etch-back) 또는 CMP를 행하여 제1층간절연막(17)의 표면을 노출시킨다.
다음에, 상기 평탄화된 표면에 절연막으로서 SixNy막(또는 TiO2막; 34)을 퇴적시켜 둔다. 이 SixNy막(34)은 이 후의 캐패시터 형성공정에서 이용하는 산소처리시의 산소에 대한 배리어막으로 되어 하지 트랜지스터를 산소로부터 보호하는 역할을 한다.
또한, 도 21b는 도 21a중의 FRAM부의 셀어레이의 일부를 투시한 평면패턴을 나타내고 있고, SDG는 MOS 트랜지스터(12a)의 소스·드레인·게이트영역, WL은 워드선, 31c는 캐패시터 콘택트 플러그, 32a는 제1비트선 콘택트 플러그이다.
다음에, 도 22a에 나타낸 바와 같이, 상기 평탄화된 SixNy막(34)상에 제2층간절연막(41)을 형성한 후, 캐패시터 하부전극 형성예정영역에 캐패시터 하부전극 형성용 홈을 형성함과 더불어 제1비트선 콘택트 플러그의 콘택트부용 홈 및 혼재 디바이스의 제1층배선용의 홈을 형성하고, 하부전극막으로서 Ti/Pt를 퇴적시킨다. 이 후, CMP에 의해 상기 제2층간절연막(41)의 표면을 노출시킴으로써, 상기 홈내에 캐패시터 하부전극(42)이 남긴다. 이 때, 캐패시터 하부전극(42)의 형성과 동시에, 제1비트선 콘택트 플러그의 콘택트부(42a) 및 인접한 혼재 디바이스의 제1층배선(43)을 형성할 수 있다. 이로써, 종래에 비해 배선형성의 공정수를 삭감할 수 있다.
또한, 도 22b는 도 22a중의 FRAM부의 셀어레이의 일부를 투시한 평면패턴을 나타내고 있는데, 도 21b에 나타낸 평면패턴과 비교하여 캐패시터 하부전극(42) 및 제1비트선 콘택트 플러그의 콘택트부(42a)가 부가되어 있고, 그 외는 동일하다.
다음에, 도 23a에 나타낸 바와 같이, 상기 평탄화된 제2층간절연막(41)상에 제3층간절연막(51)을 형성한다. 이 후, 상기 제3층간절연막(51)의 상기 캐패시터 하부전극(42)상에 대응하는 부분에 강유전체막·캐패시터 상부전극용의 제2홈을 형성한다. 이 후, 스퍼터법에 의해 PZT막, 상부전극용의 Pt막을 순차적으로 퇴적하고, CMP를 이용하여 제3층간절연막(51)의 표면을 노출시킴으로써, 상기 홈내에 캐패시터 절연막(52) 및 캐패시터 상부전극(53)이 남는다. 이 후, 850℃에서의 RTA를 행하여 상기 PZT를 결정화한다.
이 후, 상기 평탄화된 제3층간절연막(51)의 표면에 절연막으로서 SixNy막(또는 TiO2막; 54)을 퇴적시켜 둔다. 이 SixNy막(54)은 이 후의 플러그 매립공정 프로세스중에 생기는 수소의 배리어막으로 되어 강유전체 캐패시터를 보호하는 역할을 갖는다.
또한, 도 23b는 도 23a중의 FRAM부의 일부를 투시한 평면패턴을 나타내고 있는데, 도 22b에 나타낸 평면패턴과 비교하여 캐패시터 절연막(52) 및 캐패시터 상부전극(53)이 부가되어 있고, 그 외는 동일하다.
다음에, 도 24a에 나타낸 바와 같이, 상기 SixNy막(54)상에 제4층간절연막(71)을 형성하고, 이 절연막(71), 상기 SixNy막(54) 및 제3층간절연막(51)의 상기 제1비트선 콘택트 플러그의 콘택트부(42a)상에 대응하는 부분에 콘택트홀을 형성한다. 이 후, 배리어 메탈로서 Ti, TiN을 증착한 후, CVD법을 이용하여 W막을 퇴적하고, 상기 콘택트홀에 매립하여 제2비트선 콘택트 플러그(63)를 형성한다. 이 후, 에치백 또는 CMP를 행하여 제4층간절연막(71)의 표면을 노출시킨다.
다음에, 상기 평탄화된 제4층간절연막(71)상에, 비트선용의 Al 퇴적, RIE가공을 행하여 비트선(BL; 72)을 형성한다. 이 때, Al배선(72)의 형성과 동시에 인접한 혼재 디바이스의 제2층배선(73)을 형성할 수 있다. 이로써, 종래에 비해 배선형성의 공정수를 삭감할 수 있다.
또한, 도 24b는 도 24a중의 FRAM부의 일부를 투시한 평면패턴을 나타내고 있는데, 도 23b에 나타낸 평면패턴과 비교하여 비트선(72)이 부가되어 있고, 그 외는 동일하다.
상기 실시예4의 공정에 의하면, CMP를 이용하여 강유전체 캐패시터 및 배선을 형성함으로써, 종래의 RIE를 이용한 경우에 비해 캐패시터가공을 용이화할 수 있다.
또, 캐패시터부의 하부전극의 형성시에 인접하는 다른 디바이스의 배선층도 형성함으로써 공정수를 줄일 수 있고, 게다가 강유전체 메모리부와 다른 디바이스와의 단차가 감소하여 디바이스 상호간의 배선형성이 용이하게 되는 것은 명백하다.
또한, 제2실시형태에 있어서도, 강유전체 캐패시터부를 형성할 때에 상기 제1실시형태에서 서술한 강유전체 캐패시터부의 형성공정례2, 3과 마찬가지의 공정을 채용할 수 있다.
실시예5
상기 제1실시형태에서 서술한 강유전체 캐패시터부의 형성공정례2와 마찬가지의 공정을 채용한 경우 이외는 실시예4와 완전히 마찬가지로 제조한 LSI에 대해, 강유전체 캐패시터부의 단면구조를 도 25에 나타내고 있다.
도 25에 있어서, 42b는 하부전극, 52b는 강유전체막, 53b는 상부전극이고, 그 외 도 24와 동일 부분에는 동일 부호를 붙인다.
실시예6
상기 제1실시형태에서 서술한 강유전체 캐패시터부의 형성공정례3과 마찬가지의 공정을 채용한 경우 이외는 실시예4와 완전히 마찬가지로 제조한 LSI에 대해, 강유전체 캐패시터부의 단면구조를 도 26에 나타내고 있다.
도 26에 있어서, 42c는 하부전극, 52c는 강유전체막, 53c는 상부전극, 61은 절연막이고, 그 외 도 24와 동일 부분에는 동일 부호를 붙인다.
제3실시형태
제3실시형태는 강유전체 캐패시터의 하부 또는 상부전극과 동일 배선층에 비트선을 형성하는 경우의 제조공정으로, 이하 실시예7~실시예9를 설명한다.
실시예7
도 27 내지 도 31은, 상기 제1실시형태에서 서술한 강유전체 캐패시터부의 형성공정례1과 마찬가지의 공정을 채용한 경우의 공정순에서의 LSI의 단면구조 및 평면패턴을 나타내고 있다.
먼저, 도 27에 나타낸 바와 같이, 필드산화막(11), 스위칭 MOS 트랜지스터(12a, 12b), 게이트전극 보호막(15)을 형성한 후, 제1층간절연막(17; 예컨대, BPSG)을 형성하고, CMP에 의해 상기 제1절연물질(17)의 표면을 평탄화한다. 이 후, 캐패시터 하부전극용의 콘택트홀(22), 상부비트선용의 콘택트홀(22a)을 형성한다.
다음에, 도 28a에 나타낸 바와 같이, 배리어 메탈로서 Ti, TiN을 증착한 후, CVD법을 이용하여 W막을 퇴적하고, 상기 콘택트홀에 매립하여 캐패시터 콘택트 플러그(31), 비트선 콘택트 플러그(32a)를 형성한다. 이 후, 에치백 또는 CMP를 행하여 제1층간절연막(17)의 표면을 노출시킨다.
이 후, 상기 평탄화된 제1층간절연막(17)의 표면에 절연막으로서 SixNy막(또는 TiO2막; 34)을 퇴적시켜 둔다. 이 SixNy막(34)은 이 후의 캐패시터 형성공정에서 이용하는 산소처리시의 산소에 대한 배리어막으로 되어 하지 트랜지스터를 산소로부터 보호하는 역할을 갖는다.
또한, 도 28b는 도 28a중의 FRAM부의 셀어레이의 일부를 투시한 평면패턴을 나타내고 있고, SDG는 MOS 트랜지스터(12a)의 소스·드레인·게이트영역, WL은 워드선, 31c는 캐패시터 플러그(31)의 콘택트부, 32c는 비트선 콘택트 플러그이다.
다음에, 도 29a에 나타낸 바와 같이, 상기 SixNy막(34)상에 제2층간절연막(41)을 형성한 후, 캐패시터 하부전극 형성예정영역·비트선 형성예정영역에 각각 홈(도시하지 않음)을 형성하고, 하부전극막으로서 Ti/Pt를 퇴적시킨다. 이 후, CMP에 의해 상기 제2층간절연막(41)의 표면을 노출시킴으로써, 상기 홈내에 캐패시터 하부전극(42)이 남음과 더불어 비트선(도시하지 않음)이 남는다.
이 때, 상기 캐패시터 하부전극(42)의 형성과 동시에 인접한 혼재 디바이스의 제1층배선(43)을 형성할 수 있다. 이로써, 종래에 비해 배선형성의 공정수를 삭감할 수 있다.
또한, 도 29b는 도 29a중의 FRAM부의 셀어레이의 일부를 투시한 평면패턴을 나타내고 있는데, 도 28b에 나타낸 평면패턴과 비교하여 캐패시터 하부전극(42) 및 비트선(BL)이 부가되어 있고, 그 외는 동일하다.
다음에, 도 30a에 나타낸 바와 같이, 상기 평탄화된 제2층간절연막(41)상에 제3층간절연막(51)을 형성한다. 이 후, 상기 제3층간절연막(51)의 상기 캐패시터 하부전극(42)상에 대응하는 부분에 강유전체막·캐패시터 상부전극용의 제2홈을 형성한다. 이 후, 스퍼터법에 의해 PZT막, 상부전극용의 Pt막을 순차적으로 퇴적하고, CMP를 이용하여 제3층간절연막(51)의 표면을 노출시킴으로써 상기 홈내에 캐패시터 절연막(52)이 남음과 더불어 캐패시터 상부전극(53)이 남는다. 이 후, 850℃에서의 RTA를 행하여 상기 PZT를 결정화한다.
다음에, 상기 평탄화된 제3층간절연막(51)의 표면에 절연막으로서 수소기를 함유하지 않은 SixNy막(또는 TiO2막; 54)을 스퍼터법에 의해 퇴적시켜 둔다. 이 SixNy막(54)은 이 후의 플러그 매립공정에서 이용하는 수소처리시의 수소에 대한 배리어막으로 되어 강유전체 캐패시터를 수소로부터 보호하는 역할을 갖는다.
또한, 도 30b는 도 30a중의 FRAM부의 셀어레이의 일부를 투시한 평면패턴을 나타내고 있는데, 도 29b에 나타낸 평면패턴과 비교하여 캐패시터 절연막(52) 및 캐패시터 상부전극[캐패시터 플레이트선(PL); 53]이 부가되어 있고, 그 외는 동일하다.
다음에, 도 31에 나타낸 바와 같이, 상기 SixNy막(54)상에 제4층간절연막(71)을 형성한 후에 평탄화한다. 다음에, 상기 평탄화된 제4층간절연막(71)상에 상부배선용의 Al 퇴적, RIE가공을 행하여 상부배선(Al배선; 72)을 형성한다. 이 때, 상기 Al배선(72)의 형성과 동시에 인접한 혼재 디바이스의 제2층배선(73)을 형성할 수 있다. 이로써, 종래에 비해 배선형성의 공정수를 삭감할 수 있다.
상기 실시예7의 공정에 의하면, CMP를 이용하여 강유전체 캐패시터 및 배선을 형성함으로써 종래의 RIE를 이용하는 경우에 비해 캐패시터가공을 용이화할 수 있다.
또, 캐패시터부의 하부전극의 형성시에 인접한 다른 디바이스의 배선층도 형성함으로써 공정수를 줄일 수 있고, 게다가 강유전체 메모리부와 다른 디바이스와의 단차가 감소하여 상호 디바이스상의 평탄화가 가능하게 되고, 미세배선의 형성이 용이하게 되는 것은 명백하다.
실시예8
상기 제1실시형태에서 서술한 강유전체 캐패시터부의 형성공정례2와 마찬가지의 공정을 채용한 경우 이외는 실시예7과 완전히 마찬가지로 제조한 LSI에 대해, 강유전체 캐패시터부의 단면구조를 도 32에 나타내고 있다.
도 32에 있어서, 42b는 하부전극, 52b는 강유전체막, 53b는 상부전극이고, 그 외 도 31과 동일 부분에는 동일 부호를 붙인다.
실시예9
상기 제1실시형태에서 서술한 강유전체 캐패시터부의 형성공정례3과 마찬가지의 공정을 채용한 경우 이외는 실시예7과 완전히 마찬가지로 제조한 LSI에 대해, 강유전체 캐패시터부의 단면구조를 도 33에 나타내고 있다.
도 33에 있어서, 42c는 하부전극, 52c는 강유전체막, 53c는 상부전극, 61은 절연막이고, 그 외 도 31과 동일 부분에는 동일 부호를 붙인다.
또한, 상기 제1~제3실시형태에 있어서, 상기 각 실시예1~9에 나타낸 SixNy막(또는 TiO2막)을 이용하지 않는 경우에는, CVD법에 의한 W의 매립을 이용하여 콘택트 플러그를 형성하면, 프로세스중에 생기는 수소에 의해 강유전체막을 이용한 캐패시터가 열화된다.
그래서, 이러한 경우에는, CVD법에 의한 W의 매립 대신에 Al리플로우법을 이용하여 콘택트 플러그를 형성하면 좋다. 상기 Al리플로우법이란 Ar분위기중에서 기판온도를 400℃~470℃로 설정하여 고주파 마그네트론 스퍼터(magnetron sputter)에 의해 Al을 퇴적하는 방법[Al을 고온에서 용해하여 영동적(泳動的)으로 비아를 매립하는 Al리플로우법]으로, 프로세스중에 수소를 포함하지 않기 때문에, 강유전체 캐패시터막에 대한 손상이 적다.
그런데, 상기 각 실시예1~9에서는 강유전체 캐패시터의 상부전극 또는 하부전극의 재료로서 Pt를 채용했다. 그 이유는 Pt는 고융점금속이고, 또한 산화되지 않는 금속이기 때문이며, 강유전체 특성에 관해서도 강유전체 캐패시터에 적당하다.
그 밖에, 강유전체 캐패시터로 적당한 재료로서는, 상기 Pt 외에, Ir, IrOx, Ru, RuOx, Re, ReOx, 그들의 화합물 등의 귀금속 또는 도전성 산화물이 열거된다.
여기에서, Pt의 비저항은 9.81Ωm(Ir의 비저항은 4.81Ωm)이고, 종래의 LSI에 이용되고 있는 Al의 비저항 2.50Ωm, 현재 실용화의 검토가 진행되고 있는 Cu의 비저항 1.55Ωm와 비교하면, 4~6배 높다. 즉, 다른 혼재 디바이스의 배선을 강유전체 캐패시터의 전극에 종래 이용되고 있는 Pt 또는 Ir로 형성하고자 하면, 배선저항이 커지고, 소자의 고속동작이 제한되어 버린다. 그래서, 강유전체 캐패시터의 전극에 Al, Cu와 같은 저항치의 재질의 것을 이용하는 것도 고려된다.
그러나, 강유전체 캐패시터를 형성하기 위해서는, 적어도 600℃이상의 열처리가 필요하기 때문에, 이 온도이하의 융점을 갖는 원소는 적당하지 않다. 왜냐하면, 강유전체 캐패시터의 형성시에 융해가 생겨 버리기 때문이다. 강유전체막을 결정화하는데 필요한 600℃이상의 융점을 가지며, 저저항의 재료로서는, Cu(융점 1085℃), W(융점 3387℃), Mo(융점 2610℃)가 열거된다. 다만, 강유전체 캐패시터의 상부전극에 관해서는, 강유전체막의 형성후에 형성하기 때문에, Cu, W, Mo 등의 재질 외에, Al재료를 채용하는 것이 가능하게 된다.
한편으로, 전술한 바와 같이 강유전체막에 직접 접촉하는 전극에 관해서는, 산화되지 않는 Pt, 또는 산화되어도 저저항인 Ir, IrOx, Ru, RuOx, Re, ReOx나 그들의 화합물이 적당하기 때문에, 전극구조로서는 이하와 같은 저저항의 구조의 것이 적당하다.
즉, 강유전체 캐패시터의 전극재료를 이용하여 저저항의 배선을 형성하기 위해서는 상부전극으로서 (Cu/Ti/TiN/Pt), 강유전체막으로서 PZT, 하부전극으로서 (Pt/TiN/T i/Cu)가 고려된다. 여기에서, Ti/TiN은 Cu전극의 산화에 대한 배리어 메탈이다.
또, 상부전극으로서 저저항 메탈(Cu, W, Mo, Rh 등)/배리어 메탈(Ti/TiN, W/ WN 등)/귀금속(Pt, Ir, Ru, Re 및 그 산화물, 또는 이들을 적어도 1개 갖는 화합물)의 층구조, 하부전극으로서 귀금속(Pt, Ir, Ru, Re 및 그 산화물, 또는 이들을 적어도 1개 갖는 화합물)/배리어 메탈(Ti/TiN, W/WN 등)/저저항 그리고 고융점의 메탈(Al, Cu, W, Mo, Rh 등)의 층구조가 고려된다.
상기한 바와 같은 전극구조를 채용함으로써, 강유전체 캐패시터의 전극재료를 이용한 배선을 저저항으로 실현할 수 있고, 소자의 고속특성의 제한을 회피할 수 있다.
또한, 본 발명에 있어서는, 강유전체 캐패시터에 있어서도, 상기 PZT 이외에 PLZT(Pb1-yLayZr1-yTixO3), BIT(Bi4Ti3O12) 등의 페로브스카이트 구조를 포함하는 산화물 또는 그들의 일부를 치환원소로 치환한 산화물 외에, 스트론튬·비스마스·탄탈(SBT; SrBi2Ta2O9) 등의 비스마스층 모양의 화합물을 이용할 수 있다.
상술한 바와 같이 본 발명에 의하면, 고집적화 및 다른 디바이스와의 혼재를 용이하게 하고, 전극가공이 용이하고 강유전체 캐패시터에 손상을 주지 않는 구조를 갖는 반도체 집적회로 및 그 제조방법을 제공할 수 있다.

Claims (30)

  1. 반도체기판상에 형성된 제1절연막과,
    상기 제1절연막에 파인 제1홈에 매립된 후에 표면이 평탄화된 제1전극과,
    상기 제1홈에 제1전극이 매립된 상태의 상기 제1절연막상에 퇴적된 제2절연막과,
    상기 제1전극의 상부에 대응하여 상기 제2절연막에 파인 제2홈내에 순차적으로 퇴적된 후에 표면이 평탄화된 강유전체막 및 제2전극을 구비하고,
    상기 제1전극, 강유전체막, 제2전극으로 구성된 강유전체 캐패시터부를 갖춘 것을 특징으로 하는 반도체 집적회로.
  2. 반도체기판상에 형성된 제1절연막과,
    상기 제1절연막에 파인 제1홈내에 순차적으로 퇴적된 후에 표면이 평탄화된 제1전극 및 강유전체막과,
    상기 제1홈에 제1전극 및 강유전체막이 매립된 상태의 상기 제1절연막상에 퇴적된 제2절연막과,
    상기 강유전체막의 상부에 대응하여 상기 제2절연막에 파인 제2홈에 매립된 후에 표면이 평탄화된 제2전극을 구비하고,
    상기 제1전극, 강유전체막, 제2전극으로 구성된 강유전체 캐패시터부를 갖춘 것을 특징으로 하는 반도체 집적회로.
  3. 반도체기판상에 형성된 제1절연막과,
    상기 제1절연막에 파인 제1홈내에 퇴적된 후에 표면이 평탄화된 제1전극과,
    상기 제1홈에 제1전극이 매립된 상태의 상기 제1절연막상에 퇴적된 제2절연막과,
    상기 제1전극의 상부에 대응하여 상기 제2절연막에 파인 제2홈내에 퇴적된 후에 표면이 평탄화된 강유전체막과,
    상기 제2홈에 강유전체막이 매립된 상태의 상기 제2절연막상에 퇴적된 제3절연막과,
    상기 강유전체막의 상부에 대응하여 상기 제3절연막에 파인 제3홈내에 퇴적된 후에 표면이 평탄화된 제2전극을 구비하고,
    상기 제1전극, 강유전체막, 제2전극으로 구성된 강유전체 캐패시터부를 갖춘 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 복수개의 강유전체 캐패시터부의 각 제1전극이 일직선상에 배열되어 있고, 상기 제2홈 및 그것에 매립된 강유전체막은 상기 제1전극의 폭보다 넓은 폭을 갖고 상기 복수개의 강유전체 캐패시터부의 각 제1전극의 상부를 포함하는 영역에 공통으로 형성되어 있으며, 상기 제2전극은 상기 복수개의 강유전체 캐패시터부의 각 제1전극의 위쪽에서 그 배열방향으로 연속적으로 형성되어 있는 것을 특징으로 하는 반도체 집적회로.
  5. 제2항에 있어서, 복수개의 강유전체 캐패시터부의 각 제1전극 및 강유전체막은 일직선상에 배열되어 있고, 상기 제2홈 및 그것에 매립된 각 제2전극은 상기 캐패시터 절연막보다 작은 면적을 갖고 상기 캐패시터 절연막에 개별로 대응하여 형성되어 있으며, 상기 각 제2전극은 전극취출용 배선에 의해 접속되는 것을 특징으로 하는 반도체 집적회로.
  6. 제3항에 있어서, 복수개의 강유전체 캐패시터부의 각 제1전극이 일직선상에 배열되어 있고, 상기 제2홈 및 그것에 매립된 강유전체막은 상기 제1전극보다 큰 면적을 갖고 상기 각 제1전극에 개별로 대응하여 형성되어 있으며, 상기 제3홈 및 그것에 매립된 제2전극은 상기 복수개의 강유전체 캐패시터부의 각 제1전극의 위쪽에서 그 배열방향으로 연속적으로 형성되어 있는 것을 특징으로 하는 반도체 집적회로.
  7. 제1항에 있어서, 상기 강유전체 캐패시터부의 상층 또는 하층에 질화실리콘막 및 산화티탄막의 한쪽이 설치되어 있는 것을 특징으로 하는 반도체 집적회로.
  8. 제2항에 있어서, 상기 강유전체 캐패시터부의 상층 또는 하층에 질화실리콘막 및 산화티탄막의 한쪽이 설치되어 있는 것을 특징으로 하는 반도체 집적회로.
  9. 제3항에 있어서, 상기 강유전체 캐패시터부의 상층 또는 하층에 질화실리콘 막 및 산화티탄막의 한쪽이 설치되어 있는 것을 특징으로 하는 반도체 집적회로.
  10. 제1항에 있어서, 상기 강유전체 캐패시터부를 포함하는 강유전체 메모리와 동일 반도체칩상에 혼재되고, 상기 제1전극, 제2전극의 적어도 한쪽과 동시에 형성된 금속배선을 포함하는 적어도 2층이상의 다층배선구조를 갖는 다른 디바이스를 더 구비한 것을 특징으로 하는 반도체 집적회로.
  11. 제2항에 있어서, 상기 강유전체 캐패시터부를 포함하는 강유전체 메모리와 동일 반도체칩상에 혼재되고, 상기 제1전극, 제2전극의 적어도 한쪽과 동시에 형성된 금속배선을 포함하는 적어도 2층이상의 다층배선구조를 갖는 다른 디바이스를 더 구비한 것을 특징으로 하는 반도체 집적회로.
  12. 제3항에 있어서, 상기 강유전체 캐패시터부를 포함하는 강유전체 메모리와 동일 반도체칩상에 혼재되고, 상기 제1전극, 제2전극의 적어도 한쪽과 동시에 형성된 금속배선을 포함하는 적어도 2층이상의 다층배선구조를 갖는 다른 디바이스를 더 구비한 것을 특징으로 하는 반도체 집적회로.
  13. 제10항에 있어서, 상기 강유전체 메모리의 비트선은 상기 강유전체 캐패시터부의 아랫쪽 또는 위쪽에 위치하는 것을 특징으로 하는 반도체 집적회로.
  14. 제11항에 있어서, 상기 강유전체 메모리의 비트선은 상기 강유전체 캐패시터부의 아랫쪽 또는 위쪽에 위치하는 것을 특징으로 하는 반도체 집적회로.
  15. 제12항에 있어서, 상기 강유전체 메모리의 비트선은 상기 강유전체 캐패시터부의 아랫쪽 또는 위쪽에 위치하는 것을 특징으로 하는 반도체 집적회로.
  16. 제10항에 있어서, 상기 강유전체 메모리의 비트선은 상기 강유전체 캐패시터부의 제1전극 또는 제2전극과 동일 배선층에 위치하는 것을 특징으로 하는 반도체 집적회로.
  17. 제11항에 있어서, 상기 강유전체 메모리의 비트선은 상기 강유전체 캐패시터부의 제1전극 또는 제2전극과 동일 배선층에 위치하는 것을 특징으로 하는 반도체 집적회로.
  18. 제12항에 있어서, 상기 강유전체 메모리의 비트선은 상기 강유전체 캐패시터부의 제1전극 또는 제2전극과 동일 배선층에 위치하는 것을 특징으로 하는 반도체 집적회로.
  19. 반도체기판상에 표면이 평탄화된 제1절연막을 형성하는 공정과,
    상기 제1절연막에 제1홈을 파는 공정과,
    상기 제1절연막을 포함하는 반도체기판상에 제1전극막을 퇴적한 후에 표면을 평탄화함으로써 상기 제1홈에 제1전극을 매립형성하는 공정과,
    상기 제1전극이 매립된 제1절연막상에 제2절연막을 퇴적하는 공정과,
    상기 제1전극의 상부에 대응하여 상기 제2절연막에 제2홈을 파는 공정과,
    상기 제2절연막을 포함하는 반도체기판상에 강유전체막 및 제2전극막을 순차적으로 퇴적한 후에 표면을 평탄화함으로써 상기 제2홈에 강유전체막 및 제2전극을 매립형성하는 공정을 구비하고,
    상기 제1전극, 강유전체막, 제2전극으로 강유전체 메모리셀의 강유전체 캐패시터부를 형성하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  20. 반도체기판상에 표면이 평탄화된 제1절연막을 형성하는 공정과,
    상기 제1절연막에 제1홈을 파는 공정과,
    상기 제1절연막을 포함하는 반도체기판상에 제1전극막 및 강유전체막을 순차적으로 퇴적한 후에 표면을 평탄화함으로써 상기 제1홈에 제1전극 및 강유전체막을 매립형성하는 공정과,
    상기 제1전극이 매립된 제1절연막상에 제2절연막을 퇴적하는 공정과,
    상기 강유전체막의 상부에 대응하여 상기 제2절연막에 제2홈을 파는 공정과,
    상기 제2절연막을 포함하는 반도체기판상에 제2전극막을 퇴적한 후에 표면을 평탄화함으로써 상기 제2홈에 제2전극을 매립형성하는 공정을 구비하고,
    상기 제1전극, 강유전체막, 제2전극으로 강유전체 메모리셀의 강유전체 캐패시터부를 형성하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  21. 반도체기판상에 표면이 평탄화된 제1절연막을 형성하는 공정과,
    상기 제1절연막에 제1홈을 파는 공정과,
    상기 제1절연막을 포함하는 반도체기판상에 제1전극막을 퇴적한 후에 표면을 평탄화함으로써 상기 제1홈에 제1전극을 매립형성하는 공정과,
    상기 제1전극이 매립된 제1절연막상에 제2절연막을 퇴적하는 공정과,
    상기 제1전극의 상부에 대응하여 상기 제2절연막에 제2홈을 파는 공정과,
    상기 제2절연막을 포함하는 반도체기판상에 강유전체막을 퇴적한 후에 표면을 평탄화함으로써 상기 제2홈에 강유전체막을 매립형성하는 공정과,
    상기 강유전체막이 매립된 제2절연막상에 제3절연막을 퇴적하는 공정과,
    상기 강유전체막의 상부에 대응하여 상기 제3절연막에 제3홈을 파는 공정과,
    상기 제3절연막을 포함하는 반도체기판상에 제2전극막을 퇴적한 후에 표면을 평탄화함으로써 상기 제3홈에 제2전극을 매립형성하는 공정을 구비하고,
    상기 제1전극, 강유전체막, 제2전극으로 강유전체 메모리셀의 강유전체 캐패시터부를 형성하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  22. 제19항에 있어서, 상기 강유전체 캐패시터부를 포함하는 강유전체 메모리와 동일 반도체칩상에 적어도 2층이상의 다층배선구조를 갖는 다른 디바이스를 혼재할 때, 상기 다층배선의 일부를 이루는 금속배선을 상기 제1전극, 제2전극의 적어도 한쪽의 형성과 동시에 형성하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  23. 제20항에 있어서, 상기 강유전체 캐패시터부를 포함하는 강유전체 메모리와 동일 반도체칩상에 적어도 2층이상의 다층배선구조를 갖는 다른 디바이스를 혼재할 때, 상기 다층배선의 일부를 이루는 금속배선을 상기 제1전극, 제2전극의 적어도 한쪽의 형성과 동시에 형성하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  24. 제21항에 있어서, 상기 강유전체 캐패시터부를 포함하는 강유전체 메모리와 동일 반도체칩상에 적어도 2층이상의 다층배선구조를 갖는 다른 디바이스를 혼재할 때, 상기 다층배선의 일부를 이루는 금속배선을 상기 제1전극, 제2전극의 적어도 한쪽의 형성과 동시에 형성하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  25. 제22항에 있어서, 상기 강유전체 메모리의 비트선을 상기 강유전체 캐패시터부의 아랫쪽 또는 위쪽에 배치하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  26. 제23항에 있어서, 상기 강유전체 메모리의 비트선을 상기 강유전체 캐패시터부의 아랫쪽 또는 위쪽에 배치하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  27. 제24항에 있어서, 상기 강유전체 메모리의 비트선을 상기 강유전체 캐패시터부의 아랫쪽 또는 위쪽에 배치하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  28. 제22항에 있어서, 상기 강유전체 메모리의 비트선을 상기 강유전체 캐패시터부의 제1전극 또는 제2전극과 동일 배선층에 배치하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  29. 제23항에 있어서, 상기 강유전체 메모리의 비트선을 상기 강유전체 캐패시터부의 제1전극 또는 제2전극과 동일 배선층에 배치하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  30. 제24항에 있어서, 상기 강유전체 메모리의 비트선을 상기 강유전체 캐패시터부의 제1전극 또는 제2전극과 동일 배선층에 배치하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
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