KR20020039260A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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KR20020039260A
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Abstract

메모리 셀의 캐패시터 용량을 감소시키지 않고 집적도를 증가시키는 것을 가능하게 한 반도체 기억 장치 및 그 제조 방법을 제공하는 것으로, 반도체 기판(1)과, 이 반도체 기판(1) 상에 형성된 층간 절연막(4)과, 이 층간 절연막(4) 상에 형성된 제1 전극(9)과, 이 제1 전극(9) 상에 형성된 제1 강유전체막(10)과, 이 제1 강유전체막(10) 상에 형성된 제2 전극(11)과, 이 제2 전극(11) 상에 형성된 제2 강유전체막(12)과, 이 제2 강유전체막(12) 상에 형성된 제3 전극(13)을 구비한다.

Description

반도체 기억 장치 및 그 제조 방법{A SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 강유전체 캐패시터를 갖는 반도체 기억 장치에 관한 것으로, 특히 고집적화된 강유전체 메모리 셀을 갖는 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
최근, 강유전체 메모리 셀은, 저소비 전력이며 고신뢰성인 불휘발성 반도체기억 장치로서 개발되어 있다. 예를 들면, PZT(PbZr1-xTiOx)막을 구비하는 강유전체 캐패시터를 이용한 종래의 강유전체 메모리 디바이스는, 도 37에 도시한 바와 같이 구성된다.
반도체 기판(100)에 확산층(101 내지 103)이 설치되고, 이것에 인접하여 반도체 기판 상에 게이트(104 내지 107)가 설치된다. 확산층(101) 상에는 확산층(101)과 강유전체 캐패시터의 하부 전극(111)을 접속하는 플러그(108)가 형성되고, 확산층(102) 상에는 확산층(102)과 배선(121)을 접속하는 플러그(109)가 형성되며, 또한, 확산층(103) 상에는 확산층(103)과 강유전체 캐패시터의 하부 전극(117)을 접속하는 플러그(110)가 형성된다.
게이트(104), 확산층(101) 및 게이트(105)의 위쪽에는, 인접하는 2개의 강유전체 캐패시터에 공통의 하부 전극(111)이 형성되고, 하부 전극(111) 상에 있어서 게이트(104)의 위쪽에는 한쪽의 강유전체 캐패시터인 강유전체막(112)과 상부 전극(113)이 형성되고, 게이트(105)의 위쪽에는 다른 쪽의 강유전체 캐패시터인 강유전체막(114)과 상부 전극(115)이 형성된다.
마찬가지로, 게이트(106), 확산층(103) 및 게이트(107)의 위쪽에는, 인접하는 2개의 강유전체 캐패시터에 공통의 하부 전극(117)이 형성되고, 하부 전극(117) 상에 있어서 게이트(106)의 위쪽에는 한쪽의 강유전체 캐패시터인 강유전체막(118)과 상부 전극(119)이 형성되며, 게이트(107)의 위쪽에는 다른 쪽의 강유전체 캐패시터인 강유전체막(122)과 상부 전극(123)이 형성된다.
상부 전극(115)과 상부 전극(119)은, 각각의 상부 전극 상에 형성된 플러그 (116, 120)를 통해 배선(121)에 의해 상호 접속되며, 이 배선(121)이 플러그(109)에 의해 확산층(102)에 접속된다.
이와 같이, 종래의 강유전체 캐패시터를 구비하는 반도체 기억 장치에서는, 한쌍의 상부 전극과 하부 전극 사이에 설치된 강유전체막으로 이루어지는 강유전체 캐패시터가 메모리 셀 트랜지스터 상에 일대일 관계를 이루도록 형성된다. 또, 도 37에서는 생략되어 있지만, 강유전체 캐패시터를 구비하는 반도체 기억 장치에서는 마찬가지의 구조가 도 37의 좌우에 반복하여 형성된다.
도 37에 도시한 종래예는, 1개의 메모리 셀 트랜지스터에 1개의 강유전체 캐패시터를 병렬 접속한 유닛 셀을 복수개 직렬 접속한 구성을 이루고 있다. 이러한 구성은 래더형 강유전체 메모리로서, 예를 들면 "A Sub-40ns Random-Access Chain FRAM Architecture with a 7ns Cell-plate-Line Drive, D.Takas hima et al., IEEE ISSCC Technical Digest, pp102-103, Feb, 1999" 및 특개평10-255483호 공보에 기재되어 있다.
래더형 강유전체 메모리 중, 메모리 셀 트랜지스터(T)의 소스·드레인 사이에 캐패시터(C)의 양단을 각각 접속하여 유닛 셀로 하고, 이 유닛 셀을 복수 직렬로 접속한 강유전체 메모리(이하, TC 병렬 유닛 직렬 접속형 강유전체 메모리라 함)가 고집적화에 적합하다는 점에서 주목받고 있다.
이상과 같은 종래의 반도체 장치에서는, 이하의 과제를 갖는다. 종래의 강유전체 캐패시터는, 캐패시터 사이즈가 작아지면 프로세스 상의 손상의 영향이 현저하게 나타나, 캐패시터 특성이 악화될 가능성이 있었다. 특히 반응성 이온 에칭(Reactive Ion Etching(RIE))을 이용하여 캐패시터를 형성할 때, 캐패시터의 측면을 오버 에칭할 가능성이나 마스크의 위치 어긋남을 고려한 정렬 여유를 취할 필요가 있기 때문에, 에칭 후에 얻어지는 캐패시터의 형상이 설계치보다도 작게 되어, 필요한 캐패시터 용량을 얻지 못할 가능성이 있었다.
또한, 강유전체 캐패시터가 강유전체막 1층만으로 형성되기 때문에, 반도체 기억 장치의 칩 사이즈의 축소에 따라 강유전체 캐패시터의 사이즈가 축소되면, 캐패시터의 가공이 곤란하게 됨과 동시에 프로세스 상의 손상을 받기 쉽게 되어, 반도체 기억 장치의 전기적 특성이나 신뢰성, 수율에 악영향이 미친다고 하는 문제가 있었다. 본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 특히, 메모리셀 캐패시터의 용량을 감소시키지 않고 집적도를 증가시키는 것을 가능하게 한 반도체 기억 장치와, 그 제조 방법을 제공하려고 하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 메모리 셀의 구성을 나타내는 도 2에 서의 "A-B"선 상의 단면도.
도 2는 본 발명의 제1 실시예의 메모리 셀의 구성을 나타내는 상면도.
도 3은 본 발명의 제1 실시예에 따른 메모리 셀의 구성을 나타내는 도 2에서의 "C-D"선 상의 단면도.
도 4는 본 발명의 제1 실시예에 따른 메모리 셀의 구성을 나타내는 도 2에서의 "E-F"선 상의 단면도.
도 5의 (a)는 본 발명의 제1 실시예에 따른 메모리 셀의 구성을 나타내는 도 2에서의 "C-D"선 상 및 "E-F"선 상 부근의 단면도이고, (b)는 도 5의 (a)에 도시한 구성의 등가 회로도.
도 6은 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 7은 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 8은 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는단면도.
도 9는 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 10은 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 11은 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 12는 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 13은 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 14는 본 발명의 제2 실시예의 메모리셀의 제조 방법의 일공정을 나타내는 단면도.
도 15는 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 16은 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 17은 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 18은 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 19는 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 20은 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 21은 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 22는 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 23은 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 24는 본 발명의 제2 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 25는 본 발명의 제3 실시예에 따른 메모리 셀의 평면도.
도 26은 본 발명의 제3 실시예에 따른 도 25에 있어서의 "G-H"선 상에서의 단면도.
도 27의 (a)는 본 발명의 제3 실시예에 따른 도 25에서의 "K-L"선 상에서의 단면도이고, (b)는 제3 실시예에 따른 메모리 셀의 등가 회로도.
도 28은 본 발명의 제4 실시예에 따른 메모리 셀의 평면도.
도 29의 (a)는 본 발명의 제4 실시예에 따른 도 28에의 "M-N"선 상에서의 단면도이고, (b)는 본 발명의 제4 실시예에 따른 도 28에서의 "O-P"선 상에서의 단면도.
도 30은 본 발명의 제4 실시예에 따른 도 28에서의 "M-N"선 및 "O-P"선 상 근방의 사시도.
도 31은 본 발명의 제4 실시예에 따른 도 30의 등가 회로도.
도 32는 본 발명의 제5 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 33은 본 발명의 제5 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 34는 본 발명의 제5 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 35는 본 발명의 제5 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 36은 본 발명의 제5 실시예의 메모리 셀의 제조 방법의 일공정을 나타내는 단면도.
도 37은 종래의 강유전체 메모리의 구조를 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2, 200 : 소스 확산층(공통 소스 확산층)
4, 62 : 제1 층간 절연막
5, 6, 14, 15, 26, 27, 29, 30, 63, 64, 72, 73, 82, 83, 85, 87 : 플러그
7, 44, 65 : 강유전체 반응 방지막
8, 53, 66, 91 : 보호막
9, 67 : 하부 전극
10, 12, 68, 70 : 강유전체막
11, 16 : 플레이트선
13, 71 : 상부 전극
17 : 제1 비트선
18 : 제2 비트선
19, 74 : 제2 층간 절연막
20, 75 : 제1 강유전체 캐패시터
21, 76 : 제2 강유전체 캐패시터
22 : 플레이트선 컨택트
25, 77, 78, 79, 207, 208 : 워드선(게이트)
28, 201 : 드레인 확산층
40, 45, 50, 54, 55, 56, 90, 93 : 포토레지스트
41, 46, 57, 94, 202 : 컨택트 플러그창
42 : 플러그 전극 재료막
43 : 플러그 전극 산화 방지막
47 : TiAlN막
48 : IrOx막
49, 51, 52 : 재료막
60 : 제1 확산층
61 : 제2 확산층
69 : 공통 전극
80 : 제3 확산층
81 : 제4 확산층
86 : 배선
92 : 공통 전극막
205 : 제5 확산층
209 : 제6 확산층
210, 211 : 확산 방지층
본 발명의 실시예에 따른 반도체 기억 장치는, 반도체 기판과, 반도체 기판 상에 형성된 층간 절연막과, 층간 절연막 상에 형성된 제1 전극과, 제1 전극 상에 형성된 제1 강유전체막과, 제1 강유전체막 상에 형성된 제2 전극과, 제2 전극 상에 형성된 제2 강유전체막과, 제2 강유전체막 상에 형성된 제3 전극을 구비한다.
본 발명의 다른 실시예에 따른 반도체 기억 장치는, 반도체 기판과, 반도체 기판 상에 형성되고, 게이트 및 게이트를 사이에 두고 대향하여 배치된 제1 확산층및 제2 확산층을 갖는 제1 트랜지스터와, 반도체 기판 상에 제1 트랜지스터에 인접하여 형성되고, 게이트 및 게이트를 사이에 두고 대향하여 배치된 제3 확산층 및 제4 확산층을 갖는 제2 트랜지스터와, 제1 확산층에 접속된 제1 플러그 전극과, 제2 확산층에 접속된 제2 플러그 전극과, 제3 확산층에 접속된 제3 플러그 전극과, 제4 확산층에 접속된 제4 플러그 전극과, 제2 플러그 전극에 접속된 제1 비트선과, 제4 플러그 전극에 접속된 제2 비트선과, 제1 확산층에 제1 플러그 전극을 통해 접속된 제1 전극과, 제1 전극 상에 형성된 제1 강유전체막과, 제1 강유전체막 상에 형성된 제2 전극과, 제2 전극 상에 형성된 제2 강유전체막과, 제2 강유전체막 상에 형성된 제3 전극과, 제3 전극과 제3 확산층과 접속된 배선을 구비한다.
또한, 본 발명의 다른 실시예에 따른 반도체 기억 장치는, 반도체 기판과, 반도체 기판 상에 형성되고, 게이트 및 상기 게이트를 사이에 두고 대향하여 배치된 제1 확산층 및 제2 확산층을 갖는 제1 트랜지스터와, 반도체 기판 상에 제1 트랜지스터에 인접하여 형성되고, 게이트 및 게이트를 사이에 두고 제1 확산층에 대향하여 배치된 제3 확산층을 갖고, 제1 확산층을 공유하는 제2 트랜지스터와, 제1 확산층에 접속된 제1 플러그 전극과, 제2 확산층에 접속된 제2 플러그 전극과, 제1 플러그 전극으로부터 이격하여 제1 확산층에 접속된 제3 플러그 전극과, 제2 플러그 전극에 접속된 비트선과, 제1 확산층에 상기 제1 플러그 전극을 통해 접속된 제1 전극과, 제1 전극 상에 형성된 제1 강유전체막과, 제1 강유전체막 상에 형성된 제2 전극과, 제2 전극 상에 형성된 제2 강유전체막과, 제2 강유전체막 상에 형성된 제3 전극과, 제3 전극과 상기 제1 확산층과 제3 플러그 전극을 통해 접속된 배선을구비한다.
또한, 본 발명의 다른 실시예에 따른 반도체 기억 장치는 반도체 기판과, 반도체 기판 상에 형성되고, 게이트 및 게이트를 사이에 두고 대향하여 배치된 제1 확산층 및 제2 확산층을 갖는 트랜지스터와, 제1 확산층에 접속된 제1 플러그 전극과, 제2 확산층에 접속된 제2 플러그 전극과, 제1 플러그 전극으로부터 이격하여 제1 확산층에 접속된 제3 플러그 전극과, 제2 플러그 전극에 접속된 도트선과, 제1 확산층에 제1 플러그 전극을 통해 접속된 제1 전극과, 제1 전극 상에 형성된 제1 강유전체막과, 제1 강유전체막 상에 형성된 제2 전극과, 제2 전극 상에 형성된 제2 강유전체막과, 제2 강유전체막 상에 형성된 제3 전극과, 제3 전극에 접속되고, 제3 플러그 전극을 통해 제1 확산층에 접속된 배선을 구비한다.
또한, 본 발명의 다른 실시예에 따른 반도체 기억 장치는, 대향하는 상측 전극, 하측 전극 사이에 제1 강유전체막을 갖는 제1 강유전체 캐패시터와, 대향하는 상측 전극, 하측 전극 사이에 제2 강유전체막을 갖는 제2 강유전체 캐패시터를 구비하고, 상기 제1 강유전체 캐패시터의 상측 전극을 상기 제1, 제2 강유전체 캐패시터의 공통 전극으로 하고, 상기 제2 강유전체 캐패시터가 상기 제1 강유전체 캐패시터의 상측에 적층된 강유전체 캐패시터부를 구비한다.
또한, 본 발명의 실시예에 따른 반도체 기억 장치의 제조 방법은, 반도체 기판 상에 제1 확산층 및 이 제1 확산층으로부터 일정 거리만큼 이격한 위치에 제2 확산층을 형성하는 공정과, 반도체 기판 상에 제1 절연막을 형성하는 공정과, 제1절연막 중에 제1 확산층에 접속하는 제1 플러그 전극을 형성하는 공정과, 제1 절연막 중에 제2 확산층에 접속하는 제2 플러그 전극을 형성하는 공정과, 반도체 기판의 위쪽에 제1 플러그 전극을 통해 제1 확산층에 접속하는 제1 전극층을 형성하는 공정과, 제1 전극층을 소정 형상으로 가공하여 제1 전극을 형성하는 공정과, 제1 전극 상에 제1 강유전체막을 형성하는 공정과, 제1 강유전체막 상에 제2 전극층을 형성하는 공정과, 제2 전극층 상에 제2 강유전체막을 형성하는 공정과, 제2 강유전체막 상에 제3 전극층을 형성하는 공정과, 제2 강유전체막 및 제3 전극층을 소정 형상으로 가공하는 공정과, 제2 전극층을 소정 형상으로 가공하는 공정과, 제1 강유전체막 상에 제2 절연막을 형성하는 공정과, 제2 절연막 중에 상기 제3 전극에 접속하는 제3 플러그 전극을 형성하는 공정과, 제2 절연막 중에 상기 제2 플러그 전극에 접속하는 제4 플러그 전극을 형성하는 공정과, 제2 절연막 상에 상기 제3 플러그 전극 및 제4 플러그 전극에 접속되는 배선을 형성하는 공정을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 기억 장치의 제조 방법은, 반도체 기판 상에 제1 확산층, 제1 확산층에서 일정 거리 이격한 위치에 제2 확산층, 및 제2 확산층으로부터 일정 거리 이격한 위치에 제3 확산층을 형성하는 공정과, 반도체 기판 상에 제1 절연막을 형성하는 공정과, 제1 절연막 중에 제1 확산층에 접속하는 제1 플러그 전극을 형성하는 공정과, 제1 절연배 중에 제2 확산층에 접속하는 제2 플러그 전극을 형성하는 공정과, 제1 절연막 중에 제3 확산층에 접속하는 제3 플러그 전극을 형성하는 공정과, 반도체 기판의 위쪽에 제1 플러그 전극을 통해 제1 확산층에 접속하는 제1 전극층을 형성하는 공정과, 제1 전극층을 소정 형상으로 가공하여 제1 전극을 형성하는 공정과, 제1 전극 상에 제1 강유전체막을 형성하는 공정과, 제1 강유전체막 상에 제2 전극층을 형성하는 공정과, 제2 전극층 상에 제2 강유전체막을 형성하는 공정과, 제2 강유전체막 상에 제3 전극층을 형성하는 공정과, 제3 강유전체막 및 제3 전극층을 소정 형상으로 가공하는 공정과, 제2 전극층을 소정 형상으로 가공하는 공정과, 제1 강유전체막 상에 제2 절연막을 형성하는 공정과, 제2 절연막 중에 제3 전극에 접속하는 제4 플러그 전극을 형성하는 공정과, 제2 절연막 중에 제2 플러그 전극 및 제2 전극에 접속하는 제5 플러그 전극을 형성하는 공정과, 제2 절연막 중에 제3 플러그 전극에 접속하는 제6 플러그 전극을 형성하는 공정과, 제6 플러그 전극 및 제4 플러그 전극에 접속하는 배선을 제2 절연막 상에 형성하는 공정을 포함한다.
다음에, 도면을 참조하여 본 발명의 실시예를 설명한다. 이하의 도면에서, 동일 또는 유사 부분에는, 동일 또는 유사 참조 번호를 붙이고 있다. 도면은 모식적인 것으로, 두께와 평면 치수와의 관계 및 각층의 두께의 비율 등은 현실과는 다르다. 구체적인 두께나 치수는 이하의 설명을 참작하여 판단하여야 할 것이다. 또한, 도면 상호간에서도 상호 치수의 관계나 비율이 다른 부분이 포함된다.
<제1 실시예>
도 1 내지 도 5를 참조하여 본 실시예에 대하여 설명한다. 본 실시예에서는, 1T1C형(1 트랜지스터 1 캐패시터형) 강유전체 메모리에 대하여 본 발명에 관계하는 적층된 강유전체 캐패시터를 이용하는 경우에 대하여 설명한다.
1T1C형 강유전체 메모리에서는, 복수개의 캐패시터의 한쪽 전극은 각각 동일한 플레이트선에 접속되고, 복수개의 캐패시터의 다른 쪽 전극은 이들 복수개의 캐패시터와 일대일로 대응하는 메모리 셀 트랜지스터의 소스에 각각 접속된다. 각 메모리 셀 트랜지스터의 드레인은 다른 비트선에 접속되고, 게이트는 동일 워드선에 접속된다.
본 실시예에서는, 각 메모리 셀 트랜지스터의 소스와 플레이트선 사이에 2개의 강유전체 캐패시터가 병렬로 접속되고, 1개의 캐패시터만이 각 메모리 셀 트랜지스터에 접속된 종래의 구성에 비해 캐패시터의 용량이 2배로 되어 있다.
도 2는 강유전체 캐패시터를 갖는 반도체 기억 장치의 평면도이다. 도 2의 중앙부에는, 드레인이 비트선(17, 18)에 접속된 제1, 제2 메모리 셀 트랜지스터와, 제1, 제2 메모리 셀 트랜지스터의 게이트에 공통으로 접속되는 워드선(게이트: 25)과, 플레이트선(11)을 공통의 전극으로 하여 그 하부에 형성된 제1 강유전체 캐패시터(20)와, 그 상부에 적층하여 형성된 제2 강유전체 캐패시터(21)와, 제2 강유전체 캐패시터의 상부 전극 및 제2 메모리셀 트랜지스터의 소스를 접속하는 플레이트선(16)이 나타나 있다.
제1 강유전체 캐패시터의 하부 전극은, 제1 메모리 셀 트랜지스터의 소스에 접속되고, 플레이트선(16)은 플레이트선 컨택트(22)를 통해 반도체 기판에 형성된 플레이트 컨택트 확산층(도시하지 않음)에 접속된다. 도 2에서 도면의 좌우 방향으로 워드선(25)과 플레이트선(11)이 설치되고, 워드선(25)에 직교하여 비트선(17, 18) 등이 복수개 배치된다. 플레이트선(16)은 제1, 제2 강유전체 캐패시터(20, 21)의 공통 전극으로서 이용하는 부분이 확대되고, 상기한 구조가 도 2의 좌우에 반복됨으로써 제1 실시예에 따른 반도체 기억 장치가 구성된다.
다음에, 도 2의 "A-B"선 상에서의 단면, "C-D"'선 상에서의 단면 및 "E-F"선 상에서의 단면을 참조하여, 본 실시예에 따른 반도체 기억 장치의 구조를 더 상세히 설명한다. 도 2의 "A-B"선 상에서의 단면을 도 1에 도시한다.
도 1에서, 반도체 기판(1)에는 제1 메모리 셀 트랜지스터의 소스 확산층(2)과, 확산층(2)으로부터 일정 거리를 두고 제2 메모리 셀 트랜지스터의 소스 확산층(200)이 형성되고, 반도체 기판(1) 상에는 제1 층간 절연막(4)이 형성된다. 제1 층간 절연막(4) 내에는 소스 확산층(2)에 전기적으로 접속된 플러그(5)와, 소스 확산층(200)에 전기적으로 접속된 플러그(6)가 각각 형성된다.
제1 층간 절연막(4) 상에는 강유전체막 반응 방지막(7)이 설치된다. 여기서, 강유전체막 반응 방지막(7)은, 예를 들면, 질화실리콘막(SiN)과 알루미나막(Al2O3) 또는 산화 티탄막과의 적층막으로 이루어진다. 또한 플러그(5) 상에는 보호막(8)이 설치된다. 보호막(8)은, 예를 들면 TiAlN막과 IrOx막과의 적층막으로 이루어진다.
보호막(8) 상에는 제1 강유전체 캐패시터의 하부 전극(9)이 형성되고, 보호막(8) 및 하부 전극(9) 상에는, 전면에 걸쳐 제1 유전체 캐패시터(20)의 강유전체막(10)이 형성된다. 강유전체막(10) 상에는 제1 강유전체 캐패시터(20)의 상부 전극을 이루는 플레이트선(11)이 형성된다.
플레이트선(11)은, "A-B"선 상에서의 단면에서는 도 2의 확대부만이 도시되어 있지만, 실제로는 도 2의 워드선(25)에 따라 "A-B"선 방향으로 하부 전극(9)보다 길게 형성된다. 플레이트선(11) 상에는 제2 강유전체 캐패시터(21)의 강유전체막(12)이, 도 2의 "A-B"선 방향에서는 플레이트선(11)보다도 짧게 형성된다. 강유전체막(12) 상에는 제2 강유전체 캐패시터의 상부 전극(13)과, 플러그(14)가 형성된다.
소스 확산층(200)의 플러그(6) 상에는 강유전체막 반응 방지막(7), 강유전체막(10) 및 제2 층간 절연막(19)을 통하여, 플러그(6)와 전기적으로 접속된 플러그(15)가 형성된다. 플러그(14)와 플러그(15)는, 플레이트선(16)을 이용하여 상호 전기적으로 접속된다. 플러그 전극(5)의 위쪽에는 제1 비트선(17)이 형성되고, 플러그(6)의 위쪽에는 제2 비트선(18)이 형성된다. 또, 제2 층간 절연막(19)은 강유전체막(10)의 상부 구조를 피복하도록 전면에 형성된다.
이와 같이 하여, 하부 전극(9), 강유전체막(10), 플레이트선(11)으로 이루어지는 제1 캐패시터(20)와, 플레이트선(11), 강유전체막(12), 상부 전극(13)으로 이루어지는 제2 캐패시터(21)가 적층하여 형성된다. 또, 본 실시예의 구성을 나타내는 단면도에서는, 실제로 존재하는 경우가 있는 플러그 산화 방지막 등이 생략되어 있다.
다음에, 도 1의 "C-D"선 상에서의 단면을 도 3에 나타낸다. "C-D"선 상에서의 단면에서는 워드선(게이트: 25)이 하부 전극(9)의 아래쪽에 형성된다. "C-D"선 상에서의 단면에서는 상부 전극(13)에 접속된 플레이트선(16)의 반도체 기판(1)으로의 접속 형태는 도시되어 있지 않지만, 플레이트선(16)의 위쪽에, 좌우 방향으로 연장되어 제1 비트선(17)이 배치되고, 플러그(26, 27)를 통해 제1 비트선(17)이제1 메모리 셀 트랜지스터의 드레인 확산층(28)에 전기적으로 접속되며, 비트선 전위가 메모리 셀 트랜지스터의 드레인 확산층(28)에 제공된다. 또, 앞에서 설명한 바와 같이, 제1 메모리 셀 트랜지스터의 소스 확산층(2)은 플러그(5)를 통해 하부 전극(9)에 접속된다.
다음에, 도 2의 "E-F"선 상에서의 단면을 도 4에 도시한다. "E-F"선 상의 단면에서는 제1 비트선(17)에 인접하여 상호 평행하게 연장되는 제2 비트선(18)의 단면과, 플러그(6, 15)를 통해 제2 메모리 셀 트랜지스터의 소스 확산층(200)과 전기적으로 접속되는 플레이트선(16)의 접속 형태가 도시되어 있지만, 플레이트선(16)과 상부 전극(13)과의 접속 형태는 도시되어 있지 않다. 또한, 하부 전극(9) 및 상부 전극(13)도 도시되어 있지 않다.
워드선(25)을 사이에 두고 소스 확산층(200)과 대향하는 측에 제2 메모리 셀 트랜지스터의 드레인 확산층(201)이 형성된다. 드레인 확산층(201)은 플러그(29, 30)를 통해 제2 비트선(18)과 전기적으로 접속된다. 또, 플레이트선(11)의 좁은 부분의 단면이 강유전체막(10) 상에 나타나 있다.
다음에, 도 2의 "C-D"선, "E-F"선 근방의 형상을 도 5의 (a)의 사시도에 도시한다. 도 5의 (b)는 그 등가 회로이다. 도 5의 (a)에 도시한 바와 같이, 강유전체 캐패시터가 형성되는 부분에서는, 플레이트선(11)의 폭이 캐패시터 면적보다도 커지도록, 다른 부분에 비하여 폭이 확대되어 있다.
앞에서 설명한 것처럼, 플레이트선(11)의 확대 부분과 하부 전극(9) 사이의 강유전체막(10)을 이용하여 제1 강유전체 캐패시터(20)가 형성되고,플레이트선(11)의 확대 부분과 상부 전극(13) 사이의 강유전체막(12)을 이용하여 제2 강유전체 캐패시터(21)가 제1 강유전체 캐패시터(20) 상에 적층하여 형성된다.
다음에, 도 5의 (b)의 등가 회로를 참조하여, 도 5의 (a)에 도시한 제1, 제2 메모리 셀 트랜지스터와 제1, 제2 강유전체 캐패시터와의 접속에 대하여 더욱 구체적으로 설명한다.
도 5의 (b)에서, 비트선 BLj, BLj+1은 제1, 제2 비트선(17, 18)에 대응하고, 워드선 WLi는 워드선(25)에 대응하며, 또한 플레이트선 PLi는 플레이트선(11)에 대응한다. 여기서, i, j는 자연수이다.
트랜지스터 Qij1은, 제1 비트선(17)이 드레인 확산층(28)에 접속된 제1 메모리 셀 트랜지스터에 대응하고, 트랜지스터 Qij2는 제2 비트선(18)이 드레인 확산층(201)에 접속된 제2 메모리 셀 트랜지스터에 대응한다. 캐패시터 Cij1은 플레이트선(11)의 확대부의 하부에 형성된 제1 강유전체 캐패시터(20)에 대응하고, 캐패시터 Cij2는 플레이트선(11)의 확대부의 상부에 형성된 제2 강유전체 캐패시터(21)에 대응한다.
도 5의 (a), 도 5의 (b)의 대비로부터, 도 5의 (a)의 좌측에 위치하는 제1 메모리 셀 트랜지스터는 플러그(5)를 통해 하부 전극(9)과 소스 확산층(2)이 전기적으로 접속됨으로써, 드레인 확산층(28)에 접속된 제1 비트선(17)과 기억 데이터의 수수를 행하고, 도 5의 (a)의 우측에 위치하는 제2 메모리 셀 트랜지스터는 플러그(6), 플러그(15), 플레이트선(16) 및 플러그(14)를 통해 상부 전극(13)과 소스 확산층(200)이 전기적으로 접속됨으로써, 드레인 확산층(201)에 접속된 제2비트선(18)과 기억 데이터의 수수를 행하는 것이 도시되어 있다.
또, 도 5의 (b)에 도시한 등가 회로에서는, 캐패시터 Cij1, Cij2의 한쪽 전극이 공통의 플레이트선 PLi에 접속되어 있지만, 도 5 (a)의 사시도에서는 플레이트선(11)의 확대부를 공통 전극으로 하여, 제1, 제2 강유전체 캐패시터가 상하로 적층하도록 입체적으로 접속되는 것이 주목을 받고 있다.
여기서, 강유전체막(10, 12)의 두께는, 예를 들면 약 0.1㎛ 내지 약 0.3㎛의 범위 내이고, 하부 전극(9), 플레이트선(11) 및 상부 전극(13)의 두께는 약 0.1㎛내지 약 0.2㎛의 범위 내이며, 또한, 워드선(게이트: 25)의 폭은 약 0.2㎛이다. 이들 각 구성 요소의 치수는 일례로서 나타내는 것으로, 설계, 사양에 의해 변경하는 것이 가능하다.
또, 하부 전극(9), 플레이트선(11) 및 상부 전극(13)의 재료로서는, Ti막 상에 적층된 Pt막 등이 사용된다. Pt막의 두께는, 예를 들면 약 0.1㎛로 한다. 하부 전극으로서는, 예를 들면 Pt막 아래에 Si층이나 금속층을 형성하여도 된다. 또한, 하부 전극의 재료로서 Ir, IrO2외에 Ti/TiN/Pt 등의 적층 구조나 SrRuO, Ru, RuO 등을 이용할 수 있다.
강유전체막의 재료로서는, SrBiTaO의 혼성막이나 PbZrTiO의 혼성막, PZT 즉, Pb(ZrxTi1-xO3) 등이 사용된다. PZT 막의 경우에 막 두께는, 예를 들면 약 0.15㎛로 한다. BaSrTiO계의 혼성막도 사용할 수 있다. 이 밖에, BaTiO3, PLZT, LiNbO3, K3Li2Nb5O15등도 사용할 수 있다. 즉, 이온 결합성을 갖는 산화물 강유전체막은,어느 것이나 강유전체막의 재료로서 유효하다. 층간 절연막으로서는, BPSG나 TEOS 막을 이용할 수 있다. 비트선은 예를 들면 Al 등의 금속을 이용하여 형성할 수 있다.
상기한 바와 같이, 본 실시예에서는, 메모리 셀 캐패시터로서 강유전체막을 개재시킨 캐패시터를 수직 방향으로 2단 적층하여 배치한다. 이와 같이 하면, 강유전체 캐패시터를 동일 평면상에 1단 배치하는 종래의 구조에 비해 고집적화에 적합하며, 캐패시턴스를 감소시키지 않고 비트선이나 워드선의 간격을 축소할 수 있다. 또한, 종래에 비해 집적도를 내리지 않고 캐패시터 면적을 증가시켜, 강유전체 캐패시터에의 프로세스 손상을 저감시킬 수 있다.
<제2 실시예>
다음에, 도 6 내지 도 24를 참조하여 제2 실시예에 대하여 설명한다. 제2 실시예에서는, 제1 실시예에서 설명한 강유전체 캐패시터를 구비하는 반도체 기억 장치의 제조 방법을 도 1의 "A-B"선 상에서의 단면을 참조하여 공정순으로 설명한다.
도 6에 도시한 바와 같이, 실리콘 기판 상에 제1 메모리 셀 트랜지스터의 소스 확산층(2) 및 소스 확산층(2)으로부터 일정 거리만큼 떨어진 위치에 제2 메모리 셀 트랜지스터의 소스 확산층(200)을 형성한다. 이 때, 워드선을 통해 소스 확산층(2, 200)에 대향하는 위치에 제1, 제2 메모리 셀 트랜지스터의 드레인 확산층(도시하지 않음)이 동시에 형성된다. 다음에, 실리콘 산화막으로 이루어지는 제1 층간 절연막(4)을 형성하고, 화학적 기계적 연마법(이하, CMP(Chemical MechanicalPolish)라 함)을 이용하여 기판 표면을 평탄화한다.
다음에, 도 7에 도시한 바와 같이, 플러그 전극을 형성하기 위해 제1 층간 절연막(4) 상에 포토레지스트(40)를 형성하고, 리소그래피(이하, PEP(Photo Engraving process)라고 함)를 행한다.
다음에, 도 8에 도시한 바와 같이, 포토레지스트(40)를 마스크로 하여 드라이 에칭에 의해, 제1, 제2 메모리 셀 트랜지스터의 소스 확산층(2, 200) 상에 플러그 전극 형성용의 컨택트 플러그창(41, 202)을 형성하고, 포토레지스트(40)를 제거한다.
다음에, 도 9에 도시한 바와 같이, 플러그 전극 재료막(42)을 화학 반응을 수반하는 기상 성장 방법(이하, CVD법(Chemical Vapor Deposition)이라 함)을 이용하여 퇴적한다. 플러그 전극의 재료로서는 텅스텐을 이용한다. 또, 금속막을 대신하여 폴리실리콘막을 매립하여도 된다.
다음에, 도 10에 도시한 바와 같이, 플러그 전극 재료막(42)의 평탄화를 행하여, 제1, 제2 메모리 셀 트랜지스터의 소스 확산층(2, 200) 상에 플러그(5, 6)를 각각 형성한다.
다음에, 도 11에 도시한 바와 같이, 플러그(5, 6) 및 층간 절연막(4) 상에, 플러그 전극 산화 방지막(43)으로서 두께 약 0.1㎛의 질화실리콘막(SiN)을 형성한다. 다음에, 플러그 전극 산화 방지막(43) 상에, 강유전체막과 반응하지 않은 강유전체막 반응 방지막(44)으로서, 두께 약 0.02㎛의 알루미나막(Al2O3), 또는 두께약 0.02㎛의 산화 티탄막을 퇴적한다.
다음에, 도 12에 도시한 바와 같이, 포토레지스트(45)를 이용하여 PEP를 행하여, 플러그(5, 6) 상의 플러그 전극 산화 방지막(43) 및 강유전체막 반응 방지막(44)을 드라이 에칭에 의해 제거하고, 컨택트 플러그창(46)을 형성한다.
다음에, 도 13에 도시한 바와 같이, 두께 약 0.05㎛의 TiAlN막(47)을 스퍼터에 의해 퇴적하고, 또한 두께 약 0.05㎛의 IrOx막(48)을 스퍼터에 의해 퇴적한다.
다음에, 도 14에 도시한 바와 같이, 플러그 전극 산화 방지막(43)을 스토퍼로 하여, IrO막(48) 및 TiAlN막(47)을 평탄화하고, 플러그 전극(5, 6) 상에 매립하도록 형성한다.
다음에, 도 15에 도시한 바와 같이, 제1 강유전체 캐패시터의 하부 전극(9)의 재료막(49)을 스퍼터에 의해 퇴적하고, 도 16 및 도 17에 도시한 바와 같이, 포토레지스트(50)를 도포하여 PEP를 행하고, 드라이 에칭에 의해 하부 전극(9)을 형성하고, 포토레지스트(50)를 제거한다. 하부 전극(9)의 재료막(49)으로서는 두께 약 0.1㎛의 Pt막을 퇴적한다.
다음에, 도 18에 도시한 바와 같이 전면에 제1 강유전체 캐패시터의 강유전체막(10), 플레이트선(11)의 재료막(51), 제2 강유전체 캐패시터의 강유전체막(12), 상부 전극(13)의 재료막(52) 및 보호막(53)을 퇴적한다.
강유전체막(10, 12)의 재료로서는 두께 약 0.15㎛의 PZT(PbZr1-xTiOx)막을 형성한다. 플레이트선(11)의 재료막(51) 및 상부 전극(13)의 재료막(52)으로서, 두께 약 0.1㎛의 Pt막을 형성하고, 보호막(53)으로서, 두께 약 0.01㎛의 Al2O3막을 퇴적한다. 각 막을 퇴적한 후, 산소 분위기 중에서 약 650℃, 30초의 고속 가열 처리(Rapid Thermal Anneal(RTA))를 행하여, 강유전체막(10, 12)을 결정화한다.
다음에, 도 19에 도시한 바와 같이, 포토레지스트(54)를 하부 전극(9)의 위쪽의 보호막(53) 상에 형성한다. 다음에, 도 20에 도시한 바와 같이 PEP를 행하여, 보호막(53), 상부 전극(13)의 재료막(52) 및 제1 강유전체 캐패시터의 강유전체막(12)을 드라이 에칭에 의해 가공한다. 다음에, 도 21에 도시한 바와 같이, 포토레지스트(55)를 형성하여 리소그래피를 행하고, 도 20의 재료막(51)을 가공하여 플레이트선(11)을 형성한다.
다음에, 도 22에 도시한 바와 같이, 전면에 실리콘 산화막으로 이루어지는 제2 층간 절연막(19)을 CVD에 의해 퇴적하고, CMP를 이용하여 제2 층간 절연막(19)을 평탄화한다.
다음에, 도 23에 도시한 바와 같이, 포토레지스트(56)를 도포하여 PEP를 행하고, 플러그(5, 6)의 위쪽에, 플레이트선(16)과 접속하는 컨택트 플러그창(57)을 드라이 에칭에 의해 형성한다. 다음에, 약 650℃, 1시간의 산소 어닐링을 행하여, 강유전체 특성의 프로세스 손상을 회복시킨다.
다음에, 도 24에 도시한 바와 같이, 스퍼터법을 이용하여 플러그(14, 15) 및 플레이트선(16)의 재료막을 퇴적하고, 플러그(14, 15) 및 플레이트선(16)을 일체 구조로 하여 형성한다. 여기서, 플러그(14, 15) 및 플레이트선(16)의 재료막으로서는, Al/TiN을 이용한다.
이와 같이, 제2 실시예의 제조 방법에 따르면, 캐패시터를 적층하여 형성하고 캐패시터 면적을 종래보다도 크게 함으로써, 단위 셀 용량당 프로세스 손상을 저감시킬 수 있다.
또한, 2중으로 적층된 캐패시터를 상측과 하측에서 별개의 메모리 셀 캐패시터로서 이용하는 것이 가능해지고, 1 캐패시터당 캐패시턴스는 종래와는 다르지 않지만, 인접하는 메모리 셀에서 적층된 상측 및 하측 캐패시터 중 어느 한쪽을 사용함으로써, 워드선 간격을 좁히는 것이 가능하게 되어 고집적화된 메모리 셀을 얻을 수 있다.
<제3 실시예>
다음에, 도 26 내지 도 27을 참조하여 제3 실시예에 따른 반도체 기억 장치에 대하여 설명한다. 본 실시예에서는 제1 실시예의 변형예에 대하여 설명한다.
도 25는 본 실시예에 따른 반도체 기억 장치의 평면도이다. 도 25에 도시한 바와 같이, 본 실시예에서는 도 2에 도시한 제1 실시예에 비해 비트선 간격이 2배로 되어 있다.
제1 실시예에서는 도 2의 중앙부에서, 동일 플레이트선(11)을 공통의 전극으로 하여 제1, 제2 강유전체 캐패시터(20, 21)가 적층하여 형성되고, 드레인 확산층(28, 201)이 각각 제1, 제2 비트선(17, 18)에 접속된 제1, 제2 메모리 셀 트랜지스터에 의해 강유전체 캐패시터(20, 21)의 기억 데이터의 수수가 행해지고 있었다.
그러나, 제3 실시예에서는 도 25의 중앙부에서, 소스 확산층(2)과 플레이트선(11) 사이에 병렬로 접속된 제1, 제2 강유전체 캐패시터(20, 21)와의 기억 데이터의 수수가, 제1 비트선(17)에 드레인 확산층(28)이 접속된 제1 메모리 셀 트랜지스터에 의해서만 행해지는 것이 제1 실시예와 다르다. 이 때문에, 제3 실시예에서는, 제1 실시예에 비해 비트선 간격이 2배로 되어 있다. 그 밖의 구성은, 제1 실시예의 평면도와 마찬가지이기 때문에 설명을 생략한다.
도 25의 G-H 단면을 도 26에 도시한다. 도 26에서는, 제1 강유전체 캐패시터(20)의 하부 전극(9)이 플러그(5)를 통해 제1 메모리 셀 트랜지스터의 소스 확산층(2)에 접속되어 있다. 또한, 제2 강유전체 캐패시터의 상부 전극(13)이, 플러그(14), 플레이트선(16), 플러그(15) 및 플러그(6)를 통해 제1 메모리 셀 트랜지스터의 소스 확산층(2)에 접속되어 있다. 즉, 1개의 소스 확산층(2)과 공통의 플레이트선(11) 사이에, 제1, 제2 강유전체 캐패시터(20, 21)가 병렬로 접속되어 있다.
도 25의 G-H 단면을 나타내는 도 26과, 도 2의 A-B 단면을 나타내는 도 1을 비교하면, 제3 실시예에서의 소스 확산층(2)은, 제1 실시예에서의 소스 확산층(2)과 소스 확산층(200)이 일체화된 것으로 되어 있다.
도 25의 I-J 단면은, 도 2의 C-D 단면, 즉 도 3과 동일하기 때문에 설명을 생략한다. 도 25의 K-L 단면은 도 27의 (a)에 도시한 바와 같이, 제1 실시예에서의 도 4와 비교하여, 제1 트랜지스터의 드레인 확산층(201)이 제2 비트선(18)에 접속되어 있지 않다.
더 구체적으로 설명하면, 제3 실시예에서는, 제1 실시예에서의 제1, 제2 메모리 셀 트랜지스터의 소스 확산층(2)과 소스 확산층(200)이 일체화되어 공통 소스 확산층(2)으로 되고, 워드선(25)을 통해 공통 소스 확산층(2)에 대향하는 드레인 확산층(28: 도 27의 (a)의 단면에는 도시되어 있지 않음)과, 제1 비트선(17)이 전기적으로 접속된다.
상기한 바와 같이, 제3 실시예에서는 워드선(25)을 통해 공통 소스 확산층(2)에 대향하는 드레인 확산층(201)은 제2 비트선(18)과 접속되지 않기 때문에, 드레인 확산층(201)은 더미의 드레인 확산층으로 된다. 이 때문에, 제1 실시예에서의 제1, 제2 메모리 셀 트랜지스터는, 제3 실시예에서는 실효적으로 제1 메모리 셀 트랜지스터만으로 되고, 공통 소스 확산층(2)과 플레이트선(11) 사이에 병렬로 접속된 제1, 제2 강유전체 캐패시터와 기억 데이터의 수수를 행하게 된다.
여기서, 제1 비트선(17)에 접속되는 드레인 확산층(28)으로 분리한 더미의 드레인 확산층(201)을 형성할 필요는 없다고 생각되지만, 마스크 패턴의 규칙성 등의 관점에서, 더미의 드레인 확산층(201)을 남긴 쪽이 미세화에 대하여 유리하게 기능하는 경우가 있기 때문에, 제3 실시예에서는 더미의 드레인 확산층(201)을 남기는 경우와, 드레인 확산층(28)과 일체화하거나 또는 더미의 드레인 확산층(201)을 삭제하는 경우가 있다.
도 27의 (b)에 제3 실시예의 등가 회로를 도시한다. 여기서, BLj, WLi는 제 1 비트선(17), 워드선(25)에 대응하고, PLi는 플레이트선(11)에 대응한다.
Qij 및 Cij1, Cij2는 제1 메모리 셀 트랜지스터, 및 제1, 제2 강유전체 캐패시터에 대응한다.
제3 실시예에 따르면, 적층된 제1, 제2 강유전체 캐패시터를 이용함으로써 1개의 메모리 셀 트랜지스터에 접속되는 메모리 셀 캐패시터의 용량을 증대할 수 있다. 즉, 강유전체 캐패시터를 적층함으로써, 종래에 비해 보다 대면적의 메모리 셀 캐패시터를 구비하는 반도체 기억 장치를 제공하는 것이 가능하게 된다.
<제4 실시예>
다음에, 도 28 내지 도 31을 참조하여 제4 실시예의 반도체 기억 장치에 대하여 설명한다. 본 실시예에서는, TC 병렬 유닛 직렬 접속형 강유전체 메모리에 대하여, 본 발명이 적층된 강유전체 캐패시터 구성을 적용하는 예에 대하여 설명한다.
도 28은 제4 실시예에 따른 반도체 기억 장치의 평면도이다. 도 28에 도시한 바와 같이, 제4 실시예의 반도체 기억 장치에서는, 1개의 메모리 셀 트랜지스터와, 적층된 제1, 제2 강유전체 캐패시터(75, 76)가 병렬 접속된 단위를 유닛 셀로 하여, 이 유닛 셀이 복수개 직렬 접속된 구성으로 되어 있다.
즉, 제1 강유전체 캐패시터(75)의 하부 전극이 워드선 WL(게이트)에 인접한 소스/드레인 영역 중 어느 한쪽에 접속되고, 그 위에 적층된 제2 강유전체 캐패시터(76)의 상부 전극이 소스/드레인의 다른 쪽에 접속됨으로써 유닛 셀이 구성된다. 또, 제1 강유전체 캐패시터(75)는 공통 전극(69)의 하부에 형성되고, 제2 강유전체 캐패시터는 공통 전극(69)의 상부에 형성된다.
메모리 셀의 1블록은 8 또는 16 비트의 유닛 셀로 구성된다. 또, 도 28에는상호 인접하는 적층형의 제1, 제2 강유전체 캐패시터에서 제2 상부 전극끼리 접속하는 배선(86)과, 워드선 방향으로 인출된 공통 전극(69)이 도시되어 있다.
이와 같이, 적층된 제1, 제2 강유전체 캐패시터와, 그 아래쪽의 메모리 셀 트랜지스터가 도 28의 좌우 방향으로 반복하여 배치되고, 1 블록의 메모리 셀이 형성되며, 또한 복수개의 상기 메모리 셀 블록이 동일 방향으로 반복하여 배치된다. 또한, 메모리 셀 블록의 길이 방향으로 직교하여 복수의 워드선 WL이 배치된다.
여기서, 하나의 메모리 셀 블록 내의 메모리 셀 트랜지스터 및 강유전체막을 구비하는 메모리 셀 캐패시터의 개수는 통상 8 또는 16개이지만, 경우에 따라 다른 개수를 적절하게 설정할 수 있다. 각 메모리 셀 트랜지스터는, 메모리 셀 블록 내에서 직렬로 접속된다. 메모리 셀 트랜지스터의 각 게이트는 1개의 워드선을 형성한다.
도 28의 M-N 단면을 도 29의 (a)에 도시한다. 도 29의 (a)에서, 반도체 기판(1)에 제1 확산층(60) 및 제2 확산층(61)이 형성된다. 여기서, 제1, 제2 확산층은 소스/드레인 확산층 중 어느 하나이고, 도 29의 (a)의 M-N 단면에서는, 제2 확산층(61)만이 도시된다. 제1 확산층(60)과 제2 확산층(61) 사이에는, 워드선(게이트: 77)이 형성되지만, 도 29의 (a)의 M-N 단면에서는 도시되어 있지 않다.
반도체 기판(1) 및 워드선(77) 상에는, 제1 층간 절연막(62)이 형성된다. 제1 층간 절연막(62)에는, 제1 확산층(60)에 전기적으로 접속되는 플러그(63)와, 제2 확산층(61)에 전기적으로 접속되는 플러그(64)가 형성되지만, 도 29의 (a)의 M-N 단면에서는 제1 확산층(60)과 플러그(63)는 도시되어 있지 않다.
제1 층간 절연막(62) 상에는 강유전체막 반응 방지막(65)이 형성된다. 강유전체막 반응 방지막(65)은, 예를 들면 질화실리콘막(SiN)과, 이에 적층된 알루미나막(Al2O3) 또는 산화 티탄막으로 이루어진다. 강유전체 반응 방지막(65) 내의 플러그(64) 상에는 보호막(66)이 형성된다. 보호막(66)은 예를 들면, TiAlN막과 그 위에 형성된 IrOx막으로 이루어진다.
플러그(63)와 보호막(66)을 통해 전기적으로 접속되는 제1 강유전체 캐패시터의 하부 전극(67) 상에는, 강유전체막(68)이 형성되고, 강유전체막(68) 상에는 제2 강유전체 캐패시터와의 공통 전극(69)이 형성된다. 공통 전극(69)은, 도 29의 (a)의 M-N선 상에서는 하부 전극(67)의 길이보다도 길게 형성된다. 공통 전극(69) 상에는 강유전체막(70)이 형성된다. 강유전체막(70)은 도 29의 (a)의 M-N선 상에서는 공통 전극(69)보다 짧게 형성된다.
강유전체막(70) 상에는 상부 전극(71)이 형성되고, 상부 전극(71) 상에는 플러그(72)가 형성된다. 한편, 보호막(66)을 통해 플러그(64)와 전기적으로 접속되는 플러그(73)가, 강유전체막 반응 방지막(65), 강유전체막(68) 및 공통 전극(69)을 통하여 형성된다. 이 때, 제2 확산층(61)이, 제1, 제2 강유전체 캐패시터의 공통 전극(69)과 전기적으로 접속된다. 또한, 이들 각 구성 요소를 피복하도록 제2 층간 절연막(74)이 형성된다.
여기서, 플러그(72)의 상단부는 배선(86)에 접속되지만, 플러그(73)의 상단부는 어디에도 접속되지 않고, 더미 플러그로 되어 있다. 따라서 플러그(73)의 역할은 플러그의 하부에서 공통 전극(69)과 전기적으로 접속되는 것만으로, 공통 전극(69)의 상부로 돌출된 부분은 없어도 된다고 생각된다.
그러나, 제5 실시예에서 설명하는 바와 같이, 본 발명의 메모리 셀의 구성에 필요한 다수의 플러그는, 동일 층간 절연막 내에서 일괄 형성되기 때문에, 플러그의 높이를 가지런이 한 쪽이 공정 수가 적은 이점이 있다. 이 때문에, 플러그(73)를 더미 플러그로서 형성하고 있다.
이와 같이 하여, 하부 전극(67), 강유전체막(68) 및 공통 전극(69)으로 이루어지는 제1 강유전체 캐패시터(75)가 형성되고, 제1 강유전체 캐패시터(75) 상에 공통 전극(69), 강유전체막(70) 및 상부 전극(71)으로 이루어지는 제2 강유전체 캐패시터(76)가 형성된다. 또, 제4 실시예의 구성을 나타내는 단면도에서는, 실제로 존재하는 경우가 있는 플러그 전극 산화 방지막 등이 생략되어 있다.
도 29의 (b)는 도 28의 O-P 단면도이다. 실제로는, 도 29의 (b)에 도시한 구성이 도면의 좌우 방향으로 반복하여 배치된다. 이 단면에서는, 제1 내지 제5 워드선(게이트: 77, 78, 79, 207, 208)이 하부 전극(67)의 아래쪽에 형성된다. 제1 내지 제5 워드선(77, 78, 79, 207, 208)의 양측의 반도체 기판(1)에는, 제1 확산층(60), 제2 확산층(61), 제3 확산층(80), 제4 확산층(81), 제5 확산층(205), 제6 확산층(209)이 형성된다.
제1 층간 절연막(62) 중에는, 제1 확산층(60)에 전기적으로 접속된 플러그(63)와, 제3 확산층(80)에 전기적으로 접속된 플러그(82)와, 제5 확산층(205)에 전기적으로 접속된 플러그(83)가 형성된다. 제1 층간 절연막(62)상에는 강유전체막 반응 방지막(65)이 형성된다.
강유전체막 반응 방지막(65) 내의 플러그(63, 83) 상에는 보호막(66)이 형성되고, 보호막(66) 상에는 하부 전극(67)이 도 29의 (b)의 2개소에 형성된다. 보호막(66) 및 하부 전극(67) 상에는 강유전체막(68), 공통 전극(69), 강유전체막(70) 및 상부 전극(71)이 순서대로 적층되고, 이와 같이 적층된 제1, 제2 강유전체 캐패시터가 도 29의 (b)의 3개소에 형성된다.
상부 전극(71) 중, 좌단의 상부 전극(71) 상에는 플러그(72)가 형성되고, 중앙의 상부 전극(71) 상에는 플러그(85)가 형성된다. 또한, 플러그(72)와 플러그(85)를 상호 접속하는 배선(86)이 형성된다. 또한, 배선(86)과 플러그(82)를 접속하는 플러그(87)가 강유전체막 반응 방지막(65)을 통해 형성된다. 또한, 각 구성 요소를 피복하도록 제2 층간 절연막(74)이 형성된다.
도 29의 (b)에 도시한 단면도에서는, 게이트(77)의 위쪽에 설치된 제2 강유전체 캐패시터의 상부 전극(71)과, 게이트(79)의 위쪽에 설치된 제2 강유전체 캐패시터의 상부 전극(71)이 배선(86)을 이용하여 전기적으로 접속된다. 또, 도 28의 M-N선 근방의 형상이 도 30에 사시도로서 도시되어 있다. 도 30에서의 안쪽의 좌우 방향이 도 28에서의 O-P선 근방의 형상을 도시하고 있다.
도 30의 사시도에서, 적층된 제1, 제2 강유전체 캐패시터의 공통 전극(69)과 플러그(64)를 전기적으로 접속하는 더미의 플러그(73)가 공통 전극(69)의 위쪽으로 돌출되도록 형성된다.
도 30의 등가 회로가 도 31에 도시되어 있다. Qi, Qi+1은 도 30의 좌측에소스/드레인 확산층을 공통으로 하여 상호 직렬 접속된2개의 메모리 셀 트랜지스터에 대응하고, Ci, Ci+1은 도 30의 좌측에 적층된 제1, 제2 강유전체 캐패시터에 대응한다. 또, WLi, WLi+1은 2개의 메모리 셀 트랜지스터의 게이트에 대응한다.
제4 실시예에서, 강유전체막(68, 70)의 두께는, 예를 들면 0.1㎛ 내지 0.3㎛의 범위이다. 하부 전극(67), 공통 전극(69) 및 상부 전극(71)의 두께는 0.1㎛ 내지 0.2㎛의 범위이다. 또한, 각 게이트(워드선: 77, 78, 79, 207, 208)의 두께는 약 0.2㎛이다. 이들 각 구성 요소의 사이즈는 일례로서 나타내는 것으로, 설계, 사양에 의해 변경하는 것이 가능하다.
또, 하부 전극(67), 공통 전극(69) 및 상부 전극(71)의 재료막으로서는 Ti막 상에 적층된 두께 약 0.1㎛의 Pt막 등이 사용된다. Pt막의 하부 전극으로서는, Si 층이나 금속층을 이용하여도 된다. Ir, IrO2, Ti/TiN/Pt으로 이루어지는 적층 구조나 SrRuO, Ru, RuO 등도 하부 전극으로서 사용할 수 있다.
강유전체막으로서는 SrBiTaO 혼성막이나 PbZrTiO(PZT; Pb(ZrxTi1-x)O3) 등의 혼성막이 사용된다. PZT막의 경우, 막 두께는, 예를 들면 약 0.15㎛로 한다. 이 외, BaSrTiO 계의 혼성막이나 BaTiO3, PLZT, LiNbO3, K3Li2Nb5O15등도 강유전체막으로서 사용할 수 있다. 즉, 이온 결합성을 갖는 산화물 강유전체막은, 어느 것이나 강유전체 캐패시터막으로 하여도 유효하다. 층간 절연막은 BPSG나 TEOS를 이용하여 형성된다. 비트선은 예를 들면 Al 등의 금속을 이용하여 형성된다.
제4 실시예에서 설명한 바와 같이, 강유전체 캐패시터를 적층하여 배치하는것은, 1개의 강유전체 캐패시터를 동일 평면 상에 배치하는 종래 구조보다도 고집적화에 적합하며, 캐패시터의 용량을 감소시키지 않고 비트선 사이 거리 및 워드선 사이 거리를 축소할 수 있다. 또한, 캐패시터 면적을 종래보다 크게 하여도 집적도를 저하시키지 않고, 캐패시터에의 프로세스 손상을 저감시킬 수 있다.
또한, 종래와 동일 캐패시터 면적이 되도록 본 실시예를 구성한 경우에는, 워드선의 폭과 간격이 좁혀지기 때문에, 캐패시터 아래쪽의 메모리 셀 트랜지스터의 면적을 종래의 절반으로 하는 것이 가능하게 되어, 대폭적인 고집적화를 도모할 수 있다. 즉, 본 실시예에 따르면, 종래 기술에 비해 메모리 셀 트랜지스터당 캐패시터 면적을 크게 할 수 있다.
이와 같이, 강유전체 캐패시터를 적층함으로써 고집적도이고, 또한 대면적인 강유전체 캐패시터를 갖는 강유전체 메모리를 용이하게 실현할 수 있다. 여기서는, COP(Capacitor On Plug) 구조를 취하고 있기 때문에, 플러그를 캐패시터 영역 내에 설치함으로써 플러그만큼의 면적을 축소하는 것이 가능해져 고집적화에 유효하다. 그러나, 본 발명은 COP 구조에 한정되는 것이 아니라, 다른 구조에 대해서도 널리 적용시킬 수 있다.
<제5 실시예>
다음에, 도 32 내지 도 36을 참조하여 제5 실시예에 대하여 설명한다. 본 실시예에서는, 제4 실시예에서 설명한 강유전체 캐패시터의 제조 방법의 일례에 대하여 설명한다.
도 29의 (a)에 도시한 단면 구조를 갖는 강유전체 캐패시터의 제조 공정을도 32 내지 도 36에 도시한다. 제5 실시예에 따른 강유전체 캐패시터의 제조 방법에서, 제2 실시예에서 설명한 도 6 내지 도 20까지의 공정을 그대로 적용시킬 수 있기 때문에, 도 20의 다음 공정을 참조하여 설명한다.
우선, 도 32에 도시한 바와 같이, 상부 전극(71)의 보호막(91) 상 및 공통 전극막(92) 상에 포토레지스트(90)를 형성한다. 다음에, 도 33에 도시한 바와 같이 PEP를 행하여, 공통 전극막(92)을 가공하여 공통 전극(69)을 형성하고, 적층된 제1, 제2 강유전체 캐패시터를 형성한다.
다음에, 도 34에 도시한 바와 같이, 제1, 제2 강유전체 캐패시터 상에 실리콘 산화막으로 이루어지는 제2 층간 절연막(74)을 CVD에 의해 퇴적하고, 제2 층간 절연막(74)의 표면을 평탄화한다.
다음에, 도 35에 도시한 바와 같이, 포토레지스트(93)를 형성하여 PEP를 행하여, 플러그(63) 및 플러그(64)의 위쪽에 플러그 전극 형성용의 컨택트 플러그창(94)을 드라이 에칭에 의해 형성한다.
다음에, 650℃, 1시간의 산소 어닐링을 행하여, 강유전체 특성의 프로세스 손상을 회복시킨 후, 도 36에 도시한 바와 같이, 플러그 및 배선의 재료막을 스퍼터법에 의해 퇴적하고, 패터닝하여 플러그(72, 73)와 배선(86)을 일괄 형성한다. 또, 플러그(72)의 아래쪽에는, 플러그 및 배선 재료의 확산 방지층(210)이 형성되어 있다. 또한 플러그(73)의 아래쪽에는 플러그 및 배선 재료의 확산 방지층(211)이 형성되어 있다.
여기서, 플러그 전극 재료로서 Al/TiN을 이용하였다. TiN층은 플러그(72)나배선(86)의 하부 표면과 상부 전극(71) 및 보호막(91) 사이에서, Al의 확산을 방지하는 확산 방지층이고, 다른 확산 방지층을 이용하는 것도 가능하다.
또, 도 29의 (b)에 도시한 제5 실시예에서의 단면 구조의 형성에서, 상부 전극(71)과 제3 확산층(80)과의 접속은, 도 24에 도시한 제2 실시예에서의 상부 전극(13)과 소스 확산층(200)과의 접속과 마찬가지로 행할 수 있다.
이와 같이, 제5 실시예의 제조 방법에 따르면, 캐패시터를 적층하여 형성함으로써, 종래 1개의 트랜지스터 상에 1개의 캐패시터가 형성되어 있던데 대하여, 2개의 트랜지스터 상에 2개의 캐패시터가 적층하여 형성되므로, 각 캐패시터 면적이 2개의 트랜지스터 영역분으로 되어, 종래보다도 크게 할 수 있다. 이 때문에, 메모리 셀 사이즈가 축소되더라도 캐패시터 면적에 대한 셀 사이즈 축소의 영향이 작고, 프로세스 손상을 저감시킴으로써 제조 과정에서의 불량 발생을 방지하여, 반도체 기억 장치의 신뢰성을 향상하는 것이 가능하게 된다.
제5 실시예에 따르면, 하부 전극(67)이 인접하는 트랜지스터끼리 공유화되기때문에, 제1 실시예에 비해 더욱 고집적화가 달성된다. 제5 실시예의 직접 접속에서는, 2층 구조의 강유전체막을 갖는 캐패시터를 2개씩 조합하여, 1개의 플러그를 이용하여 상부 전극을 반도체 기판 중의 확산층과 접속하고 있다. 이 때문에, 상부 전극과 확산층을 접속하는 플러그를 설치하는 영역을 대폭 삭감시킬 수 있다. 또, 본 발명은 상기한 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지로 변형하여 실시할 수 있다.
본 발명에 따르면, 메모리 셀의 캐패시터 용량을 감소시키지 않고 집적도를 높일 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성된 층간 절연막과,
    상기 층간 절연막 상에 형성된 제1 전극과,
    상기 제1 전극 상에 형성된 제1 강유전체막과,
    상기 제1 강유전체막 상에 형성된 제2 전극과,
    상기 제2 전극 상에 형성된 제2 강유전체막과,
    상기 제2 강유전체막 상에 형성된 제3 전극
    을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 전극의 아래쪽으로 일정 방향으로 연장되어 형성된 워드선을 더 포함하고,
    상기 제2 전극은, 상기 워드선의 연장 방향을 따라 상기 제1 전극보다도 길게 형성되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 강유전체막 및 제2 강유전체막은, SrBiTaO계, PbZrTiO계(PZT; Pb(ZrxTi1-x)O3를 포함), BaSrTiO계의 혼성막 및 BaTiO3, PLZT, LiNbO3, K3Li2Nb5O15등으로 이루어지는 이온 결합성을 갖는 산화물 강유전체막 중 어느 하나로부터 선택되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제1 내지 제3 전극은, Ti/Pt, Ti/TiN/Pt 등의 적층막 및 Ir, IrO2, SrRuO, Ru, RuO 등을 하부 전극으로 하는 Pt 막 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  5. 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 게이트 및 상기 게이트를 사이에 두고 대향하여 배치된 제1 확산층 및 제2 확산층을 갖는 제1 트랜지스터와,
    상기 반도체 기판 상에 상기 제1 트랜지스터에 인접하여 형성되고, 게이트 및 상기 게이트를 사이에 두고 대향하여 배치된 제3 확산층 및 제4 확산층을 갖는 제2 트랜지스터와,
    상기 제1 확산층에 접속된 제1 플러그 전극과,
    상기 제2 확산층에 접속된 제2 플러그 전극과,
    상기 제3 확산층에 접속된 제3 플러그 전극과,
    상기 제4 확산층에 접속된 제4 플러그 전극과,
    상기 제2 플러그 전극에 접속된 제1 비트선과,
    상기 제4 플러그 전극에 접속된 제2 비트선과,
    상기 제1 확산층에 상기 제1 플러그 전극을 통해 접속된 제1 전극과,
    상기 제1 전극 상에 형성된 제1 강유전체막과,
    상기 제1 강유전체막 상에 형성된 제2 전극과,
    상기 제2 전극 상에 형성된 제2 강유전체막과,
    상기 제2 강유전체막 상에 형성된 제3 전극과,
    상기 제3 전극과 상기 제3 확산층에 접속된 배선
    을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 제1 트랜지스터의 게이트 및 제2 트랜지스터의 게이트가 접속된 워드선과,
    상기 제2 전극을 이루는 상기 워드선 방향으로 연장하여 형성된 플레이트선과,
    상기 제1 전극, 상기 제1 전극 상의 제1 강유전체막 및 상기 제1 강유전체막 상의 제2 전극으로 이루어지는 제1 강유전체 캐패시터와,
    상기 제2 전극, 상기 제2 전극 상의 제2 강유전체막, 및 상기 제2 강유전체막 상의 제3 전극으로 이루어지는 제2 강유전체 캐패시터
    를 포함하고,
    상기 제1 트랜지스터의 드레인은 상기 제1 비트선에 접속되며,
    상기 제1 트랜지스터의 소스는 상기 제1 강유전체 캐패시터의 제1 전극에 접속되고,
    상기 제2 트랜지스터의 드레인은 상기 제2 비트선에 접속되며,
    상기 제2 트랜지스터의 소스는 상기 제2 강유전체 캐패시터의 제3 전극에 접속되는
    것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 제1 강유전체막 및 상기 제2 강유전체막은, SrBiTaO계, PbZrTiO계(PZT; Pb(ZrxT1-x)O3를 포함), BaSrTiO계의 혼성막, 및 BaTiO3, PLZT, LiNbO3, K3Li2Nb5O15등의 이온 결합성을 갖는 산화물 강유전체막 중 어느 하나로부터 선택되는 것을 특징으로 하는 반도체 기억 장치.
  8. 제5항에 있어서,
    상기 제1 내지 제3 전극은, Ti/Pt, Ti/TiN/Pt 등의 적층막, 및 Ir, IrO2, SrRuO, Ru, RuO 등을 하부 전극으로 하는 Pt막 중 어느 하나로부터 선택되는 것을 특징으로 하는 반도체 기억 장치.
  9. 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 게이트 및 상기 게이트를 사이에 두고 대향하여 배치된 제1 확산층 및 제2 확산층을 갖는 제1 트랜지스터와,
    상기 반도체 기판 상에 상기 제1 트랜지스터에 인접하여 형성되며, 게이트 및 상기 게이트를 사이에 두고 상기 제1 확산층에 대향하여 배치된 제3 확산층을 갖고, 상기 제1 확산층을 공유하는 제2 트랜지스터와,
    상기 제1 확산층에 접속된 제1 플러그 전극과,
    상기 제2 확산층에 접속된 제2 플러그 전극과,
    상기 제1 플러그 전극으로부터 이격하여 상기 제1 확산층에 접속된 제3 플러그 전극과,
    상기 제2 플러그 전극에 접속된 비트선과,
    상기 제1 확산층에 상기 제1 플러그 전극을 통해 접속된 제1 전극과,
    상기 제1 전극 상에 형성된 제1 강유전체막과,
    상기 제1 강유전체막 상에 형성된 제2 전극과,
    상기 제2 전극 상에 형성된 제2 강유전체막과,
    상기 제2 강유전체막 상에 형성된 제3 전극과,
    상기 제3 전극과 상기 제1 확산층에 상기 제3 플러그 전극을 통해 접속된 배선
    을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  10. 반도체 기판과,
    상기 반도체 기판 상에 형성되고, 게이트 및 이 게이트를 사이에 두고 대향하여 배치된 제1 확산층 및 제2 확산층을 갖는 트랜지스터와,
    상기 제1 확산층에 접속된 제1 플러그 전극과,
    상기 제2 확산층에 접속된 제2 플러그 전극과,
    상기 제1 플러그 전극으로부터 이격하여 상기 제1 확산층에 접속된 제3 플러그 전극과,
    상기 제2 플러그 전극에 접속된 비트선과,
    상기 제1 확산층에 상기 제1 플러그 전극을 통해 접속된 제1 전극과,
    상기 제1 전극 상에 형성된 제1 강유전체막과,
    상기 제1 강유전체막 상에 형성된 제2 전극과,
    상기 제2 전극 상에 형성된 제2 강유전체막과,
    상기 제2 강유전체막 상에 형성된 제3 전극과,
    상기 제3 전극에 접속되고, 상기 제3 플러그 전극을 통해 상기 제1 확산층에 접속된 배선
    을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 트랜지스터의 게이트가 접속된 워드선과,
    상기 제2 전극을 이루는 상기 워드선 방향으로 연장되어 형성된 플레이트선과,
    상기 제1 전극, 상기 제1 전극 상의 제1 강유전체막, 및 상기 제1 강유전체막 상의 제2 전극으로 이루어지는 제1 강유전체 캐패시터와,
    상기 제2 전극, 상기 제2 전극 상의 제2 강유전체막, 및 상기 제2 강유전체막 상의 제3 전극으로 이루어지는 제2 강유전체 캐패시터
    를 포함하고,
    상기 트랜지스터의 드레인은 상기 비트선에 접속되고,
    상기 트랜지스터의 소스는 상기 제1 강유전체 캐패시터의 제1 전극과 상기 제2 강유전체 캐패시터의 제3 전극에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  12. 제10항에 있어서,
    상기 제1 강유전체막 및 상기 제2 강유전체막은, SrBiTaO계, PbZrTiO 계(PZT; Pb(ZrxTi1-x)O3를 포함), BaSrTiO계의 혼성막, 및 BaTiO3, PLZT, LiNbO3, K3Li2Nb5O15등으로 이루어지는 이온 결합성을 갖는 산화물 강유전체막 중 어느 하나인 것을 특징으로 하는 반도체 기억 장치.
  13. 제10항에 있어서,
    상기 제1 내지 제3 전극은, Ti/Pt, Ti/TiN/Pt 등의 적층막, 및 Ir, IrO2,SrRuO, Ru, RuO 등을 하부 전극으로 하는 Pt막 중 어느 하나로부터 선택되는 것을 특징으로 하는 반도체 기억 장치.
  14. 대향하는 상측 전극, 하측 전극 사이에 제1 강유전체막을 갖는 제1 강유전체 캐패시터와,
    대향하는 상측 전극, 하측 전극 사이에 제2 강유전체막을 갖는 제2 강유전체 캐패시터
    를 포함하고,
    상기 제1 강유전체 캐패시터의 상측 전극을 상기 제1, 제2 강유전체 캐패시터의 공통 전극으로 하고, 상기 제2 강유전체 캐패시터가 상기 제1 강유전체 캐패시터의 상측에 적층된 강유전체 캐패시터부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  15. 제14항에 있어서,
    3개 이상의 상기 강유전체 캐패시터부가 인접 배치되고, 상기 3개 이상의 상기 강유전체 캐패시터부는, 상호 인접하는 제1, 제2, 제3 강유전체 캐패시터부를 포함하며, 상기 제1 강유전체 캐패시터부는 상기 제2 강유전체 캐패시터부와 상기 제1 강유전체 캐패시터의 하측 전극에서 상호 접속되며, 상기 제2 강유전체 캐패시터부는 상기 제3 강유전체 캐패시터부와 상기 제2 강유전체 캐패시터의 상측 전극에서 상호 접속되는 것을 특징으로 하는 반도체 기억 장치.
  16. 제14항에 있어서,
    소스 또는 드레인을 공통으로 하여 복수의 트랜지스터가 직렬로 접속되고,
    상기 복수의 트랜지스터는, 소스 또는 드레인을 공통으로 하여 직렬로 접속된 제1, 제2 트랜지스터를 포함하고,
    상기 복수의 트랜지스터의 게이트는 각각 워드선에 접속되며,
    상기 제1, 제2 트랜지스터의 위쪽에는 상기 강유전체 캐패시터부 1개를 포함하고,
    상기 제1 트랜지스터의 소스는 상기 강유전체 캐패시터부를 구성하는 상기 제1 강유전체 캐패시터의 하측 전극에 접속되고,
    상기 제1 트랜지스터의 드레인과 상기 제2 트랜지스터의 소스는 상기 제1, 제2 트랜지스터의 공통 전극을 이루고,
    상기 제1, 제2 트랜지스터의 공통 전극은 상기 강유전체 캐패시터부를 구성하는 상기 제1, 제2 강유전체 캐패시터의 공통 전극에 접속되며,
    상기 제2 트랜지스터의 드레인은 상기 강유전체 캐패시터부를 구성하는 상기 제2 강유전체 캐패시터의 상측 전극에 접속되는
    것을 특징으로 하는 반도체 기억 장치.
  17. 제14항에 있어서,
    상기 제1, 제2 강유전체막은, SrBiTaO계, PbZrTiO계(PZT; Pb(ZrxTi1-x)O3를 포함), BaSrTiO계의 혼성막, 및 BaTiO3, PLZT, LiNbO3, K3Li2Nb5O15등으로 이루어지는 이온 결합성을 갖는 산화물 강유전체막 중 어느 하나인 것을 특징으로 하는 반도체 기억 장치.
  18. 제14항에 있어서,
    상기 상측, 하측 전극 및 상기 공통 전극은, Ti/Pt, Ti/TiN/Pt 등의 적층막, 및 Ir, IrO2, SrRuO, Ru, RuO 등을 하부 전극으로 하는 Pt막 중 어느 하나로부터 선택되는 것을 특징으로 하는 반도체 기억 장치.
  19. 반도체 기판 상에 제1 확산층 및 이 제1 확산층으로부터 일정 거리만큼 이격한 위치에 제2 확산층을 형성하는 공정과,
    상기 반도체 기판 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 중에 상기 제1 확산층에 접속하는 제1 플러그 전극을 형성하는 공정과,
    상기 제1절연막 중에 상기 제2 확산층에 접속하는 제2 플러그 전극을 형성하는 공정과,
    상기 반도체 기판의 위쪽에 상기 제1 플러그 전극을 통해 상기 제1 확산층에 접속하는 제1 전극층을 형성하는 공정과,
    상기 제1 전극층을 소정 형상으로 가공하여 제1 전극을 형성하는 공정과,
    상기 제1 전극 상에 제1 강유전체막을 형성하는 공정과,
    상기 제1 강유전체막 상에 제2 전극층을 형성하는 공정과,
    상기 제2 전극층 상에 제2 강유전체막을 형성하는 공정과,
    상기 제2 강유전체막 상에 제3 전극층을 형성하는 공정과,
    상기 제2 강유전체막 및 상기 제3 전극층을 소정 형상으로 가공하는 공정과,
    상기 제2 전극층을 소정 형상으로 가공하는 공정과,
    상기 제1 강유전체막 상에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 중에 상기 제3 전극에 접속하는 제3 플러그 전극을 형성하는 공정과,
    상기 제2 절연막 중에 상기 제2 플러그 전극에 접속하는 제4 플러그 전극을 형성하는 공정과,
    상기 제2 절연막 상에 상기 제3 플러그 전극 및 상기 제4 플러그 전극에 접속되는 배선을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  20. 반도체 기판 상에 제1 확산층, 상기 제1 확산층으로부터 일정 거리 이격한 위치에 제2 확산층, 및 상기 제2 확산층으로부터 일정 거리 이격한 위치에 제3 확산층을 형성하는 공정과,
    상기 반도체 기판 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 중에 상기 제1 확산층에 접속하는 제1 플러그 전극을 형성하는 공정과,
    상기 제1 절연막 중에 상기 제2 확산층에 접속하는 제2 플러그 전극을 형성하는 공정과,
    상기 제1 절연막 중에 상기 제3 확산층에 접속하는 제3 플러그 전극을 형성하는 공정과,
    상기 반도체 기판의 위쪽에 상기 제1 플러그 전극을 통해 상기 제1 확산층에 접속하는 제1 전극층을 형성하는 공정과,
    상기 제1 전극층을 소정 형상으로 가공하여 제1 전극을 형성하는 공정과,
    상기 제1 전극 상에 제1 강유전체막을 형성하는 공정과,
    상기 제1 강유전체막 상에 제2 전극층을 형성하는 공정과,
    상기 제2 전극층 상에 제2 강유전체막을 형성하는 공정과,
    상기 제2 강유전체막 상에 제3 전극층을 형성하는 공정과,
    상기 제3 강유전체막 및 상기 제3 전극층을 소정 형상으로 가공하는 공정과,
    상기 제2 전극층을 소정 형상으로 가공하는 공정과,
    상기 제1 강유전체막 상에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 중에 상기 제3 전극에 접속하는 제4 플러그 전극을 형성하는 공정과,
    상기 제2 절연막 중에 상기 제2 플러그 전극 및 상기 제2 전극에 접속하는 제5 플러그 전극을 형성하는 공정과,
    상기 제2 절연막 중에 상기 제3 플러그 전극에 접속하는 제6 플러그 전극을 형성하는 공정과,
    상기 제6 플러그 전극 및 상기 제4 플러그 전극에 접속하는 배선을 상기 제2 절연막 상에 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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