CN113451301A - 集成电路结构中的隔离区域 - Google Patents

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CN113451301A CN202011547439.8A CN202011547439A CN113451301A CN 113451301 A CN113451301 A CN 113451301A CN 202011547439 A CN202011547439 A CN 202011547439A CN 113451301 A CN113451301 A CN 113451301A
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Abstract

本文公开了集成电路(IC)结构中的隔离区域以及相关的方法和部件。例如，在一些实施例中，IC部件可以包括：包括硅的第一区域；包括交替的第二材料层和第三材料层的第二区域，其中，第二材料包括硅和锗，第三材料包括硅，并且第二区域中的层中的各个层具有小于3纳米的厚度；以及包括交替的第二材料层和第三材料层的第三区域，其中，第三区域中的层中的各个层具有大于3纳米的厚度，并且第二区域在第一区域和第三区域之间。

Description

集成电路结构中的隔离区域
背景技术
电子部件可以包括有源电元件，例如晶体管。这些元件的设计可能会对电子部件的大小、性能和可靠性造成影响。
附图说明
通过结合附图的以下具体实施方式，将容易理解实施例。为了便于描述，相似的附图标记表示相似的结构元件。在附图的各图中，通过示例性方式而非限制性方式示出了实施例。
图1A-1D是根据各种实施例的集成电路(IC)结构的截面图。
图2A-2D、图3A-3D、图4A-4D、图5A-5D、图6A-6D、图7A-7D、图8A-8D、图9A-9D、图10A-10D、图11A-11D、图12A-12D、图13A-13D、图14A-14D、图15A-15D、图16A-16D、图17A-17D、图18A-18D、图19A-19D、图20A-20D、图21A-21D、图22A-22D、图23A-23D、图24A-24D、图25A-25D、图26A-26D、图27A-27D、图28A-28D、图29A-29D、图30A-30D、图31A-31D、图32A-32D、图33A-33D、图34A-34D、图35A-35D、图36A-36D、图37A-37D、图38A-38D、图39A-39D、图40A-40D、和图41A-41D是根据各种实施例的制造图1A-1D的IC结构的示例性工艺中的各阶段的截面图。
图42A-42D是根据各种实施例的另一种IC结构的截面图。
图43是根据各种实施例的另一种IC结构的截面图。
图44-47示出了根据各种实施例的示例性IC结构布局。
图48是根据本文公开的实施例中的任一个的可以包括IC结构的晶圆和管芯的俯视图。
图49是根据本文公开的实施例中的任一个的可以包括IC结构的IC部件的侧视截面图。
图50是根据本文公开的实施例中的任一个的可以包括IC结构的IC封装的侧视截面图。
图51是根据本文公开的实施例中的任一个的可以包括IC结构的IC部件组件的侧视截面图。
图52是根据本文公开的实施例中的任一个的可以包括IC结构的示例性电气设备的框图。
具体实施方式
本文公开了集成电路(IC)结构中的隔离区域，以及相关的方法和部件。例如，在一些实施例中，IC部件可以包括：包括硅的第一区域；包括交替的第二材料层和第三材料层的第二区域，其中，第二材料包括硅和锗，第三材料包括硅，并且第二区域中的层中的各个层具有小于3纳米的厚度；以及包括交替的第二材料层和第三材料层的第三区域，其中，第三区域中的层中的各个层具有大于3纳米的厚度，并且第二区域在第一区域和第三区域之间。
环绕栅(GAA)晶体管可以包括由栅极材料包裹的垂直定向的横向半导体沟道(例如，线沟道)的堆叠体。在操作期间，电流可能流经这些半导体沟道，并通过施加到栅极和邻近的源极/漏极(S/D)区域的电信号来进行调节。然而，在操作期间，也可能在晶体管下方(例如，在衬底或其他下层材料中)形成不期望的寄生沟道，这样的寄生沟道可能会降低晶体管性能(例如，在晶体管的关断状态下可能引起升高的源极至漏极泄漏电流)。相对于基于鳍状物的晶体管，因为寄生“子鳍状物”区域可能太宽而无法获得任何短沟道控制来抑制泄漏，所以这样的寄生沟道问题可能在GAA晶体管中加重。
本文公开了新型IC结构，其可以在器件区域(例如，S/D和沟道区域)与下层材料之间提供改进的隔离，以减轻或消除通过寄生沟道的源极至漏极泄漏。本文公开的制造技术可以提供这种隔离，而无需使用昂贵的常规绝缘体上硅(SOI)衬底，并且不增添显著的制造复杂性(从而加快采用速度并减少成本)。
在以下具体实施方式中，参考构成其一部分的附图，其中类似的附图标记始终表示类似的部分，并且其中通过例示示出了可以实施的实施例。应当理解，在不脱离本公开的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑改变。因此，以下具体实施方式不应被理解为限制性意义。
以最有助于理解要求保护的主题的方式将多个操作描述为依次的多个分立动作或操作。然而，描述的顺序不应被解释为暗示这些操作必定是顺序相关的。具体而言，这些操作可以不按照所呈现的顺序执行。所描述的操作可以以不同于所述实施例的顺序执行。在另外的实施例中可以执行多个额外的操作和/或可以省略所描述的操作。
对于本公开，短语“A和/或B”表示(A)、(B)或(A和B)。对于本公开，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。短语“A或B”表示(A)、(B)或(A或B)。附图不一定按比例绘制。虽然许多附图示出了具有平壁和直角拐角的直线结构，但这只是为了便于说明，并且使用这些技术制成的实际设备将展示出圆化拐角、表面粗糙度、和其他特征。
说明书使用短语“在一实施例中”或“在实施例中”，其每一个均可以指代一个或多个相同或不同实施例。此外，关于本公开的实施例所使用的术语“包括”、“具有”等是同义的。当用于描述尺寸范围时，短语“在X和Y之间”表示包括X和Y的范围。如本文所使用的，除非另有说明，否则术语“绝缘”是指“电绝缘”。为了方便起见，短语“图1”可以用于指代图1A-1D的附图的合集，短语“图2”可以用于指代图2A-2D的附图的合集。
图1提供了根据各种实施例的IC结构100的截面图。特别地，图1A是通过图1C和1D的截面A-A(垂直于沟道区域202的纵轴，并且横过不同的沟道区域202的源极/漏极区域128/130)截取的截面图，图1B是通过图1C和1D的截面B-B(垂直于沟道区域202的纵轴，并且横过跨越多个沟道区域202的栅极204)截取的截面图，图1C是通过图1A和1B的截面C-C(沿沟道区域202的纵轴)截取的截面图，并且图1D是通过图1A和1B的截面D-D(在相邻的沟道区域202之间，平行于沟道区域202的纵轴)。图2-41的“A”、“B”、“C”、和“D”子图分别与图1的子图“A”、“B”、“C”、和“D”分享相同的视角。虽然附图中的各个附图描绘了特定数量的器件区域206(例如，三个)、器件区域206中的沟道区域202(例如，三个)、以及沟道区域202中的沟道材料106的特定布置(例如，两条线)，但是这仅仅是为了便于说明，并且IC结构100可以包括更多或更少的器件区域206和/或沟道区域202、和/或沟道材料106的其他布置。
器件区域206可以相对于下层基底102垂直定向，其中多个器件区域206沿基底102排列。基底102可以是由半导体材料系统组成的半导体衬底，所述半导体材料系统包括例如n型或p型材料系统(或两者的组合)。例如，基底102可以包括使用体硅形成的晶体衬底。基底102可以包括体硅或砷化镓衬底上的二氧化硅层。基底102可以包括转化的层(例如，在基于氧的退火工艺期间已经转化成二氧化硅的硅层)。在一些实施例中，基底102可以使用可以或可以不与硅组合的替代性材料而形成，所述替代性材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、或锑化镓。被分类为II-VI族、III-V族、或IV族的其他材料也可以用于形成基底102。虽然此处描述了可以形成基底102的材料的一些示例，但是可以使用可以充当IC结构100的基础的任何材料或结构。基底102可以是单个化的管芯(例如，图48的管芯1502)或晶圆(例如，图48的晶圆1500)的一部分。在一些实施例中，基底102本身可以包括互连层、绝缘层、钝化层、蚀刻停止层、附加的器件层等。如图1中所示，基底102可以包括基座222，可以围绕基座222设置电介质材料110；电介质材料110可以包括任何合适的材料，例如浅沟槽隔离(STI)材料(例如，氧化物材料，例如，氧化硅)。
IC结构100可以包括一个或多个器件区域206，器件区域206具有带有纵轴(从图1A和1B的视角进入页面，并且根据图1C和1D的视角的左右方向)的沟道材料106。可以以多种方式中的任一种来布置器件区域206的沟道材料106。例如，图1将器件区域206的沟道材料106示出为包括多个半导体线(例如，GAA中的纳米线或纳米带、叉片(forksheet)、双栅、或伪双栅晶体管)。虽然各个附图在器件区域206的沟道材料106中描绘了特定数量的线，但是这只是为了便于说明，并且器件区域206可以包括更多或更少的线作为沟道材料106。更通常地，本文公开的IC结构100或其子结构(例如，下面讨论的绝缘材料区域158)中的任一个可以用于具有任何期望的架构的晶体管中，所述期望的架构例如叉片晶体管、双栅晶体管、或伪双栅晶体管。在一些实施例中，沟道材料106可以包括硅和/或锗。在一些实施例中，沟道材料106可以包括锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、或被分类为II-VI族、III-V族、或IV族的其他材料。在一些实施例中，沟道材料106可以包括半导体氧化物(例如，铟镓锌氧化物)。在一些实施例中，在特定的器件区域206中的不同的导线中使用的沟道材料106的材料成分可以是不同的，或者可以是相同的。
源极/漏极(S/D)区域128/130可以与沟道材料106的纵向端部电接触，从而允许电流在操作期间(在通过S/D接触部164向S/D区域128/130施加适当的电势之后)从一个S/D区域128/130通过沟道材料106流到另一个S/D区域128/130。虽然图1A(和附图中的其他附图)描绘了跨越(“短接”)多个S/D区域128/130的单个S/D接触部164，但是这仅仅是说明性的，并且S/D接触部164可以被布置以便隔离并连接各个S/D区域128/130，如所期望的。如下面参考图2-42进一步讨论的，S/D区域128可以具有特定的掺杂剂类型(即，n型或p型)，而S/D区域130可以具有相反的掺杂剂类型(即，分别为p型或n型)；在附图中，S/D区域128/130的特定布置仅仅是说明性的，并且可以(例如，通过适当的选择性掩模)使用任何期望的布置。S/D区域128/130可以由绝缘材料区域横向限定，该绝缘材料区域包括电介质材料112、电介质材料118、和电介质材料120；这些绝缘材料区域可以在相邻的器件区域206中的S/D区域128/130之间提供阻挡部。如图1A所示，在一些实施例中，电介质材料112可以具有带有由其上的电介质材料118和其间的电介质材料120形成的“间隔物”的U形截面。
在一些实施例中，S/D区域128/130可以包括诸如硅锗或碳化硅的硅合金。在一些实施例中，S/D区域128/130可以包括诸如硼、砷、或磷的掺杂剂。在一些实施例中，S/D区域128/130可以包括诸如锗或III-V族材料或合金的一种或多种交替的半导体材料。例如，对于p型金属氧化物半导体(PMOS)晶体管，S/D区域128/130可以包括IV族半导体材料，例如硅、锗、硅锗、锗锡、或与碳合金化的硅锗。硅、硅锗、和锗中的示例性p型掺杂剂包括硼、镓、铟、和铝。例如，对于n型金属氧化物半导体(NMOS)晶体管，S/D区域128/130可以包括III-V族半导体材料，例如铟、铝、砷、磷、镓和锑、以及一些示例性化合物，包括砷化铟铝、磷化铟砷、砷化铟镓、磷化铟镓砷、锑化镓、锑化镓铝、锑化铟镓、或锑化铟镓磷。
沟道材料106可以与栅极电介质136接触。在一些实施例中，栅极电介质136可以围绕沟道材料106(例如，如图1所示，当沟道材料106包括线时)。栅极电介质136可以包括一个层或层的堆叠体。一个或多个层可以包括氧化硅、二氧化硅、碳化硅、和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以在栅极电介质136中使用的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化铝镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸锌铅。在一些实施例中，当使用高k材料时，可以在栅极电介质136上执行退火工艺以改进其质量。
栅极电介质136可以设置在沟道材料106和栅极金属138之间。在一些实施例中，栅极金属138可以围绕沟道材料106(例如，如图1所示，当沟道材料106包括线时)。栅极金属138和栅极电介质136一起可以在相关联的沟道区域202中为相关联的沟道材料106提供栅极204，其中沟道材料106的电阻抗由(通过栅极接触部140)施加到相关联的栅极204的电势来调节。取决于栅极金属138是其一部分的晶体管是PMOS晶体管还是NMOS晶体管，栅极金属138可以包括至少一种p型功函数金属或n型功函数金属(或两者)。在一些实施方式中，栅极金属138可以包括两个或更多个金属层的堆叠体，其中一个或多个金属层为功函数金属层并且至少一个金属层为填充金属层。为了其他目的，可以包括其他金属层，例如阻挡层(例如，钽、氮化钽、含铝的合金等)。在一些实施例中，栅极金属138可以包括减小电阻的帽盖层(例如，铜、金、钴、或钨)。对于PMOS晶体管，可以用于栅极金属138的金属包括但不限于钌、钯、铂、钴、镍、导电金属氧化物(例如，氧化钌)、以及本文参考NMOS晶体管讨论的(例如，用于功函数调整的)金属中的任一种。对于NMOS晶体管，可以用于栅极金属138的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽、和碳化铝)、以及以上参考PMOS晶体管讨论的(例如，用于功函数调整的)金属中的任一种。在一些实施例中，栅极金属138可以包括其中的一种或多种材料的浓度的(增加的或减少的)梯度。电介质材料118可以将栅极金属138、栅极电介质136、和栅极接触部140与邻近的S/D接触部164分隔开，并且电介质材料124可以将栅极电介质136与邻近的S/D区域128/130分隔开。例如，电介质材料118和124可以包括氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅、掺杂有碳的氧化硅、氮氧化硅、或掺杂有碳的氮氧化硅。沟道材料106、栅极电介质136、栅极金属138以及相关联的S/D区域128/130可以一起形成晶体管。
在图1的IC结构100中，在S/D区域128/130和基底102之间可以存在绝缘材料区域158；如上所述，这样的绝缘材料区域158的存在可以帮助将S/D区域128/130与下层材料隔离，并且因此减轻或消除了下层材料中的不期望的寄生沟道的形成。绝缘材料区域158可以包括沟道材料106的氧化物；例如，如果沟道材料106是硅，则绝缘材料区域158可以包括氧化硅。如下面参考图2-41所讨论的，绝缘材料区域158可以在沟道材料106从牺牲材料104的相邻层“释放”期间形成，并且因此可以在IC结构100中形成绝缘材料区域158而不增加IC结构100的制造复杂性。
图1(以及本文公开的其他实施例)的IC结构的元件的尺寸可以采用任何合适的形式。例如，在一些实施例中，栅极204的栅极长度208可以在3纳米和100纳米之间；器件区域206中的不同的栅极204可以具有相同的栅极长度208、或不同的栅极长度208，如所期望的。在一些实施例中，沟道材料106的宽度210可以在3纳米和30纳米之间。在一些实施例中，沟道材料106的厚度212可以在1纳米和500纳米之间(例如，当沟道材料106是线时，在5纳米和40纳米之间)。在沟道区域202包括半导体线的一些实施例中，在沟道区域202中的相邻线之间的间距214可以在5纳米和40纳米之间。
在一些实施例中，IC结构100可以是存储设备的一部分，并且IC结构100的晶体管可以将信息储存在IC结构100中或促进对存储设备的储存元件的访问(例如，读取和/或写入)。在一些实施例中，IC结构100可以是处理设备的一部分。在一些实施例中，IC结构100可以是包括存储器和逻辑设备(例如，处理器和高速缓存)的设备的一部分(例如，在单个管芯1502中，如以下所讨论的)。更通常地，本文公开的IC结构100可以是存储设备、逻辑设备或两者的一部分。
图2-41示出了用于制造图1的IC结构100的示例性工艺中的阶段。虽然可以参考本文公开的IC结构100的特定实施例来示出该工艺的操作，但是图2-41的工艺及其变型可以用于形成任何合适的IC结构。在图2-41中以特定的次数和特定的顺序示出了操作，但是可以如所期望的对操作进行重新排序和/或重复(例如，当同时制造多个IC结构100时并行执行不同的操作)。
图2示出了包括基底102、基底102上的材料层的堆叠体148、以及基底102上的材料层的堆叠体230的组件。材料层的堆叠体148可以包括通过中间的第一材料层150彼此间隔开的一个或多个第二材料层152，而材料层的堆叠体230可以包括通过中间的牺牲材料层104彼此间隔开(并且与堆叠体148间隔开)的一个或多个沟道材料层106。如以下进一步讨论的，图2的组件的堆叠体230中的材料层的大小和布置对应于IC结构100中的沟道材料106的期望的大小和布置，并且因此图2的组件中的材料层可以不同于图2所示的特定实施例。例如，沟道材料层106的厚度可以对应于以上讨论的沟道厚度212(虽然由于在处理期间材料损耗等，沟道材料层106的厚度可能与最终沟道厚度212不同)，并且牺牲材料层104的厚度可以对应于以上讨论的线间距214(虽然由于在处理期间材料损耗等，牺牲材料层104的厚度可能与最终线间距214不同)。牺牲材料104可以是在随后的处理操作中可以适当地选择性地去除的任何材料(如下文参考图30所讨论的)。例如，牺牲材料104可以是硅锗，并且沟道材料106可以是硅。在另一个示例中，牺牲材料104可以是二氧化硅，并且沟道材料106可以是硅或锗。在另一个示例中，牺牲材料104可以是砷化镓，并且沟道材料106可以是砷化铟镓、锗、或硅锗。图2的组件可以使用任何合适的沉积技术来形成，所述沉积技术例如化学气相沉积(CVD)、金属有机气相外延(MOVPE)、分子束外延(MBE)、物理气相沉积(PVD)、原子层沉积(ALD)或层转移工艺。
可以选择第一材料150和第二材料152的尺寸和材料成分，使得用于促进沟道材料106从牺牲材料104“释放”的技术(例如，如下面参考图36讨论的)使堆叠体148的材料变成电介质材料(形成绝缘材料区域158，如以上参考图1讨论的)。例如，在一些常规技术中，可以在制作期间通过执行清洁操作来“释放”沟道材料106，该清洁操作以相对较慢的速率氧化和蚀刻沟道材料106，但是以快得多的速率氧化和蚀刻牺牲材料104。在这样的实施例中，第一材料150可以被选择为具有与牺牲材料104相同的材料成分，第二材料152可以被选择为具有与沟道材料106相同的材料成分，并且第一材料层150和第二材料层152的厚度可以分别小于牺牲材料层104和沟道材料层106的厚度(即，分别小于线间距214和沟道厚度212)，从而在清洁操作期间，第一材料150可以被基本蚀刻掉，而第二材料152被氧化，从而导致绝缘材料区域158(如下文参考图36讨论的)。
在一些这样的实施例中，牺牲材料104和第一材料150可以包括硅锗(例如，具有锗含量大于30原子百分比的硅锗)，并且沟道材料106和第二材料152可以包括硅。此外，在一些这样的实施例中，第一材料层150和第二材料层152的厚度可以小于3纳米，并且牺牲材料层104和沟道材料层106的厚度(即，线间距214和沟道厚度212)可以大于3纳米。根据本文公开的教导，可以适当地使用其他材料组合和厚度。
图3示出了在图2的组件上形成图案化的硬掩模108之后的组件。形成图案化的硬掩模108可以包括(使用任何合适的方法)沉积硬掩模，并且然后(例如，使用光刻技术)选择性地去除硬掩模108的部分以形成图案化的硬掩模108。在一些实施例中，可以首先在初始沉积的硬掩模上以另一种材料形成图案化的硬掩模108的图案，并且然后可以将图案从另一种材料转移到硬掩模108中。硬掩模108的位置可以对应于IC结构100中的器件区域206，如以下进一步讨论的。在图3的实施例中，硬掩模108可以被图案化为多个平行的矩形部分(对应于下面讨论的鳍状物220)。
图4示出了根据图案化的硬掩模108的图案在图2的组件的材料堆叠体中形成鳍状物220之后的组件。蚀刻技术可以用于形成鳍状物220，所述蚀刻技术包括湿法和/或干法蚀刻方案以及各向同性和/或各向异性蚀刻方案。鳍状物220可以包括牺牲材料104和沟道材料106、以及基底102的一部分；包括在鳍状物220中的基底102的部分提供了基座222。鳍状物220的宽度可以等于沟道材料106的宽度210，如上所讨论的。在图4的组件中可以包括任何合适数量的鳍状物220(例如大于或小于3)。虽然在图4(以及其他附图)中描绘的鳍状物220是完全矩形的，但这仅仅是为了便于说明，并且在实际的制造设置中，鳍状物220的形状可能不是完全矩形的。例如，鳍状物220可以是锥形的，朝向基底102加宽。鳍状物220的顶表面可以不是平坦的，而可以是弯曲的，圆化到鳍状物220的侧表面中，并且这些不理想的特征可以被执行到后续的处理操作中。在一些实施例中，鳍状物220的间距101可以在20纳米和50纳米之间(例如，在20纳米和40纳米之间)。
图5示出了在图4的组件的基底102上在鳍状物220之间形成电介质材料110之后的组件。电介质材料110可以包括任何合适的材料，例如STI材料(例如，氧化物材料，例如氧化硅)。可以通过均厚沉积电介质材料110，并且然后使电介质材料110凹回到期望的厚度来形成电介质材料110。在一些实施例中，可以选择电介质材料110的厚度，使得电介质材料110的顶表面在基座222的顶表面上方(例如，与堆叠体148的顶表面大致共面)。在一些实施例中，鳍状物220在电介质材料110的顶表面上方的高度103可以在40纳米和100纳米之间(例如，在50纳米和70纳米之间)。
图6示出了在图5的组件之上形成电介质材料112的共形层之后的组件。可以使用任何合适的技术(例如，ALD)来形成电介质材料112。电介质材料112可以包括任何合适的材料(例如，氧化硅)。
图7示出了在图6的组件之上形成电介质材料114之后的组件。电介质材料114可以在鳍状物220的顶表面之上延伸，如图所示，并且可以用作“虚设栅极”。电介质材料114可以包括任何合适的材料(例如，多晶硅)。
图8示出了在图7的组件上形成图案化的硬掩模116之后的组件。硬掩模116可以包括任何合适的材料(例如，氮化硅、碳掺杂的氧化硅、或碳掺杂的氮氧化硅)。可以将硬掩模116图案化成垂直于鳍状物220的纵轴定向(根据图8C和8D的视角进入页面和从页面出来)的条，其对应于IC结构100中的栅极204的位置，如下面进一步讨论的。
图9示出了在使用图案化的硬掩模116作为掩模来蚀刻图8的组件的电介质材料114(“虚设栅极”)之后的组件。剩余的电介质材料114的位置可以对应于IC结构100中的栅极204的位置，如下面进一步讨论的。
图10示出了在图9的组件上沉积电介质材料118的共形层，并且然后执行方向“向下”蚀刻以去除水平表面上的电介质材料118从而将电介质材料118作为“间隔物”留在暴露表面的侧面上之后的组件，如图所示。可以使用任何合适的技术(例如，ALD)将电介质材料118沉积为任何期望的厚度。电介质材料118可以包括任何合适的电介质材料(例如，氧碳氮化硅)。电介质材料118可以与由S/D区域128/130代替的体积中的鳍状物220毗邻，如下面讨论的。
图11示出了在图10的组件上沉积电介质材料120之后的组件。电介质材料120可以均厚地沉积在图10的组件之上，并且然后可以(例如，通过化学机械抛光(CMP))对电介质材料120进行抛光或以其他方式使其向后凹陷，使得电介质材料120的顶表面与图案化的硬掩模116的顶表面共面，如图11D和11C所示。电介质材料120可以包括任何合适的材料(例如，氧化物，例如氧化硅)。
图12示出了在图11的组件上沉积硬掩模126之后的组件。硬掩模126可以具有任何合适的材料成分；例如，在一些实施例中，硬掩模126可以包括氮化钛。
图13示出了在对图12的组件的硬掩模126进行图案化，以便在将对应于S/D区域130的区中选择性地去除硬掩模126，而以其它方式将硬掩模126留在适当的位置之后的组件。可以使用任何合适的图案化技术(例如，光刻技术)来对硬掩模126进行图案化。在各个附图中描绘的IC结构100中的S/D区域130的特定布置(并且因此图案化的硬掩模126的特定布局)仅仅是示例性的，并且可以使用任何期望的布置；例如，图42描绘了具有不同的S/D区域130的布置的IC结构100。
图14示出了在使图13的组件的暴露的电介质材料120(即，不受硬掩模126保护的电介质材料120)凹陷之后的组件。可以使用任何合适的选择性蚀刻技术(例如各向同性蚀刻)来使暴露的电介质材料120凹陷。在不受硬掩模126保护的区中，可以保留电介质材料120。
图15示出了去除在图14的组件中暴露的一些电介质材料118之后的组件。该操作可以扩大硬掩模116/电介质材料114的相邻部分之间的“峡谷(canyon)”，从而促进随后的操作。在一些实施例中，一些电介质材料118的去除可以通过部分各向同性蚀刻(例如，当电介质材料118包括氮化物时，为氮化物部分各向同性蚀刻)来实现。
图16示出了在使图15的组件的暴露的电介质材料120(即，不受硬掩模126保护的电介质材料120)进一步凹陷之后的组件。可以使用任何合适的选择性蚀刻技术(例如各向同性蚀刻)来使暴露的电介质材料120凹陷。在不受硬掩模126保护的区中，可以保留电介质材料120。
图17示出了在图16的组件上共形地沉积附加的电介质材料118，并且然后执行另一个方向的“向下”蚀刻以去除水平表面上的电介质材料118从而将电介质材料118“修复”为在暴露表面的侧面上的“间隔物”之后的组件，如图所示。如图所示，图17的蚀刻(例如，反应离子蚀刻(RIE))也可以从牺牲材料104的顶面去除电介质材料112。
图18示出了在(例如，使用任何合适的蚀刻技术)去除图17的组件中未被硬掩模126覆盖的牺牲材料104和沟道材料106的部分以形成开口体积224之后的组件。如下面进一步讨论的，这些开口体积224可以对应于IC结构100中的S/D区域130的位置，并且如图所示，开口体积224与电介质材料112自对准。
图19示出了在使图18的组件的暴露的牺牲材料104凹陷而不同时使暴露的沟道材料106凹陷(如图19C所示)之后的组件。可以使用任何合适的选择性蚀刻技术。由于暴露的牺牲材料104的该部分的横向凹陷与暴露的沟道材料106自对准，因此暴露的牺牲材料104的凹陷跨沟道材料106的宽度可以是均匀的(即，从图19A的视角的左右方向)。
图20示出了在图19的组件之上共形地沉积电介质材料124之后的组件。电介质材料124可以包括任何合适的材料(例如，低k电介质材料)，并且可以被沉积以便填充通过使暴露的牺牲材料104凹陷而形成的凹陷(如以上参考图19讨论的)。在一些实施例中，共形地沉积电介质材料124可以包括一种或多种电介质材料的多轮(例如，三轮)沉积。
图21示出了在使图20的组件的电介质材料124凹陷之后的组件。可以使用任何合适的选择性蚀刻技术(例如各向同性蚀刻)来使暴露的电介质材料124凹陷。如图21C所示，电介质材料124可以保留在牺牲材料104的靠近开口体积224的侧表面上。如图21C所示，凹陷的量可以使得电介质材料124的凹陷表面与沟道材料106的侧表面齐平(未示出)或略微超出沟道材料106的侧表面。暴露的电介质材料124的超出沟道材料106的侧表面的过多的凹陷可能导致器件性能降低(例如，由于升高的寄生接触部至栅极耦合电容)和/或器件缺陷(例如，由于接触部至栅极短路)。
图22示出了在图21的组件的开口体积224中形成S/D区域130之后的组件。可以通过外延生长形成S/D区域130，该外延生长从基底102和沟道材料106的暴露的表面形成种子层，并且S/D区域130的横向范围(例如，在图22A的左右方向上)可以由与开口体积224毗邻的电介质材料112限制。在一些实施例中，S/D区域130可以包括n型外延材料(例如，用于NMOS晶体管的重原位掺杂磷的材料)。在一些实施例中，S/D区域130的外延生长可以包括初始成核操作以提供种子层，随后是主要外延操作，在该操作中在种子层上形成S/D区域130的其余部分。
图23示出了在图22的组件上沉积电介质材料142的共形层之后的组件。电介质材料142可以是接触蚀刻停止层(CESL)，并且可以由任何合适的材料(例如，氮化硅)形成。
图24示出了在图23的组件上沉积电介质材料122，并且然后对电介质材料122和电介质材料142进行抛光以暴露硬掩模126之后的组件。在一些实施例中，电介质材料122可以是金属前电介质(PMD)，例如氧化物材料(例如，氧化硅)。
图25示出了在从图24的组件去除硬掩模126，然后沉积硬掩模127并对硬掩模127进行图案化之后的组件。硬掩模127可以具有任何合适的材料成分；例如，在一些实施例中，硬掩模127可以包括氮化钛。可以对硬掩模127进行图案化，以便在将对应于S/D区域128的区中选择性地去除硬掩模127，而以其它方式将硬掩模127留在适当的位置。可以使用任何合适的图案化技术(例如，光刻技术)来对硬掩模127进行图案化。如上所述，在各个附图中所描绘的IC结构100中的S/D区域128的特定布置(并且因此图案化的硬掩模127的特定布局)仅仅是示例性的，并且可以使用任何期望的布置；例如，图42描绘了具有不同的S/D区域128的布置的IC结构100。
图26示出了在使图25的组件的暴露的电介质材料120(即，不受硬掩模127保护的电介质材料120)凹陷之后的组件。可以使用任何合适的选择性蚀刻技术(例如各向同性蚀刻)来使暴露的电介质材料120凹陷。
图27示出了在去除在图26的组件中的暴露的一些电介质材料118之后的组件。该操作可以扩大硬掩模116/电介质材料114的相邻部分之间的“峡谷”，从而促进随后的操作。在一些实施例中，一些电介质材料118的去除可以通过部分各向同性蚀刻(例如，当电介质材料118包括氮化物时，为氮化物部分各向同性蚀刻)来实现。
图28示出了在使图27的组件的暴露的电介质材料120(即，不受硬掩模127保护的电介质材料120)进一步凹陷之后的组件。可以使用任何合适的选择性蚀刻技术(例如各向同性蚀刻)来使暴露的电介质材料120凹陷。
图29示出了在图28所示的组件上共形地沉积附加的电介质材料118，并且然后执行另一个方向的“向下”蚀刻以去除水平表面上的电介质材料118从而将电介质材料118“修复”为在暴露表面的侧面上的“间隔物”之后的组件，如图所示。如图所示，图29的蚀刻(例如，RIE)也可以从牺牲材料104的顶面去除电介质材料112。
图30示出了在(例如，使用任何合适的蚀刻技术)去除图29的组件中的牺牲材料104和沟道材料106的未被硬掩模127覆盖的部分以形成开口体积225之后的组件。如下面进一步讨论的，这些开口体积225可以对应于IC结构100中的S/D区域128的位置，并且如图所示，开口体积225与电介质材料112自对准。
图31示出了在使图30的组件的暴露的牺牲材料104凹陷而不同时使暴露的沟道材料106凹陷，从而共形地沉积电介质材料124并且使电介质材料124凹陷之后的组件。这些操作可以采用以上参考图19-21讨论的任何形式。如图31C所示，电介质材料124可以保留在牺牲材料104的靠近开口体积225的侧表面上。
图32示出了在图31的组件的开口体积225中形成S/D区域128以沉积电介质材料154的共形层，并且沉积电介质材料156之后的组件。可以通过外延生长形成S/D区域128，该外延生长从基底102和沟道材料106的暴露的表面形成种子层，并且S/D区域128的横向范围(例如，在图32A的左右方向上)可以由与开口体积225毗邻的电介质材料112限制。在一些实施例中，S/D区域130可以包括p型外延材料(例如，用于PMOS晶体管的重原位掺杂硼的材料)。在一些实施例中，S/D区域128的外延生长可以包括初始成核操作以提供种子层，随后是主要外延操作，在该操作中在种子层上形成S/D区域128的其余部分。在一些实施方式中，可以使用诸如硅锗或碳化硅的硅合金来制作S/D区域128。在一些实施例中，外延沉积的硅合金可以被原位掺杂有诸如硼、砷、或磷的掺杂剂。在一些实施例中，可以使用诸如锗或III-V族材料或合金的一种或多种交替的半导体材料来形成S/D区域128。电介质材料154可以是CESL，并且可以由任何合适的材料(例如，氮化硅)形成。在一些实施例中，电介质材料156可以是PMD，例如氧化物材料(例如，氧化硅)。
图33示出了在对图32的组件的硬掩模127、电介质材料122、电介质材料142、电介质材料154、和电介质材料156进行抛光(例如，使用CMP技术)以在沟道区域202上方暴露硬掩模116之后的组件。
图34示出了在从图33的组件中去除硬掩模116、电介质材料114(“虚设栅极”)、和电介质材料112以形成开口体积226之后的组件。可以使用任何合适的蚀刻技术。
图35示出了在使图34的组件的电介质材料110凹陷，使得堆叠体148的侧面(包括第一材料层150和第二材料层152)暴露之后的组件。可以使用任何合适的蚀刻技术。
图36示出了在通过去除牺牲材料105来“释放”图35的组件的堆叠体230中的沟道材料106之后的组件。如上所述，在一些实施例中，如图所示，用于去除牺牲材料104的蚀刻技术可以引起同时去除堆叠体148中的第一材料层150并氧化第二材料层152，从而导致绝缘材料区域158。绝缘材料区域158可以与基底102的基座222接触，并且可以设置在沟道材料106和基底102之间(以及在S/D区域128/130和基底102之间)。此外，释放操作可能会在沟道材料106的暴露的表面上引起薄的氧化物层157(例如，当沟道材料106包括硅时，是氧化硅)。
图37示出了在执行从图36的组件去除氧化物157的清洁操作，并且然后在得到的组件之上形成共形栅极电介质136之后的组件。可以使用任何合适的技术(例如，ALD)来形成栅极电介质136，并且栅极电介质136可以包括本文中参考栅极电介质136讨论的任何材料。
图38示出了在图37的组件之上形成栅极金属138之后的组件。栅极金属138可以包括任一个或多个材料层，例如本文参考栅极金属138讨论的任何材料。
图39示出了在对图38的组件的栅极金属138和栅极电介质136进行抛光以去除电介质材料122和电介质材料156之上的栅极金属138和栅极电介质136之后的组件。可以使用任何合适的抛光技术，例如CMP技术。
图40示出了在使栅极金属138和栅极电介质136凹陷(例如，使用一种或多种蚀刻技术)以在图39的组件中形成凹陷并且然后在该凹陷中形成栅极接触部140之后的组件。栅极接触部140可以包括任何一种或多种材料(例如，粘附衬层、阻挡衬层、一种或多种填充金属等)。
图41示出了在对图40的组件的电介质材料134和电介质材料132进行图案化以形成凹陷，并且然后在该凹陷中形成S/D接触部164之后的组件。S/D接触部164可以包括任何一种或多种材料(例如，粘附衬层、阻挡衬层、一种或多种填充金属等)。图41的组件可以采取图1的IC结构100的形式。
如上所述，在各个附图中描绘的IC结构100中的S/D区域128/130的特定布置仅是说明性的，并且可以使用任何期望的布置。例如，图42描绘了具有不同的S/D区域128/130的布置的IC结构100。特别地，图42的IC结构100可以通过对硬掩模126/127进行图案化，使得S/D区域128和S/D区域130之间的边界在相邻的沟道区域202之间并与相邻的沟道区域202平行来进行制作。可以根据本公开来实施S/D区域128/130的任何其他期望的布置。
在一些实施例中，可以执行环绕电介质材料118的重复的沉积和蚀刻操作，使得电介质材料118的“帽盖”在绝缘材料120之上延伸。图43是这种IC结构100的侧视截面图，在本文中共享“A”子图的视角。所得到的电介质材料118可以具有相同的倒置“U”，并且可以嵌套在U形电介质材料112中。本文公开的任何实施例可以包括具有图43的结构的电介质材料118。
如上所述，在IC结构100的晶体管器件的制作期间，图2(以及其他附图)的组件的堆叠体148可以被转换成绝缘材料区域158。因此，在IC结构100的器件区域206中，可能不容易识别堆叠体148的不同材料层。然而，在IC结构100的未形成这样的晶体管器件的区域中，可以存在堆叠体148的不同的材料层(包括交替的第一材料层150和第二材料层152，其厚度小于沟道厚度212)。例如，图44是IC结构100(其可以是例如管芯的一部分，如下面参考图48讨论的)的顶视图，IC结构100包括环绕内部区182的保护环180(例如，用于提供电屏蔽的金属环)。图45是图44的IC结构100的侧视图，图44描绘了在一些实施例中，绝缘材料区域158可以设置在内部区182之下(例如，由于在内部区182之下存在本文所公开的晶体管)，而堆叠体148(包括交替的第一材料层150和第二材料层152，其厚度小于沟道厚度212)则可以保留在保护环180之下(例如，由于在保护环180之下不存在晶体管器件)。在另一个示例中，图46是IC结构100(其可以是例如管芯的一部分，如下面参考图48讨论的)的顶视图，IC结构100包括由存储阵列区186周围的周边区184围绕的存储阵列区186。图47是图46的IC结构100的侧视图，图46描绘了在一些实施例中，绝缘材料区域158可以设置在存储阵列区186之下(例如，由于在存储阵列区186之下存在本文公开的晶体管，存储阵列区186作为静态随机存取存储(SRAM)单元、或具有其他架构的存储单元的一部分)，而堆叠体148(包括交替的第一材料层150和第二材料层152，其厚度小于沟道厚度212)可以保留在周边区184之下(例如，由于在周边区184之下不存在晶体管器件)。
本文公开的IC结构100可以被包括在任何合适的电子部件中。图48-52示出了可以包括本文公开的任何IC结构100的装置的各种示例。
图48是根据本文公开的任何实施例的可以包括一个或多个IC结构100的晶圆1500和管芯1502的顶视图。晶圆1500可以由半导体材料组成，并且可以包括一个或多个管芯1502，管芯1502具有形成在晶圆1500的表面上的IC结构(例如，本文中公开的IC结构100)。每个管芯1502可以是包括任何合适的IC的半导体产品的重复单元。在完成半导体产品的制作之后，晶圆1500可以经历单个化工艺，在单个化工艺中将管芯1502彼此分隔开以提供半导体产品的分立的“芯片”。管芯1502可以包括一个或多个IC结构100(例如，如下面参考图49讨论的)、一个或多个晶体管(例如，下面参考图49讨论的一些晶体管)、和/或将电信号路由到晶体管的支持电路、以及任何其他IC部件。在一些实施例中，晶圆1500或管芯1502可以包括存储设备(例如，随机存取存储器(RAM)设备，诸如静态RAM(SRAM)设备、磁性RAM(MRAM)设备、电阻性RAM(RRAM)设备、导电桥接RAM(CBRAM)设备等)、逻辑设备(例如，AND、OR，NAND、或NOR门)、或任何其他合适的电路元件。这些设备中的多个可以被组合在单个管芯1502上。例如，由多个存储设备形成的存储阵列可以与处理设备(例如，图52的处理设备1802)或者与被配置为将信息储存在存储设备中或执行储存在存储阵列中的指令的其他逻辑单元形成在同一管芯1502上。
图49是根据本文公开的任何实施例的可以包括一个或多个IC结构100的IC部件1600的侧视截面图。一个或多个IC部件1600可以被包括在一个或多个管芯1502中(图48)。IC部件1600可以形成在衬底1602(例如，图48的晶圆1500)上，并且可以被包括在管芯(例如，图48的管芯1502)中。衬底1602可以采用本文公开的基底102的任何实施例的形式。
IC部件1600可以包括设置在衬底1602上的一个或多个器件层1604。器件层1604可以包括形成在衬底1602上的一个或多个IC结构100、其他晶体管、二极管或其他器件的特征。例如，器件层1604可以包括源极和/或漏极(S/D)区域、控制S/D区域之间的电流流动的栅极、向/从S/D区域路由电信号的S/D接触部、向/从S/D区域路由电信号的栅极接触部(例如，根据以上参考IC结构100讨论的任何实施例)。例如，可以被包括在器件层1604中的晶体管不限于任何特定类型或构造，并且可以包括平面晶体管、非平面晶体管、或两者的组合中的任一个或多个。平面晶体管可以包括双极结型晶体管(BJT)、异质结双极型晶体管(HBT)、或高电子迁移率晶体管(HEMT)。非平面晶体管可以包括诸如双栅极晶体管或三栅极晶体管的FinFET晶体管，以及诸如纳米带和纳米线晶体管的包围或环绕栅晶体管(例如，如以上参考IC结构100讨论的)。
可以通过设置在器件层1604上的一个或多个互连层(在图49中示为互连层1606-1610)向和/或从器件层1604的器件(例如，IC结构100)路由诸如功率和/或输入/输出(I/O)信号的电信号。例如，器件层1604的导电特征(例如，栅极接触部和S/D接触部)可以与互连层1606-1610的互连结构1628电耦合。一个或多个互连层1606-1610可以形成IC部件1600的金属化堆叠体(也称为“ILD堆叠体”)1619。虽然图49仅描绘了器件层1604的一个面处的ILD堆叠体1619，但是在其他实施例中，IC部件1600可以包括两个ILD堆叠体1619，使得器件层1604在两个ILD堆叠体1619之间。
可以将互连结构1628布置在互连层1606-1610内以根据各种设计路由电信号(特别地，所述布置不限于图49中所示的互连结构1628的特定配置)。尽管在图49中示出了特定数量的互连层1606-1610，但本公开的实施例包括具有比所示的更多或更少的互连层的IC部件。
在一些实施例中，互连结构1628可以包括填充有诸如金属的导电材料的线1628a和/或过孔1628b。线1628a可以布置为在与衬底1602的其上形成器件层1604的表面基本平行的平面的方向上路由电信号。例如，从图49的角度来看，线1628a可以在进出纸面的方向上路由电信号。过孔1628b可以布置为在与衬底1602的其上形成器件层1604的表面基本垂直的平面的方向上路由电信号。在一些实施例中，过孔1628b可以将不同的互连层1606-1610的线1628a电耦合在一起。
互连层1606-1610可以包括设置在互连结构1628之间的电介质材料1626，如图49所示。在一些实施例中，设置在互连层1606-1610中的不同层中的互连结构1628之间的电介质材料1626可以具有不同的组分；在其他实施例中，不同互连层1606-1610之间的电介质材料1626的组分可以相同。
第一互连层1606可以形成在器件层1604上方。在一些实施例中，第一互连层1606可以包括线1628a和/或过孔1628b，如图所示。第一互连层1606的线1628a可以与器件层1604的接触部(例如，S/D接触部或栅极接触部)耦合。
第二互连层1608可以形成在第一互连层1606上方。在一些实施例中，第二互连层1608可以包括过孔1628b，以将第二互连层1608的线1628a与第一互连层1606的线1628a耦合。尽管为了清楚起见，在每个互连层内(例如，在第二互连层1608内)用线在结构上描绘了线1628a和过孔1628b，但在一些实施例中线1628a和过孔1628b可以在结构和/或材料上是连续的(例如，在双镶嵌工艺期间同时填充)。
第三互连层1610(以及期望的附加互连层)可以根据结合第二互连层1608或第一互连层1606描述的类似技术和配置在第二互连层1608上依次形成。在一些实施例中，在IC部件1600中的金属化叠置体1619中“更高”(即，更远离器件层1604)的互连层可以更厚。
IC部件1600可以包括形成在互连层1606-1610上的阻焊剂材料1634(例如，聚酰亚胺或类似材料)和一个或多个导电接触部1636。在图49中，导电接触部1636被示为采用键合焊盘的形式。导电接触部1636可以与互连结构1628电耦合并且被配置为将器件层1604的电信号路由到其他外部设备。例如，可以在一个或多个导电接触部1636上形成焊接键合，以将包括IC部件1600的芯片与另一部件(例如，电路板)机械和/或电耦合。IC部件1600可以包括附加的或可替代的结构，以从互连层1606-1610路由电信号；例如，导电接触部1636可以包括将电信号传送到外部部件的其他类似特征(例如，柱)。在IC部件1600在器件层1604的每个相对面处包括ILD堆叠体1619的实施例中，IC部件1600可以在每个ILD堆叠体1619上包括导电接触部1636(允许在IC部件1600的两个相对面上制成到IC部件1600的互连)。
图50是根据本文公开的任何实施例的可以包括一个或多个IC结构100的示例性IC封装1650的侧视截面图。在一些实施例中，IC封装1650可以是系统级封装(SiP)。
封装衬底1652可以由电介质材料(例如，陶瓷、累积膜、其中具有填充物颗粒的环氧树脂膜、玻璃、有机材料、无机材料、有机和无机材料的组合、由不同材料形成的嵌入部分等)形成，并且可以具有在面1672与面1674之间、或在面1672上的不同位置之间、和/或在面1674上的不同位置之间延伸穿过电介质材料的导电路径。这些导电路径可以采取以上参考图49所讨论的互连1628中的任何一个的形式。
封装衬底1652可以包括耦合到穿过封装衬底1652的导电路径(未示出)的导电接触部1663，从而允许管芯1656和/或内插器1657内的电路电耦合到导电接触部1664中的各个导电接触部。
IC封装1650可以包括经由内插器1657的导电接触部1661、第一级互连1665和封装衬底1652的导电接触部1663耦合到封装衬底1652的内插器1657。图50中所示的第一级互连1665是焊料凸块，但是可以使用任何适当的第一级互连1665。在一些实施例中，在IC封装1650中可以不包括内插器1657；相反，管芯1656可以通过第一级互连1665在面1672处直接耦合到导电接触部1663。更一般地，一个或多个管芯1656可以经由任何适当的结构(例如，硅桥、有机桥、一个或多个波导、一个或多个内插器、引线键合等)耦合到封装衬底1652。
IC封装1650可以包括经由管芯1656的导电接触部1654、第一级互连1658以及内插器1657的导电接触部1660耦合到内插器1657的一个或多个管芯1656。导电接触部1660可以通过内插器1657耦合到导电路径(未示出)，允许管芯1656内的电路电耦合到导电接触部1661中的各个导电接触部(或电耦合到包括在内插器1657中的其他器件，未示出)。图50中所示的第一级互连1658是焊料凸块，但是可以使用任何适当的第一级互连1658。如在本文中所使用的，“导电接触部”可以指的是用作不同部件之间的接口的导电材料(例如，金属)的一部分；导电接触部可以凹入部件的表面，与部件的表面平齐或远离部件的表面延伸，并且可以采取任何适当的形式(例如，导电焊盘或插座)。
在一些示例中，底部填充材料1666可以围绕第一级互连1665设置在封装衬底1652与内插器1657之间，并且模制物1668可以围绕管芯1656和内插器1657设置且与封装衬底1652接触。在一些实施例中，底部填充材料1666可与模制物1668相同。在适当情况下，可以用于底部填充材料1666和模制物1668的示例性材料是环氧树脂模制材料。第二级互连1670可以耦合到导电接触部1664。图50中所示的第二级互连1670是焊球(例如，用于球栅阵列布置)，但是可以使用任何适当的第二级互连1670(例如，针栅阵列布置中的引脚或连接盘栅格阵列布置中的连接盘)。第二级互连1670可以用于将IC封装1650耦合到另一组件，诸如电路板(例如，母板)、内插器、或另一IC封装，如本领域已知的以及如下文参考图51所讨论的。
管芯1656可以采取本文所讨论的管芯1502的任何实施例的形式(例如，可以包括IC部件1600的任何实施例)。在IC封装1650包括多个管芯1656的实施例中，IC封装1650可以被称为多芯片封装(MCP)。管芯1656可以包括用于执行任何期望的功能的电路。例如，管芯1656中的一个或多个可以是逻辑管芯(例如，基于硅的管芯)，并且管芯1656中的一个或多个可以是存储器管芯(例如，高带宽存储器)。在一些实施例中，管芯1656可以包括一个或多个IC结构100(例如，如上文参考图48和图49所讨论的)。
尽管在图50中示出的IC封装1650是倒装芯片封装，但是可以使用其他封装架构。例如，IC封装1650可以是球栅阵列(BGA)封装，例如嵌入式晶圆级球栅阵列(eWLB)封装。在另一示例中，IC封装1650可以是晶圆级芯片尺寸封装(WLCSP)或面板扇出(FO)封装。尽管在图50的IC封装1650中示出了两个管芯1656，但是IC封装1650可以包括任何期望数量的管芯1656。IC封装1650可以包括附加的无源部件，例如设置在封装衬底1605的第一面1672或第二面1674上，或者设置在内插器1657的任一面上的表面安装电阻器、电容器和电感器。更一般地，IC封装1650可以包括本领域已知的任何其他有源或无源部件。
图51是根据本文公开的任何实施例的IC部件组件1700的侧视截面图，所述IC器件组件可以包括一个或多个IC封装或包括一个或多个IC结构100的其他电子部件(例如，管芯)。IC部件组件1700包括设置在电路板1702(其可以例如为母板)上的多个部件。IC部件组件1700包括设置在电路板1702的第一面1740和电路板1702的相对的第二面1742上的部件；通常，部件可以设置在一个或两个面1740和1742上。下面参考IC部件组件1700讨论的任何IC封装可以采取上面参考图50讨论的IC封装1650的任何实施例的形式(例如，可以在管芯中包括一个或多个IC结构100)。
在一些示例中，电路板1702可以是包括多个金属层的印刷电路板(PCB)，所述多个金属层通过电介质材料层彼此分开并且通过导电过孔互连。可以以期望的电路图案形成任何一个或多个金属层，以在耦合到电路板1702的部件之间路由电信号(可选地与其他金属层结合)。在其他实施例中，电路板1702可以是非PCB衬底。
图51所示的IC部件组件1700包括通过耦合部件1716耦合到电路板1702的第一面1740的内插器上封装结构1736。耦合部件1716可以将内插器上封装结构1736电和机械耦合到电路板1702，并且可以包括焊球(如图51所示)、插座的凸部和凹部、粘合剂、底部填充材料和/或任何其他适当的电和/或机械耦合结构。
内插器上封装结构1736可以包括通过耦合部件1718耦合到封装内插器1704的IC封装1720。耦合部件1718可以采取用于应用的任何适当的形式，例如以上参考耦合部件1716所讨论的形式。尽管在图51中示出了单个IC封装1720，但是可以将多个IC封装耦合到封装内插器1704；实际上，额外的内插器可以耦合到封装内插器1704。封装内插器1704可以提供用于桥接电路板1702和IC封装1720的中介衬底。IC封装1720可以是或包括例如管芯(图48的管芯1502)、IC部件(例如图49的IC部件1600)或任何其他适当的部件。通常，封装内插器1704可以将连接扩展到更宽的间距，或者将连接重新布线到不同的连接。例如，封装内插器1704可以将IC封装1720(例如，管芯)耦合到耦合部件1716的一组BGA导电接触部，以用于耦合到电路板1702。在图51所示的实施例中，IC封装1720和电路板1702附接到封装内插器1704的相对侧；在其他示例中，IC封装1720和电路板1702可以附接到封装内插器1704的同一侧。在一些实施例中，三个或多个部件可以通过封装内插器1704互连。
在一些实施例中，封装内插器1704可以形成为PCB，包括通过电介质材料层彼此分离并且通过导电过孔互连的多个金属层。在一些实施例中，封装内插器1704可以由环氧树脂、玻璃纤维增强环氧树脂、具有无机填料的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施例中，封装内插器1704可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗、以及其他III-V族和IV族材料。封装内插器1704可以包括金属线1710和过孔1708，包括但不限于穿硅过孔(TSV)1706。封装内插器1704还可以包括嵌入器件1714，包括无源器件和有源器件。这样的器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、转换器、传感器、静电放电(ESD)器件和存储器件。也可以在封装内插器1704上形成更复杂的器件(例如，射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件)。内插器上封装结构1736可以采取本领域已知的任何内插器上封装结构的形式。
IC部件组件1700可以包括通过耦合部件1722耦合到电路板1702的第一面1740的IC封装1724。耦合部件1722可以采取以上参考耦合部件1716所讨论的任何实施例的形式，并且IC封装1724可以采取以上参考IC封装1720所讨论的任何实施例的形式。
图51所示的IC部件组件1700包括通过耦合部件1728耦合到电路板1702的第二面1742的堆叠式封装结构1734。堆叠式封装结构1734可以包括通过耦合部件1730耦合在一起的IC封装1726和IC封装1732，使得IC封装1726设置在电路板1702和IC封装1732之间。耦合部件1728和1730可以采取上述耦合部件1716的任何实施例的形式，并且IC封装1726和1732可以采取上述IC封装1720的任何实施例的形式。可以根据本领域中已知的任何堆叠式封装结构来配置堆叠式封装结构1734。
图52是根据本文公开的任何实施例的可以包括一个或多个IC结构100的示例性电气设备1800的框图。例如，电气设备1800的部件中的任何适当的部件可以包括本文公开的IC部件组件1700、IC封装1650、IC部件1600或管芯1502中的一个或多个。图52中将多个部件示为包括在电气设备1800中，但是按照应用所适合的，可以省略或重复这些部件中的任何一个或多个。在一些实施例中，可以将电气设备1800中包括的一些或全部部件附接到一个或多个母板。在一些实施例中，将这些部件中的一些或全部制造到单个片上系统(SoC)芯管芯上。
另外，在各种实施例中，电气设备1800可以不包括图52所示的一个或多个部件，但是电气设备1800可以包括用于耦合到一个或多个部件的接口电路。例如，电气设备1800可以不包括显示设备1806，但是可以包括显示设备1806可以耦合到的显示设备接口电路(例如，连接器和驱动器电路)。在另一组示例中，电气设备1800可以不包括音频输入设备1824或音频输出设备1808，但是可以包括音频输入设备1824或音频输出设备1808可以耦合到的音频输入或输出设备接口电路(例如，连接器和支持电路)。
电气设备1800可以包括处理设备1802(例如，一个或多个处理设备)。如在本文中所使用的，术语“处理设备”或“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据以将所述电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。处理设备1802可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、加密处理器(在硬件内执行加密算法的专用处理器)、服务器处理器或任何其他适当的处理设备。电气设备1800可以包括存储器1804，其自身可以包括一个或多个存储器设备，例如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪速存储器、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1804可以包括与处理设备1802共享管芯的存储器。该存储器可以用作高速缓冲存储器并且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移矩磁性随机存取存储器(STT-MRAM)。
在一些实施例中，电气设备1800可以包括通信芯片1812(例如，一个或多个通信芯片)。例如，通信芯片1812可以被配置为管理用于来往于电气设备1800的数据传递的无线通信。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制的电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。
通信芯片1812可以实施多个无线标准或协议中的任意一个，包括但不限于，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE 802.16-2005修订版)的电气和电子工程师协会(IEEE)标准、长期演进(LTE)项目以及任何修订、更新和/或修正(例如高级LTE项目、超移动宽带(UMB)项目(也被称为“3GPP2”)等)。兼容IEEE 802.16的宽带无线接入(BWA)网络通常被称为WiMAX网络，其为代表微波接入全球互操作性的缩写词，其是通过IEEE 802.16标准一致性和互操作性测试的产品的认证标志。通信芯片1812可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络进行操作。通信芯片1812可以根据增强数据速率的GSM演进(EDGE)、GSM EDGE无线接入网络(GERAN)、通用陆地无线接入网络(UTRAN)或演进的UTRAN(E-UTRAN)进行操作。通信芯片1812可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、演进数据优化(EV-DO)及其派生物以及被指定为3G、4G、5G及之后的任何其他无线协议进行操作。在其他实施例中，通信芯片1812可以根据其他无线协议进行操作。电气设备1800可以包括天线1822，以促进无线通信和/或接收其他无线通信(例如，AM或FM无线电传输)。
在一些实施例中，通信芯片1812可以管理诸如电、光或任何其他适当的通信协议(例如，以太网)的有线通信。如上所述，通信芯片1812可以包括多个通信芯片。例如，第一通信芯片1812可以专用于近距离无线通信(例如，Wi-Fi和蓝牙)，并且第二通信芯片1812可以专用于远距离无线通信(例如，全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等)。在一些实施例中，第一通信芯片1812可以专用于无线通信，并且第二通信芯片1812可以专用于有线通信。
电气设备1800可以包括电池/电源电路1814。电池/电源电路1814可以包括一个或多个能量储存设备(例如，电池或电容器)和/或用于将电气设备1800的部件耦合到与电气设备1800分开的能量源(例如，AC线路电源)的电路。
电气设备1800可以包括显示设备1806(或相应的接口电路，如上所讨论的)。显示设备1806可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
电气设备1800可以包括音频输出设备1808(或相应的接口电路，如上所讨论的)。音频输出设备1808可以包括生成声音指示器的任何设备，例如扬声器、耳机或耳塞。
电气设备1800可以包括音频输入设备1824(或相应的接口电路，如上所讨论的)。音频输入设备1824可以包括生成代表声音的信号的任何设备，例如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)。
电气设备1800可以包括GPS设备1818(或相应的接口电路，如上所讨论的)。GPS设备1818可以与基于卫星的系统通信，并且可以接收电气设备1800的位置，如本领域中已知的。
电气设备1800可以包括其他输出设备1810(或相应的接口电路，如上所讨论的)。其他输出设备1810的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发射机或另外的存储设备。
电气设备1800可以包括其他输入设备1820(或相应的接口电路，如上所讨论的)。其他输入设备1820的示例可以包括加速度计、陀螺仪、罗盘、图像捕获设备、键盘、诸如鼠标、触控笔、触摸板的光标控制设备、条形码读取器、快速响应(QR)码读取器、任何传感器或射频识别(RFID)读取器。
电气设备1800可以具有任何所需的形状因数，例如手持式或移动电气设备(例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板电脑、笔记本电脑、上网本电脑、超级本电脑、个人数字助理(PDA)、超移动个人计算机等)、台式电气设备、服务器设备或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字录像机或可穿戴电气设备。在一些实施例中，电气设备1800可以是处理数据的任何其他电子设备。
以下段落提供了本文公开的实施例的各种示例。
示例1是一种集成电路(IC)部件，包括：包括硅的第一区域；包括交替的第二材料层和第三材料层的第二区域，其中，第二材料包括硅和锗，并且第三材料包括硅；以及包括交替的第二材料层和第三材料层的第三区域，其中，第二区域在第一区域和第三区域之间，并且第二区域中的层中的各个层具有的厚度小于第三区域中的层中的各个层的厚度。
示例2包括示例1的主题，并且还指定：第二区域包括至少两个第二材料层。
示例3包括示例1的主题，并且还指定：第二区域包括至少三个第二材料层。
示例4包括示例1-3中任一个的主题，并且还指定：第一区域包括晶体硅。
示例5包括示例1-4中任一个的主题，并且还指定：第一区域、第二区域和第三区域沿垂直于第二材料层和第三材料层的平面的轴分布。
实施例6包括实施例1-5中任一个的主题，并且还指定：第三区域包括至少三个第三材料层。
示例7包括示例1-6中任一个的主题，并且还指定：第二区域与第四区域横向对准，并且第四区域包括硅和氧。
示例8包括示例7的主题，并且还指定：第一区域、第二区域、和第三区域在IC部件的保护环之下，并且第四区域不在保护环之下。
示例9包括示例7的主题，并且还指定：第一区域、第二区域、和第三区域在存储阵列的外围处，并且第四区域不在存储阵列的外围处。
示例10包括示例1-7中任一个的主题，并且还指定：IC部件还包括在第四区域中的全环栅(GAA)晶体管，并且第三区域中的第三材料层各自地与第四区域中的至少一些GAA晶体管中的线沟道横向对准。
示例11包括示例10的主题，并且还指定：第一区域、第二区域、和第三区域在IC部件的保护环之下，并且第四区域不在保护环之下。
示例12包括示例10的主题，并且还指定：第一区域、第二区域、和第三区域在存储阵列的外围处，并且第四区域不在存储阵列的外围处。
示例13包括示例1-7中任一个的主题，并且还指定：第一区域、第二区域、和第三区域在IC部件的保护环之下。
示例14包括示例1-7中任一个的主题，并且还指定：第一区域、第二区域、和第三区域在存储阵列的外围处。
示例15包括示例1-14中任一个的主题，并且还指定：IC部件还包括：沟道区域的阵列，其包括第一沟道区域和相邻的第二沟道区域，其中，第一沟道区域与第二沟道区域的轴平行且偏移；靠近第一沟道区域的第一源极/漏极区域；靠近第二沟道区域的第二源极/漏极区域；绝缘材料区域，其至少部分地在第一源极/漏极区域和第二源极/漏极区域之间。
示例16包括示例15的主题，并且还指定：绝缘材料区域包括第一绝缘材料和第二绝缘材料，其中，第一绝缘材料具有U形截面，并且第一绝缘材料在第二绝缘材料和第一源极/漏极区域之间。
示例17是一种集成电路(IC)部件，包括：衬底；包括交替的第一材料层和第二材料层的第一区域，其中，层中的各个层具有小于3纳米的厚度；包括交替的第一材料层和第二材料层的第二区域，其中，层中的各个层具有大于3纳米的厚度，并且第一区域在衬底和第二区域之间。
示例18包括示例17的主题，并且还指定：第二区域包括至少两个第二材料层。
示例19包括示例17的主题，并且还指定：第二区域包括至少三个第二材料层。
实施例20包括实施例17-19中任一个的主题，并且还指定：衬底包括硅。
示例21包括示例17-20中任一个的主题，并且还指定：第二区域包括至少三个第二材料层。
示例22包括示例17-21中任一个的主题，并且还指定：第一材料和第二材料是半导体材料。
示例23包括示例17-22中任一个的主题，并且还指定：第一材料和第二材料包括硅。
示例24包括示例17-23中任一个的主题，并且还指定：第一区域与第三区域横向对准，并且第三区域包括电介质材料。
示例25包括示例24的主题，并且还指定：电介质材料包括氧。
示例26包括示例24-25中任一个的主题，并且还指定：第一区域和第二区域在IC部件的保护环之下，并且第三区域不在保护环之下。
示例27包括示例24-25中任一个的主题，并且还指定：第一区域和第二区域在存储阵列的外围处，并且第三区域不在存储阵列的外围处。
示例28包括示例17-23中任一个的主题，并且还指定：IC部件还包括在第三区域中的全环栅(GAA)晶体管，并且第二区域中的第二材料层各自地与第三区域中的至少一些GAA晶体管中的线沟道横向对准。
示例29包括示例28的主题，并且还指定：第一区域和第二区域在IC部件的保护环之下，并且第三区域不在保护环之下。
示例30包括示例28的主题，并且还指定：第一区域和第二区域在存储阵列的外围处，并且第三区域不在存储阵列的外围处。
示例31包括示例17-23中任一个的主题，并且还指定：第一区域和第二区域在IC部件的保护环之下。
示例32包括示例17-23中任一个的主题，并且还指定：第一区域和第二区域在存储阵列的外围处。
示例33包括示例17-32中任一个的主题，并且还指定：IC部件还包括：沟道区域的阵列，其包括第一沟道区域和相邻的第二沟道区域，其中，第一沟道区域与第二沟道区域的轴平行且偏移；靠近第一沟道区域的第一源极/漏极区域；靠近第二沟道区域的第二源极/漏极区域；绝缘材料区域，其至少部分地在第一源极/漏极区域和第二源极/漏极区域之间。
示例34包括示例33的主题，并且还指定：绝缘材料区域包括第一绝缘材料和第二绝缘材料，其中，第一绝缘材料具有U形截面，并且第一绝缘材料在第二绝缘材料和第一源极/漏极区域之间。
示例35包括示例17-34中任一个的主题，并且还指定：IC部件是管芯。
实施例36为电子组件，包括：实施例1-35中任一个的IC部件；以及电耦合到IC部件的支撑件。
示例37包括示例36的主题，并且还指定：支撑件包括封装衬底。
示例38包括示例36-37中任一个的主题，并且还指定：支撑件包括内插器。
示例39包括示例36-37中任一个的主题，并且还指定：支撑件包括印刷电路板。
示例40包括示例36-39中任一个的主题，并且还包括：IC部件和支撑件周围的壳体。
示例41包括示例40的主题，并且还指定：壳体是手持式计算设备壳体。
示例42包括示例40的主题，并且还指定：壳体是服务器壳体。
示例43包括示例40-42中任一个的主题，并且还包括：耦合到壳体的显示器。
示例44包括示例43的主题，并且还指定：显示器是触摸屏显示器。

Claims (20)

1.一种集成电路(IC)部件，包括：
第一区域，所述第一区域包括硅；
第二区域，所述第二区域包括交替的第二材料层和第三材料层，其中，所述第二材料包括硅和锗，并且所述第三材料包括硅；以及
第三区域，所述第三区域包括交替的所述第二材料层和所述第三材料层，其中，所述第二区域在所述第一区域和所述第三区域之间，并且所述第二区域中的所述层中的各个层具有的厚度小于所述第三区域中的所述层中的各个层的厚度。
2.根据权利要求1所述的IC部件，其中，所述第二区域包括至少两个所述第二材料层。
3.根据权利要求1所述的IC部件，其中，所述第二区域包括至少三个所述第二材料层。
4.根据权利要求1-3中任一项所述的IC部件，其中，所述第一区域包括晶体硅。
5.根据权利要求1-3中任一项所述的IC部件，其中，所述第一区域、所述第二区域、和所述第三区域沿着垂直于所述第二材料层和所述第三材料层的平面的轴分布。
6.根据权利要求1-3中任一项所述的IC部件，其中，所述第三区域包括至少三个所述第三材料层。
7.根据权利要求1-3中任一项所述的IC部件，其中，所述第二区域与第四区域横向对准，并且所述第四区域包括硅和氧。
8.根据权利要求7所述的IC部件，其中，所述第一区域、所述第二区域、和所述第三区域在所述IC部件的保护环之下，并且所述第四区域不在所述保护环之下。
9.根据权利要求7所述的IC部件，其中，所述第一区域、所述第二区域、和所述第三区域在存储阵列的外围处，并且所述第四区域不在所述存储阵列的所述外围处。
10.一种集成电路(IC)部件，包括：
衬底；
第一区域，所述第一区域包括交替的第一材料层和第二材料层，其中，所述层中的各个层具有小于3纳米的厚度；以及
第二区域，所述第二区域包括交替的所述第一材料层和所述第二材料层，其中，所述层中的各个层具有大于3纳米的厚度，并且所述第一区域在所述衬底和所述第二区域之间。
11.根据权利要求10所述的IC部件，其中，所述IC部件还包括第三区域中的全环栅(GAA)晶体管，并且在所述第二区域中的所述第二材料层各自地与所述第三区域中的至少一些所述GAA晶体管中的线沟道横向对准。
12.根据权利要求11所述的IC部件，其中，所述第一区域和所述第二区域在所述IC部件的保护环之下，并且所述第三区域不在所述保护环之下。
13.根据权利要求11所述的IC部件，其中，所述第一区域和所述第二区域在存储阵列的外围处，并且所述第三区域不在所述存储阵列的所述外围处。
14.根据权利要求10-13中任一项所述的IC部件，其中，所述第一区域和所述第二区域在所述IC部件的保护环之下。
15.根据权利要求10-13中任一项所述的IC部件，其中，所述第一区域和所述第二区域在存储阵列的外围处。
16.根据权利要求10-13中任一项所述的IC部件，其中，所述IC部件还包括：
沟道区域的阵列，所述沟道区域的阵列包括第一沟道区域和相邻的第二沟道区域，其中，所述第一沟道区域和所述第二沟道区域的轴平行且偏移；
第一源极/漏极区域，所述第一源极/漏极区域靠近所述第一沟道区域；
第二源极/漏极区域，所述第二源极/漏极区域靠近所述第二沟道区域；以及
绝缘材料区域，所述绝缘材料区域至少部分地在所述第一源极/漏极区域和所述第二源极/漏极区域之间。
17.根据权利要求16所述的IC部件，其中，所述绝缘材料区域包括第一绝缘材料和第二绝缘材料，其中，所述第一绝缘材料具有U形截面，并且所述第一绝缘材料在所述第二绝缘材料和所述第一源极/漏极区域之间。
18.根据权利要求10-13中任一项所述的IC部件，其中，所述IC部件是管芯。
19.一种电子组件，包括：
集成电路(IC)部件，包括：
第一区域，所述第一区域包括硅，
第二区域，所述第二区域包括交替的第二材料层和第三材料层，其中，所述第二材料包括硅和锗，并且所述第三材料包括硅，以及
第三区域，所述第三区域包括交替的所述第二材料层和所述第三材料层，其中，所述第二区域在所述第一区域和所述第三区域之间，并且，所述第二区域中的所述层中的各个层具有的厚度小于所述第三区域中的所述层中的各个层的厚度；以及
支撑件，所述支撑件电耦合到所述IC部件。
20.根据权利要求19所述的电子组件，其中，所述支撑件包括封装衬底、内插器、或电路板。
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US11158544B2 (en) * 2019-03-15 2021-10-26 International Business Machines Corporation Vertical stacked nanosheet CMOS transistors with different work function metals

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