CN113053880A - 集成电路结构中的金属化 - Google Patents

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D·S·拉夫里克
D·B·伯格斯特龙
J·S·莱布
T·M·达菲
D·M·克鲁姆
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Abstract

在本文中公开了与集成电路(IC)结构中的金属化相关的结构、方法和组件。例如，在一些实施例中，IC结构可以包括金属区中的第一纳米线和金属区中的第二纳米线。第一纳米线与第二纳米线之间的距离可以小于5纳米，并且金属区可以包括第一纳米线和第二纳米线之间的钨。

Description

集成电路结构中的金属化
背景技术
减小集成电路(IC)结构尺寸的趋势通常受到可靠制造这种结构的技术挑战的阻碍。例如，以小体积沉积金属可能受到颈缩、空隙化和/或粘附问题的限制。
附图说明
通过结合附图的以下具体实施方式，将容易理解实施例。为了便于描述，类似的附图标记表示类似的结构元件。在附图的各图中，通过示例而非限制的方式示出了各实施例。
图1A-1D是根据各种实施例的集成电路(IC)结构的示图。
图2A-2D、3A-3D、4A-4D、5A-5D、6A-6D、7A-7D、8A-8D、9A-9D、10A-10D、11A-11D、12A-12D、13A-13D和14A-14D是根据各种实施例的在IC结构的不同制造阶段中的组件的示图。
图15A-15D是根据各种实施例的另一IC结构的示图。
图16是根据各种实施例的另一IC结构的侧视截面图。
图17是根据本文公开的任何实施例的可以包括IC结构的晶圆和管芯的顶视图。
图18是根据本文公开的任何实施例的可以包括IC结构的IC器件的侧视截面图。
图19是根据各种实施例的可以包括IC结构的IC封装的侧视截面图。
图20是根据本文公开的任何实施例的可以包括IC结构的IC器件组件的侧视截面图。
图21是根据本文公开的任何实施例的可以包括IC结构的示例性电气设备的框图。
具体实施方式
本文公开了与集成电路(IC)结构中的金属化相关的结构、方法和组件。例如，在一些实施例中，IC结构可以包括金属区中的第一纳米线和金属区中的第二纳米线。第一纳米线和第二纳米线之间的距离可以小于5纳米，并且金属区可以包括第一纳米线和第二纳米线之间的钨。
本文所公开的结构、方法和组件可以实现在IC结构中使用金属化，其可以具有比常规方法更高的质量和/或可以相对于常规方法降低金属化制造操作的复杂性。例如，在“NMOS优先”晶体管制造流程中，用于PMOS晶体管的金属化叠层的形成可以包括PMOS功函数金属(例如，氮化钛)的沉积、NMOS功函数金属(例如，碳化铝钛)的沉积、填充衬层(例如，氮化钛)的沉积、以及金属填充物(例如，使用基于氟的原子层沉积(ALD)工艺沉积的钨)的沉积。利用本文所公开的实施例中的一些实施例，可以简化这种晶体管制造流程以包括组合的PMOS功函数金属/填充衬层(例如，使用本文所公开的基于氯的ALD工艺沉积的钨)的沉积，以及随后的金属填充物(例如，使用基于氟的ALD工艺沉积的钨)的沉积。这种简化的制造流程可以减少制造时间和/或降低成本。
在以下具体实施方式中，参考构成其一部分的附图，其中类似的附图标记始终表示类似的部分，并且其中通过例示示出了可以实施的实施例。应当理解，在不脱离本公开的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑改变。因此，以下具体实施方式不应被理解为限制性的。
以最有助于理解所公开的主题的方式将多个操作描述为依次的多个分立动作或操作。然而，描述的顺序不应被解释为暗示这些操作必定是顺序相关的。具体而言，这些操作可以不按照所呈现的顺序执行。所描述的操作可以以不同于所述实施例的顺序执行。在另外的实施例中可以执行多个额外的操作和/或可以省略所描述的操作。
对于本公开，短语“A和/或B”表示(A)、(B)或(A和B)。对于本公开，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、((B和C)或(A、B和C)。当参考测量范围使用时，术语“在……之间”包括测量范围的端点。如在本文中所使用的，“高k电介质材料”可以指具有比氧化硅高的介电常数的材料。
说明书使用短语“在一个实施例中”或“在实施例中”，其每一个都可以指代一个或多个相同或不同实施例。此外，如相对于本公开的实施例所使用的术语“包括”、“包含”、“具有”等是同义词。本公开可以使用基于透视的描述，例如“在……上方”、“在……下方”、“顶部”、“底部”和“侧面”；这样的描述用于方便讨论，而不是要限制所公开的实施例的应用。
附图不一定是按比例绘制的。为了便于讨论，术语“图1”可以用来指图1A-1D的附图集合，术语“图2”可以用来指图2A-2D的附图集合，等等。
图1A-1D是根据各种实施例的IC结构100的示图。图1A是IC结构100沿纳米线110的纵轴的侧视截面图，图1B是通过图1A的截面A-A(通过栅电极113)截取的截面图，图1C是朝向S/D区106截取的侧视图，并且图1D是顶视图。尽管在图1中仅示出了单个IC结构100，但这仅是为了便于说明，电气设备可以包括任何数量的图1的IC结构100(例如，以阵列或任何其他期望的布置)。图1的IC结构100可以是全环栅晶体管。
IC结构100可以包括具有顶表面的衬底102。源极/漏极(S/D)区106和107可以设置在衬底102的顶表面上，并且一条或多条纳米线110可以耦合在S/D区106和107之间。绝缘材料101可以设置在纳米线110以及S/D区106和107周围。绝缘材料101可以是层间电介质(ILD)，例如未掺杂的氧化硅、掺杂的氧化硅(例如，硼磷硅玻璃(BPSG)或磷硅玻璃(PSG))、氮化硅、氮氧化硅或任何组合。
IC结构100可以包括栅极，所述栅极包括栅电极113和栅极电介质116。栅电极113可以围绕所有纳米线110，并且栅极电介质116可以设置在栅电极113和纳米线110的相邻部分之间。如在本文中所使用的，如果栅电极围绕纳米线的一部分(例如，如图1所示)，则可以将栅电极说成是“围绕”纳米线。在一些实施例中，间隔体130可以“夹住”栅电极113，如图所示。如本领域所已知的，包括在IC结构100中的纳米线110可以在z方向(即，厚度131的方向)上排列，并且可以提供晶体管沟道。
在一些实施例中，衬底102的顶表面、S/D区106和107以及纳米线110均包括具有晶格常数的材料。衬底102的顶表面的晶格常数可以不同于S/D区106和107以及纳米线110的晶格常数。在特定实施例中，S/D区106和107以及纳米线110的晶格常数可以大于衬底102的顶表面的晶格常数。S/D区106和107、纳米线110和衬底102的顶表面之间的晶格失配(例如，晶格常数失配)可能导致纳米线110中以及S/D区106和107中的晶格应力。在一个实施例中，纳米线110与S/D区106和107可以在平行于栅电极113的长度120的方向上受到单轴晶格应力，并且可以在垂直于栅电极113的长度120的方向上晶格弛豫。衬底102的顶表面与S/D区106和107之间的晶格常数失配也可以导致S/D区106和107在纳米线110上提供力。该力可以有助于保持纳米线110中的单轴晶格应力。
在一些实施例中，衬底102的顶表面的一部分可以凹陷到浅沟槽隔离(STI)材料105的顶表面之下，形成其中设置S/D区106和107的沟槽108(例如，如图1C所示)。在沟槽108中形成S/D区106和107可以有助于限制S/D区106和107在制造期间的生长。然而，S/D区106和107不必一定形成在沟槽中；在一些实施例中，例如，衬底102的顶表面可以与STI材料105的顶表面共面或在其上方，并且S/D区106和107可以设置在衬底102的该顶表面上。在一些实施例中，S/D区106和107可以具有<111>面，使得S/D区106和107底部的宽度122大于S/D区106和107顶部的宽度124。在这种实施例中，对应于侧壁126和128的平面可以是S/D区106和107的<111>晶格取向。
在一些实施例中，IC结构100可以包括设置在衬底102的顶表面上并且在最底部的纳米线115下方的底栅隔离材料114。底栅隔离材料114可以用作电容性隔离势垒，以减轻衬底102的顶表面与栅电极113之间的寄生耦合。底栅隔离材料114作为电容性隔离势垒的有效性可以至少部分地取决于其厚度和材料组分。在一些实施例中，底栅隔离材料114可以包括任何电介质材料，例如氧化硅、氮化硅、氮氧化硅、低k电介质材料等。在一些特定实施例中，底栅隔离材料114可以包括氧化硅层。在一些实施例中，底栅隔离材料114的厚度可以厚到足以将顶表面与通过栅电极113的电容性耦合隔离。在一些实施例中，底栅隔离材料114的厚度135可以在100埃与300埃之间。
在一些实施例中，衬底102可以包括在不同的晶体衬底(硅、锗、砷化镓、蓝宝石等)的顶部上生长的一个或多个外延单晶半导体层(例如，硅、锗、硅锗、砷化镓、磷化铟、砷化铟镓、砷化铝镓等)。在一个这样的实施例中，外延生长的半导体层可以提供具有与不同的晶体衬底不同的晶格常数的一个或多个缓冲层。缓冲层可以用于使晶格常数从不同的晶体衬底到衬底102的顶表面逐渐变化。例如，衬底102可以包括在不同的晶体硅衬底上的外延生长的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可以从最底部缓冲层到最顶部缓冲层增加它们的锗含量(例如，从0原子％锗到40原子％锗)，从而逐渐增加衬底102的晶格常数。在一些实施例中，衬底102可以具有绝缘体上硅(SOI)结构。
如上所述，STI材料105可以设置在衬底102上。STI材料105可以用于减少彼此相邻形成的IC结构100之间的电流泄漏。STI材料105可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅、低k电介质及其任何组合。
纳米线110可以设置在衬底102的顶表面上方，并且在S/D区106和107之间。尽管在图1中示出了三条纳米线110，但是IC结构100可以包括任何适当数量的纳米线110(例如，在两条纳米线110和十条纳米线110之间)。纳米线110可以由通过施加外部电场能够从绝缘状态反向变为导电状态的材料(例如，半导体材料)形成。例如，纳米线110可以由Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、InP和/或碳纳米管形成。在一些特定实施例中，纳米线110可以包括具有大于单晶硅的载流子迁移率的未掺杂的受晶格应力的单晶半导体材料。在这样的纳米线110中没有掺杂剂可以减少电荷载流子的散射，并且可以有助于提高载流子迁移率，并由此增加驱动电流。纳米线110中的晶格应力还可以增强载流子迁移率并改善器件性能。在一些实施例中，纳米线110可以受压缩应力以用于p型IC结构100中的增强的空穴迁移率，并且可以受拉伸应力以用于n型IC结构100中的增强的电子迁移率。在一些实施例中，纳米线110可以包括掺杂的单晶半导体材料。例如，纳米线110可以由掺杂的单晶硅形成。
纳米线110可以平行于衬底102的顶表面延伸，并且多条纳米线110可以形成纳米线的垂直阵列。纳米线110可以具有厚度131和宽度132。在一些实施例中，厚度131可以在4纳米与20纳米之间(例如，在4纳米与10纳米之间)。在一些实施例中，宽度132可以在5纳米与50纳米之间。在一些实施例中，栅极的长度120可以在10纳米与100纳米之间(例如，在20纳米与40纳米之间，或等于30纳米)。在一些实施例中，纳米线110可以是带状纳米线，因为纳米线110的宽度132大于厚度131。在一些实施例中，相邻纳米线110之间的纳米线间间隔133可以在3纳米与200纳米之间(例如，在3纳米与5纳米之间)。在一些实施例中，纳米线110的横截面可以是圆形或椭圆形而不是如图所示的矩形。
在一些实施例中，S/D区106和107可以设置在纳米线110的相对端，并且可以电耦合到纳米线110。S/D区106和107可以由任何适当的材料形成。例如，S/D区106和107可以包括外延生长的单晶半导体，例如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP或InP。在一些实施例中，S/D区106和107可以包括晶格常数与衬底102的顶表面的晶格常数不同的单晶半导体材料。如前所述，S/D区106和107与衬底102的顶表面之间的晶格常数失配可以在S/D区106和107中产生晶格应力，从而提高电子迁移率。在一些实施例中，S/D区106和107包括与纳米线110中所包括的单晶半导体材料相同的单晶半导体材料。
在一些实施例中，S/D区106和107的晶格常数可以大于衬底102的顶表面的晶格常数。在这种实施例中，S/D区106和107可以受压缩应力，并且可以在纳米线110上提供压缩力。在这种实施例的特定示例中，S/D区106和107可以是外延单晶锗，并且衬底102的顶表面可以是外延单晶硅锗。在该示例中，锗S/D区106和107可以在纳米线110上施加压缩力。在一些实施例中，衬底102的顶表面可以包括具有第一晶格常数的半导体材料(例如，硅锗)，纳米线110可以包括具有大于第一晶格常数的第二晶格常数的第二半导体材料(例如，锗)，并且S/D区106和107可以包括具有大于第二晶格常数的第三晶格常数的第三半导体材料(例如，砷化镓(GaAs))，以进一步增强纳米线110中的压缩应力。
在一些实施例中，S/D区106和107的晶格常数可以小于衬底102的顶表面的晶格常数。在这样的实施例中，S/D区106和107可以受拉伸应力，并且可以在纳米线110上提供拉伸力。在一些这样的实施例中，衬底102的顶表面可以包括具有第一晶格常数的单晶半导体材料，纳米线110可以包括具有小于第一晶格常数的第二晶格常数的第二半导体材料，并且S/D区106和107可以包括具有小于第二晶格常数的第三晶格常数的第三半导体材料，以进一步增强纳米线110中的拉伸应力。
S/D区106和107可以具有n型导电性或p型导电性。在一些实施例中，S/D区106和107可以具有1×1018原子/cm3至1×1021原子/cm3之间的掺杂浓度。S/D区106和107可以具有均匀的掺杂浓度，或者可以包括不同浓度或掺杂剂分布的子区域。在一些实施例中，S/D区106和107可以具有相同的掺杂浓度分布；在其他实施例中，S/D区106和107的掺杂浓度分布可以彼此不同。
在一些实施例中，如下面更详细描述的，可以通过首先去除用于产生纳米线110的鳍状物的部分，并且然后外延生长S/D区106和107，来形成S/D区106和107。例如，在一些实施例中，可以去除用于产生纳米线110的鳍状物的部分，并且然后可以从衬底102的顶表面外延生长S/D区106和107。这些外延沉积的S/D区106和107的晶格可以从衬底102的顶表面的晶格延续。即，下层衬底102的晶格可以决定上层S/D区106和107的晶格方向和生长。在一些实施例中，使用这种S/D区106和107可以通过向纳米线110提供附加力来改善器件性能。在一些实施例中，使用S/D区106和107还可以通过向纳米线110提供锚来改善性能，所述锚有助于维持由于诸如鳍状物图案化的早期制造过程而已经存在的纳米线110中的单轴应力。S/D区106和107可以被施加应力，并由此可以进一步对相邻的纳米线110施加应力。通过将具有与用于形成纳米线的材料不同的晶格常数的材料用于S/D区106和107(例如，不同的半导体材料)，可以进一步增强纳米线110中的应力。
在IC结构100中，栅极电介质116可以设置在每条纳米线110上和四周。栅极电介质116可以包括任何适当的栅极电介质，例如但不限于氧化硅、氮氧化硅和氮化硅。在一些实施例中，栅极电介质116可以包括高k栅极电介质层，诸如金属氧化物电介质(例如，氧化钽、氧化钛、氧化铪、氮氧化铪硅、氧化锆等)。在一些特定实施例中，栅极电介质116可以包括铪。栅极电介质116还可以包括其他类型的高k电介质层，例如但不限于锆钛酸铅(PZT)或钛酸锶钡(BST)。栅极电介质116可以包括上述电介质材料的任何组合；在一些实施例中，栅极电介质116可以包括多个不同的电介质材料层。在一些实施例中，栅极电介质116可以具有10埃与60埃之间的厚度。在特定实施例中，栅极电介质116包括HfO2，并且具有1纳米与6纳米之间的厚度。
如上所述，栅电极113可以围绕纳米线110中的每一条的一部分，并且栅极电介质116可以设置在栅电极113和纳米线110之间。栅电极113可以包括第一衬层材料104、第二衬层材料112和填充材料118。在一些实施例中，第一衬层材料104可以包括钛和氮(例如，以氮化钛的形式)，并且可以具有小于5埃的厚度。第二衬层材料112可以包括钨，并且可以使用基于氯的ALD工艺形成，如下文参看图13进一步论述的。在一些实施例中，第二衬层材料112可以具有小于30埃(例如，在10埃与30埃之间)的厚度。第一衬层材料104可以在第二衬层材料112和栅极电介质116之间，并且第一衬层材料104和第二衬层材料112可以一起提供功函数调节和/或可以改善填充材料118的粘附和成核。在一些实施例中，第一衬层材料104和第二衬层材料112的组合厚度可小于3纳米。在一些实施例中，填充材料118可以包括钨，并且可以使用化学气相沉积(CVD)工艺形成，如下面参考图14进一步讨论的。在一些实施例中，填充材料118可以包括钼。
如图1所示，在一些实施例中，栅极电介质116、第一衬层材料104和第二衬层材料112可以填充相邻纳米线110之间的体积，并由此填充材料118可以存在于栅电极113在该纳米线间体积之外的部分中。当第二衬层材料112包括钨时，即使当纳米线间间隔133较小(例如，小于5纳米)时，第二衬层材料112的钨也可以因此在相邻纳米线112之间。常规的电极结构通常在提供钨填充之前利用厚的氮化钛层作为衬层，并由此此不能实现钨在相邻的、紧密间隔的纳米线之间的渗透。
当使用基于氯的ALD工艺来形成第二衬层材料112时，栅电极113的纳米线间体积中的氯与氟的比率可以大于栅电极113在纳米线间体积之外的部分(例如，栅电极的与填充材料118相对应的部分)中的氯与氟的比率。
当使用基于氯的ALD工艺来形成第二衬层材料112(而非例如基于氟的ALD工艺)且填充材料118包括CVD钨时，CVD填充材料118中的钨颗粒的尺寸可以比直接形成于氮化钛上(例如，直接形成在第一衬层材料104上)的CVD填充材料118中的钨颗粒的尺寸小得多。在一些特定实施例中，填充材料118中的钨的平均颗粒尺寸可以小于8纳米(例如，小于6纳米，或在3纳米与6纳米之间)，而通过CVD在氮化钛上形成的钨的平均颗粒尺寸可以大于8纳米(例如，大于10纳米)。
包括由基于氯的ALD工艺形成的含钨的第二衬层材料112的栅电极113还可以实现钨在紧密间隔的纳米线110之间的渗透，这是使用常规技术不能实现的结果。例如，对于小于5纳米(例如，在3纳米与5纳米之间)的纳米线间间隔133，包括基于氯的ALD钨第二衬层材料112的栅电极113可以在相邻纳米线110之间表现出钨渗透。
可以使用任何适当的技术来制造本文公开的IC结构100。例如，图2-14提供了根据各种实施例的图1的IC结构100的不同制造阶段中的组件的各种示图。在图2-14中，“A”子图表示类似于图1A的截面图，“B”子图表示类似于图1B的截面图，“C”子图表示类似于图1C的截面图，并且“D”子图表示类似于图1D的顶视图。
图2示出了包括其上形成有鳍状物244的衬底102的组件200。衬底102可以提供在其上形成IC结构100的材料，并且可以采取以上讨论的任何形式。
鳍状物244可以包括半导体材料160和牺牲材料170的交替层。如下所讨论的，半导体材料层160可以形成为纳米线110。在一些实施例中，牺牲材料层170可以通过与半导体材料层160晶格失配而在半导体材料层160上引起晶格应力。半导体材料层160可以包括任何适当的材料，例如上面参考纳米线110讨论的材料。牺牲材料层170可以由任何适当的材料形成，例如相对于半导体材料160进行适当的选择性蚀刻的任何材料。
可以通过使用常规的外延CVD方法首先在衬底102的顶表面上毯式沉积半导体材料160和牺牲材料170的交替层来形成鳍状物244。接着，可以使用常规的光刻和蚀刻方法来图案化半导体材料160和牺牲材料170的毯式层以及衬底102以界定鳍状物244。如图所示，也可以对衬底102进行蚀刻，使得鳍状物244的底部部分包括衬底102的一部分。
组件200可以包括STI材料105，其可以采取本文公开的任何形式。在一些实施例中，可以通过使用常规CVD方法首先在衬底102上和鳍状物244上方毯式沉积STI材料105来形成STI材料105。STI材料105可以初始沉积到大于鳍状物244的高度的厚度。接着，可以使用常规的化学机械平坦化(CMP)方法来平坦化STI材料105，并且然后使用常规的蚀刻方法来使其凹陷以暴露鳍状物244。在一些实施例中，STI材料105可以凹陷到衬底102的顶表面之下，使得鳍状物244的底部部分由衬底102形成，如图所示。
鳍状物244可以具有侧壁242和246、鳍状物高度256、鳍状物宽度258和鳍状物长度260。在一些实施例中，侧壁242和246可以是不受约束的平面，其可以允许鳍状物244在垂直于鳍状物长度260的方向上晶格弛豫。在一些实施例中，鳍状物244可以在平行于鳍状物长度260的方向上受单轴晶格应力并且在垂直于鳍状物长度260的方向上晶格弛豫。半导体材料层160和牺牲材料层170的厚度可以取决于纳米线110的期望尺寸和间隔；具体而言，纳米线110的厚度131可以对应于相应的半导体材料层160的厚度，并且纳米线间间隔133和底栅隔离材料114的厚度135可以对应于相应的牺牲材料层170的厚度。在一些实施例中，鳍状物244可以具有5纳米与500纳米之间的鳍状物宽度258。鳍状物高度256可以取决于要形成的纳米线110的期望数量；在一些实施例中，鳍状物高度256可以在15纳米与200纳米之间。
图3示出了在组件200(图2)的鳍状物244上方提供牺牲栅极电介质262和牺牲栅电极材料264之后的组件202。可以在鳍状物244的顶部以及鳍状物244的侧壁242和246上毯式沉积牺牲栅极电介质262。在一些实施例中，可以将牺牲栅极电介质262沉积到10埃与50埃之间的厚度。然后，可以在牺牲栅极电介质262上和鳍状物244上方毯式沉积牺牲栅电极材料264。可以将牺牲栅电极材料264沉积到超过鳍状物高度256的厚度，并且然后可以使用常规CMP方法来平坦化。
图4示出了在图案化组件202(图3)的牺牲栅极电介质262和牺牲栅电极材料264以形成牺牲栅极266之后的组件204。可以使用常规的光刻和蚀刻方法来执行这种图案化。牺牲栅极266可以用于在随后去除鳍状物244的牺牲部分272期间保护鳍状物244的下层区域，如下文所讨论的。
在牺牲栅极电介质262和牺牲栅电极材料264的图案化期间，鳍状物244的牺牲部分272上的牺牲栅极电介质262可以在牺牲栅极266的相对侧上暴露。牺牲栅极电介质262可以在牺牲栅极266的图案化和形成期间用作蚀刻停止层，从而减轻对鳍状物244的损坏。在一些实施例中，牺牲栅极电介质262和牺牲栅电极材料264可以由具有充分不同的蚀刻选择性的材料形成，使得牺牲栅极电介质262可以用作蚀刻牺牲栅电极材料264以形成牺牲栅极266的蚀刻停止层。在特定实施例中，牺牲栅极电介质262可以是电介质层(例如，氧化硅、氮化硅和氮氧化硅)，并且牺牲栅电极材料264可以是半导体材料(例如，多晶硅)。在图案化牺牲栅电极材料264之后，可以从鳍状物244的牺牲部分272的顶部以及侧壁242和246去除牺牲栅极电介质262(例如，使用常规的湿法蚀刻工艺)以暴露鳍状物244的牺牲部分272。在牺牲栅极电介质262是氧化硅层的实施例中，可以使用稀释的氟化氢(HF)湿法蚀刻来去除牺牲栅极电介质262。
图5示出了在去除组件204(图4)的鳍状物244的牺牲部分272以暴露衬底102的区域274之后的组件206。可以使用诸如湿法蚀刻或等离子体干法蚀刻的常规蚀刻方法去除鳍状物244的牺牲部分272。在半导体材料层160是锗且牺牲材料层170是硅锗的实施例中，可以使用诸如氢氧化铵或四甲基氢氧化铵(TMAH)溶液的湿法蚀刻剂来选择性地蚀刻掉鳍状物244的牺牲部分272。牺牲栅极266可以在该蚀刻期间保护鳍状物244的下层部分。在实施例中，在去除鳍状物244的牺牲部分272期间，可以使衬底102的顶表面凹陷以形成沟槽108。如上所讨论的，沟槽108可以用于包含S/D区106和107的后续生长。在实施例中，沟槽108可以具有在20纳米与40纳米之间的深度。在一些其他实施例中，可以去除鳍状物244的牺牲部分272，使得衬底102的顶表面在STI材料105的顶表面之上或与之共面。
图6示出了在组件206(图5)的区域274上形成S/D区106和107之后的组件208。在一些实施例中，可以使用常规的外延沉积方法(例如，低压CVD、气相外延或分子束外延)形成S/D区106和107。在一些实施例中，可以在沟槽108中形成S/D区106和107。S/D区106和107可以与鳍状物244在牺牲栅极266下方的部分电耦合，并且可以升高到STI材料105的顶表面之上。可以由任何适当的材料形成S/D区106和107，例如以上讨论的任何材料。
如以上所讨论的，S/D区106和107与衬底102的顶表面之间的晶格常数失配可能产生晶格应力。应力可以采取本文公开的任何形式。在一些实施例中，S/D区106和107可以从鳍状物244下面的衬底102的晶体表面生长。在鳍状物244的被去除的外部部分是异质的(例如，具有交替的纳米线形成半导体材料160和不同组分的居间牺牲材料170)的情况下，通过外延生长用S/D区106和107替换这些异质层可以在所蚀刻的鳍状物244的任一侧上产生新的晶格失配。于是S/D区106和107可以进一步增强已经存在于纳米线形成半导体材料160中的单轴应力。此外，在随后去除居间牺牲材料170(如下所讨论的)时，S/D区106和107用于锚定随后形成的分立的纳米线110。由于S/D区106和107可以从下面的衬底102外延生长，因此锚定可以有效地用于在鳍状物244的图案化期间维持沿着纳米线形成半导体材料160形成的初始单轴应力。这样，S/D区106和107都维持并增强最终形成的纳米线110的单轴应力。注意，可以通过使用与纳米线形成半导体材料160相同的材料来执行上述用同质层对异质层的替换。然而，在另一实施例中，为了进一步增强单轴应力，可以外延生长与用于异质叠层中的任何材料不同(例如，与材料160和170不同)的材料以形成S/D区106和107。例如，在一个实施例中，外延S/D区106和107由晶格常数大于异质鳍状物244中的任何材料的晶格常数的材料形成。在该实施例中，在最终形成的纳米线110中进一步增强单轴压缩应力。在另一实施例中，外延S/D区106和107由晶格常数小于异质鳍状物244中的任何材料的晶格常数的材料形成。在该实施例中，在最终形成的纳米线110中进一步增强单轴拉伸应力。
在实施例中，衬底102的区域274的顶表面是具有<100>取向的单晶材料，其用作S/D区106和107的外延生长的种子层。S/D区106和107由此可以在<100>取向上生长。对应于侧壁126和128的<111>平面在形成S/D区106和107期间可以以更有利的速率生长，并且可以导致S/D区106和107具有<111>面。
在替代实施例中，不将鳍状物244的牺牲部分272蚀刻掉，而是被保留以形成IC结构100的S/D区。代替去除牺牲部分272，可以通过任何适当的技术(例如，离子注入)来掺杂鳍状物244的牺牲部分272，以形成具有期望的导电类型和浓度水平的S/D区106和107。此外，如果需要的话(未示出)，可以在鳍状物244的区域274的顶部和侧壁上生长外延半导体膜，以形成凸起的S/D区106和107，从而减少电流拥挤。
图7示出了在组件208(图6)上沉积绝缘材料101，并且然后对其进行回抛光之后的组件210。绝缘材料101可以是层间电介质(ILD)，并且可以使用任何适当的方法(例如，CVD方法，诸如等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD))在包括S/D区106和107以及牺牲栅极266的所有结构上对其进行毯式沉积。可以执行CMP方法以回抛光毯式沉积的绝缘材料101，以暴露牺牲栅极266的顶部。
图8示出了在去除组件210(图7)的牺牲栅极266以暴露鳍状物244的区域268之后的组件212。绝缘材料101可以在去除牺牲栅极266期间保护S/D区106和107。可以使用诸如等离子体干法蚀刻或湿法蚀刻的常规蚀刻方法去除牺牲栅极266。在牺牲栅极266包括多晶硅并且绝缘材料101包括氧化硅的实施例中，可以使用诸如TMAH溶液的湿法蚀刻剂来选择性地去除牺牲栅极266。牺牲栅极电介质262可以在去除牺牲栅电极材料264期间用作蚀刻停止，并且可以使用任何适当的蚀刻方法去除以暴露鳍状物244的区域268。在牺牲栅极电介质262包括氧化硅的实施例中，可以使用稀释HF湿法蚀刻来去除牺牲栅极电介质262。
图9示出了在去除组件212(图8)的暴露区域268下方的鳍状物244中的牺牲材料层170在半导体材料层160之间的部分以形成纳米线110之后的组件214。可以使用对半导体材料层160具有选择性的任何适当的蚀刻剂(例如，蚀刻剂以显著高于半导体材料层160的速率蚀刻牺牲材料层170)来去除牺牲材料层170的部分。在实施例中，蚀刻剂选择性地蚀刻半导体材料层160而不蚀刻牺牲材料层170。在半导体材料层160是锗且牺牲材料层170是硅锗的实施例中，可以使用湿法蚀刻剂选择性地去除牺牲材料层170，所述湿法蚀刻剂例如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液。在半导体材料层160是硅且牺牲材料层170是硅锗的实施例中，可以使用湿法蚀刻剂选择性地去除牺牲材料层170，所述湿法蚀刻剂例如但不限于水性的羧酸/硝酸/HF溶液和水性的柠檬酸/硝酸/HF溶液。牺牲材料层170的去除可以在纳米线110之间留下空隙282。纳米线110之间的空隙282可以具有5纳米与30纳米之间的厚度。剩余的半导体材料层160形成耦合到S/D区106和107的纳米线110的垂直阵列。纳米线110可以采取本文公开的任何形式。在一些实施例中，可以利用定时蚀刻来控制牺牲材料170的去除。
图10示出了在组件214(图9)的最底部纳米线115下方在衬底102的顶表面上提供底栅隔离材料114之后的组件216。可以通过首先在纳米线110周围和上方毯式沉积底栅隔离材料114，填充纳米线110之间的空隙282(包括最底部纳米线115和衬底102的顶表面之间的空隙282)并覆盖绝缘材料101的顶表面来形成底栅隔离材料114。在一些实施例中，可以使用诸如LPCVD、ALD或旋涂电介质工艺的高度共形沉积方法来沉积底栅极隔离材料114，以提高完全填充纳米线110之间的空隙282的可能性。然后，可以使用任何适当的各向同性电介质蚀刻方法使底栅隔离材料114从顶部向下凹陷。例如，在底栅极隔离材料114由氧化硅形成的实施例中，定时HF湿法蚀刻方法可以用于使底栅极隔离材料114凹陷。通常，底栅隔离材料114可以包括任何适适当的电介质材料，例如但不限于氧化硅、氮化硅和氮氧化硅。在底栅隔离材料114的凹陷期间，可以去除大部分的底栅隔离材料114，留下在衬底102的顶表面上和在最底部纳米线115下方的薄层。
图11示出了在组件216(图10)上提供间隔体130以及在每条纳米线110周围(并且沿着间隔体130)提供栅极电介质116之后的组件218。可以使用高度共形沉积工艺(例如，ALD)来形成栅极电介质116，以便确保在每条纳米线110周围形成具有均匀厚度的栅极电介质层。在特定实施例中，栅极电介质116可以包括铪和氧(例如，以氧化铪的形式)且可以沉积到1纳米与6纳米之间的厚度。栅极电介质116可以存在于绝缘材料101的顶表面上(尽管在图11中未示出)。如本领域已知的，可以使用形成选择性间隔体的常规方法来形成侧壁间隔体对130。在一些实施例中，首先在包括鳍状物244的所有结构上毯式沉积共形电介质间隔体层，例如但不限于氧化硅、氮化硅、氮氧化硅及其组合。可以以共形的方式沉积电介质间隔体层，使得其在垂直表面(例如侧壁242和246)和水平表面上具有基本相等的厚度。例如，可以使用诸如LPCVD和PECVD的CVD方法来沉积电介质间隔体层。在一些实施例中，可以将电介质间隔体层沉积到2纳米与10纳米之间的厚度。接着，可以使用常规的各向异性蚀刻方法(例如，反应离子蚀刻(RIE))在电介质间隔体层上进行未图案化的各向异性蚀刻。在各向异性蚀刻工艺期间，可以从水平表面去除大部分电介质间隔体层，从而在垂直表面上留下电介质间隔体层，如图所示。接下来，可以执行未图案化的各向同性蚀刻以从任何水平表面去除剩余的电介质间隔体层，从而留下间隔体对130；在形成栅电极113(如下所讨论的)时，栅电极113可以由一对间隔体130“夹住”。在一些实施例中，各向同性蚀刻是湿法蚀刻工艺。在特定实施例中，在电介质间隔体层是氮化硅或氧化硅的情况下，各向同性蚀刻可以分别采用包括磷酸的湿法蚀刻剂溶液或缓冲氧化物蚀刻(BOE)。在替代实施例中，各向同性蚀刻可以是干法蚀刻工艺。在一个这样的实施例中，可以在下游等离子体反应器中采用三氟化氮(NF3)气体来各向同性地蚀刻电介质间隔体层。虽然将间隔体130被示为具有大致矩形的横截面，但这是为了便于说明；在一些实施例中，间隔体130可以离衬底102越远越薄，并且离衬底102越近越厚。在一些实施例中，间隔体130可以具有凸形形状。
图12示出了在组件218(图11)上提供第一衬层材料104的共形层之后的组件220。第一衬层材料104可以采取本文所讨论的任何形式。具体而言，在一些实施例中，第一衬层材料104可以包括钛和氮(例如，以氮化钛的形式)且可以通过ALD沉积到小于5埃的厚度。第一衬层材料104也可以存在于绝缘材料101的顶表面上(尽管未在图12中示出)。
图13示出了在组件220(图12)上提供第二衬层材料112的共形层之后的组件222。第二衬层材料112可以采取本文所讨论的任何形式。具体而言，在一些实施例中，第二衬层材料112可以包括钨且可以通过基于氯的ALD工艺沉积到15埃与50埃之间的厚度。这种第二衬层材料112由于其使用基于氯的化学物质(而不是基于氟的化学物质)来进行沉积而可以被称为无氟钨(FFW)，尽管可能存在一些氟。第二衬层材料112也可存在于绝缘材料101的顶表面上(尽管未在图13中示出)。
图14示出了在组件222(图13)上提供填充材料118之后的组件224。填充材料118可以采取本文公开的任何形式。具体而言，在一些实施例中，填充材料118可以包括使用CVD技术沉积的钨或钼。填充材料118可以粘附到第二衬层材料112且在其上成核(例如，如上文所讨论的，导致填充材料118的钨的小颗粒尺寸)。在一些实施例中，可以最初沉积填充材料118以便在绝缘材料101上方延伸；可以执行CMP技术以去除绝缘材料101上方的任何填充材料118、第二衬层材料112、第一衬层材料104和/或栅极电介质116。组件224可以采取以上参考图1讨论的IC结构100的形式。
在一些实施例中，以上参考图1-14的基于纳米线的IC结构100讨论的栅电极113可以与基于鳍状物的IC结构100一起使用。例如，图15A-15D是根据各种实施例的基于鳍状物的IC结构100的示图。图15A是IC结构100沿鳍状物137的纵轴的侧视截面图，图15B是通过图1A的截面A-A(通过栅电极113)截取的截面图，图15C是朝向S/D区106截取的侧视图，并且图15D是顶视图。尽管在图15中仅示出了单个IC结构100，但这仅仅是为了便于说明，并且电气设备可以包括任何数量的图15的IC结构100(例如，以阵列或任何其他期望的布置)。图15的IC结构100可以是基于鳍状物的晶体管。
图15的IC结构100可以与图1的IC结构100共享多个特征，并且这些特征中的任何特征可以采取本文所讨论的任何形式。与图1的IC结构100相比，图15的IC结构100包括可以提供晶体管的沟道的鳍状物137，而不是一条或多条纳米线110。鳍状物137可以包括本文中参考纳米线110讨论的任何材料，并且可以使用与图2-14的工艺类似的工艺来制造图15的IC结构100，适当地修改与纳米线110的形成有关的操作。具体而言，图15的IC结构100可以包括栅电极113，其包括如本文所公开的第一衬层材料104、第二衬层材料112和填充材料118。
在基于鳍状物的IC结构100(类似于图15的结构)中使用本文公开的栅电极113可以允许栅电极113凹陷到间隔体130的顶表面下方。在一些实施例中，例如，为了减轻栅极和S/D区106/107之间的无意造成的短路的风险，这种凹陷可能是期望的。图16是共享图15A的透视图的基于鳍状物的IC结构100的侧视截面图，其中使栅电极113(以及可选地，栅极电介质116)凹陷，使得栅电极113的顶表面在间隔体130的顶表面下方。在常规IC结构中，由于栅电极的材料中的空隙(例如，开放空间)，可能无法实现栅电极的凹陷；使栅电极的顶部部分凹陷并因此使其变薄可能导致破坏栅极的电连接性。然而，使用本文所公开的用于栅电极113的技术和结构可以使得栅电极113的凹陷具有较低或最小的电断开风险。凹陷的栅电极113也可以与基于纳米线的IC结构100(例如，上面参考图1讨论的基于纳米线的IC结构100)一起使用。在一些实施例中，当栅极长度120小于或等于20纳米时，本文公开的栅电极113可以允许凹陷，这是使用常规技术无法可靠实现的特征。
本文公开的IC结构100可以包括在任何适当的电子部件中。图17-21示出了可以包括本文公开的任何IC结构100的装置的各种示例。
图17是根据本文公开的任何实施例的可以包括一个或多个IC结构100的晶圆1500和管芯1502的顶视图。晶圆1500可以由半导体材料组成，并且可以包括具有形成在晶圆1500的表面上的IC结构的一个或多个管芯1502。每个管芯1502可以是包括任何适当的IC的半导体产品的重复单元。在完成半导体产品的制造之后，晶圆1500可以经历单一化工艺，其中将管芯1502彼此分离以提供半导体产品的分立“芯片”。管芯1502可以包括一个或多个IC结构100(例如，在器件层1604中，如下面参考图18所讨论的)、一个或多个晶体管(例如，下面讨论的图18的晶体管1640中的一些)和/或用于将电信号路由到晶体管的支持电路、以及任何其他IC部件。在一些实施例中，晶圆1500或管芯1502可以包括存储器器件(例如，随机存取存储器(RAM)器件，诸如静态RAM(SRAM)器件、磁性RAM(MRAM)器件、电阻性RAM(RRAM)器件、导电桥接RAM(CBRAM)器件等)、逻辑器件(例如AND、OR、NAND或NOR门)或任何其他适当的电路元件。这些器件中的多个器件可以组合在单个管芯1502上。例如，由多个存储器器件形成的存储器阵列可以与处理设备(例如，图21的处理设备1802)或者被配置为将信息存储在存储器器件中或执行存储在存储器阵列中的指令的其他逻辑形成在同一管芯1502上。
图18是根据本文公开的任何实施例的可以包括一个或多个IC结构100的IC器件1600的侧视截面图。可以将IC器件1600中的一个或多个包括在一个或多个管芯1502(图17)中。IC器件1600可以形成在衬底1602(例如，图17的晶圆1500)上并且可以包括在管芯(例如，图17的管芯1502)中。衬底1602可以是由半导体材料系组成的半导体衬底，所述半导体材料系包括例如n型或p型材料系(或两者的组合)。衬底1602可以包括例如使用体硅或SOI子结构形成的晶体衬底。在一些实施例中，衬底1602可以使用替代材料形成，所述替代材料可以或可以不与硅结合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。分类为II-VI、III-V或IV族的其他材料也可以用于形成衬底1602。尽管此处描述了可以形成衬底1602的材料的一些示例，但是可以使用可以用作IC器件1600的基础的任何材料。衬底1602可以是经单一化的管芯(例如，图17的管芯1502)或晶圆(例如，图17的晶圆1500)的部分。
IC器件1600可以包括设置在衬底1602上的一个或多个器件层1604。器件层1604可以包括形成在衬底1602上的一个或多个晶体管1640(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。器件层1604可以包括例如一个或多个源极和/或漏极(S/D)区1620、用于控制在S/D区1620之间的晶体管1640中的电流流动的栅极1622、以及用于来往于S/D区1620路由电信号的一个或多个S/D触点1624。晶体管1640可以包括为了清楚而未示出的附加特征，例如器件隔离区、栅极触点等。晶体管1640不限于图18所示的类型和配置，并且可以包括多种其他类型和配置，例如平面晶体管、非平面晶体管或两者的组合。平面晶体管可以包括双极结型晶体管(BJT)、异质结双极晶体管(HBT)或高电子迁移率晶体管(HEMT)。非平面晶体管可以包括诸如双栅极晶体管或三栅极晶体管的FinFET晶体管、以及诸如纳米带和纳米线晶体管的环绕或全环栅极晶体管。例如，晶体管1640可以包括本文公开的IC结构100中的任何一个。
每个晶体管1640可以包括由至少两层(栅极电介质和栅电极)形成的栅极1622。栅极电介质可以包括一层或叠层。一层或多层可以包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以在栅极电介质中使用的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸锌铅。在一些实施例中，当使用高k材料时，可以对栅极电介质执行退火工艺以提高其质量。栅极电介质的这些实施例中的任何一个都可以用作IC结构100的栅极电介质116。
栅电极可以形成在栅极电介质上并且可以包括至少一种p型功函数金属或n型功函数金属，取决于晶体管1640是p型金属氧化物半导体(PMOS)还是n型金属氧化物半导体(NMOS)晶体管。在一些实施方式中，栅电极可以由两个或更多个金属层的叠置体组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。可以出于其他目的包括其他金属层，例如阻挡层。对于PMOS晶体管，可以用于栅电极的金属包括但不限于钨(例如，根据本文公开的任何实施例)、钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)、以及以下参考NMOS晶体管讨论的任何金属(例如，用于功函数调整)。对于NMOS晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)、以及以上参考PMOS晶体管讨论的任何金属(例如，用于功函数调整)。
在一些实施例中，当作为晶体管1640的沿着源极-沟道-漏极方向的横截面观察时，栅电极可以由U形结构组成，所述U形结构包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。在其他实施例中，形成栅电极的金属层中的至少一个可以仅为基本上平行于衬底的顶表面且不包括基本上垂直于衬底的顶表面的侧壁部分的平面层。在其他实施例中，栅电极可以由U形结构和平面、非U形结构的组合组成。例如，栅电极可以由形成在一个或多个平面的非U形层的顶部上的一个或多个U形金属层组成。
在一些实施例中，一对侧壁间隔体可以形成在栅极叠置体的相对侧上以架住栅极叠置体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅和氮氧化硅的材料形成，并且可以如以上所讨论的那样形成。在一些实施例中，可以使用多个间隔体对；例如，可以在栅极叠置体的相对侧上形成两对、三对或四对侧壁间隔体。
S/D区1620可以形成在与每个晶体管1640的栅极1622相邻的衬底1602内。例如，S/D区1620可以使用注入/扩散工艺或蚀刻/沉积工艺形成。在前一工艺中，可以将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到衬底1602内以形成S/D区1620。激活掺杂剂并使其进一步扩散到衬底1602内的退火工艺可以在离子注入工艺之后。在后一工艺中，可以首先蚀刻衬底1602以在S/D区1620的位置处形成凹陷。然后可以执行外延沉积工艺以利用用于制造S/D区1602的材料填充凹陷。在一些实施方式中，S/D区1620可以使用诸如硅锗或碳化硅的硅合金来制造。在一些实施例中，可以用诸如硼、砷或磷的掺杂剂对外延沉积的硅合金进行原位掺杂。在一些实施例中，S/D区1620可以使用一种或多种替代半导体材料(例如，锗或III-V族材料或合金)形成。在另外的实施例中，可以使用一层或多层金属和/或金属合金来形成S/D区1620。
在一些实施例中，器件层1604可以包括一个或多个IC结构100(例如，作为晶体管1640中的一些或全部)。包括在器件层1604中的IC结构100可以被称为“前端”结构。器件层1604中的一个或多个IC结构100可以耦合到器件层1604中的器件中的任何适当的其他器件、金属化叠置体1619中的任何器件或导电通路(下面讨论)、和/或导电触点1636中的一个或多个(下面讨论)。
可以通过设置在器件层1604上的一个或多个互连层(在图18中示为互连层1606-1610)来往于器件层1604的器件(例如，晶体管1640，诸如IC结构100)路由诸如功率和/或输入/输出(I/O)信号之类的电信号。例如，器件层1604的导电特征(例如，栅极1622和S/D触点1624)可以与互连层1606-1610的互连结构1628电耦合。一个或多个互连层1606-1610可以形成IC器件1600的金属化叠置体(也称为“ILD叠置体”)1619。在一些实施例中，一个或多个IC结构100可以设置在互连层1606-1610中的一个或多个中。包括在金属化叠置体1619中的IC结构100可被称为“后端”结构。金属化叠置体1619中的一个或多个IC结构100可以耦合到器件层1604中的器件中的任何适当的器件，和/或导电触点1636中的一个或多个(下面讨论)。
可以将互连结构1628布置在互连层1606-1610内以根据各种设计路由电信号(特别地，所述布置不限于图18中所示的互连结构1628的特定配置)。尽管在图18中示出了特定数量的互连层1606-1610，但本公开的实施例包括具有比所示的更多或更少的互连层的IC器件。
在一些实施例中，互连结构1628可以包括填充有诸如金属的导电材料的线1628a和/或过孔1628b。线1628a可以布置为在与衬底1602的其上形成器件层1604的表面基本平行的平面的方向上路由电信号。例如，从图18的角度来看，线1628a可以在进出纸面的方向上路由电信号。过孔1628b可以布置为在与衬底1602的其上形成器件层1604的表面基本垂直的平面的方向上路由电信号。在一些实施例中，过孔1628b可以将不同的互连层1606-1610的线1628a电耦合在一起。
互连层1606-1610可以包括设置在互连结构1628之间的电介质材料1626，如图18所示。在一些实施例中，设置在互连层1606-1610中的不同层中的互连结构1628之间的电介质材料1626可以具有不同的组分；在其他实施例中，不同互连层1606-1610之间的电介质材料1626的组分可以相同。
第一互连层1606可以形成在器件层1604上方。在一些实施例中，第一互连层1606可以包括线1628a和/或过孔1628b，如图所示。第一互连层1606的线1628a可以与器件层1604的触点(例如，S/D触点1624)耦合。
第二互连层1608可以形成在第一互连层1606上方。在一些实施例中，第二互连层1608可以包括过孔1628b，以将第二互连层1608的线1628a与第一互连层1606的线1628a耦合。尽管为了清楚起见，在每个互连层内(例如，在第二互连层1608内)用线在结构上描绘了线1628a和过孔1628b，但在一些实施例中线1628a和过孔1628b可以在结构和/或材料上是连续的(例如，在双镶嵌工艺期间同时填充)。
第三互连层1610(以及期望的附加互连层)可以根据结合第二互连层1608或第一互连层1606描述的类似技术和配置在第二互连层1608上依次形成。在一些实施例中，在IC器件1600中的金属化叠置体1619中“更高”(即，更远离器件层1604)的互连层可以更厚。
IC器件1600可以包括形成在互连层1606-1610上的阻焊剂材料1634(例如，聚酰亚胺或类似材料)和一个或多个导电触点1636。在图18中，导电触点1636被示为采用键合焊盘的形式。导电触点1636可以与互连结构1628电耦合并且被配置为将(一个或多个)晶体管1640的电信号路由到其他外部设备。例如，可以在一个或多个导电触点1636上形成焊接键合，以将包括IC器件1600的芯片与另一部件(例如，电路板)机械和/或电耦合。IC器件1600可以包括附加的或可替代的结构，以从互连层1606-1610路由电信号；例如，导电触点1636可以包括将电信号传送到外部部件的其他类似特征(例如，柱)。
图19是可以包括一个或多个IC结构100(例如，在管芯1656中)的示例性IC封装1650的侧视截面图。在一些实施例中，IC封装1650可以是系统级封装(SiP)。
封装衬底1652可以由电介质材料(例如，陶瓷、累积膜、其中具有填充物颗粒的环氧树脂膜、玻璃、有机材料、无机材料、有机和无机材料的组合、由不同材料形成的嵌入部分等)形成，并且可以具有在面1672与面1674之间、或在面1672上的不同位置之间、和/或在面1674上的不同位置之间延伸穿过电介质材料的导电路径。这些导电路径可以采取以上参考图18所讨论的互连结构1628中的任何一个的形式。
封装衬底1652可以包括耦合到穿过封装衬底1652的导电路径(未示出)的导电触点1663，从而允许管芯1656和/或中介层1657内的电路电耦合到导电触点1664中的各个导电触点或者电耦合到包括在封装衬底1652中的其他器件(未示出)。
IC封装1650可以包括经由中介层1657的导电触点1661、第一级互连1665和封装衬底1652的导电触点1663耦合到封装衬底1652的中介层1657。图19中所示的第一级互连1665是焊料凸块，但是可以使用任何适当的第一级互连1665。在一些实施例中，在IC封装1650中可以不包括中介层1657；相反，管芯1656可以通过第一级互连1665在面1672处直接耦合到导电触点1663。更一般地，一个或多个管芯1656可以经由任何适当的结构(例如，硅桥、有机桥、一个或多个波导、一个或多个中介层、引线键合等)耦合到封装衬底1652。
IC封装1650可以包括经由管芯1656的导电触点1654、第一级互连1658以及中介层1657的导电触点1660耦合到中介层1657的一个或多个管芯1656。导电触点1660可以通过中介层1657耦合到导电路径(未示出)，允许管芯1656内的电路电耦合到导电触点1661中的各个导电触点(或电耦合到包括在中介层1657中的其他器件，未示出)。图19中所示的第一级互连1658是焊料凸块，但是可以使用任何适当的第一级互连1658。如在本文中所使用的，“导电触点”可以指的是用作不同部件之间的接口的导电材料(例如，金属)的一部分；导电触点可以凹入部件的表面，与部件的表面平齐或远离部件的表面延伸，并且可以采取任何适当的形式(例如，导电焊盘或插座)。
在一些示例中，底部填充材料1666可以围绕第一级互连1665设置在封装衬底1652与中介层1657之间，并且模制物1668可以围绕管芯1656和中介层1657设置且与封装衬底1652接触。在一些实施例中，底部填充材料1666可与模制物1668相同。在适当情况下，可以用于底部填充材料1666和模制物1668的示例性材料是环氧树脂模制材料。第二级互连1670可以耦合到导电触点1664。图19中所示的第二级互连1670是焊球(例如，用于球栅阵列布置)，但是可以使用任何适当的第二级互连1670(例如，针栅阵列布置中的引脚或连接盘栅格阵列布置中的连接盘)。第二级互连1670可以用于将IC封装1650耦合到另一组件，诸如电路板(例如，母板)、中介层、或另一IC封装，如本领域已知的以及如下文参考图20所讨论的。
管芯1656可以采取本文所讨论的管芯1502的任何实施例的形式(例如，可以包括IC器件1600的任何实施例)。在IC封装1650包括多个管芯1656的实施例中，IC封装1650可以被称为多芯片封装(MCP)。管芯1656可以包括用于执行任何期望的功能的电路。例如，管芯1656中的一个或多个可以是逻辑管芯(例如，基于硅的管芯)，并且管芯1656中的一个或多个可以是存储器管芯(例如，高带宽存储器)。在一些实施例中，管芯1656可以包括一个或多个IC结构100(例如，如上文参考图17和图18所讨论的)。
尽管在图19中示出的IC封装1650是倒装芯片封装，但是可以使用其他封装架构。例如，IC封装1650可以是球栅阵列(BGA)封装，例如嵌入式晶圆级球栅阵列(eWLB)封装。在另一示例中，IC封装1650可以是晶圆级芯片尺寸封装(WLCSP)或面板扇出(FO)封装。尽管在图19的IC封装1650中示出了两个管芯1656，但是IC封装1650可以包括任何期望数量的管芯1656。IC封装1650可以包括附加的无源部件，例如设置在封装衬底1605的第一面1672或第二面1674上，或者设置在中介层1657的任一面上的表面安装电阻器、电容器和电感器。更一般地，IC封装1650可以包括本领域已知的任何其他有源或无源部件。
图20是根据本文公开的任何实施例的IC器件组件1700的侧视截面图，所述IC器件组件可以包括一个或多个IC封装或包括一个或多个IC结构100的其他电子部件(例如，管芯)。IC器件组件1700包括设置在电路板1702(其可以例如为母板)上的多个部件。IC器件组件1700包括设置在电路板1702的第一面1740和电路板1702的相对的第二面1742上的部件；通常，部件可以设置在一个或两个面1740和1742上。下面参考IC器件组件1700讨论的任何IC封装可以采取上面参考图19讨论的IC封装1650的任何实施例的形式(例如，可以在管芯中包括一个或多个IC结构100)。
在一些示例中，电路板1702可以是包括多个金属层的印刷电路板(PCB)，所述多个金属层通过电介质材料层彼此分开并且通过导电过孔互连。可以以期望的电路图案形成任何一个或多个金属层，以在耦合到电路板1702的部件之间路由电信号(可选地与其他金属层结合)。在其他实施例中，电路板1702可以是非PCB衬底。
图20所示的IC器件组件1700包括通过耦合部件1716耦合到电路板1702的第一面1740的中介层上封装结构1736。耦合部件1716可以将中介层上封装结构1736电和机械耦合到电路板1702，并且可以包括焊球(如图20所示)、插座的凸部和凹部、粘合剂、底部填充材料和/或任何其他适当的电和/或机械耦合结构。
中介层上封装结构1736可以包括通过耦合部件1718耦合到封装中介层1704的IC封装1720。耦合部件1718可以采取用于应用的任何适当的形式，例如以上参考耦合部件1716所讨论的形式。尽管在图20中示出了单个IC封装1720，但是可以将多个IC封装耦合到封装中介层1704；实际上，额外的中介层可以耦合到封装中介层1704。封装中介层1704可以提供用于桥接电路板1702和IC封装1720的中介衬底。IC封装1720可以是或包括例如管芯(图17的管芯1502)、IC器件(例如图18的IC器件1600)或任何其他适当的部件。通常，封装中介层1704可以将连接扩展到更宽的间距，或者将连接重新布线到不同的连接。例如，封装中介层1704可以将IC封装1720(例如，管芯)耦合到耦合部件1716的一组BGA导电触点，以用于耦合到电路板1702。在图20所示的实施例中，IC封装1720和电路板1702附接到封装中介层1704的相对侧；在其他示例中，IC封装1720和电路板1702可以附接到封装中介层1704的同一侧。在一些实施例中，三个或多个部件可以通过封装中介层1704互连。
在一些实施例中，封装中介层1704可以形成为PCB，包括通过电介质材料层彼此分离并且通过导电过孔互连的多个金属层。在一些实施例中，封装中介层1704可以由环氧树脂、玻璃纤维增强环氧树脂、具有无机填料的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施例中，封装中介层1704可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗、以及其他III-V族和IV族材料。封装中介层1704可以包括金属线1710和过孔1708，包括但不限于穿硅过孔(TSV)1706。封装中介层1704还可以包括嵌入器件1714，包括无源器件和有源器件。这样的器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、转换器、传感器、静电放电(ESD)器件和存储器件。也可以在封装中介层1704上形成更复杂的器件(例如，射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件)。中介层上封装结构1736可以采取本领域已知的任何中介层上封装结构的形式。
IC器件组件1700可以包括通过耦合部件1722耦合到电路板1702的第一面1740的IC封装1724。耦合部件1722可以采取以上参考耦合部件1716所讨论的任何实施例的形式，并且IC封装1724可以采取以上参考IC封装1720所讨论的任何实施例的形式。
图20所示的IC器件组件1700包括通过耦合部件1728耦合到电路板1702的第二面1742的堆叠式封装结构1734。堆叠式封装结构1734可以包括通过耦合部件1730耦合在一起的IC封装1726和IC封装1732，使得IC封装1726设置在电路板1702和IC封装1732之间。耦合部件1728和1730可以采取上述耦合部件1716的任何实施例的形式，并且IC封装1726和1732可以采取上述IC封装1720的任何实施例的形式。可以根据本领域中已知的任何堆叠式封装结构来配置堆叠式封装结构1734。
图21是根据本文公开的任何实施例的可以包括一个或多个IC结构100的示例性电气设备1800的框图。例如，电气设备1800的部件中的任何适当的部件可以包括本文公开的IC器件组件1700、IC封装1650、IC器件1600或管芯1502中的一个或多个。图21中将多个部件示为包括在电气设备1800中，但是按照应用所适合的，可以省略或重复这些部件中的任何一个或多个。在一些实施例中，可以将电气设备1800中包括的一些或全部部件附接到一个或多个母板。在一些实施例中，将这些部件中的一些或全部制造到单个片上系统(SoC)芯管芯上。
另外，在各种实施例中，电气设备1800可以不包括图21所示的一个或多个部件，但是电气设备1800可以包括用于耦合到一个或多个部件的接口电路。例如，电气设备1800可以不包括显示设备1806，但是可以包括显示设备1806可以耦合到的显示设备接口电路(例如，连接器和驱动器电路)。在另一组示例中，电气设备1800可以不包括音频输入设备1824或音频输出设备1808，但是可以包括音频输入设备1824或音频输出设备1808可以耦合到的音频输入或输出设备接口电路(例如，连接器和支持电路)。
电气设备1800可以包括处理设备1802(例如，一个或多个处理设备)。如在本文中所使用的，术语“处理设备”或“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据以将所述电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。处理设备1802可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、加密处理器(在硬件内执行加密算法的专用处理器)、服务器处理器或任何其他适当的处理设备。电气设备1800可以包括存储器1804，其自身可以包括一个或多个存储器设备，例如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪速存储器、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1804可以包括与处理设备1802共享管芯的存储器。该存储器可以用作高速缓冲存储器并且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移矩磁性随机存取存储器(STT-MRAM)。
在一些实施例中，电气设备1800可以包括通信芯片1812(例如，一个或多个通信芯片)。例如，通信芯片1812可以被配置为管理用于来往于电气设备1800的数据传递的无线通信。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制的电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。
通信芯片1812可以实施多个无线标准或协议中的任意一个，包括但不限于，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE 802.16-2005修订版)的电气和电子工程师协会(IEEE)标准、长期演进(LTE)项目以及任何修订、更新和/或修正(例如高级LTE项目、超移动宽带(UMB)项目(也被称为“3GPP2”)等)。兼容IEEE 802.16的宽带无线接入(BWA)网络通常被称为WiMAX网络，其为代表微波接入全球互操作性的缩写词，其是通过IEEE 802.16标准一致性和互操作性测试的产品的认证标志。通信芯片1812可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络进行操作。通信芯片1812可以根据增强数据速率的GSM演进(EDGE)、GSM EDGE无线接入网络(GERAN)、通用陆地无线接入网络(UTRAN)或演进的UTRAN(E-UTRAN)进行操作。通信芯片1812可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、演进数据优化(EV-DO)及其派生物以及被指定为3G、4G、5G及之后的任何其他无线协议进行操作。在其他实施例中，通信芯片1812可以根据其他无线协议进行操作。电气设备1800可以包括天线1822，以促进无线通信和/或接收其他无线通信(例如，AM或FM无线电传输)。
在一些实施例中，通信芯片1812可以管理诸如电、光或任何其他适当的通信协议(例如，以太网)的有线通信。如上所述，通信芯片1812可以包括多个通信芯片。例如，第一通信芯片1812可以专用于近距离无线通信(例如，Wi-Fi和蓝牙)，并且第二通信芯片1812可以专用于远距离无线通信(例如，全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等)。在一些实施例中，第一通信芯片1812可以专用于无线通信，并且第二通信芯片1812可以专用于有线通信。
电气设备1800可以包括电池/电源电路1814。电池/电源电路1814可以包括一个或多个能量存储设备(例如，电池或电容器)和/或用于将电气设备1800的部件耦合到与电气设备1800分开的能量源(例如，AC线路电源)的电路。
电气设备1800可以包括显示设备1806(或相应的接口电路，如上所讨论的)。显示设备1806可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
电气设备1800可以包括音频输出设备1808(或相应的接口电路，如上所讨论的)。音频输出设备1808可以包括生成声音指示器的任何设备，例如扬声器、耳机或耳塞。
电气设备1800可以包括音频输入设备1824(或相应的接口电路，如上所讨论的)。音频输入设备1824可以包括生成代表声音的信号的任何设备，例如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)。
电气设备1800可以包括GPS设备1818(或相应的接口电路，如上所讨论的)。GPS设备1818可以与基于卫星的系统通信，并且可以接收电气设备1800的位置，如本领域中已知的。
电气设备1800可以包括其他输出设备1810(或相应的接口电路，如上所讨论的)。其他输出设备1810的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发射机或另外的存储设备。
电气设备1800可以包括其他输入设备1820(或相应的接口电路，如上所讨论的)。其他输入设备1820的示例可以包括加速度计、陀螺仪、罗盘、图像捕获设备、键盘、诸如鼠标、触控笔、触摸板的光标控制设备、条形码读取器、快速响应(QR)码读取器、任何传感器或射频识别(RFID)读取器。
电气设备1800可以具有任何所需的形状因数，例如手持式或移动电气设备(例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板电脑、笔记本电脑、上网本电脑、超级本电脑、个人数字助理(PDA)、超移动个人计算机等)、台式电气设备、服务器设备或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字录像机或可穿戴电气设备。在一些实施例中，电气设备1800可以是处理数据的任何其他电子设备。
以下段落提供了本文公开的实施例的各种示例。
示例1是一种集成电路(IC)结构，包括：金属区中的第一纳米线；以及金属区中的第二纳米线；其中，第一纳米线与第二纳米线之间的距离小于5纳米，并且金属区包括第一纳米线与第二纳米线之间的钨。
示例2包括示例1的主题，并且还指定金属区包括在第一纳米线与第二纳米线之间的第一部分，金属区包括不在第一纳米线与第二纳米线之间的第二部分，并且第一部分中的氯与氟的比率小于第二部分中的氯与氟的比率。
示例3包括示例1-2中的任一个的主题，并且还指定金属区的部分中的钨的平均颗粒尺寸小于8纳米。
示例4包括示例1-3中的任一个的主题，并且还指定金属区的部分中的钨的平均颗粒尺寸小于6纳米。
示例5包括示例1-4中的任一个的主题，并且还指定第一纳米线包括硅或锗。
示例6包括示例1-5中的任一个的主题，并且还包括：在金属区中围绕第一纳米线的高k材料的第一部分；以及在金属区中围绕第二纳米线的高k材料的第二部分。示例6的示例，并且还指定高k材料包括铪。
示例8包括示例1-7中的任一个的主题，并且还指定第一纳米线具有在4纳米与10纳米之间的厚度。
示例9包括示例1-8中的任一个的主题，并且还指定第一纳米线具有在5纳米与50纳米之间的宽度。
示例10包括示例1-9中的任一个的主题，并且还指定第一纳米线、第二纳米线和金属区是全环栅晶体管的部分。
示例11是一种集成电路(IC)结构，包括：金属区中的第一纳米线；以及金属区中的第二纳米线，其中，金属区包括在第一纳米线与第二纳米线之间的第一部分，并且金属区包括不在第一纳米线与第二纳米线之间的第二部分；其中，第一部分中的氯与氟的比率小于第二部分中的氯与氟的比率。
示例12包括示例11的主题，并且还指定金属区包括钨。
示例13包括示例12的主题，并且还指定金属区的部分中的钨的平均颗粒尺寸小于8纳米。
示例14包括示例13的主题，并且还指定金属区的部分中的钨的平均颗粒尺寸小于6纳米。
示例15包括示例11-14中的任一个的主题，并且还指定第一纳米线包括硅或锗。
示例16包括示例11-15中的任一个的主题，并且还包括：在金属区中围绕第一纳米线的高k材料的第一部分；以及在金属区中围绕第二纳米线的高k材料的第二部分。
示例17包括示例16的主题，并且还指定高k材料包括铪。
示例18包括示例11-17中的任一个的主题，并且还指定第一纳米线具有在4纳米与10纳米之间的厚度。
示例19包括示例11-18中的任一个的主题，并且还指定第一纳米线具有在5纳米与50纳米之间的宽度。
示例20包括示例11-19中的任一个的主题，并且还指定第一纳米线、第二纳米线和金属区是全环栅晶体管的部分。
示例21包括示例11-20中的任一个的主题，并且还指定金属区包括钼。
示例22是一种集成电路(IC)结构，包括：金属区中的第一纳米线；以及金属区中的第二纳米线，其中，金属区包括钨并且金属区的部分中的钨的平均颗粒尺寸小于8纳米。
示例23包括示例22的主题，并且还指定金属区的部分中的钨的平均颗粒尺寸小于6纳米。
示例24包括示例22-23中的任一个的主题，并且还指定第一纳米线包括硅或锗。
示例25包括示例22-24中的任一个的主题，并且还包括：在金属区中围绕第一纳米线的高k材料的第一部分；以及在金属区中围绕第二纳米线的高k材料的第二部分。
示例26包括示例25的主题，并且还指定高k材料包括铪。
示例27包括示例22-26中的任一个的主题，并且还指定第一纳米线具有4纳米与10纳米之间的厚度。
示例28包括示例22-27中的任一个的主题，并且还指定第一纳米线具有在5纳米与50纳米之间的宽度。
示例29包括示例22-28中的任一个的主题，并且还指定第一纳米线、第二纳米线和金属区是全环栅晶体管的部分。
示例30是一种集成电路(IC)结构，包括：包括栅极金属的栅极；以及在栅极的侧面的电介质间隔体，其中，栅极金属的顶表面在电介质间隔体的顶表面的下方，栅极金属包括钨，并且栅极的宽度小于20纳米。
示例31包括示例30的主题，并且还指定栅极金属的区域中的钨的平均颗粒尺寸小于8纳米。
示例32包括示例30-31中的任一个的主题，并且还指定栅极金属的区域中的钨的平均颗粒尺寸小于6纳米。
示例33包括示例30-32中的任一个的主题，并且还包括：鳍状物，其中，栅极至少部分地围绕鳍状物设置。
示例34包括示例33的主题，并且还指定鳍状物包括硅或锗。
示例35包括示例30-34中的任一个的主题，并且还指定栅极包括在栅极金属与电介质间隔体之间的高k材料。
示例36包括示例35的主题，并且还指定高k材料包括铪。
示例37是一种集成电路(IC)封装，包括：管芯，其包括示例1-36中的任一个的IC结构；以及耦合到管芯的封装衬底。
示例38包括示例37的主题，并且还指定将IC结构包括在管芯的器件层中，并且管芯还包括金属化叠置体。
示例39包括示例37-38中的任一个的主题，并且还指定管芯通过焊料耦合到封装衬底。
示例40是一种计算设备，包括：根据示例37至39中的任一个的集成电路(IC)封装；以及耦合到IC封装的电路板。
示例41包括示例40的主题，并且还指定电路板是母板。
示例42包括示例40-41中的任一个的主题，并且还指定计算设备是手持式计算设备。
示例43包括示例40-41中的任一个的主题，并且还指定计算设备是笔记本计算设备。
示例44包括示例40-41中的任一个的主题，并且还指定计算设备是服务器计算设备。
示例45包括示例40-44中的任一个的主题，并且还包括：耦合到电路板的天线。
示例46包括示例40-45中的任一个的主题，并且还包括：耦合到电路板的显示器。
示例47是一种制造PMOS晶体管的方法，包括：形成沟道区；执行基于氯的原子层沉积(ALD)工艺以在沟道区上沉积钨；以及在沉积的钨上执行钨填充操作。
示例48包括示例47的主题，并且还指定沟道区包括一条或多条纳米线。

Claims (20)

1.一种集成电路(IC)结构，包括：
金属区中的第一纳米线；以及
所述金属区中的第二纳米线；
其中，所述第一纳米线与所述第二纳米线之间的距离小于5纳米，并且所述金属区包括所述第一纳米线与所述第二纳米线之间的钨。
2.根据权利要求1所述的IC结构，其中，所述金属区包括在所述第一纳米线与所述第二纳米线之间的第一部分，所述金属区包括不在所述第一纳米线与所述第二纳米线之间的第二部分，并且所述第一部分中的氯与氟的比率小于所述第二部分中的氯与氟的比率。
3.根据权利要求1所述的IC结构，其中，所述金属区的部分中的钨的平均颗粒尺寸小于8纳米。
4.根据权利要求1所述的IC结构，其中，所述金属区的部分中的钨的平均颗粒尺寸小于6纳米。
5.根据权利要求1-4中任一项所述的IC结构，其中，所述第一纳米线包括硅或锗。
6.根据权利要求1-4中任一项所述的IC结构，其中，所述第一纳米线具有在4纳米与10纳米之间的厚度。
7.根据权利要求1-4中任一项所述的IC结构，其中，所述第一纳米线具有在5纳米与50纳米之间的宽度。
8.根据权利要求1-4中任一项所述的IC结构，其中，所述第一纳米线、所述第二纳米线和所述金属区是全环栅晶体管的部分。
9.一种集成电路(IC)结构，包括：
金属区中的第一纳米线；以及
所述金属区中的第二纳米线，其中，所述金属区包括在所述第一纳米线与所述第二纳米线之间的第一部分，并且所述金属区包括不在所述第一纳米线与所述第二纳米线之间的第二部分；
其中，所述第一部分中的氯与氟的比率小于所述第二部分中的氯与氟的比率。
10.根据权利要求9所述的IC结构，其中，所述金属区包括钨。
11.根据权利要求9所述的IC结构，其中，所述第一纳米线包括硅或锗。
12.根据权利要求9-11中任一项所述的IC结构，还包括：
在所述金属区中围绕所述第一纳米线的高k材料的第一部分；以及
在所述金属区中围绕所述第二纳米线的高k材料的第二部分。
13.根据权利要求12所述的IC结构，其中，所述高k材料包括铪。
14.根据权利要求9-11中任一项所述的IC结构，其中，所述第一纳米线、所述第二纳米线和所述金属区是全环栅晶体管的部分。
15.根据权利要求9-11中任一项所述的IC结构，其中，所述金属区包括钼。
16.一种集成电路(IC)结构，包括：
金属区中的第一纳米线；以及
所述金属区中的第二纳米线，其中，所述金属区包括钨并且所述金属区的部分中的钨的平均颗粒尺寸小于8纳米。
17.根据权利要求16所述的IC结构，其中，所述金属区的所述部分中的钨的平均颗粒尺寸小于6纳米。
18.根据权利要求16-17中任一项所述的IC结构，其中，所述第一纳米线包括硅或锗。
19.根据权利要求16-17中任一项所述的IC结构，其中，所述第一纳米线具有在4纳米与10纳米之间的厚度。
20.根据权利要求16-17中任一项所述的IC结构，其中，所述第一纳米线、所述第二纳米线和所述金属区是全环栅晶体管的部分。
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