JP2019021753A - ゲートスイッチング素子とその製造方法 - Google Patents

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Koji Shiozaki
宏司 塩崎
哲生 成田
Tetsuo Narita
哲生 成田
大悟 菊田
Daigo Kikuta
大悟 菊田
健太 長川
Kenta Osagawa
健太 長川
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Kenji Shiraishi
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加地　徹
Toru Kaji
徹 加地
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Abstract

【課題】 窒化ガリウム半導体層上に酸化ガリウム層を均一な厚さで形成することで、優れた特性を有するゲートスイッチング素子を得る。
【解決手段】 ゲートスイッチング素子の製造方法であって、ｎ型またはｉ型の窒化ガリウム半導体層上に酸化物絶縁層を形成する工程と、前記酸化物絶縁層を形成する前記工程における温度よりも高い温度で前記酸化物絶縁層と前記窒化ガリウム半導体層を熱処理することで前記酸化物絶縁層と前記窒化ガリウム半導体層の界面に酸化ガリウム層を形成する工程と、前記酸化ガリウム層を介して前記窒化ガリウム半導体層に対向するゲート電極を形成する工程、を有する。
【選択図】図６

Description

本明細書に開示の技術は、ゲートスイッチング素子に関する。
非特許文献１には、ＧａＮやＡｌＧａＮ等の窒化ガリウム半導体層の表面に酸化ガリウム層を形成する技術が開示されている。また、非特許文献１には、酸化ガリウム層を、ゲートスイッチング素子のゲート絶縁膜として用いることが記載されている。なお、本明細書では、ゲート絶縁膜によって半導体層から絶縁されたゲート電極を備えるスイッチング素子を、ゲートスイッチング素子という。酸化ガリウム層をゲート絶縁膜として用いると、酸化ガリウム層と窒化ガリウム半導体層の界面における界面準位密度を低くすることができるので、ゲートスイッチング素子の特性を向上させることができる。
非特許文献１では、熱酸化法によって窒化ガリウム半導体層上に酸化ガリウム層を形成している。しかしながら、この方法では、窒化ガリウム半導体層中に転位欠陥が存在する部分で、転位欠陥が存在しない部分よりも酸化ガリウム層が速く成長する。このため、この方法では、均一な厚さで酸化ガリウム層を形成することができない。酸化ガリウム層の膜厚が不均一になると、チャネル移動度の低下や、ゲートスイッチング素子の動作の不安定化等の問題が生じる。したがって、本明細書では、窒化ガリウム半導体層上に酸化ガリウム層を均一な厚さで形成することで、より優れた特性を有するゲートスイッチング素子を製造することが可能な技術を提供する。
本明細書が開示するゲートスイッチング素子の製造方法は、ｎ型またはｉ型の窒化ガリウム半導体層上に酸化物絶縁層を形成する工程と、前記酸化物絶縁層を形成する前記工程における温度よりも高い温度で前記酸化物絶縁層と前記窒化ガリウム半導体層を熱処理することで前記酸化物絶縁層と前記窒化ガリウム半導体層の界面に酸化ガリウム層を形成する工程と、前記酸化ガリウム層を介して前記窒化ガリウム半導体層に対向するゲート電極を形成する工程を有する。
なお、本明細書において、窒化ガリウム半導体層は、窒素とガリウムを構成元素とする半導体層を意味する。窒化ガリウム半導体層には、例えば、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ等が含まれる。また、酸化物絶縁層は、酸化ガリウム以外の酸化物により構成されていることが好ましい。ｎ型またはｉ型の窒化ガリウム半導体層は、酸化物絶縁層が形成される範囲に存在していればよく、ｎ型またはｉ型の窒化ガリウム半導体層が基板表面全体に設けられていることは必ずしも必要はない。
この製造方法では、酸化物絶縁層が表面に形成された状態でｎ型またはｉ型の窒化ガリウム半導体層を熱処理する。フェルミ準位が高いｎ型またはｉ型の窒化ガリウム半導体層を表面に酸化物絶縁層が形成された状態で加熱すると、窒化ガリウム半導体層と酸化物絶縁層の間で以下の反応が生じる。熱処理を行うと、窒化ガリウム半導体層から酸化物絶縁層に電子が移動し、酸化物絶縁層中の酸素が電子と結び付いて酸化物絶縁層から脱離する。脱離した酸素は、酸化物絶縁層と窒化ガリウム半導体層の界面において、窒化ガリウム半導体層中のガリウムと結合する。その結果、酸化物絶縁層と窒化ガリウム半導体層の界面に酸化ガリウム層が生成される。この反応において、窒化ガリウム半導体層は、電子を失うことで正に帯電する。他方、上記の反応において、酸化物絶縁層には、酸素が脱離することで酸素空孔が形成される。酸素空孔は、負に帯電している。このため、酸化物絶縁層と窒化ガリウム半導体層の界面を挟んでダイポールが形成される。上記反応によって酸化ガリウム層が成長するにしたがって、ダイポールの形成も進行する。ダイポールによって生じる電界は、窒化ガリウム半導体層から酸化物絶縁層への電子の移動を妨げる方向に作用する。このため、上記の反応がある程度進行すると、窒化ガリウム半導体層から酸化物絶縁層へ電子が移動しなくなり、上記の反応が停止する。このため、窒化ガリウム半導体層に転位欠陥が存在する部分でも、酸化ガリウム層の膜厚が厚くならない。したがって、転位欠陥の上部と転位欠陥が存在しない部分とで、酸化ガリウム層の厚さに有意な差が生じない。このため、この製造方法によれば、均一な膜厚の酸化ガリウム層を形成することができる。以上に説明したように、この製造方法によれば、ゲート絶縁膜として、窒化ガリウム半導体層に接するとともに膜厚が均一な酸化ガリウム層を形成することができるので、優れた特性を有するゲートスイッチング素子を製造することができる。
上述した製造方法の一例では、前記酸化物絶縁層が、熱処理によって酸素原子を放出するとともに前記酸化物絶縁層に酸素空孔が生成される特性を有しており、前記酸化物絶縁層から１つの酸素原子を放出するのに必要なエネルギーＥＶ０と、前記酸素空孔が形成する非占有状態のエネルギー準位Ｅ１と、前記窒化ガリウム半導体層のフェルミ準位Ｅ２が、ＥＶ０−２（Ｅ２−Ｅ１）＜３．６ｅＶの関係を満たしていてもよい。
この構成によれば、酸化ガリウム層を好適に形成することができる。
上述した製造方法の一例は、前記酸化物絶縁層上に、前記酸化ガリウム層よりもバンドギャップが大きいとともに非晶質の上部絶縁層を形成する工程をさらに有していてもよい。
なお、上部絶縁層を形成する工程は、酸化ガリウム層を形成するための熱処理よりも前に実施されてもよいし、酸化ガリウム層を形成するための熱処理よりも後に実施されてもよい。また、上部絶縁層を形成する工程で酸化物絶縁層と窒化ガリウム半導体層が加熱される場合には、上部絶縁層を形成する工程が、酸化ガリウム層を形成するための熱処理を兼ねていてもよい。
この構成によれば、上部絶縁層によってゲート電極と窒化ガリウム半導体層の間のリーク電流を抑制することができる。
上述した製造方法の一例では、前記上部絶縁層が、前記酸化ガリウム層及び前記酸化物絶縁層よりも厚くてもよい。
この構成によれば、ゲート電極と窒化ガリウム半導体層の間のリーク電流をさらに抑制することができる。
上述した製造方法の一例では、前記上部絶縁層の誘電率が、前記酸化物絶縁層の誘電率よりも高くてもよい。
この構成によれば、ゲートスイッチング素子に正のゲート電圧を与えたとき、上部絶縁層が無い場合に比べて、より高密度の電荷を蓄積できるから、素子がオン状態にあるときのオン抵抗を低くすることができる。
上述した製造方法の一例では、前記酸化ガリウム層を形成する前記工程よりも後に、酸素原子を含む雰囲気下で前記酸化物絶縁層を熱処理する工程をさらに有していてもよい。
この構成によれば、酸素空孔に酸素を補填して、酸素空孔を消滅させることができる。このため、ゲートスイッチング素子の動作を安定させることができる。
本明細書では、新たなゲートスイッチング素子を提案する。このゲートスイッチング素子は、窒化ガリウム半導体層と、前記窒化ガリウム半導体層上に配置された酸化ガリウム層と、前記酸化ガリウム層上に配置されているとともに前記酸化ガリウム層とは異なる絶縁体材料により構成されている中間絶縁層と、前記中間絶縁層上に配置されているとともに前記酸化ガリウム層及び前記中間絶縁層とは異なる絶縁体材料により構成されている上部絶縁層と、前記上部絶縁層上に配置されているゲート電極を有する。なお、中間絶縁層は、酸化物絶縁層であってもよいし、他の絶縁層であってもよい。
このゲートスイッチング素子は、ゲート絶縁膜が、酸化ガリウム層と中間絶縁層と上部絶縁層を有する。ゲート絶縁膜の窒化ガリウム半導体層に接する部分が酸化ガリウム層によって構成されているので、ゲート絶縁膜と窒化ガリウム半導体層との界面における界面準位密度が低い。したがって、このゲートスイッチング素子のチャネル移動度は高い。また、酸化ガリウム層上に２層の絶縁層が配置されているので、ゲート電極と窒化ガリウム半導体層の間に流れるリーク電流を抑制することができる。
上述したゲートスイッチング素子の一例では、前記上部絶縁層が、前記酸化ガリウム層よりもバンドギャップが大きいとともに非晶質の絶縁層であってもよい。
この構成によれば、リーク電流をより効果的に抑制することができる。
上述したゲートスイッチング素子の一例では、前記中間絶縁層が、熱処理によって酸素原子を放出するとともに内部に酸素空孔が生成される特性を有する酸化物絶縁層であってもよい。前記酸化物絶縁層から１つの酸素原子を放出するのに必要なエネルギーＥＶ０と、前記酸素空孔が形成する非占有状態のエネルギー準位Ｅ１と、前記窒化ガリウム半導体層のフェルミ準位Ｅ２が、ＥＶ０−２（Ｅ２−Ｅ１）＜３．６ｅＶの関係を満たしてもよい。
この構成によれば、酸化物絶縁層と窒化ガリウム半導体層の界面に酸化ガリウム層を設けることができる。
上述したゲートスイッチング素子の一例では、前記上部絶縁層が、酸化シリコンと酸化アルミニウムとが混合された非晶質層であってもよい。
酸化シリコンと酸化アルミニウムとが混合された非晶質層（以下、ＡｌＳｉＯ層という）は誘電率が高いので、正のゲート電圧を与えたときにチャネルに高密度の電荷を蓄積でき、ゲートスイッチング素子がオン状態にあるときのオン抵抗を低くすることができる。また、ＡｌＳｉＯ層は、酸化アルミニウムとは異なり、高温の熱処理（例えば、８００〜１０００℃）を行っても非晶質を維持するので、絶縁性能が高い。また、酸化シリコン層は、高温の熱処理（８００〜１０００℃）で窒化ガリウム層と反応して絶縁性能が落ちるが、ＡｌＳｉＯ層では、そのようなことが無く、高い絶縁性能を維持することができる。
上述したゲートスイッチング素子の一例では、窒化ガリウム半導体層が、ｎ型またはｉ型であってもよい。
この構成によれば、フェルミ準位が高いｎ型またはｉ型の窒化ガリウム半導体層を酸化物絶縁層と反応させることで、酸化ガリウム層を設けることができる。
ゲートスイッチング素子の断面図。 ゲートスイッチング素子の製造工程の説明図。 ゲートスイッチング素子の製造工程の説明図。 ゲートスイッチング素子の製造工程の説明図。 ゲートスイッチング素子の製造工程の説明図。 ゲートスイッチング素子の製造工程の説明図。 酸化物絶縁層と窒化ガリウム半導体層の界面のバンド図。 変形例のゲートスイッチング素子の断面図。 変形例のゲートスイッチング素子の断面図。 変形例のゲートスイッチング素子の断面図。 変形例のゲートスイッチング素子の断面図。 変形例のゲートスイッチング素子の断面図。
図１は、実施形態の製造方法によって製造されるゲートスイッチング素子（より詳細には、ＭＯＳＦＥＴ：metal oxide semiconductor field effect transistor）１０を示している。ゲートスイッチング素子１０は、基板層１２、窒化ガリウム層１４、ゲート絶縁膜１６、ゲート電極１８、ソース電極２０及びドレイン電極２２を有している。基板層１２は、Ｓｉ、サファイア、ＳｉＣ、ＧａＮまたはＡｌＮの単結晶により構成されている。窒化ガリウム層１４は、ＧａＮ（窒化ガリウム）の単結晶により構成されている。
窒化ガリウム層１４は、基板層１２上に配置されている。窒化ガリウム層１４は、ボディ領域１４ａ、ソース領域１４ｂ、チャネル領域１４ｃ及びドレイン領域１４ｄを有している。ボディ領域１４ａは、ｐ型である。但し、ボディ領域１４ａは、半絶縁層であってもよい。ボディ領域１４ａは、基板層１２に接している。ソース領域１４ｂ、チャネル領域１４ｃ及びドレイン領域１４ｄは、ボディ領域１４ａ上に配置されている。ソース領域１４ｂとドレイン領域１４ｄの間に間隔が設けられており、チャネル領域１４ｃはソース領域１４ｂとドレイン領域１４ｄの間に配置されている。チャネル領域１４ｃは、ソース領域１４ｂとドレイン領域１４ｄに接している。ソース領域１４ｂとドレイン領域１４ｄは、ｎ型領域である。チャネル領域１４ｃは、ｎ−型（ｎ型不純物濃度が低いｎ型）の領域である。但し、チャネル領域１４ｃは、ｉ型であってもよい。
ソース電極２０は、ソース領域１４ｂに接している。ドレイン電極２２は、ドレイン領域１４ｄに接している。ソース電極２０及びドレイン電極２２は、金属により構成されている。
ゲート絶縁膜１６は、ソース領域１４ｂ、チャネル領域１４ｃ及びドレイン領域１４ｄに跨る範囲において、窒化ガリウム層１４の表面を覆っている。ゲート絶縁膜１６は、酸化ガリウム層１６ａ、酸化シリコン層１６ｂ及び非晶質層１６ｃを有している。酸化ガリウム層１６ａは、Ｇａ２Ｏ３（酸化ガリウム）により構成されている。酸化ガリウム層１６ａは、窒化ガリウム層１４（すなわち、ソース領域１４ｂ、チャネル領域１４ｃ及びドレイン領域１４ｄ）の表面に接している。酸化ガリウム層１６ａの厚さは、１ｎｍ以下である。酸化シリコン層１６ｂは、ＳｉＯ２（酸化シリコン）により構成されている。酸化シリコン層１６ｂは、酸化ガリウム層１６ａ上に配置されている。酸化シリコン層１６ｂは、酸化ガリウム層１６ａよりも厚い。酸化シリコン層１６ｂの厚さは、１〜１０ｎｍである。非晶質層１６ｃは、Ａｌ２Ｏ３（酸化アルミニウム）とＳｉＯ２とが混合された材料により構成されており、非晶質である。非晶質層１６ｃは、酸化ガリウム層１６ａよりも広いバンドギャップを有している。非晶質層１６ｃは、酸化ガリウム層１６ａ及び酸化シリコン層１６ｂよりも厚い。非晶質層１６ｃは、酸化シリコン層１６ｂよりも高い誘電率を有する。
ゲート電極１８は、非晶質層１６ｃ上に配置されている。ゲート電極１８は、金属により構成されている。ゲート電極１８は、ゲート絶縁膜１６を介してチャネル領域１４ｃに対向している。
ゲートスイッチング素子１０の基本的な動作について説明する。ゲート電極１８の電位が閾値よりも低い状態では、ボディ領域１４ａから伸びる空乏層によってチャネル領域１４ｃが空乏化されている。したがって、この状態では、ソース電極２０とドレイン電極２２の間に電流は流れない。ゲート電極１８の電位を閾値以上の電位まで上昇させると、チャネル領域１４ｃに電子が引き寄せられてチャネルが形成される。チャネルによって、ソース領域１４ｂとドレイン領域１４ｄが接続される。このため、ソース電極２０とドレイン電極２２の間に電圧を印加することで、ソース電極２０とドレイン電極２２の間に電流を流すことが可能となる。
ゲートスイッチング素子１０の製造方法について説明する。まず、図２に示すように、基板層１２と窒化ガリウム層１４（すなわち、ボディ領域１４ａ、ソース領域１４ｂ、チャネル領域１４ｃ及びドレイン領域１４ｄ）を有するウエハを用意する。ボディ領域１４ａ、ソース領域１４ｂ、チャネル領域１４ｃ及びドレイン領域１４ｄは、エピタキシャル成長やイオン注入等、従来公知の技術を用いて形成することができる。
まず、図３に示すように、窒化ガリウム層１４の表面に、酸化シリコン層１６ｂを形成する。酸化シリコン層１６ｂは、原子層堆積法（ＡＬＤ）、化学気相堆積法（ＣＶＤ）またはスパッタリング法等によって形成される。
次に、図４に示すように、酸化シリコン層１６ｂの表面に、非晶質層１６ｃを形成する。非晶質層１６ｃは、原子層堆積法、化学気相堆積法またはスパッタリング法等によって形成される。なお、非晶質層１６ｃの形成方法は、酸化シリコン層１６ｂの形成方法と同じであってもよいし、異なっていてもよい。
なお、酸化シリコン層１６ｂの形成工程と非晶質層１６ｃの形成工程は、窒化ガリウム層１４と酸化シリコン層１６ｂとが反応しない程度の低温で行われる。
次に、図５に示すように、非晶質層１６ｃと酸化シリコン層１６ｂを部分的にエッチングして、ソース領域１４ｂの表面とドレイン領域１４ｄの表面を露出させる。チャネル領域１４ｃの上部（より詳細には、ソース領域１４ｂの端部とチャネル領域１４ｃとドレイン領域１４ｄの端部に跨る範囲の上部）には、非晶質層１６ｃと酸化シリコン層１６ｂを残存させる。
次に、ウエハ全体を高温で熱処理する。ウエハを熱処理すると、酸化シリコン層１６ｂと窒化ガリウム層１４の界面において、以下の反応が生じる。窒化ガリウム層１４が高温になると、窒化ガリウム層１４から電子が放出される。このため、窒化ガリウム層１４から酸化シリコン層１６ｂに電子が供給される。酸化シリコン層１６ｂに供給された電子は、酸化シリコン層１６ｂ内で酸素原子と結合する。すると、酸化シリコン層１６ｂから酸素原子が離脱する。離脱した酸素原子は、酸化シリコン層１６ｂと窒化ガリウム層１４の界面において、窒化ガリウム層１４中のガリウム原子と結合する。このため、Ｇａ２Ｏ３（酸化ガリウム）が生成される。その結果、図６に示すように、酸化シリコン層１６ｂと窒化ガリウム層１４の界面に、酸化ガリウム層１６ａが成長する。酸化ガリウム層１６ａが形成されることで、ゲート絶縁膜１６が完成する。
なお、上記の反応において、窒化ガリウム層１４から酸化シリコン層１６ｂに電子が供給されると、窒化ガリウム層１４が正に帯電する。また、上記の反応において、酸化シリコン層１６ｂから酸素原子が離脱すると、酸化シリコン層１６ｂ中に酸素空孔（酸素原子が抜けてできた空孔）が形成される。酸素空孔は、負に帯電する。このため、上記の反応によって、酸化シリコン層１６ｂと窒化ガリウム層１４の界面を挟んでダイポール２４が形成される。ダイポール２４から生じる電界は、窒化ガリウム層１４から酸化シリコン層１６ｂへの電子の移動を妨げるように作用する。上記の反応が進むことで、酸化ガリウム層１６ａが成長するのに伴って、ダイポール２４の密度が高くなる。このため、上記の反応がある程度進むと、ダイポール２４から生じる電界が強くなり、窒化ガリウム層１４から酸化シリコン層１６ｂへ電子が移動できなくなる。したがって、上記の反応がある程度進むと、上記の反応が停止する。つまり、酸化ガリウム層１６ａの厚さが一定の厚さに達すると、酸化ガリウム層１６ａの成長が自己停止する。このため、この方法によれば、膜厚が薄い酸化ガリウム層１６ａを均一な膜厚で形成することができる。なお、酸素空孔が好適に形成されるように、この熱処理は、酸素原子を含まない雰囲気下で行うことが好ましい。但し、雰囲気の影響が小さく酸素空孔が好適に形成される場合には、酸素原子を含む雰囲気下で熱処理を行ってもよい。
また、特許文献１のように熱酸化法により酸化ガリウム層を形成する場合には、窒化ガリウム層の転位欠陥上において酸化ガリウムが過剰に成長し、転位欠陥上に酸化ガリウムの粒界が形成される。このため、均一な膜厚で酸化ガリウム層を形成することができない。例えば、熱酸化法では、転位欠陥上では酸化ガリウム層が１ｎｍ以上の膜厚まで成長するのに対し、転位欠陥が存在しない部分では酸化ガリウム層の膜厚は１ｎｍ未満となる。したがって、熱酸化法では、酸化ガリウム層と窒化ガリウム層の界面の平坦性が悪い。これに対し、本実施形態の方法では、ダイポール２４から生じる電界によって酸化ガリウム層１６ａの成長が自己停止するので、転位欠陥が存在する部分と転位欠陥が存在しない部分との間で酸化ガリウム層１６ａの膜厚に有意差は生じない。このため、膜厚が均一な酸化ガリウム層１６ａを形成することができる。例えば、本実施形態の方法では、位置によらず、酸化ガリウム層１６ａの厚さを１ｎｍ未満とすることができる。このため、本実施形態の方法では、酸化ガリウム層１６ａと窒化ガリウム層１４の界面を平坦にすることができる。
酸化ガリウム層１６ａを形成したら、次に、酸素原子を含むガス中で、ウエハを熱処理する。酸素原子を含むガスは、酸素ガス（Ｏ２）であってもよいし、酸素ラジカルを含むガスであってもよいし、高圧水蒸気（Ｈ２Ｏ）であってもよい。酸素原子を含むガス中でウエハを熱処理すると、酸化シリコン層１６ｂ中の酸素空孔にガス中の酸素が補填されることで、酸素空孔が消滅する。このため、酸化シリコン層１６ｂ中における酸素空孔の密度が減少する。
次に、非晶質層１６ｃの表面にゲート電極１８を形成する。次に、ソース領域１４ｂの表面にソース電極２０を形成するとともに、ドレイン領域１４ｄの表面にドレイン電極２２を形成する。以上の工程によって、図１に示すゲートスイッチング素子１０が完成する。
以上に説明したように、この製造方法によれば、ゲート絶縁膜１６の窒化ガリウム層１４に接する部分に、酸化ガリウム層１６ａを形成することができる。酸化ガリウム層１６ａと窒化ガリウム層１４の界面における界面準位密度が低いので、チャネル領域１４ｃに形成されるチャネル中でクーロン散乱が生じ難い。したがって、ゲートスイッチング素子１０のチャネル移動度を向上させることができる。さらに、この製造方法によれば、均一な膜厚で酸化ガリウム層１６ａを形成することができ、酸化ガリウム層１６ａと窒化ガリウム層１４の界面を従来よりも平坦化することができる。したがって、チャネル領域１４ｃに形成されるチャネル中で界面ラフネス散乱が生じ難い。このため、ゲートスイッチング素子１０のチャネル移動度をさらに向上させることができる。したがって、この製造方法によれば、ゲートスイッチング素子１０のオン抵抗を低減することができる。
また、上述したように、この製造方法では、酸化ガリウム層１６ａの成長が自己停止するので、ゲートスイッチング素子１０の量産時に酸化ガリウム層１６ａの厚さにばらつきが生じ難い。したがって、この製造方法によれば、量産されるゲートスイッチング素子１０の間における特性のばらつきを抑制することができる。
また、上述したように、熱酸化法で酸化ガリウム層を形成する場合には、窒化ガリウム層の転位欠陥上の位置で酸化ガリウム層に粒界が形成される。酸化ガリウム層が粒界を有すると、酸化ガリウム層の耐圧が低下する。また、酸化ガリウム層上に他の絶縁層を形成する場合には、粒界上でその絶縁層にピンホールが形成され易い。このため、ゲート絶縁膜の耐圧が低くなる。これに対し、本実施形態の製造方法では、窒化ガリウム層１４の転位欠陥上で酸化ガリウム層１６ａの過剰な成長が起きないので、酸化ガリウム層１６ａに粒界が形成され難い。このため、本実施形態の製造方法によれば、ゲート絶縁膜１６の耐圧を向上させることができる。
また、上述した製造方法では、酸化シリコン層１６ｂ上に、非晶質層１６ｃを形成する。酸化ガリウム層１６ａは、多結晶であるので、結晶粒界を通ってリーク電流が流れ易い。また、窒化ガリウム層１４と反応しない程度の低温で堆積された酸化シリコン層１６ｂは絶縁性能が十分でなく、絶縁膜中の欠陥を介したリーク電流を生じやすい。これに比べて、酸化シリコンと酸化アルミニウムを混合した非晶質層１６ｃは、非晶質であるため結晶粒界を有さず、かつ、酸化シリコン層よりも低温で緻密な膜が形成可能で、高い絶縁性能を有する。また、非晶質層１６ｃは、バンドギャップが大きいことから材料自体の耐圧が高い。このため、非晶質層１６ｃを設けることで、ゲート絶縁膜１６にリーク電流が流れ難くなる。これによって、ゲート電極１８と窒化ガリウム層１４の間のリーク電流を抑制することができる。特に、非晶質層１６ｃが、酸化ガリウム層１６ａ及び酸化シリコン層１６ｂよりも厚いので、リーク電流をより効果的に抑制することができる。
また、上述した製造方法では、酸化ガリウム層１６ａ及び酸化シリコン層１６ｂよりも高い誘電率を有する材料によって非晶質層１６ｃを形成する。このため、ゲート電極１８の電位を上昇させると、チャネルに高密度にキャリアが集まる。これによって、チャネル移動度をさらに向上させることができる。これによって、素子がオン状態にあるときのオン抵抗を低くすることができる。
なお、図７は、窒化ガリウム半導体層（上記の実施形態では、窒化ガリウム層１４）と酸化物絶縁層（上記の実施形態では、酸化シリコン層１６ｂ）の界面におけるバンド図を示している。図７において、符号ＥＣは伝導帯の下端の準位を表し、符号ＥＶは価電子帯の上端の準位を表し、符号Ｅ１は酸化物絶縁層中の酸素空孔による非占有な欠陥準位を表し、符号Ｅ２は窒化ガリウム半導体層のフェルミ準位を表している。酸化ガリウム層が形成されるときのエネルギー利得Ｅｇａｉｎは、Ｅｇａｉｎ＝２（Ｅ２−Ｅ１）＋ＥＧａ２Ｏ３−ＥＶ０の関係を満たす。ここで、符号ＥＧａ２Ｏ３は酸化ガリウムが形成されるときに得られるエネルギーであり、約３．６ｅＶである。また、ＥＶ０は酸化物絶縁層から酸素原子を１つ放出するために必要となるエネルギーである。なお、ＥＶ０及びＥ１は、酸化物絶縁層の固有の値であり、用いる酸化物絶縁層の種類によって決まる。Ｅｇａｉｎ＞０の関係が満たされる場合に、熱処理によって酸化ガリウム層を形成するための反応を起こすことができる。すなわち、ＥＶ０−２（Ｅ２−Ｅ１）＜３．６ｅＶの関係が満たされる場合に、熱処理によって酸化ガリウム層を形成するための反応を起こすことができる。窒化ガリウム半導体層としてｎ型またはｉ型の窒化ガリウム層１４を用い、酸化物絶縁層として酸化シリコン層１６ｂを用いる場合には、ＥＶ０＝４．７ｅＶであり、Ｅ２−Ｅ１＝２．８ｅＶであるので、ＥＶ０−２（Ｅ２−Ｅ１）＜３．６ｅＶの関係が満たされる。したがって、酸化ガリウム層１６ａを形成することができる。
なお、上述した実施形態において、窒化ガリウム半導体層の表層部（すなわち、チャネル領域１４ｃ）がｐ型である場合、ｎ型やｉ型に比べて約３．１ｅＶだけＥ２が小さいから、ＥＶ０−２（Ｅ２−Ｅ１）＞３．６ｅＶとなり、エネルギー利得が発生せず、酸化ガリウムの形成が起こらない。言い換えれば、ｐ型窒化ガリウム半導体のフェルミ準位よりもＥ１のエネルギーレベルが高いから、窒化ガリウム半導体から酸化物絶縁層への電子の移動が起こらず、反応が起こらない。だから、酸化物絶縁層に酸化シリコンを用いる場合、チャネル領域１４ｃを構成する窒化ガリウム半導体層に、ｎ型またはｉ型を用いることで、酸化ガリウム層１６ａを形成することができる。
なお、上述した実施形態では、非晶質層１６ｃを形成する工程を、酸化ガリウム層１６ａを形成するための熱処理工程の前に行った。しかしながら、非晶質層１６ｃを形成する工程を、酸化ガリウム層１６ａを形成するための熱処理工程の後に行ってもよい。また、非晶質層１６ｃを形成する工程においてウエハが高温に加熱される場合には、その加熱によって酸化ガリウム層１６ａが形成されてもよい。つまり、非晶質層１６ｃを形成する工程が、酸化ガリウム層１６ａを形成するための熱処理工程を兼ねていてもよい。
また、上述した実施形態では、酸素空孔を消滅させるために、酸素原子を含む雰囲気下での熱処理を行った。酸素空孔を消滅させることで、ゲートスイッチング素子１０の動作の安定性を向上させることができる。但し、酸素空孔によるゲートスイッチング素子の特性への影響が少ない場合等には、酸素空孔を消滅させるための熱処理を行わなくてもよい。
また、上述した実施形態のゲート絶縁膜１６の形成方法を、図８〜１２に示すゲートスイッチング素子に対して用いてもよい。なお、図８〜１２において、ゲートスイッチング素子の各部のうちの図１と対応する部分には、図１と同じ参照符号が付されている。
図８は、チャネルを２次元電子ガス３０により構成したＨＥＭＴ（high electron mobility transistor）を示している。図８のＨＥＭＴでは、基板層１２上に、ｉ型のＧａＮ層１４ｅとｉ型のＡｌＧａＮ層１４ｆが配置されている。ＧａＮ層１４ｅが基板層１２上に配置されており、ＡｌＧａＮ層１４ｆがＧａＮ層１４ｅ上に配置されている。ＡｌＧａＮ層１４ｆは、ＧａＮ層１４ｅに対してヘテロ接合している。ＧａＮ層１４ｅのうち、ＧａＮ層１４ｅとＡｌＧａＮ層１４ｆの界面近傍に、２次元電子ガス３０が形成されている。ゲート電極１８の直下の２次元電子ガス３０は、ゲート電極１８の電位に応じて、消滅したり出現したりする。ゲート電極１８の電位を制御してゲート電極１８の直下に２次元電子ガス３０を出現させると、ドレイン電極２２からソース電極２０へ電流を流すことができる。ゲート絶縁膜１６は、図１のゲートスイッチング素子と同様に、酸化ガリウム層１６ａ、酸化シリコン層１６ｂ及び非晶質層１６ｃを積層した構造を有している。ＨＥＭＴにおいても、上述した実施形態と同様の方法によって、ＡｌＧａＮ層１４ｆに接するように膜厚が均一な酸化ガリウム層１６ａにより形成することができる。これによって、チャネル移動度を向上させることができるとともに、ＨＥＭＴの動作を安定させることができる。なお、ＨＥＭＴでは、チャネル（すなわち、２次元電子ガス３０）が酸化ガリウム層１６ａに接していないが、チャネルが酸化ガリウム層１６ａに近い位置に配置されているので、チャネルにおけるキャリアの挙動が酸化ガリウム層１６ａとＡｌＧａＮ層１４ｆの界面の表面粗さの影響を受ける。したがって、ＨＥＭＴにおいても、酸化ガリウム層１６ａの膜厚を均一化して酸化ガリウム層１６ａとＡｌＧａＮ層１４ｆの界面を平坦化することで、チャネル移動度を向上させることができる。
図９は、トレンチ型のゲート電極１８の直下をｉ型のＧａＮ層１４ｅとし、その他の電流経路をＨＥＭＴの構造（ｉ型のＡｌＧａＮ層１４ｆとＧａＮ層１４ｅとの界面の２次元電子ガス３０）としたゲートスイッチング素子である。ゲート電極１８の電位を閾値よりも高くすると、酸化ガリウム層１６ａに隣接する範囲で、ＧａＮ層１４ｅにチャネルが形成される。チャネルが形成されると、チャネルと２次元電子ガス３０を介して、ドレイン電極２２からソース電極２０へ電流を流すことができる。図９のゲートスイッチング素子でも、図１のゲートスイッチング素子と同様の方法によって酸化ガリウム層１６ａを形成することで、図１のゲートスイッチング素子を製造する場合と略同様の効果を得ることができる。
図１０は、トレンチ型のゲート電極１８を備えるＨＥＭＴである。ゲート電極１８の電位を制御することで、ゲート電極１８の直下の２次元電子ガス３０が出現したり消滅したりする。図１０のＨＥＭＴでも、上述した実施形態と同様の方法によって酸化ガリウム層１６ａを形成することで、図１のゲートスイッチング素子を製造する場合と略同様の効果を得ることができる。
図１１は、縦型のゲートスイッチング素子（ＭＯＳＦＥＴ）であり、トレンチに沿って縦に伸びるチャネル領域１４ｃを有している。ゲート電極１８の電位を閾値よりも高くすると、チャネル領域１４ｃにチャネルが形成される。電流は、ドレイン電極２２から、ＧａＮ層１４ｇ、ｎ型のＧａＮ層１４ｈ、チャネル、ソース領域１４ｂを通ってソース電極２０へ流れる。なお、図１１中の参照符号２６は、ボディ領域１４ａの電位を安定させるための電極である。図１１のゲートスイッチング素子でも、図１のゲートスイッチング素子と同様の方法によって酸化ガリウム層１６ａを形成することで、図１のゲートスイッチング素子を製造する場合と略同様の効果を得ることができる。
図１２は、縦型のゲートスイッチング素子（ＭＯＳＦＥＴ）である。ゲート電極１８の電位を閾値よりも高くすると、酸化ガリウム層１６ａに隣接する範囲で、ｉ型のＧａＮ層１４ｉにチャネルが形成される。電流は、ドレイン電極２２から、ＧａＮ層１４ｇ、ｎ型のＧａＮ層１４ｈ、ＧａＮ層１４ｉ、チャネル、ソース領域１４ｂを通ってソース電極２０へ流れる。図１２のゲートスイッチング素子でも、図１のゲートスイッチング素子と同様の方法によって酸化ガリウム層１６ａを形成することで、図１のゲートスイッチング素子を製造する場合と略同様の効果を得ることができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０ ：ゲートスイッチング素子
１２ ：基板層
１４ ：窒化ガリウム層
１４ａ：ボディ領域
１４ｂ：ソース領域
１４ｃ：チャネル領域
１４ｄ：ドレイン領域
１６ ：ゲート絶縁膜
１６ａ：酸化ガリウム層
１６ｂ：酸化シリコン層
１６ｃ：非晶質層
１８ ：ゲート電極
２０ ：ソース電極
２２ ：ドレイン電極

Claims (10)

  1. ゲートスイッチング素子の製造方法であって、
    ｎ型またはｉ型の窒化ガリウム半導体層上に酸化物絶縁層を形成する工程と、
    前記酸化物絶縁層を形成する前記工程における温度よりも高い温度で前記酸化物絶縁層と前記窒化ガリウム半導体層を熱処理することで、前記酸化物絶縁層と前記窒化ガリウム半導体層の界面に酸化ガリウム層を形成する工程と、
    前記酸化ガリウム層を介して前記窒化ガリウム半導体層に対向するゲート電極を形成する工程、
    を有する製造方法。
  2. 前記酸化物絶縁層が、熱処理によって酸素原子を放出するとともに前記酸化物絶縁層に酸素空孔が生成される特性を有しており、
    前記酸化物絶縁層から１つの酸素原子を放出するのに必要なエネルギーＥＶ０と、前記酸素空孔が形成する非占有状態のエネルギー準位Ｅ１と、前記窒化ガリウム半導体層のフェルミ準位Ｅ２が、ＥＶ０−２（Ｅ２−Ｅ１）＜３．６ｅＶの関係を満たす、請求項１の製造方法。
  3. 前記酸化物絶縁層上に、前記酸化ガリウム層よりもバンドギャップが大きいとともに非晶質の上部絶縁層を形成する工程をさらに有する請求項１または２の製造方法。
  4. 前記上部絶縁層が、前記酸化ガリウム層及び前記酸化物絶縁層よりも厚い請求項３の製造方法。
  5. 前記上部絶縁層の誘電率が、前記酸化物絶縁層の誘電率よりも高い請求項３または４の製造方法。
  6. 前記酸化ガリウム層を形成する前記工程よりも後に、酸素原子を含む雰囲気下で前記酸化物絶縁層を熱処理する工程をさらに有する請求項１〜５のいずれか一項の製造方法。
  7. 窒化ガリウム半導体層と、
    前記窒化ガリウム半導体層上に配置された酸化ガリウム層と、
    前記酸化ガリウム層上に配置されているとともに前記酸化ガリウム層とは異なる絶縁体材料により構成されている中間絶縁層と、
    前記中間絶縁層上に配置されているとともに前記酸化ガリウム層及び前記中間絶縁層とは異なる絶縁体材料により構成されている上部絶縁層と、
    前記上部絶縁層上に配置されているゲート電極、
    を有するゲートスイッチング素子。
  8. 前記上部絶縁層が、前記酸化ガリウム層よりもバンドギャップが大きいとともに非晶質の絶縁層である、
    請求項７のゲートスイッチング素子。
  9. 前記中間絶縁層が、熱処理によって酸素原子を放出するとともに内部に酸素空孔が生成される特性を有する酸化物絶縁層であり、
    前記酸化物絶縁層から１つの酸素原子を放出するのに必要なエネルギーＥＶ０と、前記酸素空孔が形成する非占有状態のエネルギー準位Ｅ１と、前記窒化ガリウム半導体層のフェルミ準位Ｅ２が、ＥＶ０−２（Ｅ２−Ｅ１）＜３．６ｅＶの関係を満たす、
    請求項７または８のゲートスイッチング素子。
  10. 前記上部絶縁層が、酸化シリコンと酸化アルミニウムとが混合された非晶質層である請求項７〜９のいずれか一項のゲートスイッチング素子。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021172067A1 (ja) * 2020-02-27 2021-09-02 学校法人早稲田大学 半導体装置及びその製造方法、電界効果トランジスタ
WO2022124404A1 (ja) * 2020-12-11 2022-06-16 株式会社Flosfia 半導体装置
US11563114B2 (en) 2020-12-16 2023-01-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP7500500B2 (ja) 2021-06-01 2024-06-17 株式会社東芝 半導体装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019139621A1 (en) * 2018-01-12 2019-07-18 Intel Corporation Transistors including first and second semiconductor materials between source and drain regions and methods of manufacturing the same
JP7086270B2 (ja) * 2019-03-13 2022-06-17 三菱電機株式会社 半導体装置
DE102020205706A1 (de) 2020-05-06 2021-11-11 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines defektarmen Übergangs
JP7470008B2 (ja) 2020-10-19 2024-04-17 株式会社東芝 半導体装置
JP2022130165A (ja) * 2021-02-25 2022-09-06 株式会社デンソー スイッチングデバイスとその製造方法
US20230007832A1 (en) * 2021-07-09 2023-01-12 Changxin Memory Technologies, Inc. Semiconductor structure and method for fabricating semiconductor structure

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6134119B2 (ja) * 2012-10-05 2017-05-24 ルネサスエレクトロニクス株式会社 半導体装置
US8803158B1 (en) * 2013-02-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
WO2016053999A1 (en) * 2014-09-29 2016-04-07 Massachusetts Institute Of Technology Dielectric structures for nitride semiconductor devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021172067A1 (ja) * 2020-02-27 2021-09-02 学校法人早稲田大学 半導体装置及びその製造方法、電界効果トランジスタ
WO2022124404A1 (ja) * 2020-12-11 2022-06-16 株式会社Flosfia 半導体装置
US11563114B2 (en) 2020-12-16 2023-01-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP7500500B2 (ja) 2021-06-01 2024-06-17 株式会社東芝 半導体装置

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