CN114597255A - 晶体管源极/漏极触点 - Google Patents

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Abstract

本文公开了晶体管源极/漏极触点及其相关的方法和装置。例如，在一些实施例中，晶体管可以包括沟道和源极/漏极触点，其中所述源极/漏极触点包括界面材料和体材料，所述体材料具有与所述界面材料不同的材料组分，所述界面材料位于所述体材料和所述沟道之间，所述界面材料包括铟以及与铟不同的元素，所述元素是铝、钒、锆、镁、镓、铪、硅、镧、钨或镉。

Description

晶体管源极/漏极触点
背景技术
薄膜晶体管可以包括邻近栅极的半导电沟道。源极/漏极触点可以接触半导电沟道。
附图说明
通过以下具体实施方式，结合附图，将容易理解实施例。为了有助于这种描述，类似的附图标记指示类似的结构元件。在附图的图中通过举例而非限制的方式示出了各实施例。
图1是根据各实施例的晶体管沟道-源极/漏极触点布置的侧视截面图。
图2-5是根据各实施例包括晶体管沟道-源极/漏极触点布置的示例性晶体管的侧视截面图。
图6是根据各实施例制造源极/漏极界面材料的示例性方法的流程图。
图7是根据本文公开的任一实施例可以包括晶体管沟道-源极/漏极触点布置的晶圆和管芯的顶视图。
图8是根据本文公开的任一实施例可以包括晶体管沟道-源极/漏极触点布置的集成电路(IC)器件的侧视截面图。
图9是根据各实施例可以包括晶体管沟道-源极/漏极触点布置的IC封装的侧视截面图。
图10是根据本文公开的任一实施例可以包括晶体管沟道-源极/漏极触点布置的IC器件组件的侧视截面图。
图11是根据本文公开的任一实施例可以包括晶体管沟道-源极/漏极触点布置的示例性电气装置的框图。
具体实施方式
本文公开的是晶体管源极/漏极触点及相关的方法和装置。例如，在一些实施例中，晶体管可以包括沟道和源极/漏极触点，其中源极/漏极触点包括界面材料和体材料，体材料具有与界面材料不同的材料组分，界面材料位于体材料和沟道之间，界面材料包括铟以及与铟不同的元素，该元素是铝、钒、锆、镁、镓、铪、硅、镧、钨或镉。
在最初制造时，薄膜晶体管(TFT)的材料和结构可能受到TFT在后续制造操作期间经历的更高温度的负面影响。例如，后续制造操作的更高温度可能造成在TFT的源极/漏极触点和沟道之间形成孔洞。这样的孔洞可能影响TFT的电气性能，导致结合此类TFT的器件的低良率。对于后端(或“后端工序”(BEOL))TFT而言，这些后果可能尤其严重。
本文所公开的晶体管沟道-源极/漏极触点布置可以改善TFT的热稳定性，减少在后续热工艺步骤期间引起的缺陷，从而改善器件性能并提高良率。本文所公开的各种晶体管沟道-源极/漏极布置可以包括具有比常规界面材料更大带隙的源极/漏极界面材料，提供增强的热稳定性而基本不增大材料成本或制造复杂性。因此，本文所公开的晶体管沟道-源极/漏极触点布置可以实现使用常规方法不能实现的电气性能和良率。
在以下具体实施方式中将引用附图，附图形成其一部分，并且在附图中以举例方式示出了可实施的实施例。应当理解，在不脱离本公开范围的情况下，可以使用其他实施例并且可进行结构或逻辑改变。因此，以下详细描述不应以限制性意义理解。
各种操作可以按照最有助于理解所主张主题的方式被描述为依次多个分立动作或操作。然而，描述的次序不应被理解为暗示这些操作必然取决于次序。具体而言，可以不按照表达的次序执行这些操作。可以按照与所述实施例不同的次序执行所述操作。在额外的实施例中，各种额外操作可以被执行和/或所述操作可以被省略。
出于本公开的目的，短语“A和/或B”表示(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。出于本公开的目的，短语“A、B或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。在参考测量范围使用时，术语“之间”包括测量范围的端部。
描述使用短语“在一实施例中”或“在实施例中”，这些短语均可以指一个或多个相同或不同的实施例。此外，结合本公开的实施例使用的术语“包括”、“包含”、“具有”等是同义的。本公开可以使用基于视角的描述，例如“上方”、“下方”、“顶部”、“底部”和“侧”；这样的描述用于有助于论述，并非意在限制所公开实施例的应用。附图未必成比例绘制。如本文所用，“高k电介质”是指介电常数高于氧化硅的材料。如本文所用，术语“导电”表示“电气导电”，除非另作说明。如本文所用，术语“材料”可以包括具有不同材料组分的一种材料或多种材料。
图1是根据各实施例包括沟道102和源极/漏极触点116的晶体管沟道-源极/漏极触点布置100的侧视截面图。源极/漏极触点116可以包括源极/漏极界面材料115和源极/漏极体材料117，源极/漏极界面材料115位于沟道102和源极/漏极体材料117之间。
沟道102可以由半导体材料体系构成，该体系包括例如n型或p型材料体系。沟道102可以包括半导体材料(例如，氧化物半导体材料)。在一些实施例中，沟道102可以包括铟、镓、锌和氧(例如，以氧化铟镓锌(IGZO)的形式)。在一些实施例中，沟道102可以包括锡和氧(例如，以氧化锡的形式)；锑和氧(例如，以氧化锑的形式)；铟和氧(例如，以氧化铟的形式)；铟、锡和氧(例如，以氧化铟锡的形式)；钛和氧(例如，以氧化钛的形式)；锌和氧(例如，以氧化锌的形式)；铟、锌和氧(例如，以氧化铟锌的形式)；镓和氧(例如，以氧化镓的形式)；钛、氧和氮(例如，以氮氧化钛的形式)；钌和氧(例如，以氧化钌的形式)；或钨和氧(例如，以氧化钨的形式)。沟道102可以具有厚度113。在一些实施例中，厚度113可以在5纳米和30纳米之间。
如上所述，晶体管沟道-源极/漏极触点布置100可以包括源极/漏极触点116，该源极/漏极触点116包括源极/漏极界面材料115和源极/漏极体材料117。源极/漏极体材料117可以包括任何所需材料(例如，一种或多种导电金属)。在一些实施例中，源极/漏极体材料117可以包括铜、钼、钨、氧化铟或氧化铟锌。源极/漏极界面材料115可以包括导电氧化物，例如铟基氧化物。在一些实施例中，源极/漏极界面材料115可以包括铟和氧(例如，以氧化铟的形式)；铟、锌和氧(例如，以氧化铟锌的形式)；或铟、锡和氧(例如，以氧化铟锡的形式)。源极/漏极界面材料115还可以包括附加元素。这种附加元素可以增大源极/漏极界面材料115的导电氧化物的带隙，如上文所述，增大源极/漏极界面材料115的热稳定性。在一些实施例中，附加元素可以是金属元素，例如，铝、钒、锆、镁、铪、镧、钨或镉。在其他实施例中，附加元素可以是半导体元素，例如硅或镓。在一些特定实施例中，该元素可以是铝，而在其他特定实施例中，该元素可以是镉。该附加元素可以以任何所期望的方式(例如，使用下文参考图6描述的原子沉积工艺)结合到源极/漏极界面材料115中。
源极/漏极界面材料115可以是导电的；这样一来，在一些实施例中，可以限制源极/漏极界面材料115中包括的附加元素的量，以保持源极/漏极界面材料115的导电性(即，避免导致源极/漏极界面材料115变成电绝缘)。例如，在一些实施例中，附加元素可以以5原子百分比到20原子百分比之间的量存在于源极/漏极界面材料115中。在一些实施例中，附加元素可以被均匀地分布在整个源极/漏极界面材料115中，而在其他实施例中，附加元素可以被不均匀地分布在整个源极/漏极界面材料115中。例如，源极/漏极界面材料115可以包括附加元素的梯度，其中越接近沟道102附加元素的浓度越低，远离沟道102增大附加元素的浓度。一些这样的实施例可以有利地降低源极/漏极触点116和沟道102之间界面处的电阻。在一些实施例中，源极/漏极界面材料115的厚度146可以在1纳米到5纳米之间。
晶体管沟道-源极/漏极触点布置100可以包括在任何适当的晶体管结构中。例如，图2-4是包括晶体管沟道-源极/漏极触点布置100的示例性晶体管120(例如，TFT)的侧视截面图，而图5是包括晶体管沟道-源极/漏极触点布置100的晶体管120的示例性阵列的侧视截面图。图2-5中示出的晶体管120不代表其中可以包括晶体管沟道-源极/漏极触点布置100的晶体管结构的穷举集合，而是提供了这样的晶体管结构的示例。需注意，图2-5旨在示出其中部件的相对布置，晶体管120可以包括未示出的其他部件(例如，与栅电极106的电气触点等)。下文参考图2-5所述的晶体管120的任何部件都可以采用上文参考图1所述的那些部件的任何实施例的形式。此外，尽管图2-5中将晶体管120的各个部件示为平面矩形或由矩形固体形成，但这仅仅是为了容易例示，这些晶体管120的实施例可以是弯曲的、抹圆的或用于制造晶体管120的制造工艺所指定的其他不规则形状。
图2示出了晶体管120，其包括晶体管沟道-源极/漏极触点布置100并且具有由栅电极106和栅极电介质104提供的“底部”栅极。栅极电介质104可以设置在栅电极106和沟道102之间。在图2的实施例中，栅电极106可以设置在底层结构122和沟道102之间。底层结构122可以是其上设置晶体管沟道-源极/漏极触点布置100或晶体管120的其他元件的任何结构。在一些实施例中，底层结构122可以包括诸如硅的半导体。在一些实施例中，底层结构122可以包括诸如氧化物隔离层的绝缘层，或金属化堆叠体的一个或多个层(例如，在晶体管120是后端晶体管时，如下文参考图8所述)。例如，底层结构122可以包括半导体材料(例如，下文参考图8的衬底1602论述的任何材料)以及设置在半导体材料和源极/漏极触点116与沟道102之间的一个或多个金属化层中的层间电介质(ILD)(例如，下文参考图8所论述的)。参考图2描述的底层结构122的任何适当的实施例都可以用于本文所公开的晶体管120中的其他晶体管的底层结构122。
图2的晶体管120可以包括设置在沟道102上的源极/漏极触点116，使得源极/漏极触点116与沟道102不共面。如上文参考图1所述，源极/漏极界面材料115可以位于沟道102和源极/漏极体材料117之间。源极/漏极触点116可以由居间绝缘材料112间隔开，并且源极/漏极触点116可以间隔开距离125，该距离可以在例如，20纳米到30纳米之间(例如，22纳米到28纳米或大约25纳米)。
绝缘材料112可以包括任何适当的电介质材料。在一些实施例中，绝缘材料112可以包括ILD，其可以包括硅和氧(例如，以氧化硅的形式)；硅和氮(例如，以氮化硅的形式)；铝和氧(例如，以氧化铝的形式)；和/或硅、氧和氮(例如，以氮氧化硅的形式)。
图2(和其他附图)的晶体管120可以包括与源极/漏极触点116导电接触的互连151。互连151可以充当与源极/漏极触点116的电触点以传输电流进出晶体管120。互连151可以包括任何适当的材料，例如，钨、钽、铜或其他导电材料。下面参考图4对互连151的特定示例进行论述；本文所公开的互连151的任何实施例都可以与本文所公开的任何晶体管120一起使用。
根据晶体管沟道-源极/漏极触点布置100要包括在p型金属氧化物半导体(PMOS)晶体管还是n型金属氧化物半导体(NMOS)晶体管，栅电极106可以包括至少一种p型功函数金属或n型功函数金属。对于PMOS晶体管而言，可以用于栅电极106的金属可以包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如氧化钌)。对于NMOS晶体管而言，可以用于栅电极106的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。在一些实施例中，栅电极106可以由两个或更多金属层的堆叠体构成，其中一个或多个金属层是功函数金属层，至少一个金属层是填充金属层。可以出于其他目的包括其他金属层，例如充当势垒层。
栅极电介质104可以位于沟道102和栅电极106之间(例如，可以与沟道102和栅电极106接触)。栅极电介质104可以是高k电介质，并且可以包括一层或多层材料。栅极电介质104可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以用于栅极电介质104中的高k材料的示例可以包括，但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽、氧化钽硅、氧化铅锶钽和氧化铅锌。在一些实施例中，可以在制造晶体管沟道-源极/漏极触点布置100期间在栅极电介质104上执行退火工艺，以改善栅极电介质104的质量。栅极电介质104可以具有厚度114。在一些实施例中，厚度114可以在0.5纳米和3纳米之间(例如，在1纳米和3纳米之间，或者在1纳米和2纳米之间)。
图3示出了另一晶体管120，其包括晶体管沟道-源极/漏极触点布置100并且具有由栅电极106和栅极电介质104提供的“底部”栅极。图3的晶体管120与图2的晶体管120共享很多特征(包括沟道102和源极/漏极体材料117之间的源极/漏极界面材料115)，但是在图3的晶体管120中，源极/漏极界面材料115可以具有沿相邻绝缘材料112的侧面向上共形延伸的U形截面。
图4示出了具有图3的晶体管120的结构的晶体管120。具体而言，图4的晶体管120包括晶体管沟道-源极/漏极触点布置100，具有由栅电极106和栅极电介质104提供的单个“底部”栅极，并且源极/漏极触点与116沟道102接触(源极/漏极界面材料115具有U形横截面并且位于源极/漏极体材料117和沟道102之间)。互连151与源极/漏极触点116接触。在图4所示的特定实施例中，互连151包括第一衬垫材料153、具有与第一衬垫材料153不同材料组分的第二衬垫材料155以及体材料157；第一衬垫材料153可以位于第二衬垫材料155和相关联的源极/漏极触点116之间，而第二衬垫材料155可以位于第一衬垫材料153和体材料157之间。第一衬垫材料153、第二衬垫材料155和体材料157可以包括任何适当的材料。在一些实施例中，例如，第一衬垫材料153包括钨，第二衬垫材料155包括钽，体材料157包括铜。图5的晶体管120还可以包括底层结构122(未示出)，其被布置成使得栅电极106被设置在底层结构122和栅极电介质104之间。
本文所公开的任何晶体管120都可以包括在晶体管120的阵列中。晶体管120这样的阵列可以是包括那些晶体管120的存储单元阵列(例如，还包括电容器的动态随机存取存储器(DRAM)单元的阵列，未示出)的部分。例如，图5是晶体管120的阵列的侧视截面图。具体而言，图5中包括的晶体管120是图3和图4的晶体管120，但本文所公开的任何晶体管120都可以被布置在如图5所示的阵列中。相邻的晶体管120可以由绝缘材料152分开，其可以包括任何适当的电介质材料(例如，ILD或其他隔离材料)。
本文所公开的源极/漏极触点116(和相关联的晶体管沟道-源极/漏极触点布置100)可以使用任何适当的技术来制造。例如，图6是根据各实施例制造源极/漏极界面材料的示例性原子沉积方法1000的流程图。尽管每个一次且按特定次序例示了方法1000的操作，但可以按照任何适当次序执行操作并根据需要重复。例如，可以并行地执行一个或多个操作，以基本同时制造多种源极/漏极界面材料。另外，尽管可以参照本文所公开的源极/漏极界面材料115的特定实施例来例示方法1000，但方法1000可以用于形成任何适当的源极/漏极界面材料。
在1002处，可以向腔室中的底层结构提供第一反应前体材料。例如，底层结构可以具有在其上可以形成源极/漏极触点的表面处暴露的晶体管120的沟道102。第一反应前体材料可以包括金属。例如，第一反应前体材料可以包括铟(例如，以三甲基铟的形式)。第一反应前体材料可以吸附到底层结构的暴露表面。
在1004处，可以冲洗多余的第一反应前体材料。例如，可以向腔室供应吹扫气体以从底层结构的表面和腔室空间冲洗多余的第一反应前体材料。
在1006处，可以向腔室提供第二反应前体材料。第二反应前体材料可以包括源极/漏极触点中包括的附加元素(例如，如上文参考图1所述)。例如，第二反应前体材料可以包括铝(例如，以三甲基铝的形式)、钒、锆、镁、铪、镧、钨、镉、硅或镓。例如，可以在1002处的操作未在底层结构上的暴露表面上实现完全的吸收部位覆盖时执行1006的操作；在这样的实施例中，第二反应前体材料可以吸附到底层结构的暴露表面上的“未填充”部位。
在1008处，可以冲洗多余的第二反应前体材料。例如，可以向腔室供应吹扫气体以从底层结构的表面和腔室空间冲洗多余的第二反应前体材料。
在1010处，可以向腔室提供反应氧化前体材料。反应氧化前体材料可以与吸附到底层结构的暴露表面的第一反应前体材料反应，形成掺杂二元薄膜导电氧化物的单层。反应氧化前体材料可以包括氧(例如，以臭氧的形式)。
在1012处，可以冲洗多余的反应氧化前体材料(和反应副产品)。例如，可以向腔室供应吹扫气体以从底层结构的表面和腔室空间冲洗多余的反应氧化前体材料。然后工艺可以回到1002以继续沉积操作直到形成所需厚度的源极/漏极界面材料(例如，源极/漏极界面材料115)。在一些实施例中，可以使操作1002-1012的某一数量的循环与操作1002-1004和1010-1012的某一数量的循环交替进行(省去操作1006-1008的第二反应前体材料)，以在源极/漏极界面材料的膜堆叠体中实现导电金属氧化物和二元导电金属氧化物的期望梯度(由此在源极/漏极界面材料中实现附加元素的期望梯度)。
本文所公开的晶体管沟道-源极/漏极触点布置100和晶体管120可以包括在任何适当的电子部件中。图7-11示出了可以包括本文公开的任何晶体管沟道-源极/漏极触点布置100和晶体管120的设备的各种示例。
图7是根据本文公开的任一实施例可以包括一个或多个晶体管沟道-源极/漏极触点布置100的晶圆1500和管芯1502的顶视图。晶圆1500可以由半导体材料构成，并且可以包括一个或多个具有形成于晶圆1500的表面上的集成电路(IC)结构的管芯1502。管芯1502中的每一个都可以是包括任何适当IC的半导体产品的重复单元(例如，包括一个或多个本文公开的任何晶体管120的IC)。在完成半导体产品的制造之后，可以对晶圆1500进行单一化工艺，其中将管芯1502彼此分离，以提供半导体产品的离散“芯片”。具体而言，包括如本文所公开的晶体管沟道-源极/漏极触点布置100的器件可以采用晶圆1500(例如，未单一化)的形式或管芯1502(例如，单一化)的形式。管芯1502可以包括一个或多个晶体管(例如，下文参考图8论述的晶体管120或晶体管1640中的一个或多个)和/或支持电路，以向晶体管以及任何其他IC部件传输电信号。在一些实施例中，晶圆1500或管芯1502可以包括存储器件(例如，随机存取存储器(RAM)器件，例如静态RAM(SRAM)器件、磁性RAM(MRAM)器件、电阻式RAM(RRAM)器件、导电桥接式RAM(CBRAM)器件等)、逻辑器件(例如，与门、或门、与非门或异或门)或任何其他适当的电路元件。可以在单个管芯1502上组合这些器件中的多个。例如，由多个存储器件形成的存储器阵列可以与处理装置(例如，图11的处理装置1802)或被配置为在存储器件中存储信息或执行存储器阵列中存储的指令的其他逻辑形成于相同管芯1502上。
图8是根据本文公开的任何实施例可以包括一个或多个晶体管沟道-源极/漏极触点布置100和/或晶体管120的IC器件1600的侧视截面图。一个或多个IC器件1600可以被包括在一个或多个管芯1502(图7)当中。IC器件1600可以形成于衬底1602(例如，图7的晶圆1500)上并可以包括在管芯(例如，图7的管芯1502)中。衬底1602可以是由半导体材料体系构成的半导体衬底，该体系包括例如n型或p型材料体系(或两者的组合)。衬底1602可以包括例如使用体硅或绝缘体上硅子结构形成的晶体衬底。在一些实施例中，衬底1602可以使用替代材料形成，替代材料可以与硅组合或不组合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。还可以使用被分类为II-VI族、III-V族或IV族的其他材料形成衬底1602。尽管本文描述了可以形成衬底1602的材料的几种示例，但可以使用可充当IC器件1600基础的任何材料。衬底1602可以是单一化管芯(例如，图7的管芯1502)或晶圆(例如，图7的晶圆1500)的部分。
IC器件1600可以包括设置于衬底1602上的一个或多个器件层1604。器件层1604可以包括形成于衬底1602上的一个或多个晶体管1640(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。器件层1604可以包括例如一个或多个源极/漏极触点1620、用以控制晶体管1640中源极/漏极触点1620之间的电流的栅极1622，以及一个或多个互连1624以向/从源极/漏极触点1620传输电信号。晶体管1640可以包括为了清楚起见未示出的额外特征，例如，器件隔离区、栅极触点等。晶体管1640不限于图8所示的类型和配置，并可以包括很宽范围的其他类型和配置，例如，平面晶体管、非平面晶体管或两者的组合。平面晶体管可以包括双极结型晶体管(BJT)、异质结双极型晶体管(HBT)或高电子迁移率晶体管(HEMT)。非平面晶体管可以包括FinFET晶体管，例如双栅极晶体管或三栅极晶体管，以及裹绕或全环绕栅极晶体管，例如纳米带和纳米线晶体管。在一些实施例中，晶体管1640中的一个或多个可以包括根据本文公开的任何实施例的一个或多个晶体管沟道-源极/漏极触点布置100。例如，晶体管1640可以采取本文公开的任何晶体管120的形式。在一些实施例中，源极/漏极触点1620可以包括本文公开的任何源极/漏极触点116(例如，包括本文公开的任何源极/漏极界面材料115)。在用于模拟电路、逻辑电路或存储器电路的微处理器器件的金属层中时，包括本文公开的晶体管沟道-源极/漏极触点布置100的晶体管120可能特别有利，并可以连同现有的互补金属氧化物半导体(CMOS)工艺一起形成。
每个晶体管1640都可以包括由至少两层，即栅极电介质层和栅电极层形成的栅极1622。栅电极层可以采取本文所公开的栅电极106的任何实施例的形式。栅极电介质层可以采取本文所公开的栅极电介质104的任何实施例的形式。通常，晶体管1640的栅极电介质层可以包括一层或多层的堆叠体，一个或多个层可以包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。
在一些实施例中，在沿源极-沟道-漏极方向观察晶体管1640的截面时，栅电极可以由U形结构构成，该U形结构包括基本平行于衬底表面的底部分以及基本垂直于衬底顶表面的两个侧壁部分构成。在其他实施例中，形成栅电极的金属层的至少一个可以简单地是基本平行于衬底顶表面的平面层，并且不包括基本垂直于衬底顶表面的侧壁部分。在其他实施例中，栅电极可以由U形结构和平面非U形结构的组合构成。例如，栅电极可以由在一个或多个平面非U形层顶部形成的一个或多个U形金属层构成。在一些实施例中，栅电极可以由V形结构构成(例如，在鳍没有“平坦”上表面而是具有抹圆的峰时)。
在一些实施例中，可以在栅极堆叠体的相对侧上形成一对侧壁间隔体以夹住栅极堆叠体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺有碳的氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔体的工艺是现有技术公知的，一般包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多个间隔体对；例如，可以在栅极堆叠体的相对侧上形成两对、三对或四对侧壁间隔体。
源极/漏极触点1620可以形成于衬底1602之内与每个晶体管1640的栅极1622相邻。在一些实施例中，源极/漏极触点1620可以采取上文参考晶体管120所述的源极/漏极触点116的任何实施例的形式。在其他实施例中，可以使用任何其他适当的本领域中已知的工艺形成源极/漏极触点1620。例如，可以使用注入/扩散工艺或蚀刻/沉积工艺形成源极/漏极触点1620。在前述工艺中，可以向衬底1602中离子注入掺杂剂，例如硼、铝、锑、磷或砷，以形成源极/漏极触点1620。在离子注入工艺之后，可以接着进行退火工艺，该退火工艺激活掺杂剂并导致它们向衬底1602中扩散更远。在后一种工艺中，衬底1602可以首先被蚀刻以在源极/漏极触点1620的位置处形成凹陷。然后可以执行外延沉积工艺以利用用于制造源极/漏极触点1620的材料填充凹陷。在一些实施方式中，可以使用硅合金，例如硅锗或碳化硅来制造源极/漏极触点1620。在一些实施例中，可以利用诸如硼、砷或磷的掺杂剂对外延沉积的硅合金进行原位掺杂。在一些实施例中，可以使用一种或多种替代半导体材料，例如锗或III-V族材料或合金来形成源极/漏极触点1620。在其他实施例中，可以使用一层或多层金属和/或金属合金形成源极/漏极触点1620。
可以通过一个或多个设置于器件层1604上的互连层(图8中示为互连层1606-1610)向和/或从器件层1604的器件(例如，晶体管1640)传输电信号，例如功率和/或输入/输出(I/O)信号。例如，器件层1604的导电特征(例如，栅极1622和互连1624)可以与互连层1606-1610的互连结构1628电耦接。一个或多个互连层1606-1610可以形成IC器件1600的金属化堆叠体(也称为“ILD堆叠体”)1619。在一些实施例中，根据本文所公开的任何技术，可以在互连层1606-1610的一个或多个中设置一个或多个晶体管120。图8出于例示的目的示出了互连层1608中的单个晶体管120，但金属化堆叠体1619的任何一个或多个层中可以包括任意数量和结构的晶体管120(例如，晶体管120的阵列，如图9-10所示)。金属化堆叠体1619中包括的晶体管120可以称为“后端”器件。金属化堆叠体1619中的一个或多个晶体管120可以耦接到器件层1604中的任何适当的器件、其他部件(例如，作为DRAM单元的一部分的金属化堆叠体1619中的电容器)和/或导电触点1636的一个或多个(下文论述)。
互连结构1628可以布置于互连层1606-1610之内以根据各种设计传输电信号(具体而言，布置不限于图8中所示的互连结构1628的特定配置)。尽管图8中示出了特定数量的互连层1606-1610，但本公开的实施例包括具有比图示更多或更少互连层的IC器件。
在一些实施例中，互连结构1628可以包括填充有导电材料，例如金属的线1628a和/或通孔1628b。可以布置线1628a以在基本平行于形成器件层1604的衬底1602表面的平面的方向上传输电信号。例如，线1628a可以在从图8的角度进出页面的方向上传输电信号。可以布置通孔1628b以在基本垂直于形成器件层1604的衬底1602表面的平面的方向上传输电信号。在一些实施例中，通孔1628b可以将不同互连层1606-1610的线1628a电耦接在一起。
互连层1606-1610可以包括设置于互连结构1628之间的电介质材料1626，如图8所示。在一些实施例中，设置于互连层1606-1610的不同层中的互连结构1628之间的电介质材料1626可以具有不同的组分；在其他实施例中，不同互连层1606-1610之间的电介质材料1626的组分可以相同。
第一互连层1606可以在器件层1604上方形成。在一些实施例中，第一互连层1606可以包括线1628a和/或通孔1628b，如图所示。第一互连层1606的线1628a可以与器件层1604的触点(例如，互连1624)耦接。互连1624可以采取本文在一些实施例中所公开的任何互连151的形式。
第二互连层1608可以在第一互连层1606上方形成。在一些实施例中，第二互连层1608可以包括通孔1628b，以耦接第二互连层1608的线1628a和第一互连层1606的线1628a。尽管为了清晰起见，线1628a和通孔1628b在结构上是利用每个互连层之内(例如，第二互连层1608之内)的线勾勒的，但在一些实施例中，线1628a和通孔1628b可以在结构和/或材料上是连续的(例如，在双镶嵌工艺期间同时填充)。
第三互连层1610(以及额外的互连层，如果需要)可以根据结合第二互连层1608或第一互连层1606描述的类似技术和配置而相继形成于第二互连层1608上。在一些实施例中，IC器件1600中的金属化堆叠体1619中“更高突出”(即，距器件层1604更远)的互连层可以更厚。
IC器件1600可以包括阻焊剂材料1634(例如，聚酸亚胺或类似材料)和形成于互连层1606-1610上的一个或多个导电触点1636。在图8中，导电触点1636被示为采取键合焊盘的形式。导电触点1636可以与互连结构1628电耦接并被配置成像其他外部器件传输晶体管1640的电信号。例如，焊料键合可以形成于一个或多个导电触点1636上以将包括IC器件1600的芯片与另一部件(例如，电路板)机械和/或电耦接。IC器件1600可以包括额外或替代结构以从互连层1606-1610传输电信号；例如，导电触点1636可以包括其他类似特征(例如，柱)，其向外部器件传输电信号。
图9是根据本文公开的任何实施例可以包括一个或多个晶体管沟道-源极/漏极触点布置100和/或晶体管120的示例性IC封装1650的侧视截面图。在一些实施例中，IC封装1650可以是系统级封装(SiP)。
封装衬底1652可以由电介质材料(例如，陶瓷、积聚膜、其中具有填料颗粒的环氧树脂膜、玻璃、有机材料、无机材料、有机和无机材料的组合、由不同材料形成的内嵌部分等)形成，并可以具有导电通路，导电通路在面1672和面1674之间，或在面1672上的不同位置之间和/或在面1674上的不同位置之间延伸穿过电介质材料。这些导电通路可以采用上文参考图8所述的任何互连结构1628的形式。
封装衬底1652可以包括通过封装衬底1652耦接到导电通路(未示出)的导电触点1663，允许管芯1656和/或内插器1657之内的电路电耦接到各个导电触点1664(或封装衬底1652中包括的未示出的其他器件)。
IC封装1650可以包括经由内插器1657的导电触点1661、第一级互连1665和封装衬底1652的导电接触1663耦接到封装衬底1652的内插器1657。图9中示出的第一级互连1665为焊料凸块，但可以使用任何适当的第一级互连1665。在一些实施例中，IC封装1650中可以不包括内插器1657；相反，管芯1656可以由第一级互连1665直接耦接到面1672处的导电触点1663。更一般地，一个或多个管芯1656可以经由任何适当的结构(例如，硅桥、有机桥、一个或多个波导、一个或多个内插器、引线结合等)耦接到封装衬底1652。
IC封装1650可以包括经由管芯1656的导电触点1654、第一级互连1658和内插器1657的导电触点1660耦接到内插器1657的一个或多个管芯1656。导电触点1660可以通过内插器1657耦接到导电通路(未示出)，允许管芯1656之内的电路电耦接到各个导电触点1661(或内插器1657中包括的未示出的其他器件)。图9中示出的第一级互连1658为焊料凸块，但可以使用任何适当的第一级互连1658。如本文所用，“导电触点”可以指在不同部件之间充当界面的导导电材料(例如，金属)的一部分；导电触点可以在部件表面中凹入，与表面平齐或延伸离开表面，并可以采用任何适当形式(例如，导电焊盘或插座)。
在一些实施例中，底填材料1666可以设置于封装衬底1652和内插器1657之间的第一级互连1665周围，模制化合物1668可以设置于管芯1656和内插器1657周围并与封装衬底1652接触。在一些实施例中，底填材料1666可以与模制化合物1668相同。在适当情况下，可以用于底填材料1666和模制化合物1668的示例材料是环氧树脂模制材料。第二级互连1670可以耦接到导电触点1664。图9中示出的第二级互连1670为焊球(例如，对于球栅阵列布置而言)，但可以使用任何适当的第二级互连16770(例如，针栅阵列布置中的管脚或栅格阵列布置中的焊盘)。第二级互连1670可以用于将IC封装1650耦接到另一部件，例如电路板(例如，主板)、内插器或另一IC封装，如现有技术已知且如下文参考图10所述。
管芯1656可以采取本文论述的管芯1502的任何实施例的形式(例如，可以包括本文所公开的IC器件1600的任何实施例，并且可以包括晶体管沟道-源极/漏极触点布置100和/或晶体管120的任何一者)。在IC封装1650包括多个管芯1656的实施例中，IC封装1650可以被称为多芯片封装(MCP)。管芯1656可以包括执行任何期望功能的电路。例如，管芯1656的一个或多个可以是逻辑管芯(例如，硅基管芯)，管芯1656的一个或多个可以是存储器管芯(例如，高带宽存储器)。
尽管图9中所示的IC封装1650是倒装芯片封装，但可以使用其他封装架构。例如，IC封装1650可以是球栅阵列(BGA)封装，例如嵌入式晶圆级球栅阵列(eWLB)封装。在另一示例中，IC封装1650可以是晶圆级芯片级封装(WLCSP)或面板扇出(FO)封装。尽管图9的IC封装1650中示出了两个管芯1656，但IC封装1650可以包括任何期望数量的管芯1656。IC封装1650可以包括额外的无源部件，例如设置于封装衬底1652的第一面1672或第二面1674或内插器1657的任一面上的表面安装电阻器、电容器和电感器。更一般地，IC封装1650可以包括现有技术中已知的任何其他有源或无源部件。
图10是根据本文公开的任意实施例可以包括一个或多个IC封装或包括一个或多个晶体管沟道-源极/漏极触点布置100和/或晶体管120的其他电子部件(例如，管芯)的IC器件组件1700的侧视截面图。IC器件组件1700包括设置于电路板1702(例如可以是主板)上的若干部件。IC器件组件1700包括设置于电路板1702的第一面1740和电路板1702的相对第二面1742上的部件；通常，部件可以设置于面1740和1742之一或两者上。下文参考IC器件组件1700所述的任何IC封装可以采取上文参考图9所述的IC封装1650的任何实施例的形式(例如，可以包括管芯中的一个或多个晶体管沟道-源极/漏极触点布置100和/或晶体管120)。
在一些实施例中，电路板1702可以是印刷电路板(PCB)，其包括由电介质材料层彼此分隔并由导电通孔互连的多个金属层。金属层的任何一个或多个可以形成期望的电路图案，以在耦接到电路板1702的部件之间传输电信号(任选地，结合其他金属层)。在其他实施例中，电路板1702可以是非PCB衬底。
图10中示出的IC器件组件1700包括通过耦接部件1716耦接到电路板1702的第一面1740的内插器上封装结构1736。耦接部件1716可以将内插器上封装结构1736电和机械耦接到电路板1702，并可以包括焊料球(如图10所示)、插座的公和母部分、粘合剂、底填材料和/或任何其他适当的电和/或机械耦接结构。
内插器上封装结构1736可以包括通过耦接部件1718耦接到封装内插器1704的IC封装1720。耦接部件1718可以采取针对应用的任何适当形式，例如上文参考耦接部件1716论述的形式。尽管图10中示出了单个IC封装1720，但可以将多个IC封装耦接到封装内插器1704；实际上，可以将额外的内插器耦接到封装内插器1704。封装内插器1704可以提供用于桥接电路板1702和IC封装1720的居间衬底。IC封装1720可以是或包括例如管芯(图7的管芯1502)、IC器件(例如，图8的IC器件1600)或任何其他适当的部件。通常，封装内插器1704可以将连接散布到更宽的间距或将连接重新路由到不同的连接。例如，封装内插器1704可以将IC封装1720(例如，管芯)耦接到耦接部件1716的一组BGA导电触点，用于耦接到电路板1702。在图10中所示的实施例中，IC封装1720和电路板1702被附接到封装内插器1704的相对侧；在其他实施例中，IC封装1720和电路板1702可以被附接到封装内插器1704的同一侧。在一些实施例中，可以利用封装内插器1704互连三个或更多部件。
在一些实施例中，封装内插器1704可以被形成为PCB，其包括由电介质材料层彼此分隔并由导电通孔互连的多个金属层。在一些实施例中，封装内插器1704可以由环氧树脂、玻璃纤维加强的环氧树脂、具有无机填料的环氧树脂、陶瓷材料或诸如聚酸亚胺的聚合物材料形成。在一些实施例中，封装内插器1704可以由交替的刚性或柔性材料形成，其可以包括上文描述为用于半导体衬底中的相同材料，例如硅、锗和其他III-V族和IV族材料。封装内插器1704可以包括金属线1710和通孔1708，包括，但不限于穿硅通孔(TSV)1706。封装内插器1704还可以包括嵌入式器件1714，包括无源和有源器件。这样的器件可以包括，但不限于电容器、解耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器、静电放电(ESD)器件和存储器件。还可以在封装内插器1704上形成更复杂的器件，例如，射频器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件。内插器上封装结构1736可以采取现有技术中已知的任何内插器上封装结构的形式。
IC器件组件1700可以包括通过耦接部件1722耦接到电路板1702的第一面1740的IC封装1724。耦接部件1722可以采取上文参考耦接部件1716所述的任何实施例的形式，IC封装1724可以采取上文参考IC封装1720所述任何实施例的形式。
图10中示出的IC器件组件1700包括通过耦接部件1728耦接到电路板1702的第二面1742的堆叠封装结构1734。堆叠封装结构1734可以包括通过耦接部件1730耦接在一起的IC封装1726和IC封装1732，使得IC封装1726设置于电路板1702和IC封装1732之间。耦接部件1728和1730可以采取上述耦接部件1716的任何实施例的形式，IC封装1726和1732可以采取上述IC封装1720的任何实施例的形式。堆叠封装结构1734可以根据现有技术中已知的任何堆叠封装结构来配置。
图11是根据本文公开的任一实施例可以包括一个或多个晶体管沟道-源极/漏极触点布置100和/或晶体管120的示例性电气装置1800的框图。例如，电气装置1800的部件中的任何适当部件可以包括本文公开的IC器件组件1700、IC封装1650、IC器件1600或管芯1502中的一者或多者。图11中将若干部件示为包括在电气装置1800中，但在对应用适合的情况下，可以省略或复制这些部件中的任何一个或多个。在一些实施例中，可以将电气装置1800中包括的一些或全部部件附接到一个或多个主板。在一些实施例中，这些部件中的一些或全部被制造到单个片上系统(SoC)管芯上。
此外，在各实施例中，电气装置1800可以不包括图11中所示部件的一个或多个，但电气装置1800可以包括接口电路，以用于耦接到一个或多个部件。例如，电气装置1800可以不包括显示装置1806，但可以包括显示装置接口电路(例如，连接器和驱动器电路)，显示装置1806可以耦接到显示装置接口电路。在另一组示例中，电气装置1800可以不包括音频输入装置1824或音频输出装置1808，但可以包括音频输入或输出装置接口电路(例如，连接器和支持电路)，音频输入装置1824或音频输出装置1808可以耦接到音频输入或输出装置接口电路。
电气装置1800可以包括处理装置1802(例如，一个或多个处理装置)。如本文所用，术语“处理装置”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。处理装置1802可以包括一个或多个数字信号处理器(DSP)、专用IC(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、密码处理器(在硬件之内执行加密算法的专用处理器)、服务器处理器或任何其他适当的处理装置。电气装置1800可以包括存储器1804，存储器自身可以包括一个或多个存储器件，例如易失性存储器(例如，DRAM)、非易失性存储器(例如，只读存储器(ROM))、闪速存储器、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1804可以包括与处理装置1802共享管芯的存储器。这种存储器可以用作高速缓存存储器并且可以包括嵌入式DRAM(eDRAM)或自旋转移矩磁RAM(STT-MRAM)。
在一些实施例中，电气装置1800可以包括通信芯片1812(例如，一个或多个通信芯片)。例如，通信芯片1812可以被配置为管理无线通信，以用于向和从电气装置1800传输数据。术语“无线”及其派生词可以用于描述可以通过非固体介质使用调制电磁辐射来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示关联的装置不包含任何线路，尽管在一些实施例中它们可以不包含。
通信芯片1812可以实施若干无线标准或协议的任一种，包括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi(IEEE 802.11系列)的标准、IEEE 802.16标准(例如，IEEE 802.16-2005修订版)、长期演进(LTE)计划连同其任意修订版、更新和/或改版(例如，高级LTE计划、超级移动宽带(UMB)计划(也称为“3GPP2”)等)。IEEE 802.16兼容的宽带无线接入(BWA)网络通常称为WiMAX网络，是表示全球微波接入互操作的缩写，是用于通过IEEE802.16标准的符合和互操作测试的产品的证书标记。通信芯片1812可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动通信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络来工作。通信芯片1812可以根据用于GSM演进的增强数据(EDGE)、GSM EDGE无线电接入网络(GERAN)、通用陆地无线电接入网络(UTRAN)或演进的UTRAN(E-UTRAN)来工作。通信芯片1812可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、演进-数据优化(EV-DO)、其派生标准以及被指定为3G、4G、5G和更高标准的任何其他无线协议来工作。在其他实施例中，通信芯片1812可以根据其他无线协议工作。电气装置1800可以包括天线1822，以有助于无线通信和/或接收其他无线通信(例如AM或FM无线电发射)。
在一些实施例中，通信芯片1812可以管理有线通信，例如电、光、或任何其他适当的通信协议(例如，以太网)。如上所述，通信芯片1812可以包括多个通信芯片。例如，第一通信芯片1812可以专用于诸如Wi-Fi或蓝牙的短程无线通信，第二通信芯片1812可以专用于诸如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他长程无线通信。在一些实施例中，第一通信芯片1812可以专用于无线通信，第二通信芯片1812可以专用于有线通信。
电气装置1800可以包括电池/电源电路1814。电池/电源电路1814可以包括一个或多个能量存储装置(例如，电池或电容器)和/或电路，以用于将电气装置1800的部件耦接到与电气装置1800独立的能量源(例如，AC市电)。
电气装置1800可以包括显示装置1806(或对应接口电路，如上所述)。显示装置1806可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
电气装置1800可以包括音频输出装置1808(或对应接口电路，如上所述)。音频输出装置1808可以包括产生可听指示符的任何装置，例如扬声器、头戴耳机或耳塞。
电气装置1800可以包括音频输入装置1824(或对应接口电路，如上所述)。音频输入装置1824可以包括产生表示声音的信号的任何装置，例如麦克风、麦克风阵列或数字仪器(例如，具有乐器数字接口(MIDI)输出的仪器)。
电气装置1800可以包括GPS装置1818(或对应接口电路，如上所述)。如现有技术所知，GPS装置1818可以与基于卫星的系统通信，并可以接收电气装置1800的位置。
电气装置1800可以包括其他输出装置1810(或对应接口电路，如上所述)。其他输出装置1810的示例可以包括音频编码解码器、视频编码解码器、打印机、有线或无线发射器，以用于向其他装置或额外的存储装置提供信息。
电气装置1800可以包括其他输入装置1820(或对应接口电路，如上所述)。其他输入装置1820的示例可以包括加速度计、陀螺仪、罗盘、图像拍摄装置、键盘、诸如鼠标、触笔、触控板的光标控制装置、条形码读取器、快速响应码(QR)读取器、任何传感器、或射频识别(RFID)读取器。
电气装置1800可以具有任何期望的形状因子，例如手持或移动电气装置(例如，手机、智能电话、移动因特网装置、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助理(PDA)、超级移动个人计算机等)、台式电气装置、服务器装置或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数字相机、数字视频录像机或可穿戴电气装置。在一些实施例中，电气装置1800可以是处理数据的任何其他电子装置。
以下段落提供了本文公开实施例的各示例。
示例1是一种后端晶体管，所述后端晶体管包括沟道和源极/漏极触点，其中所述源极/漏极触点包括界面材料和体材料，所述体材料具有与所述界面材料不同的材料组分，所述界面材料位于所述体材料和所述沟道之间，所述界面材料包括铟以及与铟不同的元素，所述元素是铝、钒、锆、镁、镓、铪、硅、镧、钨或镉。
示例2包括示例1所述的主题，并进一步指定所述元素是铝。
示例3包括示例1所述的主题，并进一步指定所述元素是镉。
示例4包括示例1-3中的任一个所述的主题，并进一步指定所述界面材料包括锌。
示例5包括示例1-3中的任一个所述的主题，并进一步指定所述界面材料包括锡。
示例6包括示例1-5中的任一个所述的主题，并进一步指定所述界面材料包括氧。
示例7包括示例1-6中的任一个所述的主题，并进一步指定所述元素以5原子百分比到20原子百分比之间的浓度存在于所述界面材料中。
示例8包括示例1-7中的任一个所述的主题，并进一步指定所述界面材料是导电的。
示例9包括示例1-8中的任一个所述的主题，并进一步指定所述界面材料具有U形横截面。
示例10包括示例1-9中的任一个所述的主题，并进一步指定所述沟道包括铟。
示例11包括示例1-10中的任一个所述的主题，并进一步指定所述沟道包括镓。
示例12包括示例1-11中的任一个所述的主题，并进一步指定所述沟道包括锌。
示例13包括示例1-12中的任一个所述的主题，并进一步指定所述体材料包括铜。
示例14包括示例1-13中的任一个所述的主题，还包括：包括栅极电介质和栅电极的栅极，其中，所述栅极电介质位于所述沟道和所述栅电极之间。
示例15包括示例14所述的主题，并进一步指定所述栅极电介质包括铪。
示例16包括示例14-15中的任一个所述的主题，并进一步指定所述栅电极包括钛。
示例17包括示例1-16中的任一个所述的主题，并进一步指定所述源极/漏极触点是第一源极/漏极触点，并且所述晶体管还包括第二源极/漏极触点。
示例18包括示例17所述的主题，并进一步指定所述第二源极/漏极触点具有与所述第一源极/漏极触点相同的材料布置。
示例19包括示例17-18中的任一个所述的主题，并且还包括：位于所述第一源极/漏极触点和所述第二源极/漏极触点之间的绝缘材料。
示例20包括示例19所述的主题，并进一步指定所述绝缘材料包括层间电介质。
示例21包括示例19-20中的任一个所述的主题，并进一步指定所述绝缘材料包括氧。
示例22包括示例19-21中的任一个所述的主题，并进一步指定所述绝缘材料包括硅或铝。
示例23包括示例19-20中的任一个所述的主题，并进一步指定所述绝缘材料包括氮。
示例24包括示例23所述的主题，并进一步指定所述绝缘材料包括硅。
示例25包括示例24所述的主题，并进一步指定所述绝缘材料包括氧。
示例26包括示例1-25中的任一个所述的主题，还包括互连结构，其中所述源极/漏极触点位于所述互连结构和所述沟道之间。
示例27包括示例26所述的主题，并进一步指定所述互连结构包括一种或多种衬垫材料。
示例28包括示例27所述的主题，并进一步指定所述互连结构包括两种衬垫材料。
示例29包括示例26-28中的任一个所述的主题，并进一步指定所述互连结构包括衬垫材料，并且所述衬垫材料包括钨。
示例30包括示例26-29中的任一个所述的主题，并进一步指定所述互连结构包括衬垫材料，并且所述衬垫材料包括钽。
示例31包括示例30所述的主题，并进一步指定所述衬垫材料是第一衬垫材料，所述互连结构包括第二衬垫材料，并且所述第二衬垫材料位于所述第一衬垫材料和所述沟道之间。
示例32包括示例31所述的主题，并进一步指定所述第二衬垫材料包括钨。
示例33包括示例26-32中的任一个所述的主题，并进一步指定所述互连结构包括体材料，所述体材料包括铜。
示例34包括示例1-33中的任一个所述的主题，并进一步指定所述后端晶体管位于集成电路(IC)器件的金属化堆叠体中。
示例35包括示例1-34中的任一个所述的主题，并进一步指定所述后端晶体管是存储器单元的部分。
示例36包括示例35所述的主题，并进一步指定所述存储器单元是动态随机存取存储器(DRAM)单元。
示例37包括示例1-36中的任一个所述的主题，并进一步指定所述界面材料中所述元素的浓度朝着所述沟道降低。
示例38是一种后端晶体管，包括：沟道；以及源极/漏极触点，其中，所述源极/漏极触点包括元素，所述元素是铝或镉。
示例39包括示例38所述的主题，并进一步指定所述元素是铝。
示例40包括示例38所述的主题，并进一步指定所述元素是镉。
示例41包括示例38-40中的任一个所述的主题，并进一步指定所述源极/漏极触点包括锌。
示例42包括示例38-40中的任一个所述的主题，并进一步指定所述源极/漏极触点包括锡。
示例43包括示例38-42中的任一个所述的主题，并进一步指定所述源极/漏极触点包括氧。
示例44包括示例38-43中的任一个所述的主题，并进一步指定所述元素包括在所述源极/漏极触点的界面材料中，并且所述元素以5原子百分比到20原子百分比之间的浓度存在于所述界面材料中。
示例45包括示例44所述的主题，并进一步指定所述界面材料是导电的。
示例46包括示例44-45中的任一个所述的主题，并进一步指定所述界面材料具有U形横截面。
示例47包括示例44-46中的任一个所述的主题，并进一步指定所述界面材料中所述元素的浓度朝着沟道降低。
示例48包括示例38-47中的任一个所述的主题，并进一步指定所述沟道包括铟。
示例49包括示例38-48中的任一个所述的主题，并进一步指定所述沟道包括镓。
示例50包括示例38-49中的任一个所述的主题，并进一步指定所述沟道包括锌。
示例51包括示例38-50中的任一个所述的主题，并进一步指定所述源极/漏极触点包括铜。
示例52包括示例38-51中的任一个所述的主题，还包括：包括栅极电介质和栅电极的栅极，其中，所述栅极电介质位于所述沟道和所述栅电极之间。
示例53包括示例52所述的主题，并进一步指定所述栅极电介质包括铪。
示例54包括示例52-53中的任一个所述的主题，并进一步指定所述栅电极包括钛。
示例55包括示例38-54中的任一个所述的主题，并进一步指定所述源极/漏极触点是第一源极/漏极触点，并且所述晶体管还包括第二源极/漏极触点。
示例56包括示例55所述的主题，并进一步指定所述第二源极/漏极触点具有与所述第一源极/漏极触点相同的材料布置。
示例57包括示例55-56中的任一个所述的主题，并且还包括：所述第一源极/漏极触点和所述第二源极/漏极触点之间的绝缘材料。
示例58包括示例57所述的主题，并进一步指定所述绝缘材料包括层间电介质。
示例59包括示例57-58中的任一个所述的主题，并进一步指定所述绝缘材料包括氧。
示例60包括示例57-59中的任一个所述的主题，并进一步指定所述绝缘材料包括硅或铝。
示例61包括示例57-58中的任一个所述的主题，并进一步指定所述绝缘材料包括氮。
示例62包括示例61所述的主题，并进一步指定所述绝缘材料包括硅。
示例63包括示例62所述的主题，并进一步指定所述绝缘材料包括氧。
示例64包括示例38-63中的任一个所述的主题，还包括互连结构，其中所述源极/漏极触点位于所述互连结构和所述沟道之间。
示例65包括示例64所述的主题，并进一步指定所述互连结构包括一种或多种衬垫材料。
示例66包括示例65所述的主题，并进一步指定所述互连结构包括两种衬垫材料。
示例67包括示例64-66中的任一个所述的主题，并进一步指定所述互连结构包括衬垫材料，并且所述衬垫材料包括钨。
示例68包括示例64-67中的任一个所述的主题，并进一步指定所述互连结构包括衬垫材料，并且所述衬垫材料包括钽。
示例69包括示例68所述的主题，并进一步指定所述衬垫材料是第一衬垫材料，所述互连结构包括第二衬垫材料，并且所述第二衬垫材料位于所述第一衬垫材料和所述沟道之间。
示例70包括示例69所述的主题，并进一步指定所述第二衬垫材料包括钨。
示例71包括示例64-70中的任一个所述的主题，并进一步指定所述互连结构包括体材料，并且所述体材料包括铜。
示例72包括示例38-71中的任一个所述的主题，并进一步指定所述后端晶体管位于集成电路(IC)器件的金属化堆叠体中。
示例73包括示例38-72中的任一个所述的主题，并进一步指定所述后端晶体管是存储器单元的部分。
示例74包括示例73所述的主题，并进一步指定所述存储器单元是动态随机存取存储器(DRAM)单元。
示例75是一种计算装置，包括支撑件和耦接到所述支撑件的集成电路(IC)管芯，其中，所述IC管芯包括具有沟道和源极/漏极触点的晶体管，其中，所述源极/漏极触点包括界面材料，所述界面材料包括元素，并且所述元素是铝、钒、锆、镁、镓、铪、硅、镧、钨或镉。
示例76包括示例所述的主题，并进一步指定所述元素是铝。
示例77包括示例所述的主题，并进一步指定所述元素是镉。
示例78包括示例75-77中的任一个所述的主题，并进一步指定所述界面材料包括铟。
示例79包括示例75-78中的任一个所述的主题，并进一步指定所述界面材料包括锌。
示例80包括示例75-78中的任一个所述的主题，并进一步指定所述界面材料包括锡。
示例81包括示例75-80中的任一个所述的主题，并进一步指定所述界面材料包括氧。
示例82包括示例75-81中的任一个所述的主题，并进一步指定所述元素以5原子百分比到20原子百分比之间的浓度存在于所述界面材料中。
示例83包括示例75-82中的任一个所述的主题，并进一步指定所述界面材料桩是导电的。
示例84包括示例75-83中的任一个所述的主题，并进一步指定所述界面材料具有U形横截面。
示例85包括示例75-84中的任一个所述的主题，并进一步指定所述沟道包括铟。
示例86包括示例75-85中的任一个所述的主题，并进一步指定所述沟道包括镓。
示例87包括示例75-86中的任一个所述的主题，并进一步指定所述沟道包括锌。
示例88包括示例75-87中的任一个所述的主题，并进一步指定所述源极/漏极触点包括铜。
示例89包括示例75-88中的任一个所述的主题，还包括：包括栅极电介质和栅电极的栅极，其中，所述栅极电介质位于所述沟道和所述栅电极之间。
示例90包括示例89所述的主题，并进一步指定所述栅极电介质包括铪。
示例91包括示例89-90中的任一个所述的主题，并进一步指定所述栅电极包括钛。
示例92包括示例75-91中的任一个所述的主题，并进一步指定所述源极/漏极触点是第一源极/漏极触点，并且所述晶体管还包括第二源极/漏极触点。
示例93包括示例92所述的主题，并进一步指定所述第二源极/漏极触点具有与所述第一源极/漏极触点相同的材料布置。
示例94包括示例92-93中的任一个所述的主题，并且还包括：所述第一源极/漏极触点和所述第二源极/漏极触点之间的绝缘材料。
示例95包括示例94所述的主题，并进一步指定所述绝缘材料包括层间电介质。
示例96包括示例94-95中的任一个所述的主题，并进一步指定所述绝缘材料包括氧。
示例97包括示例94-96中的任一个所述的主题，并进一步指定所述绝缘材料包括硅或铝。
示例98包括示例94-95中的任一个所述的主题，并进一步指定所述绝缘材料包括氮。
示例99包括示例98所述的主题，并进一步指定所述绝缘材料包括硅。
示例100包括示例99所述的主题，并进一步指定所述绝缘材料包括氧。
示例101包括示例75-100中的任一个所述的主题，并且还包括互连结构，其中所述源极/漏极触点位于所述互连结构和所述沟道之间。
示例102包括示例101所述的主题，并进一步指定所述互连结构包括一种或多种衬垫材料。
示例103包括示例102所述的主题，并进一步指定所述互连结构包括两种衬垫材料。
示例104包括示例101-103中的任一个所述的主题，并进一步指定所述互连结构包括衬垫材料，并且所述衬垫材料包括钨。
示例105包括示例101-104中的任一个所述的主题，并进一步指定所述互连结构包括衬垫材料，并且所述衬垫材料包括钽。
示例106包括示例105所述的主题，并进一步指定所述衬垫材料是第一衬垫材料，所述互连结构包括第二衬垫材料，并且所述第二衬垫材料位于所述第一衬垫材料和所述沟道之间。
示例107包括示例106所述的主题，并进一步指定所述第二衬垫材料包括钨。
示例108包括示例101-107中的任一个所述的主题，并进一步指定所述互连结构包括体材料，并且所述体材料包括铜。
示例109包括示例75-108中的任一个所述的主题，并进一步指定所述晶体管位于IC管芯的金属化堆叠体中。
示例110包括示例75-109中的任一个所述的主题，并进一步指定所述晶体管是存储器单元的部分。
示例111包括示例110所述的主题，并进一步指定所述存储器单元是动态随机存取存储器(DRAM)单元。
示例112包括示例75-111中的任一个所述的主题，并进一步指定所述界面材料中所述元素的浓度朝着沟道降低。
示例113包括示例75-112中的任一个所述的主题，并进一步指定所述计算装置是可穿戴或手持式计算装置。
示例114包括示例75-113中的任一个所述的主题，并进一步指定所述计算装置还包括一个或多个通信芯片和天线。
示例115包括示例75-114中的任一个所述的主题，并进一步指定所述支撑件包括封装衬底。
示例116包括示例75-115中的任一个所述的主题，并进一步指定所述支撑件包括电路板。
示例117包括示例116所述的主题，并进一步指定所述电路板是主板。

Claims (20)

1.一种后端晶体管，包括：
沟道；以及
源极/漏极触点，其中，所述源极/漏极触点包括界面材料和体材料，所述体材料具有与所述界面材料不同的材料组分，所述界面材料位于所述体材料和所述沟道之间，所述界面材料包括铟以及与铟不同的元素，并且所述元素是铝、钒、锆、镁、镓、铪、硅、镧、钨或镉。
2.根据权利要求1所述的后端晶体管，其中，所述元素是铝。
3.根据权利要求1所述的后端晶体管，其中，所述元素是镉。
4.根据权利要求1-3中的任一项所述的后端晶体管，其中，所述界面材料包括锌。
5.根据权利要求1-3中的任一项所述的后端晶体管，其中，所述界面材料包括锡。
6.根据权利要求1-3中的任一项所述的后端晶体管，其中，所述界面材料包括氧。
7.根据权利要求1-3中的任一项所述的后端晶体管，其中，所述界面材料是导电的。
8.根据权利要求1-3中的任一项所述的后端晶体管，其中，所述界面材料具有U形横截面。
9.一种后端晶体管，包括：
沟道；以及
源极/漏极触点，其中，所述源极/漏极触点包括元素，并且所述元素是铝或镉。
10.根据权利要求9所述的后端晶体管，其中，所述元素包括在所述源极/漏极触点的界面材料中，并且所述元素以5原子百分比到20原子百分比之间的浓度存在于所述界面材料中。
11.根据权利要求10所述的后端晶体管，其中，所述界面材料中的所述元素的浓度朝向所述沟道降低。
12.根据权利要求9-11中的任一项所述的后端晶体管，其中，所述沟道包括铟。
13.根据权利要求9-11中的任一项所述的后端晶体管，其中，所述源极/漏极触点是第一源极/漏极触点，并且所述后端晶体管还包括：
第二源极/漏极触点，其中，所述第二源极/漏极触点具有与所述第一源极/漏极触点相同的材料布置。
14.根据权利要求9-11中的任一项所述的后端晶体管，其中，所述后端晶体管位于集成电路(IC)器件的金属化堆叠体中。
15.根据权利要求9-11中的任一项所述的后端晶体管，其中，所述后端晶体管是存储器单元的部分。
16.根据权利要求9-11中的任一项所述的后端晶体管，其中，所述存储器单元是动态随机存取存储器(DRAM)单元。
17.一种计算装置，包括：
支撑件；以及
耦接到所述支撑件的集成电路(IC)管芯，其中，所述IC管芯包括晶体管，所述晶体管具有：
沟道；
源极/漏极触点，其中，所述源极/漏极触点包括界面材料，所述界面材料包括元素，并且所述元素是铝、钒、锆、镁、镓、铪、硅、镧、钨或镉。
18.根据权利要求17所述的计算装置，还包括：
包括栅极电介质和栅电极的栅极，其中，所述栅极电介质位于所述沟道和所述栅电极之间。
19.根据权利要求17-18中的任一项所述的计算装置，还包括：
互连结构，其中，所述源极/漏极触点位于所述互连结构和所述沟道之间。
20.根据权利要求17-18中的任一项所述的计算装置，其中，所述支撑件包括封装衬底。
CN202111304005.XA 2020-12-07 2021-11-05 晶体管源极/漏极触点 Pending CN114597255A (zh)

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