KR20160134872A - 비평면 iii-n 트랜지스터 - Google Patents

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KR20160134872A
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nitride
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semiconductor body
planar
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KR1020167031855A
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한 위 덴
로버트 차우
벤자민 추-쿵
길버트 듀이
잭 카발리에로스
매튜 브이. 메츠
닐로이 무케르지
라비 필라리세티
마르코 라도사블예비치
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인텔 코포레이션
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Abstract

고전압 및 고주파 동작을 위한 트랜지스터가 개시된다. 제1 및 제2 대향 측벽 사이에 배치된 상부 표면을 갖는 비평면 극성 결정 반도체 바디는 상기 제1 및 제2 측벽 위에 배치된 제1 결정 반도체층을 갖는 채널 영역을 포함한다. 상기 제1 결정 반도체층은 상기 채널 영역 내에 2차원 전자 가스(2DEG)를 제공하는 것이다. 적어도 상기 제2 측벽을 따라 상기 제1 결정 반도체층 위에 상기 2DEG를 변조하는 게이트 구조체가 배치된다. 상기 비평면 극성 결정 반도체 바디의 제1 및 제2 측벽은 상이한 극성을 가질 수 있고, 이때 상기 채널은 상기 측벽들 중 제1 측벽에 근접한다. 상기 게이트 구조체는 상기 측벽들 중 제2 측벽을 따라 있어 후방 장벽을 게이팅할 수 있다. 상기 극성 결정 반도체 바디는 (
Figure pat00011
) 평면이 실리콘의 (110) 평면 상에 있는 실리콘 기판 상에 형성된 III족-질화물일 수 있다.

Description

비평면 III-N 트랜지스터{NON-PLANAR III-N TRANSISTOR}
본 발명의 실시예는 일반적으로 마이크로전자 제조에 관한 것으로 특히 비평면 III족-질화물 트랜지스터에 관한 것이다.
시스템 온 칩(SOC)은 지난 수십년 동안 많은 기능에서 구현되어 왔다. SOC 해결책은 보드 레벨의 부품 집적과 필적할 수 없는 스케일링(scaling) 이점을 제공한다. 아날로그 및 디지털 회로가 오랫동안 동일 기판 상에 집적되어 혼합 신호 능력을 제공하는 SOC 형태를 제공하여 왔지만, 스마트폰 및 태블릿과 같은 모바일 컴퓨팅 플랫폼에 대한 SOC 해결책은 이들 디바이스가 전형적으로 고전압, 고전력, 및 고주파 중 두 가지 이상으로 동작하는 부품을 포함하기 때문에 달성하기 어렵다. 이와 같이, 통상적인 모바일 컴퓨팅 플랫폼은 전형적으로 GaAs 이종접합(heterojunction) 바이폴라 트랜지스터(HBT)와 같은 III-V족 화합물 반도체를 이용하여 GHz 캐리어 주파수에서 충분한 전력 증폭을 발생하고, 측면 확산 실리콘 MOS(LDMOS) 기술을 이용하여 전압 변환 및 전력 분배(승압 및/또는 감압 전압 변환 등을 포함하는 배터리 전압 조정)를 관리한다. 그래서 통상의 실리콘 전계 효과 트랜지스터 구현 CMOS 기술은 모바일 컴퓨팅 플랫폼 내에서 논리 및 제어 기능에 이용되는 제3 디바이스 기술이다.
모바일 컴퓨팅 플랫폼에 이용되는 복수의 트랜지스터 기술은 전체적으로 디바이스의 확장성(scalability)을 제한하고 그래서 더 큰 기능성, 더 높은 집적도, 더 낮은 비용, 및 더 작은 형태 인자(form factors) 등을 가로막는 장애요소이다. 그러므로, 이러한 세 가지 디바이스 기술들 중 두 개 이상을 통합하는 모바일 컴퓨팅 공간에 대한 SOC 해결책이 매력적이지만, SOC 해결책을 가로막는 한가지 장애요소는 충분한 속도(즉, 충분히 높은 이득의 차단(cutoff) 주파수 Ft)와, 충분히 높은 항복 전압(breakdown voltage)(BV) 둘 다를 갖는 스케일러블 트랜지스터 기술이 부족하다는 것이다.
한가지 유망한 트랜지스터 기술은 III족-질화물(III-N)에 기반한다. 그러나, 이러한 트랜지스터 기술은 단채널(short channel) 효과를 제어하기 어려워지는 100nm 미만의 피처(feature) 크기(예를 들어, 게이트 길이)의 스케일링시 근본적인 어려움에 직면한다. 그러므로, 단채널 효과가 잘 제어된 스케일링된 III-N 트랜지스터는 충분히 높은 항복 전압(BV)을 갖는 고 Ft/Famx를 달성하는 것이 중요하다. SOC 해결책이 모바일 컴퓨팅 플랫폼의 제품 특정 전류 및 전력 요건을 전달하기 위해, 고입력 전압 스윙(swings)을 다루고 RF 주파수에서 고전력 부가 효율을 제공할 수 있는 고속 스위칭 고전압 트랜지스터가 필요하다. 그러므로, 스케일링 및 그러한 성능에 대해 수정가능한 진보된 III-N 트랜지스터가 유리하다.
본 발명의 실시예는 예를 들어 예시되고 제한되지 않으며, 후술하는 상세한 설명을 참조하여 도면과 관련하여 고려할 때 더 충분히 이해될 수 있다.
도 1a는 일 실시예에 따른 비평면 III-N 트랜지스터의 입체도이다.
도 1b는 일 실시예에 따른, 평면 B를 통해 본 도 1a에 도시된 비평면 III-N 트랜지스터의 횡단면도이다.
도 1c는 일 실시예에 따른, 평면 C를 통해 본 도 1a에 도시된 비평면 III-N 트랜지스터의 횡단면도이다.
도 2의 (a)는 일 실시예에 따른 III-N 반도체 결정 극성을 예시한다.
도 2의 (b)는 일 실시예에 따른, 도 2의 (a)에 예시된 III-N 반도체 결정 극성을 갖는 비평면 결정 반도체 바디의 횡단면도를 예시한다.
도 2의 (c)는 일 실시예에 따른, 도 2의 (b)에 예시된 비평면 결정 반도체 바디로 형성된 비평면 고 III족-질화물 트랜지스터의 대역도이다.
도 2의 (d)는 본 발명의 일 실시예에 따른, 전하 유도층 두께의 함수로서의 도 2의 (a)에 예시된 HEMT의 채널 영역을 갖는 전하 밀도의 그래프이다.
도 3은 일 실시예에 따른 비평면 III-N 트랜지스터의 입체도이다.
도 4는 일 실시예에 따른 비평면 III-N 트랜지스터의 제조 방법을 예시하는 흐름도이다.
도 5a, 도 5b, 도 5c 및 도 5d는 일 실시예에 따른 비평면 III-N 트랜지스터의 형성 준비를 위해 제조된 기판의 단면도이다.
도 5e, 도 5f, 및 도 5g는 일 실시예에 따라 제조된 비평면 III-N 트랜지스터의 단면도이다.
도 5h는 일 실시예에 따라, 도 5e, 도 5f, 및 도 5g에서 제조된 비평면 III-N 트랜지스터를 이용하여 제조된 실리콘 비평면 트랜지스터의 단면도이다.
도 6은 일 실시예에 따라 단결정 실리콘 기판 상에 성장된 III-N 반도체 결정 극성의 입체도이다.
도 7은 본 발명의 일 실시예에 따른 모바일 컴퓨팅 플랫폼의 SOC 구현의 기능 블록도이다.
후술하는 설명에서는, 많은 상세 내용이 기술되지만, 당업자에게는 본 발명이 이러한 구체적인 상세 내용 없이도 실시될 수 있음이 명백할 것이다. 어떤 경우에, 잘 알려진 방법 및 장치는 본 발명을 모호하게 하지 않도록 하기 위해 구체적이라기보다 블록도 형태로 제시된다. 본 명세서 전체에 걸쳐 "일 실시예"라는 언급은 그 실시예와 관련하여 기술된 특정 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 여러 곳에서 "일 실시예에서"라는 문구의 출현은 반드시 본 발명의 동일한 실시예를 언급하는 것은 아니다. 또한, 그러한 특정 특징, 구조, 기능, 또는 특성은 하나 이상의 실시예에서 어떤 적절한 방식으로 결합될 수 있다. 예를 들어, 어디에서나 두 실시예가 상호 배타적이지 않는 곳에서 제1 실시예는 제2 실시예와 결합될 수 있다.
용어 "결합된" 및 "접속된"은 이들의 파생어와 함께 본 명세서에서 컴포넌트들 사이의 구조적 관계를 기술하는데 사용될 수 있다. 이들 용어는 서로 동의어로 의도되지 않음이 이해되어야 한다. 그보다, 특정 실시예에서, "접속된"은 두 개 이상의 구성 요소가 서로 물리적 또는 전기적으로 직접 접촉하고 있음을 나타내는데 사용될 수 있다. "결합된"은 두 개 이상의 구성 요소가 서로 물리적 또는 전기적으로 직접 또는 간접적으로(그들 사이에 다른 중간 구성 요소를 개재하여) 접촉하고 있고, 및/또는 두 개 이상의 구성 요소가 (예를 들어, 인과 관계에서처럼) 서로 협력하거나 상호작용하고 있음을 나타내는데 사용될 수 있다.
본 명세서에 사용된 바와 같은 용어 "위에", "아래에", "사이에", 및 "상에"는 다른 층들에 대한 하나의 물질층의 상대적 위치를 말한다. 이와 같이, 예를 들어, 다른 층 위 또는 아래에 배치된 하나의 층은 다른 층과 직접 접촉할 수 있거나 하나 이상의 중간층을 가질 수 있다. 또한, 두 개의 층들 사이에 배치된 하나의 층은 그 두 개의 층들과 직접 접촉할 수 있거나 하나 이상의 중간층을 가질 수 있다. 반면에, 제2 층 "상"의 제1 층은 그 제2 층과 직접 접촉한다.
도 1a는 일 실시예에 따른 비평면(non-planar) III족-질화물 트랜지스터(100)의 입체도이다. 도 1b는 일 실시예에 따라, 채널 영역을 통과하는 평면 B 상의 비평면 III족-질화물 트랜지스터(100A)의 단면도이다. 도 1c는 일 실시예에 따라, 외부 영역(extrinsic region)을 통과하는 평면 C를 통해 본 비평면 III족-질화물 트랜지스터(100)의 단면도이다. 일반적으로, 비평면 III족-질화물 트랜지스터(100)는 벌크 극성 결정(bulk polar crystalline) 반도체층(105)(도 1b)으로부터 연장되는 제1 및 제2 대향 측벽(110A 및 110B) 사이에 배치된 상부 표면(110C)을 갖는 비평면 극성 결정 반도체 바디(110)를 포함한다. 바디(110)의 비평면성은 본 명세서에 더 설명되는 바와 같이 실리콘 기술에서 인기를 얻고 있는 "핀(fin)" 구조와 유사할 수 있지만, 실리콘 finFET와 달리, 비평면 III족-질화물 트랜지스터(100)는 결정 반도체 바디(110) 내에서 원자 결합의 극성이 비평면 III족-질화물 트랜지스터(100)의 실시예를 "비대칭"으로 만드는 디바이스이다. 이러한 비대칭성은 비록 비평면 바디(110) 및 상부층(overlying layers)의 기계적 구조가 비평면 극성 결정 반도체 바디(110)의 세로 중심선(longitudinal centerline)에 대해(즉, z축을 따라) 실질적으로 대칭이지만 제1 또는 제2 대향 측벽(110A/110B) 중 하나에 근접한 채널 영역에서 주로 나타난다.
비평면 극성 결정 반도체 바디(110)는 저레벨의 결정 결함이 불완전한 에피택셜 성장(epitaxial growth) 공정의 아티팩트(artifacts)로 존재할 수 있지만 실질적으로 단결정이다. 그러나, 관련 특성은 반도체 바디(110)가 다결정 물질보다 훨씬 더 큰 장거리 규칙성(long range order)을 갖는다는 점이다. 예시적인 실시예에서, 극성 반도체 결정 바디(110)는 질화 갈륨(GaN)으로 이루어지지만, 다른 실시예에서는 임의의 III족-질화물, 이를 테면, 다음으로 한정되는 것은 아니지만, 질화 알루미늄(AlN), 질화 인듐(InN), 질화 알루미늄 인듐(AlxIn1 - xN) 및 질화 알루미늄 갈륨(AlxGa1 - xN)(여기서 x는 1보다 작음)과 같은 이들의 삼원(ternary) 합금으로 이루어질 수 있다.
비평면 극성 결정 반도체 바디(110)는, 상부 표면(110C)이 제1 및 제2 대향 측벽(110A, 110B)(도 1b)에 의해 정의된 핀 "높이"와 대략 같은 핀 "폭"을 정의하는 통상의 트라이게이트(trigate) 기하학적 구조(geometry)에서부터 상부 표면(110C)이 핀 높이보다 훨씬 작은 핀 폭을 정의하는 다중 게이트 기하학적 구조까지 많은 형태를 취할 수 있다. 핀 폭보다 훨씬 작은 핀 높이도 가능하지만, 본 명세서에 더 설명되는 바와 같이, 채널의 위치 때문에, 핀 높이:폭 종횡비(aspect ratio)는 1:1, 또는 그 이상인 것이 바람직하다. 예시적인 GaN 실시예의 경우, 극성 결정 반도체 바디(110)의 폭은 5와 10 나노미터(nm) 사이에 있고 극성 결정 반도체 바디(110)의 높이는 25와 50nm 사이에 있다. 그러므로, 본 명세서의 다른 곳에서 더 설명된 바와 같이, 특정 실시예에서 채널 폭은 채널 영역의 비대칭성 때문에 대략 50nm이다.
도 1a에 더 예시된 바와 같이, 비평면 III족-질화물 트랜지스터(100)의 세로 길이 L은 외부 영역(125, 135)과 그 사이에 있는 채널 영역(145) 사이에서 분리된다. 다시 비평면 III족-질화물 트랜지스터(100)의 이점들 중 하나가 그의 확장성에 있다는 점을 주목하면, 극성 결정 반도체 바디(110)의 치수는 채널 영역(145)의 세로 길이에 의해 결정되는 것으로, 100nm보다 훨씬 작을 수 있는 통상의 실리콘 finFET의 치수와 동등하게 유지하여, 평면 디바이스를 초과하는 스케일링 향상을 달성할 수 있을 것으로 예상된다.
예시적인 실시예에서, 극성 결정 반도체 바디(110)의 제1 단부에서 외부 영역(125)은 소스 영역(120)이 형성된 극성 결정 반도체 바디(110)의 길이와 채널 영역(145)에서 소스 영역(120)만큼 떨어진 극성 결정 반도체 바디(110)의 길이를 포함한다. 마찬가지로, 극성 결정 반도체 바디(110)의 제2 단부에서 외부 영역(135)은 드레인 영역(130)이 형성된 극성 결정 반도체 바디(110)의 길이와 채널 영역(145)에서 드레인 영역(130)만큼 떨어진 극성 결정 반도체 바디(110)의 길이를 포함한다. 소스 및 드레인 영역(120, 130)은 대안의 실시예에서 비평면 III족-질화물 트랜지스터(100)의 세로 길이 L이 그에 의해 소스 영역(120) 및 드레인(130)의 길이만큼 축소된 상태에서 극성 결정 반도체 바디(110)의 대향 단부면들(예를 들어, 도 1a에서 110A)에 인접할 수 있다.
소스 영역(120) 및 드레인 영역(130)은 성장된 상태(as-grown)의 고농도로 도핑된(doped) N+ III족-질화물 반도체층, 또는 대안의 N+ 도핑된 반도체 물질을 포함할 수 있고, 저접촉 저항을 제공하기 위해 고농도로 도핑된 반도체층(들) 위에 금속배선(metallization)을 더 포함할 수 있다. 일 실시예에서, 외부 영역(125, 135)의 단부 위에 등급화된(graded) III족-질화물 반도체층이 성장된다. 예를 들어, GaN의 극성 결정 반도체 바디(110)를 이용하는 일 실시예에서, InxGa1 - xN과 같은 저밴드갭 III-N은 GaN에서 InN까지 등급화된다. 제조 기술에 따라, 게이트 구조체를 형성하기 전에 그러한 재성장된 외부 영역이 형성될 수 있거나(예를 들어, 게이트 형성 동안 재성장된 소스 드레인 영역이 채널 영역에서 제거된다), 바람직하게는 (예를 들어, 나중에 게이트 구조체로 교체되거나 최종 게이트 구조체 자체에 의해 보호되는 더미(dummy) 게이트 구조체를 유지하는 곳에 의해) 채널 영역이 보호된다.
도 1a 및 도 1b에 도시된 바와 같이, 채널 영역(145) 위에는 극성 결정 반도체 바디(110) 내의 채널을 변조하는 게이트 구조체가 있다. 실시예에서, 게이트 구조체는 적어도 제2 측벽(110B)을 따라 전도성 게이트(전극) 물질층(150)을 포함한다. 예시적인 실시예에서, 전도성 게이트(전극) 물질층(150)은 또한 제2 측벽(110B)과 대칭적인 방식으로 제1 측벽(110A)을 따라 배치된다. 일반적으로, 전도성 게이트 물질(150)은 게이트 전극용으로 본 기술 분야에 알려진 어떤 물질 중 하나 이상을 포함할 수 있다. 일 실시예에서, 게이트 물질(150)은 (예를 들어, 0V 등보다 큰) 원하는 임계 전압(Vt)을 얻도록 선택될 수 있는 일함수(work function) 금속을 포함한다. 예시적인 전도성 게이트 물질은, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 몰리브덴(Mo), 게르마늄(Ge), 백금(Pt), 금(Au), 루데늄(Ru), 팔라듐(Pd), 이리듐(Ir), 이들의 합금 및 실리사이드(silicides), 카바이드(carbides), 질화물(nitrides), 인화물(phosphides), 및 이들의 탄소질소화물(carbonitrides)을 포함한다.
예시적인 실시예에서, 전도성 게이트 물질(150)은 전도성 게이트 물질(150) 아래에 배치된 게이트 유전체 물질(140)에 의해 극성 결정 반도체 바디(110)에서 전기적으로 분리되어, 전도성 게이트 물질(150)과 극성 결정 반도체 바디(110) 사이의 누설 전류를 저감한다. 일반적으로, 게이트 유전체(140)는, 다음으로 한정되는 것은 아니지만, 산화 가돌리늄(Gd2O3), 산화 하프늄(HfO2)과 같은 고 유전율(high K) 산화물, HfSiO, TaSiO, AlSiO와 같은 고 유전율 실리케이트, 및 HfON과 같은 고 유전율 질화물과 같은 (질화 실리콘(Si3N4)의 유전 상수보다 큰 유전 상수를 갖는) 고 유전율 유전체가 바람직한 것으로, 게이트 유전체용으로 본 기술 분야에 알려진 어떤 물질 중 하나 이상을 포함할 수 있다.
채널 영역(145)을 따라 게이트 구조체 아래에, 극성 결정 반도체 바디(110)는 상부 표면(110C) 위는 물론, 제1 및 제2 측벽(110A 및 110B) 위에 배치된 제1 결정 반도체층(115)으로 덮힌다. 예시적인 실시예에서, 제1 결정 반도체층(115)은 제1 및 제2 측벽(110A 및 110B) 둘 다를 따라 극성 결정 반도체 바디(110) 상에 직접 퇴적된다. 제1 결정 반도체층(115)의 조성(composition)은 극성 결정 반도체 바디(110)의 조성과 상이하여, 이종계면(heterointerface)을 형성한다. 바람직하게는, 제1 결정 반도체층(115)은 실질적으로 단결정(즉, 임계 두께 미만의 두께를 가짐)이고 극성 결정 반도체 바디(110)에 격자 정합된다(lattice matched). 제1 결정 반도체층(115)의 조성에 따라, 제1 결정 반도체층(115) 및 극성 결정 반도체 바디(110) 중 하나 이상에서 다소의 인장(tensile) 및/또는 압축 변형(compressive strain)이 유도될 수 있다.
일반적으로, 제1 결정 반도체층(115)은 극성 결정 반도체 바디(110)의 밴드갭보다 넓은 밴드갭을 갖는 III족-질화물 물질로 이루어져 극성 결정 반도체 바디(110) 내에 양자 우물(quantum-well)을 형성한다. 격자 정합을 위해, 제1 결정 반도체층(115)은 이상적으로 III족-질화물이다. 극성 반도체 결정 바디(110)가 질화 갈륨(GaN)으로 이루어진 예시적인 실시예에서, 제1 결정 반도체층(115)은 AlN이다. 다른 실시예에서, 극성 반도체 결정 바디(110)가 질화 갈륨(GaN) 또는 본 명세서에서 제공된 물질 중 또 다른 것으로 이루어진 경우, 제1 결정 반도체층(115)은 질화 알루미늄 인듐(AlxIn1-xN)및 질화 알루미늄 갈륨(AlxGa1 - xN)과 같은 삼원 합금이다. 또 다른 실시예에서, 제1 결정 반도체층(115)은 비록 이종계면에 수반되는 변화가 비평면 III족-질화물 트랜지스터(100)의 특성을 크게 변화시킬 것으로 예상될 수 있지만 InxGayZn1 -x- yO와 같은 사원(quaternary) 합금, 또는 (SixN)과 같은 IV족-질화물이다.
제1 결정 반도체층(115)이 제1 및 제2 측벽(110A 및 110B) 둘 다를 따라 실질적으로 동일한 양으로 존재하지만, 제1 결정 반도체층(115)은 반도체 결정 바디(110) 내의 극성 결합과 제1 결정 반도체층(115)에 대해 이러한 결합으로부터 발생되는 분극 방향에 의해 유도된 비대칭성의 결과로서 비평면 III족-질화물 트랜지스터(100) 내에서 적어도 두 가지 기능으로 기능한다. 도 2의 (a)는 도 2의 (b)의 단면에서 더 예시된 바와 같이 반도체 결정 바디(110)의 실시예에 이용되는 III족-질화물 결정 구조체(210)를 예시한다. 일반적으로, III족-질화물 결정 구조체(210)는 우르짜이트(wurtzite) 구조로 알려져 있다. 본 명세서에 기술된 GaN 및 다른 III족-질화물은 그 결정이 역 대칭성(inversion symmetry)이 부족하고, 특히 {0001} 평면들이 동등하지 않음을 의미하는 비중심 대칭(non-centrosymmetric)인 점에서 주목할만한 우르짜이트 구조로 형성될 수 있다. 예시적인 GaN 실시예의 경우, {0001} 평면들 중 하나는 전형적으로 다른 하나가 N-면(-c 극성)으로 지칭될 때 Ga-면(+c 극성)으로 지칭된다. 종종 평면 III족-N 디바이스의 경우, {0001} 평면들 중 하나 또는 다른 하나는 기판 표면에 더 근접하고 그래서 Ga(또는 다른 III족 원소)의 세 가지 결합이 기판을 가리키는 경우 Ga 극성(+c)으로 또는 Ga(또는 다른 III족 원소)의 세 가지 결합이 기판에서 멀리 가리키는 경우 N 극성(-c)으로 지칭될 수 있다. 그러나, 비평면 III족-N 트랜지스터(100)의 실시예의 경우, 우르짜이트 결정 배향은 III족-질화물을 성장하는데 어떤 기판이 이용되었든 격자 상수 c를 갖는 (
Figure pat00001
) 평면이 결정의 상부 표면 및 계면을 형성하도록 되어 있다.
실시예에서, 비평면 극성 반도체 결정 바디(110)는 도 2의 (b)에 더 예시된 바와 같이 III족-질화물 결정 구조체(210)에 대해 배향된다. 도시된 바와 같이, 제1 측벽(110A)은 제1 측벽(110A)의 대부분의 표면이 (
Figure pat00002
) 평면으로 정의되도록 실질적으로 (
Figure pat00003
) 평면을 따라 있다. 마찬가지로, 제2 측벽(110B)은 제2 측벽(110B)의 대부분의 표면이 (0001) 평면으로 정의되도록 실질적으로 (0001) 평면을 따라 있다. 그러므로, 비평면 극성 반도체 결정 바디(110) 내의 자발 분극 전계(spontaneous polarization field) PSP는 제2 측벽(110B)에서 제1 측벽(110A)으로 향한다. 이와 같이, 비평면 III족-N 트랜지스터(100)의 분극은 y차원을 따라 바디 두께를 수직으로 통과하기보다, x차원을 따라 측면으로 극성 반도체 결정 바디(110)의 폭을 통과한다. 다시 말하면, 비평면 트랜지스터(100)는 전형적인 평면 디바이스에 실질적으로 직교하여 배향된다.
제1 결정 반도체층(115)이 비평면 극성 반도체 결정 바디(110) 위에 배치됨에 따라, 제1 결정 반도체층(115)의 결정 배향은 또한 III족-질화물 결정 구조체(210)가 바디(110)의 결정 배향과 동일한 배향을 갖는 것과도 함께한다. 제1 결정 반도체층(115)은 또한 바디(110)의 분극 전계와 정렬된 자발 분극 전계 PSP를 갖는다. 또한, 제1 결정 반도체층(115)이 (도 2의 (b)에 도시된 바와 같이 y차원을 따라) 측벽(100A, 110B)의 높이 치수와 평행한 방향으로 인장 변형하에 있는 경우, 압전(piezoelectric) 분극 전계 PPE도 제2 측벽(110B)에서 제1 측벽(110A) 방향으로 PSP와 정렬된다. 비평면 극성 반도체 결정 바디(110) 및 제1 결정 반도체층(115)의 분극은 제2 측벽(110B)에 근접한 (0001) 평면을 따라 이종계면에서 분극 전계를 형성한다. 맥스웰 방정식(Maxwell's equations)에 기술된 바와 같이, 분극 전계는 이러한 이종계면에 근접하여 면전하(sheet charge)[2차원 전자 가스(2DEG)](111)를 유도한다. 그러므로, 제2 측벽(110B)을 따라, 제1 결정 반도체층(115)은 극성 결정 반도체 바디(110) 내에 채널 전하를 유도하여 2DEG(111)를 제공한다.
제1 측벽(110A)을 따라, 제1 결정 반도체층(115)은 캐리어를 극성 결정 반도체 바디(110) 내로 제한하는 극성 결정 반도체 바디(110)의 (
Figure pat00004
) 평면에서 후방 장벽(barrier)으로 기능한다. 이와 같이, 채널 폭은 극성 결정 반도체 바디(110)의 높이(예를 들어, 50nm)와 대략 동일하다. 평면 구조에서 고밴드갭의 에피택셜 층이 채널 영역(층) 아래에 삽입되어야 하여, 성장 중단으로 인해 채널층을 열화시키는데 반해, 제1 결정 반도체층(115)은 극성 결정 반도체 바디(110)를 래핑하기 때문에, 제1 결정 반도체층(115)은 극성 결정 반도체 바디(110)가 비평면 바디에 묘사된 후에 재성장에 의해 형성될 수 있다. 이와 같이, 극성 결정 반도체 바디(110)의 (
Figure pat00005
) 평면에서 후방 장벽은 채널 영역을 열화시키지 않고 형성될 수 있다. 도 1a 및 도 1b에 도시된 예시적인 실시예에서, 게이트 구조체가 제1 측벽(110A)을 따라 전도성 게이트 물질(150)을 포함하는 경우, 후방 장벽은 단채널 효과(SCE)의 제어를 크게 향상시키기 위한 게이트 후방 장벽이 되고, 그럼으로써 비평면 III족-N 트랜지스터의 스케일링을 가능하게 한다. 실제로, 채널로부터의 나노미터 분리에서 게이트 후방 장벽은 필요한 정전(electrostatic) 제어를 제공하여 우수한 단채널 성능을 달성하는 것으로 확인되었다.
도 2의 (c)는 극성 결정 반도체 바디(110)가 GaN이고 제1 결정 반도체층(115)이 AlN인 예시적인 실시예에 따라, 도 1a에 예시된 바와 같이 게이트 구조체가 래핑된, 도 2의 (b)에 예시된 비평면 결정 반도체 바디로 형성된 비평면 III족-질화물 트랜지스터의 대역도이다. 도 2의 (c)에 도시된 바와 같이, 제로 게이트 바이어스에서, 밴드들은 비평면 바디(110)의 단면 폭에 걸쳐 그리고 제1 측벽(110A) 상에 배치된 제1 결정 반도체층(115A)과 제2 측벽(110B) 상에 배치된 제1 결정 반도체층(115B) 사이에서 비대칭이다. 밴드가 분극 전계로부터 페르미 준위(Fermi level) EF 미만으로 벤딩되는 비평면 바디(110) 내의 위치에, 전하 캐리어가 존재한다. 대역도에 예시된 바와 같이, 도 1b에 예시된 대칭적인 게이트 구조체는 비평면 결정 바디(110)의 극성으로 발생되는 비대칭적인 함수를 갖는다. 2DEG(111)가 제2 측벽(110B)에 근접함에 따라, 제2 측벽(110B)에 근접한 전도성 게이트층 부분(150A)(도 2의 (b))은 채널 영역 내의 2DEG(111)의 전하 캐리어 밀도를 변조하고 반면에 제1 측벽(110A)에 근접한 전도성 게이트층 부분(150B)은 후방 장벽을 변조한다.
일반적으로, 제2 측벽(110B)을 따른 제1 결정 반도체층(115)의 두께는 제로 게이트 바이어스에서 채널 전하(즉, 2DEG(111)의 전하 밀도)를 제어한다. 그러므로, 임계 전압(Vt) 제어는 제1 결정 반도체 층(115)의 두께의 함수이다. 제1 결정 반도체층(115)이 에피택셜적으로(epitaxially) 성장된 필름일 수 있기 때문에, 층 두께(나아가 Vt)를 매우 정밀하게 제어하는 것이 가능하다. 도 2의 (d)에 더 예시된 바와 같이, 2DEG 전하 밀도는 더 큰 결과적인 분극 전계로 인한 전하 유도층(즉, 제2 측벽(110B)을 따른 제1 결정 반도체층(115))의 두께의 증가에 따라 증가된다. 실제로, 극성 비평면 결정 바디(110)에서 어떤 불순물 도핑 또는 (예를 들어, 제1 결정 반도체층(115) 내에) 원격 델타 도핑(remote delta doping)이 없는 특정 실시예에서, 큰 2DEG 전하 밀도가 여전히 달성가능하여 고전자 이동도(mobility)를 유리하게 제공한다. 예를 들어, 결정 반도체층(115)이 도핑되지 않은(undoped) AlN이고 극성 비평면 결정 바디(110)가 도핑되지 않은 GaN인 예시적인 실시예에서, AlN 두께가 대략 5nm인 경우 대략 1e13cm-2의 면전하 밀도가 달성될 수 있다. 벌크 이동도(bulk mobility)는 도펀트 산란(dopant scattering)으로 크게 줄어들고 2DEG 이동도는 벌크 이동도(예를 들어, 도핑되지 않은 GaN의 경우 2000㎠/s)보다 네 배 더 클 수 있기 때문에, 제1 결정 반도체층(115)의 두께를 통해 Vt를 제어하고 적절한 면전하 밀도를 제공하는 능력은 비평면 III족-질화물 트랜지스터(100)가 고전자 이동도 트랜지스터(HEMT)로 동작하는 것을 가능하게 한다. 그러므로, 구현에 따라, (적어도 제2 측벽(110B)을 따른) 제1 결정 반도체층(115B)의 두께는 대략 1nm와 대략 10nm 사이에 있고, 특히 최대의 후방 장벽 게이팅(gating) 정도를 요구하는 스케일링된 트랜지스터의 경우 1nm와 4nm 사이에 있다. 통상의 마스크되지 않은 재성장이 제1 결정 반도체층(115)을 형성하는 경우, 후방 장벽(115A)은 제2 측벽(110B)을 따라 있기 때문에 두께가 거의 동일하다.
도 1c에 더 도시된 바와 같이, 외부 영역(125 및 135) 내에, 소스, 드레인(120, 130) 및 채널 영역(145) 사이에, 비평면 극성 결정 반도체 바디(110) 상에 제2 결정 반도체층(160)이 배치된다. 일반적으로, 제2 결정 반도체층(160)은 전하 유도층으로 기능하는 것이고 외부 영역에 후방 게이트가 존재하지 않기 때문에, 전하 유도층은 드레인 영역(130)을 채널 영역(145)에 (또한 특정 실시예에서 소스 영역(120)을 채널 영역(145)에)에 연결하는 외부 저항(Rext)을 감소하기에 바람직한 전하 밀도의 달성을 가능하게 하기에 바람직한 두께를 가질 수 있다. 그러므로, 일 실시예에서, 제2 결정 반도체층(160)은 비평면 극성 결정 반도체 바디(110)에 격자 정합되는 것이 여전히 바람직하지만 제1 결정 반도체층(115)과 물질이 다르고 및/또는 두께가 다르다. 제1 및 제2 결정 반도체층(115 및 160)의 재성장이 서로 선택적으로 이루어질 수 있기 때문에 외부 영역(135)(125)과 채널 영역(145) 간에 그러한 구분이 가능하다. 예를 들어, 비평면 극성 결정 반도체 바디(110)의 또 다른 영역이 희생 마스크에 의해 보호되는(예를 들어, 채널 영역(145)이 희생 게이트 플레이스홀더(placeholder) 구조에 의해 보호되는) 동안, 제1 및 제2 결정 반도체층(115 및 160) 중 하나 또는 다른 하나가 먼저 비평면 극성 결정 반도체 바디(110)(예를 들어, 제2 결정 반도체층(160)) 상에 재성장될 수 있다. 그리고, 다른 결정 반도체층이 비평면 극성 결정 반도체 바디(110)(예를 들어, 제1 결정 반도체층(115) 상에 재성장되는 동안, 제1 재성장된 결정 반도체층은 (예를 들어, 소스 및 드레인 금속배선으로) 보호된다. 제1 결정 반도체층(115) 위에 배치된 제1 결정 반도체층(115) 및 제2 결정 반도체층(160) 둘 다를 갖는, 도 1c에 도시된 예시적인 외부 영역(135)을 생성하기 위해 유사 기술이 이용될 수 있다.
도 3은 일 실시예에 따른 비평면 III-N 트랜지스터(300)의 입체도이다. 일반적으로, 비평면 III-N 트랜지스터(300)는 비평면 III족-질화물 트랜지스터(100)의 문맥에서 기술된 어떤 및 모든 특징을 포함하고 실제로 추가 제조 작업 후의 비평면 III-N 트랜지스터(100)일 수 있다. 도시된 바와 같이, 비평면 III-N 트랜지스터(300)는 드레인 영역(130)과 전도성 게이트 물질(150)을 포함하는 게이트 구조체 사이의 바디의 세로 길이를 따라 비평면 극성 결정 반도체 바디(110) 위에 배치된 비평면 전계판(field plate) 구조체를 더 포함한다. 비평면 전계판 구조체는 제1 측벽(110A) 및 제2 측벽(110B) 둘 다 위에 배치되어 외부 영역(135)(도 1a)을 따라 비평면 극성 결정 반도체 바디(110)의 하나보다 많은 표면을 래핑한다. 비평면 전계판 구조체는 전압 전위면(예를 들어, 접지)을 제공하고 증가된 항복 전압을 제공하여 게이트 구조체의 표면 및 가장자리 근처에서 전기장의 집중을 저감하기 위한 것이다. 비평면 구조는 감소된 전위(예를 들어, 접지)로 다중면을 가능하게 하여 드레인 영역(130)에 가장 근접한 전도성 게이트 물질(150)의 가장자리에서 드레인 영역(130)과 채널 영역(145) 사이에 전개된 전기장의 더 넓고 더 균일한 분포를 위해 대면적을 제공한다.
비평면 전계판 구조체는 일반적으로 외부 영역 위에(예를 들어, 제2 결정 반도체층(160) 상에) 배치되고 드레인 영역(130) 상에(예를 들어, 드레인 금속배선 상에) 중첩되고 게이트 구조체 상에(예를 들어, 전도성 게이트 물질(150) 상에) 중첩되는 유전체층(370)을 포함한다. 일반적으로, 유전체층(370)은 어떤 통상의 유전체라도 될 수 있다. 예시적인 물질은, 다음으로 한정되는 것은 아니지만, 질화물(예를 들어, SixNY), SiO2 및 Al2O3와 같은 산화물, Gd2O3, HfO2와 같은 고 유전율 유전체, HfSiO, TaSiO, AlSiO와 같은 고 유전율 실리케이트, 및 HfON, SiON, AlON, ZrSiON, HfSION, 및 III족-ON과 같은 산질화물(oxynitrides)을 포함한다. 비평면 전계판 구조체를 완성하면 전도성 전계판 물질(380)이고, 이는 전도성 게이트 물질(150)에 이용되는 물질, 폴리실리콘, 또는 구리 상호접속 스택 등과 같은 백엔드 금속배선 중 어떤 것이라도 될 수 있다. 항복 전압에 있어서 가장 향상된 것을 제공하기 위해, 전도성 게이트 물질(150)은 비평면 III-N 트랜지스터(300)의 외부 영역 내에 두 측벽(110A 및 110B)을 따라 배치될 것이다.
본 명세서에 기술된 전자 디바이스에 이용되는 III족-질화물 반도체 물질은 고품질의 에피택셜 성장을 위한 시작으로 비용 효과적인 네이티브(native) 기판이 부족하다. 따라서, 본 발명의 실시예에 이용되는 결정 III족-질화물 물질의 성장은 실리콘 카바이드(SiC), 사파이어, 또는 예시적인 실시예에서 실리콘(Si)과 같은 이질(foreign) 기판 상에 성장될 수 있다. 실리콘은 직경이 큰 입수가능한 기판의 유효성, 및 CMOS 집적을 위한 Si FET를 지원하는 능력 때문에 GaN에 매력적인 기판이다.
III-질화물의 에피택셜 성장의 품질은 크게 격자 상수 부정합은 물론, 하부(underlying) 기판의 대칭성에 의해 결정된다. 도 2의 (a)에 도시된 바와 같이, 예시적인 III족-질화물(GaN)의 경우, 결정 구조는 우르짜이트이다. 격자 상수 a는 비교적 작고(~3.189Å), 그래서 통상(110)의 실리콘 기판과의 부정합은 크다(격자 상수 a가 ~5.43Å인 (001) 및 (110) 평면들 둘 다에 ~41%). 실리콘(111) 평면이 3.84Å의 격자 상수를 갖기 때문에, 그것은 GaN와의 부정합이 더 작다(~17%). 그러므로, (111) 실리콘 기판 상에 더 우수한 품질의 GaN 필름이 에피택셜적으로 성장되었다. 불행하게도, (111) 실리콘 기판은 훨씬 더 비싸고 실제로 현재 크기가 단지 200mm로 제한된다. 기판 크기에 있어서 그러한 제한은 단지 제조된 디바이스 당 비용에 대해 큰 이점이 있는 것은 아니지만, 가장 진보된 제조 기술을 이용할 가능성을 배제하여 비평면 III족-질화물을 형성할 수 있는데 그 이유는 진보된 CMOS 처리 장비가 일반적으로 단지 CMOS 기술에 대한 실리콘 FET 제조에 사용되는 표준 치수(예를 들어, 현재 300mm)의 실리콘 기판만 다루도록 조작되기 때문이다.
그러나, 도 2의 (a), 도 2의 (b) 및 도 2의 (c)에 예시된 바와 같이, 비평면 극성 결정 반도체 바디(110)는 (0001) 및 (
Figure pat00006
) 평면들이 비평면 바디의 측벽을 형성하여, 상부 표면(110C)이 (
Figure pat00007
) 평면이 되도록 배향된 우르짜이트 결정 구조체를 이용하기 위함이다. 예시적인 물질(GaN)의 경우, 격자 파라미터 c는 Si(110) 평면과 적당히 격자 정합되는 ~5.185Å이다. 그러므로, GaN 비평면 극성 결정 반도체 바디(110)가 형성되는 예시적인 실시예에서, ((110) 실리콘 기판(예를 들어, 300mm 직경의 웨이퍼) 위에 (
Figure pat00008
) 평면에 대해 배향된 우르짜이트 결정을 갖는 GaN 층이 성장된다. 도 4는 한가지 그러한 제조 방법을 예시하는 흐름도이다.
일 실시예에서, III족-질화물 반도체층이 성장될 하나보다 많은 실리콘 면을 제공하기 위해 실리콘 기판의 템플레이트 에칭(template etching)이 수행된다. 이러한 실시는 (110) 실리콘 상에 성장될 때 우르짜이트 결정의 배향을 설정할 때의 어려움을 극복할 수 있다. 방법(400)에서 예시적인 실시예의 경우, 동작(401)에서 (111) 평면을 포함하는 측벽 표면을 갖는 적어도 하나의 핀이 제공된다. 일반적으로, 동작(401)에서는 (예를 들어, 비평면 다중 게이트 실리콘 finFET를 제조하는데 이용되는 것들과 같은) 실리콘 기판에서 비평면 바디를 형성하는데 이용되는 모든 기술이 이용될 수 있다. 예를 들어, 고 종횡비 플라즈마 에칭 처리 기술이 이용될 수 있다. 공지의 결정학적(crystallographic) 습식 에칭 또한 그러한 플라즈마 에칭을 따를 수 있다.
도 6은 일 실시예에 따라, 단결정 실리콘 기판 상에 성장된 바와 같은 III-N 반도체 결정 극성의 입체도이다. 예시된 바와 같이, 큰 직경(300mm)의 실리콘(110) 기판(500)에 패터닝되어 실리콘 면(111)을 핀(501)의 제1 및 제2 대향 측벽(501A 및 501B) 상에 노출시키는 실리콘 핀(501)의 배향을 통해 우르짜이트 결정면들과 실리콘 결정면들 사이의 정합이 향상될 수 있다. 예시된 바와 같이, Si 핀들을 <110> 결정 방향에 대해 35°로 리소그래픽적으로(lithographically) 배향시킴으로써, 노출된 실리콘 핀 측벽(110A 및 110B)은 (111) 평면을 따라 있어, 우르짜이트의 (0001) 및 (
Figure pat00009
) 평면들의 격자 파라미터 a(예를 들어, GaN의 경우 3.189Å)와 더 잘 정합되는 ~3.84Å의 격자 파라미터를 갖는다. 마찬가지로, (격자 파라미터가 5.43Å인 (110) 평면 상에 존재하는) 바닥 실리콘 표면(607)은 우르짜이트의 (
Figure pat00010
) 평면의 c 파라미터(예를 들어, GaN의 경우 5.185Å)와 더 잘 정합된다. (110) 기판 표면은 템플레이트 에칭된 핀 측벽(402)과 함께 적절한 배향을 갖는 우르짜이트 결정(505)을 응집시키는 기능을 한다. 일 실시예에서, 도 6 및 도 5a에 예시된 바와 같이, 동작(401)에서 각각이 (111) 평면을 포함하는 측벽 표면을 갖는 복수의 핀이 제공된다. 실시예에서, 복수의 비평면 실리콘 핀(501)은 1:1과 1:10 사이의 폭:높이 종횡비와 50nm와 1㎛ 사이의 피치를 갖는다. 적절히 이격된 그러한 다중 핀 구조체는 결함 트래핑(defect trapping)에 아주 적합한 중간 딥 트렌치(intervening deep trenches)를 구축한다.
도 4로 돌아가 보면, 동작(405)에서 실리콘 핀들 위에 결정 III족-질화물층이 에피택셜적으로 성장된다. 예시적인 실시예에서, GaN 층이 어떤 표준 화학 기상 퇴적(CVD), 분자 빔 에피택시(MBE), 또는 (표준 전구제(precursors), 온도 등을 이용한) 수소화물 기상 에피택시(HVPE) 성장 기술 등을 이용하여 실질적으로 도펀트 없이(예를 들어, 실리콘종(silicon species) 없이) 에피택셜적으로 성장된다. 실리콘 핀(501) 상에 그리고 그 사이에 직접 성장된 결정 III족-질화물층(105)은 비평면 극성 결정 바디(110)가 형성될 물질이거나, 비평면 극성 결정 바디(110)가 형성될 디바이스층 위의 버퍼층이다. 도 5b에 더 도시된 바와 같이, 결정 III족-질화물층(105) 내의 결정 전위(dislocations)(506)는 일반적으로 이들이 핀 측벽(503)에 부딪칠 때까지 이동하도록 표면을 탐색한다. 결정 III족-질화물층(105)의 두께가 증가함에 따라(예를 들어, 도 5c), 실리콘 핀(501) 위 디바이스층 내의 결함 밀도가 저감된다. 도 5d에 더 예시된 바와 같이, 실리콘 핀(501)이 III족-질화물의 에피택시에 최적화된 피치 및 종횡비를 갖는 예시적인 실시예에서, 복수의 실리콘 핀(501)은 본 명세서에 기술된 III족-질화물 트랜지스터가 형성될 평면 III족-질화물 표면을 제공하기 위해 에피택셜 덮은층(overburden)의 폴리싱이 수행될 수 있도록 실리콘 핀(501)에 리세스될 수 있다. 예시적인 실시예에서, 결정 III족-질화물층(105)은 실리콘 기판(500)의 상부 표면이 III족-질화물 트랜지스터가 형성될 영역의 외부 영역에 남아 있는 채로 평탄화되어, 모노리식 CMOS 기술 집적을 위해 이들과 실리콘 FET의 집적이 가능하다.
도 4로 돌아가 보면, 동작(410)에서 하나 이상의 비평면 극성 결정 반도체 바디(110)가 결정 III족-질화물층(105)으로 형성된다. 선택적인 재성장(부가 처리) 기술 또는 선택적인 에칭(절삭 처리) 기술이 이용될 수 있다. 예를 들어, 결정 III족-질화물층(105) 위에 패터닝된 마스크(예를 들어, 리소그래픽적으로 정의된 퇴적된 산화물)이 형성되고 재성장이 수행되어 비평면 극성 결정 반도체 바디(110)가 형성될 수 있다. 대안으로, 물질 조성에 따라, 결정 III족-질화물층(105)의 영역이 표준 리소그래픽 기술에 의해 패터닝된 알려진 물질을 이용하여 마스크된 상태로 공지의 플라즈마 에칭 및 습식 화학 에칭 중 하나 이상이 수행될 수 있다. 결정 III족-질화물층(105)에 에칭된 피처(features)의 측벽은 선택된 III족-질화물 물질(예를 들어, GaN)에서 어떤 기술 규정을 이용하여 산화되고, 클리닝되고 패시베이트된 것 중 어떤 것일 수 있다. 광전자 및 트랜지스터 제조 둘 다를 위해 많은 그러한 기술들이 개발되었기 때문에, 본 명세서에서 더 이상의 상세 내용은 제공되지 않는다.
도 4에 더 예시된 바와 같이, 비평면 극성 결정 반도체 바디(110)를 형성할 때, 동작(415)에서, 예를 들어, 도 1a를 참조하여 본 명세서의 다른 곳에서 기술된 특성을 갖도록, 비평면 극성 결정 반도체 바디(110) 위에(예를 들어, 상에 직접) 제1 결정 반도체층(115)이 에피택셜적으로 성장된다. 도 5f에 도시된 예시적인 실시예에서, AlN 층이 표준 화학 기상 퇴적(CVD), 분자 빔 에피택시(MBE), 표준 전구제(precursors), 온도 등을 이용한 수소화물 기상 에피택시(HVPE) 성장 기술을 이용하여 실질적으로 도펀트 없이(예를 들어, 실리콘종 없이) 에피택셜적으로 성장된다. 동작(405)에서 제공된 바와 같은 결정 배향에 따라, 제1 결정 반도체층(115)은 비평면 극성 결정 반도체 바디(110)(예를 들어, HEMT) 채널의 측벽들 중 제1 측벽 상에 전하 유도층과 비평면 극성 결정 반도체 바디(110)의 제2 측벽 상에 후방 장벽을 형성한다.
도 4를 완료하면, 동작(420)에서 비평면 III족-질화물 트랜지스터가 완성된다. 도 5e에 도시된 예시적인 실시예에서, 선택된 물질에 대한 통상적인 기술을 이용하여 게이트 유전체(104)가 형성된다. 예를 들어, 제1 결정 반도체층(115)을 게이트 유전체(104)에 대해 본 명세서의 다른 곳에서 기술된 유전체들 중 어떤 것으로 덮기 위해 본 기술 분야에 알려진 기술인 CVD, 또는 더 구체적으로, 원자층 퇴적(ALD)이 이용될 수 있다. 다음에, 전도성 게이트 물질(150)은, 다음으로 한정되는 것은 아니지만, 물리 기상 퇴적(PVD), CVD, 전기 도금(electroplating), 및 무전해 도금(electroless plating)과 같은 어떤 통상의 퇴적 공정을 이용하여 게이트 유전체(104) 위에 퇴적될 수 있다. 다시, 본 명세서의 다른 곳에서 기술된 전도성 게이트 물질(150) 중 어떤 것이라도 이용될 수 있다. 비평면 III족-질화물 트랜지스터(100)는 앞에서 기술된 에피택셜 재성장 기술 중 어떤 것을 이용하지만, 인 시튜(in-situ) 도핑(예를 들어, 실리콘)으로 소스 및 드레인 영역(120, 130)(도 1a에 도시)을 형성함으로써 완성된다. 예를 들어, 비평면 GaN 바디의 측벽 및 그 대향 단부의 상부 표면 상에 n+ 도핑된 III족-질화물이 에피택셜적으로 성장될 수 있다. 콘택 금속배선도 표준 기술을 이용할 수 있다. 당업자에게 인식되는 바와 같이, 게이트 구조체를 포함하는 트랜지스터 채널 영역, 및 소스 및 드레인 영역을 포함하는 외부 영역을 형성하는 순서는 다양할 수 있으며, 따라서 본 발명의 실시예의 더 넓은 범주 및 정신으로부터 벗어남이 없이 도 4 및 도 5a 내지 도 5h에 기술되고 예시된 제조 작업의 순서가 쉽게 변경될 수 있다.
마지막으로, 도 5h에 예시된 특정 실시예에서, 실리콘 전계 효과 트랜지스터(FETs)(490)는 비평면 III족-질화물 트랜지스터(100)에 인접한 실리콘 기판(500)으로 제조되어 비평면 III족-질화물 트랜지스터(100)를 포함하는 스케일러블 고주파 고전압 회로를 CMOS 기술을 포함하는 진보된 논리 회로와 모노리식적으로 집적한다. 도 5h에 도시된 바와 같이, 실리콘 FET들(490)은 또한 비평면형이고, 이와 같이 비평면 III족-질화물 트랜지스터(100)의 제조와 완전히 연속적이 아닌 방식으로 제조될 수 있고(예를 들어, 비평면 III족-질화물 트랜지스터(100)의 완성 후에 제조되지 않지만), 다른 트랜지스터 기술은 어느 정도 동시에 제조될 수 있다. 예를 들어, 각각에 형성된 희생 게이트가 최종 게이트 금속배선과 동시에 교체되도록 III족-질화물 트랜지스터(100) 및 실리콘 FET(490) 둘 다에 교체 게이트 공정이 이용될 수 있다. 일단 트랜지스터 레벨의 모노리식 집적이 완료되면, 실리콘 CMOS 기술에 적합한 어떤 상호접속 공정을 이용하여 회로 제조가 완료될 수 있다. 다음에, 모바일 컴퓨팅 플랫폼과 같은 디바이스로의 패키징 및 어셈블리가 통상적으로 진행될 수 있다.
도 7은 본 발명의 일 실시예에 따른 모바일 컴퓨팅 플랫폼의 SOC 구현의 기능 블록도이다. 모바일 컴퓨팅 플랫폼(700)은 전자 데이터 디스플레이, 전자 데이터 처리, 및 무선 전자 데이터 전송 각각을 위해 구성된 어떤 휴대용 디바이스라도 될 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(700)은 태블릿, 스마트폰, 랩탑 컴퓨터 등 중 어떤 것이라도 될 수 있고, 일 실시예에서 사용자 입력의 수신을 위한 터치스크린(예를 들어, 용량성, 유도성, 저항성 등)인 디스플레이 스크린(705), SOC(710), 및 배터리(713)를 포함한다. 예시된 바와 같이, SOC(710)의 집적도가 높을수록, 충전 사이의 가장 긴 동작 수명 동안 배터리(713)에 의해 사용되거나, 최대의 기능을 위해 고상 드라이브와 같은 메모리(미도시)에 의해 사용될 수 있는 모바일 컴퓨팅 플랫폼(700) 내의 형태 인자는 더 많을 수 있다.
그의 응용에 따라, 모바일 컴퓨팅 플랫폼(700)은, 다음으로 한정되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치확인 시스템(GPS) 디바이스, 컴파스, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(이를 테면, 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함하는 다른 컴포넌트를 포함할 수 있다.
SOC(710)가 확대도(720)에 더 예시된다. 실시예에 따라, SOC(710)는 전력 관리 집적 회로(PMIC)(715), RF 송신기 및/또는 수신기를 포함하는 RF 집적 회로(RFIC)(725), 그 제어기(711), 및 하나 이상의 중앙 프로세서 코어(730, 731) 중 두 개 이상이 제조된 실리콘 기판(500)의 일부(즉, 칩)를 포함한다. RFIC(725)는 컴퓨팅 플랫폼(700)으로 및 그로부터 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어는 비고형(non-solid) 매체를 통해 변조된 전자기 방사를 이용하여 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 사용될 수 있다. 이러한 용어는 일부 실시예에서 관련 디바이스가 어떤 유선도 포함하지 않을 수 있지만 이들이 어떤 유선도 포함하지 않는다는 것을 암시하지 않는다. RFIC(725)는, 다음으로 한정되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어는 물론, 3G, 4G, 5G, 및 그 이상으로 지정된 어떤 다른 무선 프로토콜을 포함하여 다수의 무선 표준 또는 프로토콜들 중 어떤 것이라도 구현할 수 있다. 플랫폼(725)은 복수의 통신 칩을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있고 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신 전용일 수 있다.
당업자에게 인식되는 바와 같이, 이러한 기능적으로 다른 회로 모듈들 중, CMOS 트랜지스터는 전형적으로 각각 LDMOS 및 III-V HBT 기술을 이용하는 PMIC(715) 및 RFIC(725)를 제외하고 배타적으로 이용되는 것이 전형적이다. 그러나, 본 발명의 실시예에서, PMIC(715) 및 RFIC(725)는 실리콘 기판(500) 상에 PMIC(715) 및/또는 RFIC(725)와 모노리식적으로 집적된 실리콘 CMOS 기술에서 제공된 제어기(711) 및 프로세서 코어(720, 730) 중 하나 이상과 집적된 본 명세서에 기술된 트랜지스터(예를 들어, 비평면 III족-질화물 트랜지스터(100))를 이용한다. PMIC(715) 및/또는 RFIC(725) 내에, 본 명세서에 기술된 고전압, 고주파 가능 트랜지스터가 CMOS를 제외하고 이용될 필요가 없지만, PMIC(715) 및 RFIC(725) 각각에 실리콘 CMOS가 더 포함될 수 있음이 인식될 것이다. 비평면 III족-질화물 트랜지스터는 고전압 스윙(예를 들어, PMIC(715) 내에 7-10V 배터리 전력 조정, DC-DC 변환 등)이 존재하는 경우 및/또는 캐리어 주파수(예를 들어, 3G 또는 GSM 셀룰러 통신용으로 설계된 RFIC(725)에서 1.9GHz)에 적어도 10배의 ft를 갖는 전력 증폭기 트랜지스터로부터 큰 전력 부가 효율(PAE)이 필요한 경우에 특히 이용될 수 있다. 예시된 바와 같이, 예시적인 실시예에서 PMIC(715)는 배터리(713)에 결합된 입력을 갖고 SOC(710) 내의 모든 다른 기능 모듈에 전류 공급을 제공하는 출력을 갖는다. 다른 실시예에서, 모바일 컴퓨팅 플랫폼(700) 내이지만 SOC(710)에서 떨어져 추가 IC가 제공되는 경우, PMIC(715) 출력은 SOC(710)에서 떨어진 모든 이러한 추가 IC들에 전류 공급을 더 제공한다. 더 예시된 바와 같이, 예시적인 실시예에서 RFIC(725)는 안테나에 결합된 출력을 갖고 RF 아날로그 및 디지털 기저대역 모듈(미도시)과 같은 SOC(710) 상의 통신 모듈에 결합된 입력을 더 가질 수 있다. 대안으로, 그러한 통신 모듈은 SOC(710)로부터 IC 오프칩 상에 제공되고 전송을 위해 SOC(710)에 결합될 수 있다.
전술한 설명은 예시적이고, 제한적이 아님이 이해되어야 한다. 예를 들어, 도면에서 흐름도가 본 발명의 특정 실시예에 의해 수행되는 특정 순서의 동작을 보이지만, 그러한 순서는 필요하지 않을 수 있음이 이해되어야 한다(예를 들어, 대안의 실시예는 그러한 동작들을 다른 순서로 수행하고, 특정 동작들을 결합하고, 특정 동작들을 중복하는 등을 할 수 있다). 또한, 당업자에게는 전술한 설명을 읽고 이해할 때 많은 다른 실시예도 명백할 것이다. 비록 본 발명이 특정한 예시적인 실시예를 참조하여 설명되었지만, 본 발명은 설명된 실시예로 한정되지 않고, 첨부의 청구항들의 정신 및 범주 내에서 변형 및 변경과 함께 실시될 수 있음이 인식될 것이다. 그러므로, 본 발명의 범주는 첨부의 청구항들이 주장하는 것과 균등한 모든 범주와 더불어 그러한 청구항들을 참조하여 결정되어야 한다.

Claims (25)

  1. 트랜지스터로서,
    비평면 반도체 바디(non-planar semiconductor body) - 상기 비평면 반도체 바디는 상기 비평면 반도체 바디의 제1 및 제2 대향 측벽(opposite sidewalls) 사이에 배치된 상부 표면을 포함함 -;
    상기 제1 및 제2 측벽 위에 배치된 제1 결정 반도체층;
    상기 비평면 반도체 바디의 대향 단부(end)들에 있고, 채널 영역이 사이에 배치된 소스 및 드레인 영역;
    적어도 상기 제2 측벽을 따라 상기 제1 결정 반도체층 위에 배치된 게이트 구조체; 및
    상기 드레인 및 상기 게이트 구조체 사이의 세로 길이(longitudinal length)를 따라, 상기 비평면 반도체 바디 위에 배치된 전계판(field plate) 구조체
    를 포함하는, 트랜지스터.
  2. 제1항에 있어서, 상기 전계판 구조체는 상기 비평면 반도체 바디의 상기 제1 측벽 및 제2 측벽들 둘 다 위에 배치되는, 트랜지스터.
  3. 제1항에 있어서, 상기 전계판 구조체는 접지 전위(ground potential)에 결합되는, 트랜지스터.
  4. 제1항에 있어서, 상기 게이트 구조체는 상기 제1 측벽을 따라 상기 제1 결정 반도체층 위에 더 배치되는, 트랜지스터.
  5. 제1항에 있어서, 상기 비평면 반도체 바디는 제1 III족-질화물을 포함하고, 상기 제1 결정 반도체층은 상기 제1 III족-질화물보다 큰 밴드갭(bandgap)을 갖는 제2 III족-질화물의 에피택셜층(epitaxial layer)을 포함하는, 트랜지스터.
  6. 제5항에 있어서, 상기 제1 III족-질화물은 갈륨 질화물(GaN)을 포함하고, 상기 제2 III족-질화물은 적어도 알루미늄(Al)을 포함하는, 트랜지스터.
  7. 트랜지스터를 제조하는 방법으로서,
    제1 및 제2 대향 측벽 사이에 배치된 상부 표면을 포함하는 비평면 반도체 바디를 형성하는 단계;
    상기 비평면 반도체 바디의 상기 제1 및 제2 측벽 위에 제1 결정 반도체층을 형성하는 단계;
    상기 비평면 반도체 바디의 대향 단부들에 있고, 채널 영역이 사이에 배치된 소스 및 드레인 영역을 형성하는 단계;
    적어도 상기 제2 측벽을 따라 상기 제1 결정 반도체층 위에 게이트 구조체를 형성하는 단계; 및
    상기 드레인 및 상기 게이트 구조체 사이의 세로 길이를 따라, 상기 비평면 반도체 바디 위에 전계판 구조체를 형성하는 단계
    를 포함하는, 트랜지스터 제조 방법.
  8. 제7항에 있어서, 상기 전계판 구조체는 상기 비평면 반도체 바디의 상기 제1 측벽 및 제2 측벽들 둘 다 위에 형성되는, 트랜지스터 제조 방법.
  9. 제7항에 있어서, 상기 게이트 구조체는 상기 제1 측벽을 따라 상기 제1 결정 반도체층 위에 더 형성되는, 트랜지스터 제조 방법.
  10. 제7항에 있어서, 상기 비평면 반도체 바디를 형성하는 단계는, 제1 III족-질화물을 포함하는 비평면 반도체 바디를 형성하는 단계를 포함하고,
    상기 제1 결정 반도체층을 형성하는 단계는 상기 제1 III족-질화물보다 큰 밴드갭을 갖는 제2 III족-질화물의 에피택셜층을 형성하는 단계를 포함하는, 트랜지스터 제조 방법.
  11. 제10항에 있어서, 상기 제1 III족-질화물은 갈륨 질화물(GaN)을 포함하고, 상기 제2 III족-질화물은 적어도 알루미늄(Al)을 포함하는, 트랜지스터 제조 방법.
  12. 반도체 구조체로서,
    결정 실리콘 기판(crystalline silicon substrate)의 부분으로부터 연장되고, 상기 결정 실리콘 기판의 부분과 연속되는 결정 실리콘 핀(crystalline silicon fin);
    상기 결정 실리콘 핀의 상부 표면에 위에 그리고, 상기 결정 실리콘 핀의 측벽들의 쌍 위에 배치되는 제1 III족-질화물 - 상기 제1 III족-질화물은 제1 밴드갭을 가짐 -;
    상기 제1 III족-질화물의 상부 및 측벽 부분들 위에 배치되는 제2 III족-질화물 - 상기 제2 III족-질화물은 상기 제1 III족-질화물의 상기 제1 밴드갭 보다 큰 제2 밴드갭을 가짐 -;
    상기 제2 III족-질화물의 상부 및 측벽들의 부분 위의 게이트 전극;
    상기 게이트 전극의 제1 면에서의 소스 영역; 및
    상기 게이트 전극의 제1 면에 대향하는, 상기 게이트 전극의 제2 면에서의 드레인 영역
    을 포함하는 반도체 구조체.
  13. 제12항에 있어서, 상기 제1 III족-질화물은 갈륨 질화물(GaN)을 포함하고, 상기 제2 III족-질화물은 질화 알루미늄(AlN)을 포함하는, 반도체 구조체.
  14. 제12항에 있어서, 상기 제1 III족-질화물은 갈륨 질화물(GaN)을 포함하고, 상기 제2 III족-질화물은 질화 알루미늄 인듐(AlInN) 및 질화 알루미늄 갈륨(AlGaN)으로 이루어진 그룹으로부터 선택되는 물질을 포함하는, 반도체 구조체.
  15. 제12항에 있어서, 상기 결정 실리콘 핀의 측벽들의 쌍은 (111) 측벽들의 쌍인, 반도체 구조체.
  16. 제15항에 있어서, 상기 제1 III족-질화물은 갈륨 질화물(GaN)을 포함하고, 상기 제2 III족-질화물은 질화 알루미늄(AlN)을 포함하는, 반도체 구조체.
  17. 제12항에 있어서, 상기 드레인 영역 및 상기 게이트 전극 사이의, 상기 제2 III족-질화물의 상부 및 측벽들의 제2 부분 위에 배치되는 전계판 구조체를 더 포함하는, 반도체 구조체.
  18. 제17항에 있어서, 상기 전계판 구조체는 상기 제2 III족-질화물의 상부 및 측벽들의 제2 부분 상의 고 유전율 유전체층(high-k dielectric layer)과 상기 고 유전율 유전체층 상의 전도성 층(conductive layer)을 포함하는, 반도체 구조체.
  19. 반도체 구조체를 제조하는 방법으로서,
    결정 실리콘 기판의 부분으로부터 연장되고, 상기 결정 실리콘 기판의 부분과 연속되는 결정 실리콘 핀을 형성하는 단계;
    상기 결정 실리콘 핀의 상부 표면에 위에 그리고, 상기 결정 실리콘 핀의 측벽들의 쌍 위에 제1 III족-질화물을 형성하는 단계 - 상기 제1 III족-질화물은 제1 밴드갭을 가짐 -;
    상기 제1 III족-질화물의 상부 및 측벽 부분들 위에 제2 III족-질화물을 형성하는 단계 - 상기 제2 III족-질화물은 상기 제1 III족-질화물의 상기 제1 밴드갭 보다 큰 제2 밴드갭을 가짐 -;
    상기 제2 III족-질화물의 상부 및 측벽들의 부분 위의 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 제1 면에서의 소스 영역을 형성하는 단계; 및
    상기 게이트 전극의 제1 면에 대향하는, 상기 게이트 전극의 제2 면에서의 드레인 영역을 형성하는 단계
    를 포함하는 반도체 구조체 제조 방법.
  20. 제19항에 있어서, 상기 제1 III족-질화물은 갈륨 질화물(GaN)을 포함하고, 상기 제2 III족-질화물은 질화 알루미늄(AlN)을 포함하는, 반도체 구조체 제조 방법.
  21. 제19항에 있어서, 상기 제1 III족-질화물은 갈륨 질화물(GaN)을 포함하고, 상기 제2 III족-질화물은 질화 알루미늄 인듐(AlInN) 및 질화 알루미늄 갈륨(AlGaN)으로 이루어진 그룹으로부터 선택되는 물질을 포함하는, 반도체 구조체 제조 방법.
  22. 제19항에 있어서, 상기 결정 실리콘 핀의 측벽들의 쌍은 (111) 측벽들의 쌍인, 반도체 구조체 제조 방법.
  23. 제22항에 있어서, 상기 제1 III족-질화물은 갈륨 질화물(GaN)을 포함하고, 상기 제2 III족-질화물은 질화 알루미늄(AlN)을 포함하는, 반도체 구조체 제조 방법.
  24. 제19항에 있어서, 상기 드레인 영역 및 상기 게이트 전극 사이의, 상기 제2 III족-질화물의 상부 및 측벽들의 제2 부분 위에 전계판 구조체를 형성하는 단계를 더 포함하는, 반도체 구조체 제조 방법.
  25. 제24항에 있어서, 상기 전계판 구조체는 상기 제2 III족-질화물의 상부 및 측벽들의 제2 부분 상의 고 유전율 유전체층과 상기 고 유전율 유전체층 상의 전도성 층을 포함하는, 반도체 구조체 제조 방법.
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