KR20200036707A - 핀 기반의 전계 효과 트랜지스터 - Google Patents

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Abstract

본 개시는 미도핑 반도체 재료로부터의 기판 및 상기 기판 상에 배치된 핀을 포함하는 반도체 구조물에 대해 기재한다. 핀은 무극성 상부 표면 및 2개의 대향하는 제1 및 제2 극성 측벽 표면을 포함한다. 반도체 구조물은, 제1 극성 측벽 표면 상의 분극 층, 분극 층 상의 도핑된 반도체 층, 도핑된 반도체 층 상의 그리고 제2 극성 측벽 표면 상의 유전체 층, 및 유전체 층 및 제2 극성 측벽 표면 상의 게이트 전극 층을 더 포함한다.

Description

핀 기반의 전계 효과 트랜지스터{FIN-BASED FIELD EFFECT TRANSISTORS}
본 출원은, 2018년 9월 27일 출원된 “Fin Based MOSFETs and Tunnel FETs (TFETs)”라는 명칭의 미국 가특허 출원 번호 제62/737,447호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다.
금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; Metal oxide semiconductor field effect transistor) 스케일링은 실리콘 상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 기술의 성능을 높이기 위해 선호되는 설계 선택사항이었다. 디바이스 스케일링으로 트랜지스터가 더 작아지게 됨에 따라, 결과적으로 더 커진 디바이스 밀도로 인해 100 W/cm2 정도의 전력 밀도가 되었다. 더 이상의 스케일링은 전력 밀도를 더 증가시키며 트랜지스터 손상을 초래할 것이다.
본 개시는 미도핑 반도체 재료로부터의 기판 및 상기 기판 상에 배치된 핀을 포함하는 반도체 구조물에 대해 기재한다. 핀은 무극성 상부 표면 및 2개의 대향하는 제1 및 제2 극성 측벽 표면을 포함한다. 반도체 구조물은, 제1 극성 측벽 표면 상의 분극 층, 분극 층 상의 도핑된 반도체 층, 도핑된 반도체 층 상의 그리고 제2 극성 측벽 표면 상의 유전체 층, 및 유전체 층 및 제2 극성 측벽 표면 상의 게이트 전극 층을 더 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 일반 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따라 갈륨 질화물 핀 상의 n 타입 및 p 타입 전계 효과 트랜지스터의 형성을 위한 방법의 흐름도이다.
도 2a는 일부 실시예에 따라 갈륨 질화물 기판 상의 갈륨 질화물 핀의 등각 투상도이다.
도 2b는 일부 실시예에 따라 x축에 따른 갈륨 질화물 기판 상의 갈륨 질화물 핀의 단면도이다.
도 3a는 일부 실시예에 따라 유전체 층이 위에 형성되어 있는, x축에 따른 갈륨 질화물 기판 상의 갈륨 질화물 핀의 단면도이다.
도 3b는 일부 실시예에 따라, 갈륨 질화물 핀의 대응하는 비저항 플롯을 갖는 바이어싱 조건 하에 단일 갈륨 질화물 핀 상에 형성된 인버터 구조물에 걸친 시뮬레이트된 밴드 에너지 도면이다.
도 4는 일부 실시예에 따라 게이트 전극 층이 위에 형성되어 있는, x축에 따른 갈륨 질화물 기판 상의 갈륨 질화물 핀의 단면도이다.
도 5는 일부 실시예에 따라 패터닝된 게이트 전극 층을 갖는, y축에 따른 갈륨 질화물 기판 상의 갈륨 질화물 핀의 단면도이다.
도 6은 일부 실시예에 따라 패터닝된 게이트 전극 층의 측벽 상에 형성된 스페이서를 갖는, y축에 따른 갈륨 질화물 기판 상의 갈륨 질화물 핀의 단면도이다.
도 7은 일부 실시예에 따라 유전체 층 상에 스페이서를 갖는, x축에 따른 갈륨 질화물 기판 상의 갈륨 질화물 핀의 단면도이다.
도 8은 일부 실시예에 따라 위에 유전체 층을 갖는, y축에 따른 부분 형성된 전계 효과 트랜지스터 구조물의 단면도이다.
도 9는 일부 실시예에 따라 n 타입 전계 효과 트랜지스터에 대한 콘택 개구를 갖는 단일 핀 상의 부분 형성된 n 타입 및 p 타입 전계 효과 트랜지스터의 평면도이다.
도 10은 일부 실시예에 따라 n 타입 전계 효과 트랜지스터에 대한 콘택 개구에 n 도핑된 갈륨 질화물 층을 갖는 단일 핀 상의 부분 형성된 n 타입 및 p 타입 트랜지스터의 평면도이다.
도 11은 일부 실시예에 따라 n 타입 전계 효과 트랜지스터에 대한 소스/드레인 콘택 전극을 갖는 단일 핀 상의 부분 형성된 n 타입 및 p 타입 트랜지스터의 평면도이다.
도 12는 일부 실시예에 따라 인버터 구성의 n 타입 트랜지스터 및 p 타입 트랜지스터의 평면도이다.
도 13은 일부 실시예에 따라 n 타입 및 p 타입 터널 전계 효과 트랜지스터의 형성을 위한 방법의 흐름도이다.
도 14는 일부 실시예에 따라, 인듐 질화물 분극 층의 퇴적 후에, x축에 따른 갈륨 질화물 층 상의 갈륨 질화물 핀의 단면도이다.
도 15는 일부 실시예에 따라, n 도핑된 갈륨 질화물 층의 퇴적 후에, x축에 따른 갈륨 질화물 층 상의 갈륨 질화물 핀의 단면도이다.
도 16은 일부 실시예에 따라 x축에 따른 n 타입 터널 전계 효과 트랜지스터의 단면도이다.
도 17은 일부 실시예에 따라 x축에 따른 p 타입 터널 전계 효과 트랜지스터의 단면도이다.
도 18은 일부 실시예에 따라 스페이서를 갖는 n 타입 터널 전계 효과 트랜지스터의 평면도이다.
도 19는 일부 실시예에 따라 콘택 개구를 갖는 n 타입 터널 전계 효과 트랜지스터의 평면도이다.
도 20은 일부 실시예에 따라 콘택을 갖는 n 타입 터널 전계 효과 트랜지스터의 평면도이다.
도 21 및 도 22는 일부 실시예에 따라 ON 상태 동안 각자의 n 타입 및 p 타입 TFET 구조물에 대한 시뮬레이트된 에너지 밴드 도면이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
여기에서 사용되는 용어 “공칭(nominal)”은, 원하는 값 이상 및/또는 이하의 값 범위와 함께, 제품의 설계 단계 또는 프로세스 동안 설정되는, 컴포넌트 또는 프로세스 동작에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 지칭한다. 값의 범위는 통상적으로 제조 프로세스에서의 약간의 변동 또는 허용오차로 인한 것이다.
여기에서 사용되는 용어 “실질적으로(substantially)”는, 대상 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 일부 실시예에서, 특정 기술 노드에 기초하여, 용어 “실질적으로”는, 예를 들어 목표(또는 의도한) 값의 ±5% 내에서 변하는, 주어진 양의 값을 나타낼 수 있다.
여기에서 사용되는 용어 “약(about)”은, 대상 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 일부 실시예에서, 특정 기술 노드에 기초하여, 용어 “약”은 예를 들어 값의 10-30%(예컨대, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변하는, 주어진 양의 값을 나타낼 수 있다.
여기에서 사용되는 용어 “수직”은 기판의 표면에 명목상 수직을 의미한다.
단위 면적당 높은 트랜지스터 밀도를 갖는 모바일 애플리케이션에서, 열 발생 및 방산은 난제일 수 있다. 디바이스 밀도가 큰 회로에서의 열 발생을 제어하기 위한 방식은, 금속 산화물 전계 효과 트랜지스터(MOSFET; metal oxide field effect transistor)에 의해 소비되는 전력을 감소시키는 것이다. MOSFET의 구동 전압은 이차 전력 의존도(quadratic power dependence)를 나타내므로, 구동 전압의 감소는 MOSFET에 의해 소비되는 전력을 낮출 것이다. 그러나, 구동 전압을 낮추는 것은 또한, 온상태(on-state) 전류를 감소시키고 온상태 전류와 오프상태(off-state) 전류 간의 비를 감소시킬 것이다. MOSFET의 구동 전압을 감소시키지만 트랜지스터의 온상태 대 오프상태 전류 비를 유지하기 위한 방식은, MOSFET의 서브쓰레스홀드 스윙(sub-threshold swing)을 감소시키는 것이다. 그러나, 상온에서, 서브쓰레스홀드 스윙은 60 mV/decade에 고정되어 있으며 전력 스케일링에 근본적인 한계를 갖는다.
터널 전계 효과 트랜지스터(TFET; tunnel field-effect transistor)는 MOSFET의 구조와 유사한 구조를 갖는 트랜지스터의 한 유형이다. 그러나, 두 구조 간에 스위칭 메커니즘이 상이하며, TFET를 저전력 전자기기에 대한 유망한 후보가 되게 한다. TFET는 MOSFET에서와 같이 배리어를 통해 열이온 방출을 변조하는 대신 배리어를 통한 양자 터널링을 변조함으로써 스위칭된다. 따라서, TFET는, 상온에서 약 60 mV/decade로 MOSFET의 서브쓰레스홀드 스윙을 한정하는, 캐리어의 열 테일(thermal tail)에 의해 한정되지 않는다. TFET는 60 mV/decade보다 낮은 서브쓰레스홀드 전압 스윙을 달성할 수 있다(예컨대, 약 40 mV/decade). 따라서 TFET 구동 전압은 감소된 온상태 대 오프상태 전류 비의 손해없이 전력 소비를 감소시키도록 스케일링될 수 있다.
실리콘 MOSFET과, 인듐 비화물(InAs) 및 갈륨 안티몬(GaSb)과 같은 III-V 재료를 사용한 TFET의 집적은, III-V 재료가 낮은 열 허용오차를 갖고(예컨대, 200 ℃ 이하임) 결과적인 TFET 구조물이 열악한 기계적 안정성의 문제를 겪을 수 있기 때문에 난제일 수 있다. 한편, 실리콘계 TFET는 두드러진 전류 특성을 제공하지 못한다.
여기에 기재된 실시예는, 갈륨 질화물, 알루미늄 질화물, 및 알루미늄 갈륨 질화물과 같은 III족 질화물 재료를 사용함으로써 FET 및 TFET 구조물의 집적에 관한 것이다. 결과적으로, 결과적인 FET 구조물은 높은 구동 전압 동작(예컨대, 약 0.6V 와 약 1.2 V 사이)에 사용될 수 있고, 결과적인 TFET 구조물은 낮은 구동 전압 동작(예컨대, 약 0.3 V)에 사용될 수 있다. FET와 TFET 구조물은 둘 다 다음을 제공하는 핀 기반의 아키텍처로 제조된다: (i) 초소형 디바이스에 적합한 기계적 안정성, (ii) FET와 TFET 간의 원활한 통합(seamless integration), 및 (iii) 증가된 디바이스 밀도. 일부 실시예에서, 제조된 FET 및 TFET는 핀 내에서 각자의 시트 전하 밀도를 유도하는 국부 계면 분극 전하 평면으로서 기능하는 극성 계면(polar interface)을 포함한다. 따라서, 극성 계면의 사용으로, p 채널 FET와 n 채널 FET 둘 다 단일 핀 상에 형성될 수 있으며, 이는 결과적인 FET 구조물의 풋프린트를 더 감소시킬 수 있다. 일부 실시예에 따르면, 미도핑(undoped) 에칭된 갈륨 질화물 핀이 FET 및 TFET 구조물 둘 다에 대한 시작점이다. 또한, 게이트 유전체로서 단결정 유전체 재료의 사용은 TFET에서의 계면 상태 밀도(Dit)를 효과적으로 감소시키고 오프-전류 한계를 개선한다.
도 1은 풋프린트가 감소된 인버터의 제조를 위한 예시적인 방법(100)의 흐름도이다. 보다 구체적으로, 인버터는 단일 핀 상에 형성된 p 타입 FET 구조물 및 n 타입 FET 구조물을 포함한다. p 타입 및 n 타입 FET 구조물은 III-질화물 재료를 사용하여 제조되고, 약 0.7 V와 약 1.2 V 사이의 구동 전압으로 동작될 수 있다. 다른 제조 동작이 방법(100)의 다양한 동작들 사이에 수행될 수 있고 단지 명확하게 하기 위해 생략될 수 있다. 본 개시의 실시예는 방법(100)에 한정되지 않는다.
제조 방법(100)은 동작 110 및 미도핑 GaN 층 상의 갈륨 질화물(GaN) 핀의 형성으로 시작된다. 일부 실시예에서, 미도핑 GaN 층은 실리콘 웨이퍼, 사파이어 웨이퍼, 또는 실리콘 카바이드 웨이퍼와 같은 웨이퍼 상에 에피텍셜 성장된다. 일부 실시예에서, GaN 층은 그의 상부 표면이 m-면 {
Figure pat00001
}에 평행하도록 성장된다. 일부 실시예에 따르면, m-면 {
Figure pat00002
}은 무극성(non-polar) 평면이며, 예를 들어 순 분극(net polarization)이 제로이다. 예로써 비한정적으로, 핀은, GaN 층의 상부 표면 상에 포토레지스트 층을 퇴적 및 패터닝하고 GaN 핀을 형성하도록 노출된 GaN 층을 건식 에칭 프로세스를 이용해 에칭함으로써 형성될 수 있다. 패터닝된 포토레지스트 층은 전술한 건식 에칭 프로세스 동안 에칭 마스크로서 사용될 수 있다. 일부 실시예에서, 건식 에칭 프로세스는, 핀이 실질적으로 수직인 측면(측벽)을 갖도록 형성되도록 이방성이다. 건식 에칭 프로세스 후에, 패터닝된 포토레지스트는 습식 에칭 프로세스를 이용해 제거될 수 있다.
일부 실시예에 따르면, 도 2a는 동작 110으로부터의 결과적인 구조물의 등각 투상도인데, 핀(210)은 에칭된 GaN 층(200) 상에 형성되어 있다. 도 2a에서, GaN 층(200)을 지지하는 웨이퍼는 단순화를 위해 도시되지 않는다. 핀(210)이 GaN 층(200)으로부터 형성되었기 때문에, 그의 상부 표면(210T)은 GaN 층(200)의 상부 표면(200T)과 동일한 결정 배향을 갖는다(예컨대, m-면 {
Figure pat00003
}에 평행함). 일부 실시예에서, x-y 평면에 따른 패터닝된 포토레지스트의 배향은, 핀(210)이 형성될 때, 핀의 측벽 표면(210S)이 c-면 {
Figure pat00004
}에 평행하도록 이루어지는데, c-면 {
Figure pat00005
}은, c-면을 따른 분극이 비제로이며 국부 분극 전하가 존재함을 의미하는 극성 평면이기 때문이다. 보다 구체적으로, 하나의 측벽 표면(210S)은 (
Figure pat00006
) 면에 평행할 수 있고, 대향 측벽 표면(210S)은 (
Figure pat00007
) 면에 평행할 수 있다.
도 2b는 절단선(220)에 걸친 핀(210)의 단면도인데, 핀 측벽 표면(210S(A))은 (
Figure pat00008
) 면에 평행하고, 표면(210S(B))은 (
Figure pat00009
) 면에 평행하다.
도 2a를 참조하면, 핀(210)은 약 30 nm와 약 50 nm 사이의 높이(210h)를 갖는다(예컨대, 약 30 nm와 약 40 nm 사이, 약 35 nm와 약 45 nm 사이, 약 40 nm와 약 50 nm 사이). 또한, 핀(210)은 약 5 nm와 약 10 nm 사이의 폭(210W)을 갖는다(예컨대, 약 5 nm, 약 8 nm, 약 9 nm, 약 10 nm 등). 예로써 비한정적으로, 핀(210)의 길이는 약 80 nm일 수 있다. 더 길고 더 좁은 핀이 가능하지만, 이러한 핀 구조물의 기계적 강성은 열악할 수 있다. 또한, 더 넓은 핀(예컨대, 10 nm보다 더 넓은)은 디바이스 밀도에 영향을 미칠 수 있는데, 더 넓은 핀은 GaN 층(200)의 더 큰 표면적을 점유할 것이기 때문이다.
예시적인 목적을 위해, 후속 제조 동작들은 x축을 따른 절단선(220 및 230)을 가로지른 핀(210)의 단면도 및 y축을 따른 단면도를 사용하여 기재될 것이다.
도 1을 참조하여, 방법(100)은 동작 120으로 이어지는데, 극성 층(예컨대, 유전체 층)이 핀(210)의 각각의 측벽 표면(210S) 상에 성장된다. 도 3a는 도 2의 절단선(220)을 가로지른 핀(210)의 단면도이다. 예로써 비한정적으로, 핀(210)의 각각의 측벽 표면(210S) 상에 성장된 극성 층은 유전체 층에 관련하여 기재될 것이다. 예를 들어, 도 3a에서, 유전체 층(300A)은 핀(210)의 측벽 표면(210S(A)) 상에 성장되고, 유전체 층(300B)은 핀(210)의 대향 측벽 표면(210S(B)) 상에 성장된다. 일부 실시예에서, 유전체 층(300A 및 300B)은 “유전체 쉘(dielectric shell)”로 지칭되며 알루미늄 갈륨 질화물(AlGaxN)을 포함하는데, Ga의 양 ‘x’는 0 이상일 수 있다(예컨대, x ≥ 0).
일부 실시예에서, AlGaxN 유전체 층(300A 및 300B)은 동일하거나 상이한 몰분율비(mole fraction ratio)(예컨대, Al 대 N 조성비 및/또는 Ga 농도)를 갖는다. 또한, AlGaxN 유전체 층(300A 및 300B)은 동일하거나 상이한 두께로 성장될 수 있다. 예로써 비한정적으로, AlGaxN 유전체 층(300A 및 300B)이 동일한 두께 및 몰분율비를 갖는 경우에, 이들은 단일 퇴적으로 퇴적될 수 있다. 반면에, AlGaxN 유전체 층(300A 및 300B)이 상이한 두께 및/또는 몰분율비를 갖는 경우, 이들은 순차적으로 퇴적될 수 있다. 예를 들어, 도 3a에는 도시되지 않은 희생 층이 핀(210)의 하나의 측벽 표면(210S)(예컨대, 측벽 표면(210S(B)))을 커버할 수 있으며, 핀(210)의 대향 측벽 표면(210S)(예컨대, 측벽 표면(210S(A)))은 노출된다. 그 다음, AlGaxN이 핀(210)의 노출된 측벽 표면(210S) 상에 퇴적될 수 있다. 그 후에, 핀(210)의 퇴적된 측벽 표면(210S)이 커버되고, 핀(210)의 퇴적되지 않은 측벽 표면(210S)이 노출된다. 그 다음, AlGaxN이 핀(210)의 노출된, 퇴적되지 않은 측벽 표면(210S) 상에 퇴적된다. 일부 실시예에서, AlGaxN 유전체 층(300A 및 300B)은 상부 표면(210T)을 포함한 핀(210)의 모든 표면을 커버한다.
각각의 퇴적 동안, AlGaxN 유전체 층(300A 및 300B) 각각의 두께 및 몰분율비는 퇴적 프로세스 파라미터를 통해 제어될 수 있다. 일부 실시예에서, AlGaxN 유전체 층(300A 및 300B)은 금속 유기 화학적 기상 증착(MOCVD; metal organic chemical vapor deposition)에 의해 퇴적된다. 일부 실시예에서, AlGaxN 유전체 층(300A 및 300B)은 약 1 nm와 약 3 nm 사이(예컨대, 약 1 nm, 약 1.5 nm, 약 2 nm, 약 2.5 nm, 약 3 nm)의 두께 범위를 갖는다. 일부 실시예에서, AlGaxN 유전체 층(300A 및 300B)은 약 9.5의 유전 상수(k값)를 갖는다. 일부 실시예에서, 유전체 층(300A 및 300B)은, 유전체 층 각각과 핀의 그 각자의 측벽 표면 사이의 계면 상태 밀도(Dit)를 감소시키는 결정질 구조를 갖는다. 이는 이어서, 형성된 트랜지스터의 저전력 동작을 용이하게 할 수 있다.
일부 실시예에 따르면, 각각의 재료(예컨대, GaN 및 AlGaxN)의 벌크에서 상이한 양의 자발적 압전 분극으로 인해 GaN 핀(210)과 AlGaxN 유전체 층(300A 및 300B) 사이의 계면에서 국부 전하가 형성된다. 결과적인 국부 계면 분극 전하는 양 재료에서의 벌크 분극의 차이이다. 일부 실시예에 따르면, 235A 및 235B는 각각 GaN 핀(210)과 AlGaxN 유전체 층(300A 및 300B) 사이의 계면에서의 국부 계면 분극 전하 밀도이다. 예를 들어, 국부 계면 분극 전하 밀도(235A 및 235B)의 각각은, x축 성분 없이(예컨대, x=0) y-z 면(예컨대, 측벽 표면 210S(A) 및 210S(B)) 상에서 연장하는 2차원(2D) 평면으로 생각할 수 있다. 예로써 비한정적으로, GaN과 AlGaxN 사이의 계면에서의 국부 분극 전하 밀도는 GaN 분극와 AlGaxN 분극 간의 차이로서 정의될 수 있다. 예를 들어, GaN이 변형이 없고(unstrained) AlGaxN 유전체 층(300A 및 300B)이 인장 변형된다고(tensile strained) 가정하면, 국부 계면 분극 전하 밀도(235A)는 210S(A)에서(예컨대, (
Figure pat00010
) 면을 따라) 약 0.104 C/cm2(예컨대, 약 +6.5x1013/cm2과 동일)일 수 있고, 국부 계면 분극 전하 밀도(235B)는 210S(B)에서(예컨대, (
Figure pat00011
) 면을 따라) 약 -0.104 C/cm2(예컨대, 약 -6.5x1013/cm2과 동일함)일 수 있다. 계면 분극 전하의 반대 부호는 단일 미도핑 GaN 핀 상의 nFET 및 pFET의 형성을 가능하게 한다. 국부 계면 분극 전하 밀도(예컨대, 235A 및 235B)의 각각은 자발 분극 및 압전 분극 성분을 포함할 수 있으며, 압전 분극 성분은 각자의 층(예컨대, GaN 및 AlGaxN)에서 변형의 존재 유무에 따라 좌우된다. 예로써 비한정적으로, Ga의 양 ‘x’가 AlGaxN 층에서 증가함에 따라, GaN과 AlGaxN 사이의 격자 부정합이 증가한다. 격자 부정합은 변형에 기여하고 여기에 설명되는 재료가 극성 반도체이므로, 변형은 분극 전하를 일으킨다. 또한, 분극 전하의 양은 변형 정도에 따라(예컨대, AlGaxN에서 Ga의 양 ‘x’에 따라) 증가할 수 있다. 그 후에, 분극 전하의 양 그리고 그에 따른 변형은, FET의 문턱 전압을 변조하는데 사용될 수 있다. 일부 실시예에서, 약 0.104 C/cm2의 절대 국부 계면 분극 전하 밀도(235A 및 235B)는, 게이트 바이어스 조건에 따라, 약 5x1012/cm2보다 더 큰 각자의 GaN 절대 표면 시트 전하 밀도(236A 및 236B)를 유도할 수 있다. 예를 들어, 각자의 측벽 표면(210S(A) 및 210S(B)) 상의 GaN 표면 시트 전하 밀도(236A 및 236B)는, 게이트 바이어스 조건에 따라, 각각 약 -5x1012/cm2 및 약 +5x1012/cm2보다 더 클 수 있다. 표면 시트 전하 밀도(236A 및 236B)는, y-z 면(예컨대, 측벽 표면(210S(A) 및 210S(B)))을 따라 연장하고 작은 x축 성분을 포함하기 때문에(예컨대, x≠0), “준-2D(quasi-2D)”로 생각할 수 있다. 따라서, 이름이 보여주는 대로, 표면 시트 전하 밀도(236A 및 236B)는 비제로 x축 값을 갖는 시트를 형성한다. 따라서, GaN 표면 시트 전하 밀도(236A 및 236B)의 각각에 대한 “두께”(예컨대, x축 값)는 약 10 Å와 약 30 Å 사이 범위일 수 있는데(예컨대, 약 10 Å, 약 15 Å, 약 20 Å, 약 25 Å, 약 30 Å 등), 도 3a에 도시된 바와 같이 두께는 x축을 따라 핀(210)의 중심을 향해 각각의 측벽 표면(210S)으로부터 측정된 거리(d)를 지칭한다. 일부 실시예에서, GaN과 AlGaxN 사이의 계면에서 국부 분극 전하 밀도(235A 및 235B)는 유전체 층(300A 및 300B)에 통합된 Ga의 양 ‘x’ 및/또는 두께를 통해 변조될 수 있다. 일부 실시예에서, 유전체 층(300A 및 300B)의 각각과 핀(210) 사이의 계면에서 국부 분극 전하 밀도(235A 및 235B)는 각각 AlGaxN 유전체 층에서 Ga의 양 ‘x’에 의해 제어된다. 따라서, AlGaxN에서의 Ga의 양은, 최적의 nFET 또는 pFET 동작 및 성능을 위해 요구되는, 국부 계면 분극 전하 밀도(예컨대, 235A 및 235B)의 원하는 양 및 대응하는 GaN 표면 시트 전하 밀도(예컨대, 236A 및 236B)에 기초하여 맞춤화될 수 있다.
GaN/AlGaxN 계면(예컨대, 측벽 표면(210S(A)))에서의 양의(positive) 국부 분극 전하(235A) 및 GaN/AlGaxN 계면(예컨대, 측벽 표면(210S(B)))에서의 음의(negative) 국부 분극 전하(235B)는, GaN 핀(210) 상에 형성된 n 타입(n 채널) 및 p 타입(p 채널) FET에 대하여, 각각 도너 및 어셉터 평면과 유사한 방식으로 기능한다. 따라서, 일부 실시예에 따르면, n 타입(또는 n 채널) FET(이하, “nFET”로도 지칭됨)가 핀 측벽 표면(210S(A)) 상에 형성될 수 있고, p 타입(또는 p 채널) FET(이하, “pFET”로도 지칭됨)가 핀 측벽 표면(210S(B)) 상에 형성될 수 있다.
일부 실시예에 따르면, 핀(210)의 바디에 걸쳐 전류 흐름은 최소한이거나 아예 없다(예컨대, GaN 표면 시트 전하 밀도(236A 및 236B) 사이). 이는 GaN/AlGaxN 계면에서의(예컨대, 측벽 표면(210S(A) 및 210S(B)) 상에) 국부 분극 전하가 반대 부호(예컨대, 각각 양 그리고 음)를 가지며, 이는 이어서, (a) GaN/AlGaxN 계면에서 GaN의 결과적인 모바일 표면 시트 전하를 국한하고 (b) 핀(120)의 바디로부터의 전하를 고갈시키는, 핀(120)을 가로지른 전기장을 생성하기 때문이다.
도 3b는 양의 전압(예컨대, +1 볼트)이 유전체 층(300A)에 걸쳐 인가되고 전압이 유전체 층(300B)에 걸쳐 인가되지 않을 때(예컨대, 0 볼트), 라인 AA’을 따라(예컨대, 유전체 층(300A), 핀(210), 유전체 층(300B)을 가로질러) 도 3a에 도시된 구조물의 시뮬레이트된 에너지 밴드 도면(310)을 도시한다. 예로써 비한정적으로, 시뮬레이트된 에너지 밴드 도면(310)은, 약 8 nm의 핀 폭(210W) 및 약 0.87 nm의 유전체 층(300A 및 300B)에 대한 등가 산화물 두께(EOT; equivalent oxide thickness)를 가정하여 생성되었다.
전술한 바이어싱 조건의 결과로서, 핀 측벽 표면(210S(A)) 상에 형성된 nFET은 ON 상태에 있을 것이고(예컨대, 강한 반전 하에), 핀 측벽 표면(210S(B)) 상에 형성된 pFET는 OFF 상태에 있을 것이다. 유전체 층(300A)에 걸쳐 양의 전압(예컨대, +1 볼트)의 인가로 인해, 300A와 접촉하는 전극의 페르미 레벨(EF)은 화살표(330)로 표시된 바와 같이 아래로 “푸시된다”. 한편, GaN 핀(210)의 EF는 일정하고, GaN 핀(210)의 전도대(EC)는 EF와 교차하는 점으로 아래로 “구부러진다”. 따라서, 음영 영역(340)에 의해 표시된 바와 같이 음의 표면 시트 전하가 핀(210)과 유전체 층(300A) 사이의 계면에서 축적된다. 일부 실시예에서, 음영 영역(340)은 도 3a에 도시된 표면 시트 전하 밀도(236A)에 대응한다. 또한, x축을 따라 음영 영역(340)의 폭은 도 3a에 도시된 GaN 표면 시트 전하 밀도(236A)의 거리(d)에 대응하고, 표면 시트 전하가 준-2D임을 입증하며, 예컨대 비제로 x축 값으로 핀(210)과 유전체 층(300A) 사이의 계면 부근에서 국한된다.
도 3b는 또한, 로그 척도로 AA’ 라인을 따라 도 3a의 핀(210)에 대한 비저항(specific resistivity) 플롯(320)을 포함한다. 둘 다의 플롯(예컨대, 시뮬레이트된 에너지 밴드 도면(310) 및 비저항 플롯(320))은 동일 x축을 공유하며, 이는 도 3a의 x축에 대응한다. 비저항 플롯(320)에 따르면, 비저항은 핀의 중심에서 약 1023 Ωcm까지 GaN 핀(210) 내에서 증가한다. 이는 핀(210)의 벌크가 매우 저항성이며, 따라서 핀(210)의 바디에 걸친 전류 흐름이 최소한이거나 아예 없다는 것을 의미한다(예컨대, 도 3a에 도시된 GaN 표면 시트 전하 밀도(236A 및 236B)). 상기에 설명된 바와 같이, 이는 GaN/AlGaxN 계면에서(예컨대, 측벽 표면(210S(A) 및 210S(B)) 상에) 국부 분극 전하가 반대 부호(예컨대, 각각 양 그리고 음)를 가지며, 이는 이어서 (a) GaN/AlGaxN 계면에서 GaN의 결과적인 모바일 표면 시트 전하를 국한하고 (b) 핀(120)의 바디로부터의 전하를 고갈시키는, 핀(120)에 걸친 전기장을 생성하기 때문이다. 비교를 위해, 비저항 플롯(320)은 또한, 라인(350)에 의해 표시된 바와 같이 미도핑 실리콘의 고유 저항 한계를 포함한다(예컨대, 약 4x105 Ωcm)
핀(210)의 상부 표면(210T)이 무극성 m-면 {
Figure pat00012
}에 평행하므로, 분극 전하가 없고, 결과적으로 핀(210)의 상부 표면(210T) 상에 FET(n 타입 또는 p 타입) 형성이 없다.
상기에 설명된 바와 같이, nFET 및 pFET은 각각 유전체 층(300A 및 300B)의 두께 및 조성에 기초하여 상이한 국부 계면 분극 전하 밀도를 갖도록 형성될 수 있다. 이 유연성은 회로 요건에 기초하여 상이한 사양을 갖는 nFET 및 pFET의 형성을 가능하게 한다.
계면 분극 전하의 존재는 GaN 핀(210)에서의 화학적 도핑 영역 및/또는 주입 프로세스의 필요성을 없앤다. 또한, 계면 분극 전하는 다음 이유로 주입에 비교하여 유리하다: (i) 계면 분극 전하가 극히 국부적이고; (ii) 그 각자의 밀도(예컨대, 235A 및 235B)는 유전체 층(300A 및 300B)의 성장을 통해 제어될 수 있고; (iii) 활성화 어닐링 또는 추가의 프로세싱을 요구하지 않는다. 그에 반해, 주입 프로세스는, 심지어는 상온에서조차, 도펀트의 확산하려는 경향으로 인해, 핀(210)의 측벽 표면에서 이러한 예리한 도핑 프로파일을 복제할 수 없을 것이다.
도 1을 참조하여, 방법(100)은 동작 130 및 AlGaxN 유전체 층(300A 및 300B) 상의 게이트 전극 층의 퇴적으로 이어진다. 일부 실시예에서, 게이트 전극 층은 측벽 표면(120S(A)/120B(S)) 사이에 공통이고, 약 3 nm의 두께로 AlGaxN 유전체 층(300A 및 300B) 상에 원자층 증착(ALD; atomic layer deposition)을 이용해 퇴적될 수 있다. 일부 실시예에서, 게이트 전극 층(120)은 측벽 표면(120S(A) 및 120S(B)) 사이에 상이하고, 상기에 기재된 측벽 표면(120S(A) 및 120B(S)) 상의 상이한 유전체 층(300A 및 300B)의 형성과 유사한 방식으로 각자의 측벽 표면(120S(A) 및 120B(S)) 상에 연속으로 퇴적된다. 일부 실시예에서, 게이트 전극 층은 하나 이상의 금속, 하나 이상의 금속 합금, 하나 이상의 금속성 층 또는 이들의 조합을 포함할 수 있다. 예로써 비한정적으로, 게이트 전극 층은 텅스텐, 알루미늄-티타늄 합금, 티타늄 질화물, 탄탈 질화물, 티타늄, 기타 금속, 기타 합금, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 도 4는 게이트 전극 층(400)의 퇴적 후의 결과적인 구조물을 도시한다. 도 4에는 도시되지 않았지만, 게이트 전극 층(400)은 전체 핀(210)을 커버한다.
일부 실시예에서, 퇴적된 게이트 전극 층(400)은 핀(210)의 일부(예컨대, 핀(210)의 중간 부분)를 커버하는 게이트 구조물을 형성하도록 포토리소그래피 및 에칭 동작을 이용해 핀(210) 및 유전체 층(300A 및 300B) 상에 패터닝된다. 핀(210)의 다른 부분은 패터닝 프로세스의 결과로서 유전체 층(300A 및 300B)으로 커버된다. 도 5는 전술한 패터닝 프로세스 후의 결과적인 게이트 구조물(500)을 도시하는, 핀(210)의 길이를 따른(예컨대, y축을 따라) 핀(210)의 단면도이다. 도 5에서, AlGaxN 유전체 층(300A)에 의해 커버되는 핀(210)의 아웃라인이 점선으로 도시되어 있다.
도 1을 참조하여, 방법(100)은 동작 140 및 도 5에 도시된 게이트 구조물(500)의 측벽 표면을 커버하기 위한 스페이서의 형성으로 이어진다. 예로써 비한정적으로, 스페이서 재료는 실리콘 질화물, 실리콘 산화물, 및 알루미늄 산화물을 포함할 수 있다. 또한, 스페이서 구조물은, 핀(210) 상의 게이트 구조물(500) 및 유전체 층(300A 및 300B) 상에 스페이서 재료를 퇴적하고, 스페이서 재료가 게이트 구조물(500) 및 게이트 구조물(500)에 인접한 유전체 층(300A 및 300B)의 일부를 커버하도록 스페이서 재료를 패터닝함으로써, 그리고 수평 표면 상에서(예컨대, 게이트 구조물(500) 및 유전체 층(300A 및 300B)의 상면 상에) 더 빠르게 그리고 수직 표면 상에서(예컨대, 게이트 구조물(500)의 측벽 상에) 더 느리게 스페이서 재료를 제거하는 이방성 에칭 프로세스를 이용해 게이트 구조물(500)의 상부 표면으로부터 스페이서 재료를 제거함으로써, 형성될 수 있다. 일부 실시예에 따라, 결과적인 스페이서(600)가 도 6에 도시되어 있다. 도 7은 x축을 따른 도 6의 단면도이다. 도 7의 예에서, 게이트 구조물(500)은 스페이서(600) 뒤에 있으며 보이지 않는다. 상기에 기재된 스페이서 형성 프로세스는 예시적인 것이며 한정하는 것이 아니다. 따라서, 대안의 스페이서 형성 프로세스가 사용될 수 있고, 본 개시의 사상 및 범위 내에 속한다.
도 1을 참조하여, 방법(100)은 동작 150 및 콘택 개구의 형성으로 이어진다. 예로써 비한정적으로, 콘택 개구는 다음과 같이 형성될 수 있다. 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 또는 이들의 조합과 같은 유전체 층이 퇴적되고 그 후에 평탄화될 수 있으며, 그리하여 핀(210) 및 게이트 구조물(500)은 유전체 층에 매립된다. 재료의 전술한 리스트는 완전한 것이 아니며 추가의 재료가 사용될 수 있다. 이러한 재료는 또한, 약 3.9보다 더 낮은 유전 상수를 갖는 로우 k 유전체 재료를 포함할 수 있다. 일부 실시예에 따르면, 도 8은 유전체 층(800)의 형성 및 후속 평탄화 후의, y축을 따른 핀(210)의 단면도인데, “커버된” 구조물 및 층(예컨대, 핀(210), 게이트 구조물(500), 유전체 층(300A) 및 스페이서(600))이 점선으로 표현되어 있다. 예로써 비한정적으로, 하드 마스크 층(도 8에는 도시되지 않음)이 유전체 층(800)의 평탄화 동작을 위한 연마 정지 층으로서 작용하도록 게이트 구조물(500) 및 스페이서(600) 상에 형성될 수 있다. 예로써 비한정적으로, 유전체 층(800)의 상부 표면은 게이트 구조물(500)의 상부 표면과 실질적으로 공면을 이룰 수 있다. 일부 실시예에 따르면, 유전체 층(800)은 스페이서(600)의 재료와 상이하다. 예를 들어, 스페이서(600)의 재료가 실리콘 질화물인 경우, 유전체 층(800)을 위한 재료는 실리콘 질화물과 상이한 재료(예컨대, 실리콘 산화물 또는 로우 k 유전체)이다.
일부 실시예에서, 각각의 nFET 및 pFET을 위한 소스/드레인 콘택을 형성하기 위해 핀(210)의 순차적으로 측벽 표면(210S(A) 및 210S(B))을 노출시키도록 콘택 개구가 유전체 층(800)에 형성될 수 있다. 콘택 개구는 예를 들어 측벽 표면(210S(A)) 상의 유전체 층(300A)을 노출시키도록 유전체 층(800)에 형성된다. 유전체 층(800)에서의 콘택 개구는 패터닝된 하드 마스크 층 또는 패터닝된 포토레지스트 층에 대해 건식 에칭 프로세스로 형성될 수 있다. 도 9는 측벽 표면(210S(A)) 상의 유전체 층(300A)을 노출시키는 콘택 개구(900)의 형성 후의, 도 8의 평면도이다. 패터닝된 하드 마스크 층 또는 패터닝된 포토레지스트 층은 단순화를 위해 도 9에 도시되지 않는다. 그 후에 핀(210)의 측벽 표면(210S(A))으로부터 노출된 AlGaXN 유전체 층(300A)을 선택적으로 제거하도록 건식 에칭 프로세스가 사용될 수 있다. 일부 실시예에서, 건식 에칭 프로세스는 게이트 구조물(500) 및 스페이서(600)에 의해 커버된 유전체 층(300A)의 부분을 제거하지 않는다.
노출된 AlGaxN 유전체 층(300)이 제거되면, 도 1 및 동작 160을 참조하여, n 도핑된 GaN 층이 퇴적된다. 예로써 비한정적으로, 퇴적된 n 도핑된 GaN 층은 그의 성장 동안 n 타입 도펀트(도너)로 화학적 도핑된다. 일부 실시예에서, 도핑된 GaN에서의 n 타입 도펀트는 실리콘 또는 게르마늄을 포함하고, 약 1019 atoms/cm3와 약 5x1019 atoms/cm3 사이의 도핑 농도를 갖는다. 예로써 비한정적으로, n 도핑 또는 n 타입 GaN은 약 1 nm와 약 5 nm 사이의 두께로 MOCVD 프로세스를 이용해 퇴적될 수 있다. 일부 실시예에서, 도 10에 도시된 바와 같이, n 도핑된 GaN 층은 콘택 개구(900)의 측벽 및 핀(210)의 노출된 측벽 표면(210S(A))을 커버한다.
도 1 및 동작 170을 참조하여, “n 타입 콘택 전극”이 콘택 개구(900)에 퇴적될 수 있다. 여기에서 사용될 때, 용어 “n 타입 콘택 전극”은 nFET에 사용되는 금속을 지칭하며, 일부 실시예에 따르면 이는 pFET와 상이할 것이다. 도 11은 동작 160 및 콘택 개구(900) 내의 n 타입 콘택 전극(1100)의 퇴적 후의, 도 10의 평면도이다. 예로써 비한정적으로, n 타입 콘택 전극(1100)은 약 1 nm 와 약 5 nm 사이의 두께로 ALD 프로세스를 이용해 퇴적될 수 있다. 일부 실시예에서, n 타입 콘택 전극은 (i) 티타늄 및 알루미늄의 스택 또는 (ii) 스캔듐을 포함할 수 있다. 그러나 상기 언급한 금속은 한정하는 것이 아니며 다른 적합한 금속이 사용될 수 있다.
일부 실시예에서, 동작 170은 nFET의 형성을 종결한다. nFET을 위한 콘택이 형성되면, 상기 기재된 바와 유사한 프로세스가 pFET을 위한 콘택을 형성하도록 이어질 수 있다. 예를 들어, 콘택 개구(900)와 같은 콘택 개구가 핀(210)의 측벽 표면(210S(B)) 상의 유전체 층(300B)을 노출시키도록 유전체 층(800)에 형성될 수 있다. 그 후에, 노출된 유전체 층(300B)은 게이트 구조물(500) 및 스페이서(600)에 의해 커버되지 않은 핀(210)의 측벽 표면(210S(B))의 일부를 노출시키도록 제거된다.
도 1 및 동작 180을 참조하여, 콘택 개구의 측벽 및 핀(210)의 측벽 표면(210S(B))을 커버하도록 p 타입 GaN 층이 퇴적된다. 일부 실시예에 따르면, p 도핑된 GaN 층이 약 1 nm와 약 5nm 사이의 두께로 MOCVD 프로세스를 이용해 퇴적된다. n 도핑된 GaN의 경우와 같이, p 도핑된 GaN은 그의 성장 동안 화학적으로 도핑된다. 일부 실시예에 따르면, p 도핑된 GaN에 대한 p 타입 도펀트(어셉터)는 마그네슘을 포함하고 약 1x1018 atoms/cm3의 도핑 농도를 갖는다. 일부 실시예에서, p 도핑된 GaN 층은 콘택 개구의 측벽 및 핀(210)의 노출된 측벽 표면(210S(B))을 커버한다.
도 1 및 동작 190을 참조하여, “p 타입 콘택 전극”이 콘택 개구에 퇴적될 수 있다. 용어 “p 타입 콘택 전극”은 pFET에 사용되는 금속을 지칭하며, 일부 실시예에 따르면 이는 nFET와 상이할 것이다. 도 12는 각각 동작 170과 180 및 p 도핑된 GaN(1200)과 p 타입 콘택 전극(1220)의 퇴적 후의, 도 11의 평면도이다. 예로써 비한정적으로, p 타입 콘택 전극(1220)은 약 1 nm 와 약 5 nm 사이의 두께로 ALD 프로세스를 이용해 퇴적될 수 있다. 일부 실시예에서, p 타입 콘택 전극은 팔라듐 또는 플래티늄을 포함한다. 그러나, 상기 언급한 금속은 한정하는 것이 아니며 다른 적합한 금속이 사용될 수 있다. 일부 실시예에 따르면, 방법(100)의 동작 170 및 180은 pFET의 형성을 종결한다.
일부 실시예에 따르면, 도 12에 도시된 nFET 및 pFET 구성은 감소된 풋프린트를 갖는 인버터 구조물(120)이며, nFET이 핀(210)의 측벽 표면(210S(A))에 걸쳐 형성되고 pFET이 핀(210)의 측벽 표면(210S(B))에 걸쳐 형성된다. 도 12에 도시된 인버터 구조물(1230)의 nFET 및 pFET에 대한 전류 흐름은, 측벽 표면(210S(A) 및 210S(B))을 따라, GaN 핀의 각자의 표면 영역에 국한된 y축을 따라 이루어진다. 동일 GaN 핀(210) 상에 nFET 및 pFET이 형성되는 제조 방법(100)의 이점은, 약 30 %의 면적 밀도 이득을 갖는 인버터의 형성이다. 인버터 구조물(1230)은 칩의 단위 면적당 트랜지스터 패키징 밀도를 개선할 수 있다. 일부 실시예에 따르면, 도 12의 nFET 및 pFET는 약 0.7 V와 약 1.2 V 사이의 구동 전압 범위에서 동작할 수 있다.
도 13은 약 0.3 V의 낮은 구동 전압에서 동작할 수 있는 n 타입 TFET 또는 p 타입 TFET의 제조를 위한 방법(1300)의 흐름도이다. 방법(1300)으로 제조된 TFET는 낮은 전력 소비를 가질 수 있다. 보다 구체적으로, 방법(1300)으로 제조된 n 타입 및 p 타입 TFET는 AlN/GaN/InGaxN/GaN(예컨대, III-질화물) 아키텍처를 사용하며, x는 0 이상이다(예컨대, x ≥ 0). 방법(1300)의 다양한 동작들 사이에 다른 제조 동작이 수행될 수 있고 단지 명확하게 하기 위해 생략될 수 있다. 본 개시의 실시예는 방법(1300)에 한정되지 않는다.
도 13을 참조하여, 방법(1300)은 동작 1310 및 미도핑 GaN 층 상의 GaN 핀의 형성으로 시작된다. 일부 실시예에서, 동작 1310은 도 1에 도시된 방법(100)의 동작 110과 동일하다. 따라서, 동작 1310으로부터의 결과적인 GaN은 도 2a 및 도 2b의 핀(210)과 동일하다. 예를 들어, 동작 1310으로부터의 GaN 핀은 도 2a 및 도 2b에 도시된 GaN 핀(210)과 동일한 치수 및 결정학적 배향을 공유한다.
방법(1300)은 동작 1320 및 GaN 층의 측벽 표면 상의 인듐 갈륨 질화물(InGaxN, x ≥ 0) 분극 층의 성장으로 이어진다. 상기 설명된 바와 같이, GaN 핀(210)의 측면 상의 층의 선택적 퇴적 또는 형성은, 퇴적을 원하지 않는 핀의 측벽 표면을 커버하고 퇴적을 원하는 핀의 측벽 표면을 노출되게 남김으로써 달성될 수 있다.
일부 실시예에서, InGaxN 분극 층과 GAN 핀(210) 사이의 계면에 국부 분극 전하가 존재하고, 예를 들어 앞서 설명된 AlGaxN 유전체 층과 GaN 핀(210) 사이의 계면에서의 국부 분극 전하와 유사하다. 그러나, 이 경우 국부 계면 분극 전하 밀도는 AlGaxN 유전체 층의 경우와 상이할 수 있다. 예로써 비한정적으로, InGaxN/GaN 계면에서의 국부 계면 분극 전하 밀도의 절대값은 약 5x1012/cm2과 약 5x1014/cm2 사이일 수 있다. 도 2b를 참조하여 n 타입(n 채널) TFET의 경우, InGaxN 분극 층이, GaN 분극 (
Figure pat00013
) 면에 평행한 측벽 표면(210S(A)) 상에 퇴적된다. 반대로, p 타입(p 채널) TFET의 경우, InGaxN 분극 층이, 분극 GaN (
Figure pat00014
) 면에 평행한 측벽 표면(210S(B)) 상에 퇴적된다. 따라서, FET의 타입에 따라, InGaxN 분극 층이 측벽 표면(210S(A) 또는 210S(B)) 상에 형성될 수 있다. 예로써 비한정적으로, InGaxN 층은 약 1 nm와 약 3 nm 사이의 두께로 MOCVD 프로세스를 이용해 성장된다. 일부 실시예에서, GaN과 InGaxN 사이의 계면에서 국부 분극 전하 밀도는 InGaxN 유전체 층(1400)의 Ga의 양 “x” 및 두께를 통해 변조될 수 있다.
예로써 비한정적으로, 도 14 내지 도 17은 방법(1300)의 동작과 함께 n 타입 TFET의 형성을 기재하는데 사용될 것이다. 방법(1300)의 동작은 또한 p 타입 TFET를 형성하는데 사용될 수 있다.
도 14는 GaN 분극 (
Figure pat00015
) 면에 평행한 측벽 표면(210S(A)) 상의 InGaxN 분극 층(1400)의 퇴적 후의, 도 2b의 핀(210)을 도시한다. 상기에 설명된 바와 같이, 음의 국부 계면 분극 전하가 측벽 표면(210S(A)) 상에 존재하며, 예컨대, InGaxN 분극 층(1400)과 GaN 핀(210) 사이의 계면에 있다. 일부 실시예에서, 상부 표면(210T)은 무극성 평면인 m-면 (
Figure pat00016
)에 평행하고, 따라서 상부 표면(210T) 상에는 어떠한 분극 전하도 존재하지 않을 것이다.
일부 실시예에서, p 타입 TFET를 원한 경우, InGaxN 분극 층은 측벽 표면(210S(A)) 대신 측벽 표면(210S(B)) 상에 퇴적될 수 있다. 일부 실시예에서, p 타입 TFET 구조물은 z축을 따라 n 타입 TFET 구조물의 미러 이미지이다.
도 13을 참조하여, 방법(1300)은 동작 1330 및 InGaxN 분극 층 상의 도핑된 GaN 층의 성장으로 이어진다. 일부 실시예에서, GaN 층에 대한 도펀트 선택(n 타입 또는 p 타입)은 TFET의 타입에 기초한다(예컨대, nFET 또는 pFET). 예를 들어, 도 14의 n 타입 TFET의 경우, GaN 층은 n 타입 도펀트로 도핑된다. 일부 실시예에서, 형성된 TFET에 대하여, 도핑된 GaN 층은 “드레인"으로서 기능하고, GaN 핀은 "소스”로서 기능한다.
예로써 비한정적으로, 퇴적된 GaN 층은 그의 성장 동안 n 타입 도펀트(도너) 또는 p 타입 도펀트(어셉터)로 화학적 도핑된다. 일부 실시예에서, n 도핑된 GaN 층은 약 1019 electrons/cm3과 약 5x1019 electrons/cm3 사이의 활성화된 도핑 농도로 실리콘 또는 게르마늄 도펀트를 사용하여 형성된다. 마찬가지로, p 도핑된 GaN 층은 약 1x1018 holes/cm3의 활성화된 도핑 농도로 마그네슘 도펀트를 사용하여 형성된다. n 및 p 도핑된 GaN 층에 대한 전술한 활성화된 도핑 농도는 예시이다. 따라서, 더 높은 활성화된 도핑 농도(예컨대, 약 5x1019 electrons/cm3보다 높고 약 1x1018 holes/cm3보다 높음)도 또한 바람직하며 본 개시의 사상 및 범위 내에 속한다. 예로써 비한정적으로, n 도핑된 그리고 p 도핑된 GaN 둘 다 약 2 nm와 약 5 nm 사이의 두께로 MOCVD 프로세스를 이용해 퇴적될 수 있다.
예로써 비한정적으로, 도 15는 InGaxN 분극 층(1400) 상의 n 타입 도핑된 GaN 층(1500)의 퇴적 후의, 도 14를 도시한다. n 타입 도핑된 GaN 층(1500) 및 InGaxN 분극 층(1400)의 퇴적 또는 성장 동안, 측벽 표면(210S(B))은 하드 마스크(도 15에는 도시되지 않음)에 의해 커버된 채 유지되며, 그리하여 GaN 핀(210)의 측벽 표면(210S(B)) 상에는 퇴적이 없다. p 타입 TFET 형성의 경우, 도핑된 GaN 층은 p 타입 도펀트로 도핑될 수 있고, 측벽 표면(210S(B)) 상에 퇴적될 수 있다.
도 13을 참조하여, 방법(1300)은 동작 1340으로 이어지며, AlN 유전체 층이 GaN 핀(210)의 둘 다의 측벽 표면(예컨대, 측벽 표면(210S(A)) 및 측벽 표면(210S(B))) 상에 퇴적된다. 이 동작에 대하여, 측벽 표면(210S(B))은, AlN 유전체 층도 또한 측벽 표면(210S(B)) 상에 퇴적될 수 있도록 노출된다. 예로써 비한정적으로, 핀(210)의 상부 표면(210T) 상의 도핑된 GaN 층(1500) 상의 AlN 유전체 층의 퇴적을 막기 위해, 희생 하드 마스크 층 또는 희생 캡핑 층이 상부 표면(210T) 상의 도핑된 GaN 층(1500) 상에 퇴적될 수 있다.
마찬가지로, p 타입 TFET 형성의 경우, 측벽 표면(210S(A))은 AlN 유전체 층이 GaN 핀(210)의 둘 다의 측벽 표면 상에 퇴적될 수 있도록 노출될 수 있다.
도 13을 참조하여, 방법(1300)은 동작 1350 및 AlN 유전체 층 상의 그리고 InGaxN 분극 층 상의 게이트 전극 층의 퇴적으로 이어진다. 다르게 말하자면, 게이트 전극 층은 GaN 층(210)의 측벽 표면 상에 선택적으로 퇴적된다. 이는 예를 들어 게이트 층의 퇴적을 원하지 않는 측벽 표면의 AlN 유전체 층을 하드 마스크로 커버함으로써 달성될 수 있다. 예를 들어, 도 15의 n 타입 TFET에서, 게이트 전극이 측벽 표면(210S(A)) 상에 퇴적될 수 있다. 도 16은 동작 1340과 1350 및 GaN 핀(210)의 둘 다의 측벽 표면(210S(A) 및 210S(B)) 상의 AlN 유전체 층(1600)의 퇴적 및 InGaxN 분극 층(1400) 상의 AlN 유전체 층(1600) 및 측벽 표면(210S(A)) 상의 게이트 전극 층(1610)의 퇴적 후의 결과적인 n 타입 TFET 구조물을 도시한다. 도 16에서, 측벽 표면(210S(B)) 상의 하드 마스크 층은 단순화를 위해 도시되지 않는다.
도 17은 일부 실시예에 따라 p 도핑된 GaN 층(1700)을 갖는 p 타입 TFET 구조물의 단면도이다. 도 17에 도시된 p 타입(p 채널) TFET 구조물은 도 16에 도시된 n 타입(n 채널) TFET의 미러 구조물일 수 있다.
일부 실시예에서 도 16을 참조하여, 측벽 표면(210S(A)) 상의 게이트 전극 층(1610), AlN 유전체 층(1600), n 도핑된 GaN 층(1500) 및 InGaxN 분극 층(1400)을 포함하는 스택은, 예를 들어 핀(210)의 중간 부분 상에 구조물을 형성하도록 패터닝된다. 패터닝 프로세스 동안, 게이트 전극 층(1610), AlN 유전체 층(1600), n 도핑된 GaN 층(1500) 및 InGaxN 분극 층(1400)이 핀(210)의 다른 부분으로부터 제거되고 이들 부분의 측벽 표면(210S(A))이 노출된다. 일부 실시예에서 전술한 패터닝 프로세스 동안, AlN 유전체 층(1600)은 측벽 표면(210S(B))으로부터 제거되지 않는다.
예로써 비한정적으로, 도 18은 상기 기재된 패터닝 프로세스 후의, 핀(210)의 평면도이다. 도 18의 도면에서, InGaxN 분극 층(1400)은 n 도핑된 GaN 층(1500)에 의해 커버되고 점선으로 표현되어 있다.
도 18에 도시된 n 타입 TFET와 마찬가지로, 측벽 표면(210S(B)) 상의 게이트 전극 층(1610), AlN 유전체 층(1600), p 도핑된 GaN 층(1700) 및 InGaxN 분극 층(1400)을 갖는, 도 17에 도시된 p 타입 TFET 구조물의 스택도 또한, 예를 들어 핀(210)의 중간 부분 상에 구조물을 형성하도록 패터닝된다. 패터닝 프로세스 동안, 게이트 층(1610), AlN 유전체 층(1600), p 도핑된 GaN 층(1700) 및 InGaxN 분극 층(1400)이 핀(210)의 다른 부분으로부터 제거되고 이들 부분의 측벽 표면(210S(B))이 노출된다. 일부 실시예에서, 측벽 표면(210S(A)) 상의 AlN 유전체 층(1600)은 전술한 패터닝 프로세스 동안 제거되지 않는다.
일부 실시예에서, 게이트 전극 층, AlN 유전체 층, 도핑된 GaN 층, 및 InGaxN 분극 층을 포함하는 패터닝된 구조물의 측벽 상에 스페이서가 형성된다. 스페이서 형성은, 도 1에 도시된 방법(100)의 동작 140에 대하여 상기에 기재된, 도 6에 도시된 스페이서(600)의 형성과 유사하다. 예로써 비한정적으로, 도 18은 패터닝된 게이트 층(1610), AlN 유전체 층(1600), 도핑된 GaN 층(1500) 및 InGaxN 분극 층(1400) 스택의 측벽 표면을 커버하는 스페이서(1800)를 포함한다. 일부 실시예에서, 스페이서는 도 1에 도시된 방법(100)의 동작 140에 대하여 기재된 동일 제조 동작에 기초하여 n 타입 및 p 타입 TFET 상에 형성될 수 있다.
도 13을 참조하여, TFET 제조 방법(1300)은 동작 1360 및 n 타입 TFET 또는 p 타입 TFET에 대한 소스 및 드레인 콘택의 형성으로 이어진다. 일부 실시예에서, 소스 콘택은 도 1에 도시된 방법(100)의 동작 150 내지 180와 유사한 프로세스를 이용해 핀(210)의 측벽 상에 형성된다. 그러나, TFET의 경우, 동작 160의 n 도핑된 GaN 층 및 동작 180의 p 도핑된 GaN 층은 하나의 실시예에서 InGaxN 분극 층으로 대체되며, 이는 둘 다의 n 타입 TFET 및 p 타입 TFET에 대하여 공통일 수 있다. 각각, 드레인 콘택이 nTFET에 대하여 n-GaN 층(1500)의 상부 표면 상에 그리고 pTFET에 대하여 p-GaN 층(1700)의 상부 표면 상에 형성된다.
예로써 비한정적으로, 소스 콘택 형성 프로세스가 도 18의 n 타입 TFET에 대하여 제공될 것이다. 그러나, p 타입 TFET에 대한 소스 콘택 형성 프로세스는, n 콘택 전극이 p 콘택 전극 대신에 사용된다는 것을 제외하고는, 도 18의 n 타입 TFET에 대한 소스 콘택 형성 프로세스와 유사하다.
도 13의 동작 1360에 따르면, 소스 콘택 개구는 도 18의 n 타입 TFET 구조물 상에 퇴적된 유전체 층에 형성될 수 있다. 예로써 비한정적으로, 유전체 층은 도 8 내지 도 12에 도시된 유전체 층(800)과 유사할 수 있고, 그의 상부 표면이 게이트 층(1610)의 상부 표면과 실질적으로 공면을 이루도록 기판(200) 위에 퇴적될 수 있다. 일부 실시예에서, 퇴적된 유전체 층은 게이트 층(1610)을 완전히 커버한다. 또한, 유전체 층은 스페이서(1800)의 재료와 상이할 수 있다. 예를 들어, 스페이서(1800)의 재료가 실리콘 질화물인 경우, 유전체 층에 대한 재료는 실리콘 질화물이 아닌 다른 것이다(예컨대, 실리콘 산화물 또는 로우 k 유전체). 유전체 층에서의 소스 콘택 개구는 핀(210)의 측벽 표면(210S(A))을 노출시킨다. 유전체 층에서의 소스 콘택 개구는 예를 들어, 패터닝된 하드 마스크 또는 패터닝된 포토레지스트와 같은 에칭 마스크를 통해 건식 에칭 프로세스를 이용해 형성될 수 있다. 도 19는 상기 설명된 바와 같이 유전체 측벽 표면(210S(A))을 노출시키는, 유전체 층(1910)에서의 소스 콘택 개구(1900)의 형성 후의, 도 18의 도면이다. 일부 실시예에서, 도 19에 도시된 바와 같이, 소스 콘택 개구(1900)가 스페이서(1800)에 인접하게 형성된다.
일부 실시예에서, 또다른 InN 분극 층이 개구(1900)에서 성장된다. InN 분극 층은 개구(1900)의 측벽 표면 및 GaN 핀(210)의 노출된 측벽 표면(210S(A))을 커버한다. 다음으로, 소스 금속 콘택을 형성하도록 p 타입 콘택 전극이 소스 콘택 개구(1900) 안에 퇴적된다. P 타입 TFET에서는, n 타입 소스 콘택 전극이 p 타입 소스 콘택 전극 대신에 퇴적된다. 도 20은 콘택 개구(1900)에서의 InN 분극 층(2000) 및 p 타입 콘택 전극(2010)의 퇴적 후의, 도 19에 도시된 평면도이다.
예로써 비한정적으로, n 타입 또는 p 타입 콘택 전극은 약 2 nm와 약 5 nm 사이의 두께로 ALD 프로세스를 이용해 퇴적될 수 있다. 일부 실시예에서, n 타입 콘택 전극은 (i) 티타늄 및 알루미늄 또는 (ii) 스캔듐의 스택을 포함하고, p 타입 콘택 전극은 팔라듐 또는 플래티늄을 포함한다. 상기 언급된 금속은 예시이며 한정하는 것이 아니고, 다른 적합한 금속이 가능하다.
상기에 설명된 바와 같이, p 타입 TFET 구조물은 z 축을 따라 n 타입 TFET의 미러 구조물일 수 있고, 이의 제조는 또한 방법(1300)으로 기재될 수 있다. 일부 실시예에서, n 타입 및 p 타입 TFET는 도 12에 도시된 인버터 구조물의 nFET 및 pFET와 동시에 형성될 수 있다. 결과적으로, 여기에 기재된 바와 같이 둘 다의 FET 및 TFET의 집적이 동일 회로 내에서 가능하다. 또한, 방법(1300)으로 제조된 TFET는 약 0.3 V의 낮은 구동 전압에서 동작할 수 있고, 따라서 감소된 전력 소비 및 열 발생을 갖는다.
상기 설명된 바와 같이, 드레인 콘택이 nTFET에 대하여 n-GaN 층(1500)의 상부 표면 상에 그리고 pTFET에 대하여 p-GaN 층(1700)의 상부 표면 상에 형성된다. 예를 들어 도 20을 참조하여, 드레인 콘택(2020)은 n-GaN 층(1500)의 상부 표면 상에 형성될 수 있다. 예로써 비한정적으로, 드레인 콘택(2020)의 형성은 다음과 같이 기재될 수 있다. 드레인 콘택은, n-GaN 층(1500)을 노출시키도록, 패터닝된 하드 마스크 또는 패터닝된 포토레지스트와 같은 에칭 마스크를 통해 예를 들어 건식 에칭 프로세스를 이용해, 유전체 층(1910)에 형성된다. 그 후에, 도 20에 도시된 바와 같이, 드레인 콘택(2020)을 형성하도록, n 타입 콘택 전극이 드레인 개구에 퇴적될 수 있다. 유전체 층(1910)의 상부 표면이 GaN 층(1500)의 상부 표면과 공면을 이루는 경우, 드레인 개구가 제2 유전체 층 상에 형성될 수 있도록 제2 유전체가 유전체 층(1910) 위에 퇴적될 수 있다. pTFET에 대한 드레인 콘택은 n 타입 콘택 전극과 대조적으로 p 타입 콘택 전극을 사용하여 마찬가지 방식으로 형성될 수 있다. 상기에 설명된 바와 같이, n 타입 및 p 타입 콘택 전극은 약 2 nm와 약 5 nm 사이의 두께로 A:D 프로세스를 이용해 퇴적될 수 있다. 일부 실시예에서, n 타입 콘택 전극은 (i) 티타늄 및 알루미늄 또는 (ii) 스캔듐의 스택을 포함하고, p 타입 콘택 전극은 팔라듐 또는 플래티늄을 포함한다. 상기 언급된 금속은 예시이며 한정하는 것이 아니고, 다른 적합한 금속이 가능하다.
일부 실시예에 따르면, 도 21은 ON 상태 동안 nTFET의 시뮬레이트된 에너지 밴드 도면이고, 도 22는 ON 상태 동안 pTFET의 시뮬레이트된 에너지 밴드 도면이다. 예로써 비한정적으로, 도 21은 라인 BB’에 걸쳐 도 16에 도시된 nTFET의 에너지 밴드 도면일 수 있고, 도 22는 라인 CC’에 걸쳐 도 17에 도시된 pTFET 구조물일 수 있다. 국부 계면 분극 전하 ρb+ 및 ρb-가 또한 GaN 핀, InGaxN 분극 층, 및 도핑된 GaN 층 사이의 각자의 계면 상에 도시된다.
ON 상태 동안 밴드-밴드 터널링이 발생하기 위해, 도 21에서 소스의 가전자대(Ev)에 있는 전자는 트랩(예컨대, 중간 에너지 레벨)의 도움 없이 드레인의 전도대(EC)로 터널링하여야 한다. 따라서, 밴드-밴드 터널링이 발생하기 위해, 도 22에서의 드레인의 가전자대(Ev)에 있는 전자는 트랩(예컨대, 중간 에너지 레벨)의 도움 없이 도 22에서의 소스의 전도대(EC)로 터널링하여야 한다.
여기에 기재된 실시예는, 갈륨 질화물, 알루미늄 질화물, 알루미늄 갈륨 질화물 및 인듐 질화물과 같은 III족 질화물 재료를 사용하는 FET 및 TFET 핀 기반의 구조물에 대한 집적 제조 프로세스에 관한 것이다. 결과적인 FET는 높은 구동 전압 동작(예컨대, 약 0.6 V와 약 1.2 V 사이)에 사용될 수 있고, TFET 구조물은 낮은 구동 전압 동작(예컨대, 약 0.3 V)에 사용될 수 있다. FET 및 TFET 구조물 둘 다 다음을 제공하는 핀 기반의 아키텍처로 제조된다: (i) 초소형 디바이스에 적합한 기계적 안정성, (ii) FET와 TFET 간의 원활한 통합, 및 (iii) 증가된 디바이스 밀도. 일부 실시예에 따르면, 제조된 FET 및 TFET는, 국부 계면 분극 전하 평면을 제공하는 극성 계면을 특징으로 한다. 극성 및 무극성 계면의 사용으로, 단일 핀 상에 n 타입 및 p 타입 FET가 제조될 수 있고, 이는 결과적인 FET 구조물의 풋프린트를 더 감소시키고 주입 도핑의 사용을 없앨 수 있다. 일부 실시예에 따르면, 도핑되지 않은, 에칭된 갈륨 질화물 핀이 FET 및 TFET 구조물 둘 다에 대한 시작점이다. 또한, 단결정 AlN 또는 AlGaxN 하이 k 유전체의 사용은 계면 상태 밀도(Dit)를 감소시키고 오프전류 한계를 개선할 수 있다.
일부 실시예에서, 반도체 구조물은, 무극성 상부 표면 및 2개의 대향하는 제1 및 제2 극성 측벽 표면을 갖는 핀을 포함한다. 반도체 구조물은, 제1 극성 측벽 표면 상의 제1 극성 층, 제2 극성 측벽 표면 상의 제2 극성 층, 및 제1 및 제2 유전체 층 상의 게이트 전극 층을 더 포함한다.
일부 실시예에서, 반도체 구조물은, 미도핑 반도체 재료로부터의 기판 및 기판 상에 배치된 핀을 포함한다. 핀은, 무극성 상부 표면 및 2개의 대향하는 제1 및 제2 극성 측벽 표면을 포함하며, 미도핑 반도체 재료로 제조된다. 반도체 구조물은, 제1 극성 측벽 표면 상의 분극 층, 분극 층 상의 도핑된 반도체 층, 도핑된 반도체 층 상의 그리고 제2 극성 측벽 표면 상의 유전체 층, 및 유전체 층 및 제1 극성 측벽 표면 상의 게이트 전극 층을 더 포함한다.
일부 실시예에서, 회로는, finFET 인버터 구조물 및 TFET을 포함한다. finFET 인버터 구조물은, 2개의 대향하는 제1 및 제2 극성 측벽 표면을 갖는 제1 핀, 제1 핀의 제1 극성 측벽 표면 상의 제1 유전체 층, 제1 핀의 제2 극성 측벽 표면 상의 제2 유전체 층, 및 제1 및 제2 유전체 층 상의 게이트 전극 재료를 포함한다. TFET는, 2개의 대향하는 제1 및 제2 극성 측벽 표면을 갖는 제2 핀, 제2 핀의 제1 극성 측벽 표면 상의 분극 층, 분극 층 상의 도핑된 반도체 층, 도핑된 반도체 층 및 제2 핀의 제2 극성 측벽 표면 상의 제3 유전체 층, 및 제2 핀의 제1 극성 측벽 표면 상에 있는 제3 유전체 층 상의 게이트 전극 재료를 포함한다.
본 개시의 요약 부분이 아니라 구체적인 내용 부분이 청구항을 해석하는데 사용되고자 함을 알아야 할 것이다. 본 개시의 요약 부분은 발명자(들)에 의해 고려되는 본 개시의 모든 가능한 실시예가 아니라 하나 이상을 서술한 것일 수 있으며, 따라서 어떠한 방식으로든 첨부된 청구항을 한정하도록 의도되지 않는다.
전술한 개시는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알 것이다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 할 것이다.
실시예
실시예 1. 반도체 구조물에 있어서,
무극성(non-polar) 상부 표면 및 2개의 대향하는 제1 및 제2 극성(polar) 측벽 표면을 갖는 핀;
상기 제1 극성 측벽 표면 상의 제1 극성 층;
상기 제2 극성 측벽 표면 상의 제2 극성 층; 및
상기 제1 및 제2 극성 층 상의 게이트 전극 층을 포함하는 반도체 구조물.
실시예 2. 실시예 1에 있어서, 상기 제1 및 제2 극성 측벽 표면은 반대 극성을 갖는 국부 계면 분극 전하를 포함하는 것인 반도체 구조물.
실시예 3. 실시예 1에 있어서, 상기 제1 및 제2 극성 층의 각각은 동일하거나 상이한 몰분율비(mole fraction ratio)를 갖는 알루미늄 질화물 또는 알루미늄 갈륨 질화물을 포함하는 것인 반도체 구조물.
실시예 4. 실시예 1에 있어서, 상기 제1 및 제2 극성 층의 각각은 동일하거나 상이한 두께를 갖는 것인 반도체 구조물.
실시예 5. 실시예 1에 있어서, 상기 제1 및 제2 극성 층은 약 1 nm와 약 3 nm 사이의 두께를 갖는 것인 반도체 구조물.
실시예 6. 실시예 1에 있어서, 상기 핀은 약 30 nm와 약 50 nm 사이의 높이 및 약 8 nm와 약 10 nm 사이의 폭을 갖는 미도핑(undoped) 갈륨 질화물을 포함하는 것인 반도체 구조물.
실시예 7. 실시예 1에 있어서, 상기 제1 극성 측벽 표면, 상기 제1 극성 층, 및 상기 제1 극성 층 상의 상기 게이트 전극 층은 제1 타입의 전계 효과 트랜지스터를 형성하고, 상기 제2 극성 측벽 표면, 상기 제2 극성 층, 및 상기 제2 극성 층 상의 상기 게이트 전극 층은 상기 제1 타입의 전계 효과 트랜지스터와 상이한 제2 타입의 전계 효과 트랜지스터를 형성하는 것인 반도체 구조물.
실시예 8. 실시예 7에 있어서, 상기 제1 타입의 전계 효과 트랜지스터는 n 타입이고 상기 제2 타입의 전계 효과 트랜지스터는 p 타입인 것인 반도체 구조물.
실시예 9. 실시예 1에 있어서,
상기 제1 극성 층이 커버하지 않는, 상기 핀의 상기 제1 극성 측벽 표면 상의 제1 도핑된 반도체 재료 층;
상기 제2 극성 층이 커버하지 않는, 상기 핀의 상기 제2 극성 측벽 표면 상의 제2 도핑된 반도체 재료 층;
상기 제1 도핑된 반도체 재료 상의 제1 전극; 및
상기 제2 도핑된 반도체 재료 상의 제2 전극을 더 포함하고,
상기 제1 전극은 상기 제2 전극과 상이한 것인 반도체 구조물.
실시예 10. 실시예 9에 있어서, 상기 제1 도핑된 반도체 재료는 n 도핑된 갈륨 질화물을 포함하고, 상기 제2 도핑된 반도체 재료는 p 도핑된 갈륨 질화물을 포함하는 것인 반도체 구조물.
실시예 11. 반도체 구조물에 있어서,
미도핑 반도체 재료를 포함하는 기판;
상기 기판 상의 핀으로서, 무극성 상부 표면 및 2개의 대향하는 제1 및 제2 극성 측벽 표면을 가지며, 상기 미도핑 반도체 재료를 포함하는 것인, 상기 핀;
상기 제1 극성 측벽 표면 상의 분극 층;
상기 분극 층 상의 도핑된 반도체 층;
상기 도핑된 반도체 층 상의 그리고 상기 제2 극성 측벽 표면 상의 유전체 층; 및
상기 유전체 층 및 상기 제1 극성 측벽 표면 상의 게이트 전극 층을 포함하는 반도체 구조물.
실시예 12. 실시예 11에 있어서, 상기 미도핑 반도체 재료는 갈륨 질화물을 포함하고, 상기 제1 극성 측벽 표면은 (
Figure pat00017
) 면과 평행하고, 상기 제2 극성 측벽 표면은 (
Figure pat00018
) 면과 평행하고, 상기 무극성 상부 표면은
Figure pat00019
) 면과 평행한 것인 반도체 구조물.
실시예 13. 실시예 11에 있어서, 상기 미도핑 반도체 재료는 갈륨 질화물을 포함하고, 상기 제1 극성 측벽 표면은 (
Figure pat00020
) 면과 평행하고, 상기 제2 극성 측벽 표면은 (
Figure pat00021
) 면과 평행하고, 상기 무극성 상부 표면은
Figure pat00022
) 면과 평행한 것인 반도체 구조물.
실시예 14. 실시예 11에 있어서, 상기 분극 층은 인듐 질화물 또는 인듐 갈륨 질화물을 포함하고, 상기 도핑된 반도체 층은 n 도핑된 갈륨 질화물 또는 p 도핑된 갈륨 질화물을 포함하는 것인 반도체 구조물.
실시예 15. 실시예 11에 있어서, 상기 제1 극성 측벽 표면, 상기 분극 층, 상기 도핑된 반도체 층, 상기 유전체 층 및 상기 게이트 전극 층은 터널 전계 효과 트랜지스터를 형성하는 것인 반도체 구조물.
실시예 16. 실시예 11에 있어서, 상기 분극 층과 상기 핀의 상기 제1 극성 측벽 표면 사이의 계면은, 약 5x1012/cm2과 약 5x1014/cm2 사이 범위의 절대 국부 계면 분극 전하 밀도를 포함하는 것인 반도체 구조물.
실시예 17. 회로에 있어서,
finFET 인버터 구조물과,
터널 finFET(TFET; tunnel finFET)을 포함하고,
상기 finFET 인버터 구조물은,
2개의 대향하는 제1 및 제2 극성 측벽 표면을 갖는 제1 핀;
상기 제1 핀의 상기 제1 극성 측벽 표면 상의 제1 유전체 층;
상기 제1 핀의 상기 제2 극성 측벽 표면 상의 제2 유전체 층; 및
상기 제1 및 제2 유전체 층 상의 게이트 전극 재료
를 포함하고,
상기 TFET는,
2개의 대향하는 제1 및 제2 극성 측벽 표면을 갖는 제2 핀;
상기 제2 핀의 상기 제1 극성 측벽 표면 상의 분극 층;
상기 분극 층 상의 도핑된 반도체 층;
상기 도핑된 반도체 층 및 상기 제2 핀의 상기 제2 극성 측벽 표면 상의 제3 유전체 층; 및
상기 제2 핀의 상기 제1 극성 측벽 표면 상에 있는 상기 제3 유전체 층 상의 상기 게이트 전극 재료
를 포함하는 것인 회로.
실시예 18. 실시예 17에 있어서, 상기 도핑된 반도체 층은 n 도핑 또는 p 도핑된 갈륨 질화물을 포함하고, 상기 제1, 제2, 및 제3 유전체 층의 각각은 알루미늄 질화물 또는 알루미늄 갈륨 질화물을 포함하는 것인 회로.
실시예 19. 실시예 17에 있어서, 상기 제2 핀의 상기 제1 극성 측벽 표면은 n 채널 TFET 또는 p 채널 TFET를 포함하는 것인 회로.
실시예 20. 실시예 17에 있어서, 상기 제1 핀의 상기 제1 극성 측벽 표면은 n 채널 finFET을 포함하고, 상기 제1 핀의 상기 제2 극성 측벽 표면은 p 채널 finFET을 포함하는 것인 회로.

Claims (10)

  1. 반도체 구조물에 있어서,
    무극성(non-polar) 상부 표면 및 2개의 대향하는 제1 및 제2 극성(polar) 측벽 표면을 갖는 핀;
    상기 제1 극성 측벽 표면 상의 제1 극성 층;
    상기 제2 극성 측벽 표면 상의 제2 극성 층; 및
    상기 제1 및 제2 극성 층 상의 게이트 전극 층을 포함하는 반도체 구조물.
  2. 청구항 1에 있어서, 상기 제1 및 제2 극성 측벽 표면은 반대 극성을 갖는 국부 계면 분극 전하를 포함하는 것인 반도체 구조물.
  3. 청구항 1에 있어서, 상기 제1 및 제2 극성 층의 각각은 동일하거나 상이한 몰분율비(mole fraction ratio)를 갖는 알루미늄 질화물 또는 알루미늄 갈륨 질화물을 포함하는 것인 반도체 구조물.
  4. 청구항 1에 있어서, 상기 제1 극성 측벽 표면, 상기 제1 극성 층, 및 상기 제1 극성 층 상의 상기 게이트 전극 층은 제1 타입의 전계 효과 트랜지스터를 형성하고, 상기 제2 극성 측벽 표면, 상기 제2 극성 층, 및 상기 제2 극성 층 상의 상기 게이트 전극 층은 상기 제1 타입의 전계 효과 트랜지스터와 상이한 제2 타입의 전계 효과 트랜지스터를 형성하는 것인 반도체 구조물.
  5. 청구항 4에 있어서, 상기 제1 타입의 전계 효과 트랜지스터는 n 타입이고 상기 제2 타입의 전계 효과 트랜지스터는 p 타입인 것인 반도체 구조물.
  6. 청구항 1에 있어서,
    상기 제1 극성 층이 커버하지 않는, 상기 핀의 상기 제1 극성 측벽 표면 상의 제1 도핑된 반도체 재료 층;
    상기 제2 극성 층이 커버하지 않는, 상기 핀의 상기 제2 극성 측벽 표면 상의 제2 도핑된 반도체 재료 층;
    상기 제1 도핑된 반도체 재료 상의 제1 전극; 및
    상기 제2 도핑된 반도체 재료 상의 제2 전극을 더 포함하고,
    상기 제1 전극은 상기 제2 전극과 상이한 것인 반도체 구조물.
  7. 청구항 6에 있어서, 상기 제1 도핑된 반도체 재료는 n 도핑된 갈륨 질화물을 포함하고, 상기 제2 도핑된 반도체 재료는 p 도핑된 갈륨 질화물을 포함하는 것인 반도체 구조물.
  8. 반도체 구조물에 있어서,
    미도핑 반도체 재료를 포함하는 기판;
    상기 기판 상의 핀으로서, 무극성 상부 표면 및 2개의 대향하는 제1 및 제2 극성 측벽 표면을 가지며, 상기 미도핑 반도체 재료를 포함하는 것인, 상기 핀;
    상기 제1 극성 측벽 표면 상의 분극 층;
    상기 분극 층 상의 도핑된 반도체 층;
    상기 도핑된 반도체 층 상의 그리고 상기 제2 극성 측벽 표면 상의 유전체 층; 및
    상기 유전체 층 및 상기 제1 극성 측벽 표면 상의 게이트 전극 층을 포함하는 반도체 구조물.
  9. 청구항 8에 있어서, 상기 미도핑 반도체 재료는 갈륨 질화물을 포함하고, 상기 제1 극성 측벽 표면은 (
    Figure pat00023
    ) 면과 (
    Figure pat00024
    ) 면 중의 하나와 평행하고, 상기 제2 극성 측벽 표면은 (
    Figure pat00025
    ) 면과 (
    Figure pat00026
    ) 면 중의 다른 하나와 평행하고, 상기 무극성 상부 표면은
    Figure pat00027
    ) 면과 평행한 것인 반도체 구조물.
  10. 회로에 있어서,
    finFET 인버터 구조물과,
    터널 finFET(TFET; tunnel finFET)을 포함하고,
    상기 finFET 인버터 구조물은,
    2개의 대향하는 제1 및 제2 극성 측벽 표면을 갖는 제1 핀;
    상기 제1 핀의 상기 제1 극성 측벽 표면 상의 제1 유전체 층;
    상기 제1 핀의 상기 제2 극성 측벽 표면 상의 제2 유전체 층; 및
    상기 제1 및 제2 유전체 층 상의 게이트 전극 재료
    를 포함하고,
    상기 TFET는,
    2개의 대향하는 제1 및 제2 극성 측벽 표면을 갖는 제2 핀;
    상기 제2 핀의 상기 제1 극성 측벽 표면 상의 분극 층;
    상기 분극 층 상의 도핑된 반도체 층;
    상기 도핑된 반도체 층 및 상기 제2 핀의 상기 제2 극성 측벽 표면 상의 제3 유전체 층; 및
    상기 제2 핀의 상기 제1 극성 측벽 표면 상에 있는 상기 제3 유전체 층 상의 상기 게이트 전극 재료
    를 포함하는 것인 회로.
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