TW202025492A - 半導體結構與電路 - Google Patents

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朵爾伯斯 荷爾本
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Abstract

本揭露之一實施方式描述一種半導體結構，半導體結構包含未摻雜之半導體材料的基板，以及設置於基板上的鰭。鰭包含非極化頂面與二個相對的第一與第二極化側壁表面。半導體結構更包含位於第一極化側壁表面之上的極化層、位於摻雜半導體層與第二極化側壁表面之上的介電層以及位於介電層與第一極化側壁表面之上的閘極電極層。

Description

基於鰭的場效電晶體
在互補金屬氧化物半導體科技(complementary metal oxide semiconductor,CMOS)中，將金屬氧化物半導體場效電晶體的尺寸縮小，已經是提升矽的互補金屬氧化物半導體表現的首選手段。元件尺寸的縮小將會產生較小的電晶體，隨之產生之較大的元件密度，將會導致功率密度上以100瓦每平方公分的方式增加。此外，元件尺寸的縮小將更進一步增加功率密度並導致電晶體毀損。
100‧‧‧方法
110~190‧‧‧流程
200‧‧‧氮化鎵層
200T‧‧‧頂面
210‧‧‧鰭
210S、210S(A)、210S(B)‧‧‧側壁表面
210T‧‧‧頂面
210h‧‧‧高度
210W‧‧‧寬度
220、230‧‧‧切線
235A、235B‧‧‧界面極化電荷密度
236A、236B‧‧‧表面薄膜電荷密度
300、300A、300B‧‧‧介電層
310‧‧‧能帶圖
320‧‧‧電阻率圖
330‧‧‧箭頭
340‧‧‧陰影區域
350‧‧‧線段
400‧‧‧閘極電極層
500‧‧‧閘極結構
600‧‧‧間隔件
800‧‧‧介電層
900‧‧‧接點開口
1000‧‧‧n摻雜氮化鎵層
1100‧‧‧n型接點電極
1200‧‧‧p摻雜氮化鎵
1220‧‧‧p型接點電極
1230‧‧‧反相器結構
1300‧‧‧方法
1310~1360‧‧‧流程
1400‧‧‧氮化鎵銦InGaxN極化層
1500‧‧‧n摻雜氮化鎵層
1600‧‧‧氮化鋁介電層
1610‧‧‧閘極電極層
1700‧‧‧p摻雜氮化鎵層
1800‧‧‧間隔件
1900‧‧‧源極接點開口
1910‧‧‧介電層
2000‧‧‧氮化銦極化層
2010‧‧‧p型接點電極
2020‧‧‧汲極接點
ρb+、ρb-‧‧‧局域界面極化電荷
AA’、BB’、CC’‧‧‧線段
d‧‧‧距離
Ec‧‧‧導電帶
Ev‧‧‧價電帶
EF‧‧‧費米能級
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本揭露之一實施方式的各方面。在附圖中，除非上下文另有說明，否則相同的附圖標記表示相似的元件或步驟。附圖中元件的尺寸和相對位置不一定按比例繪製。實際上，為了清楚討論，可以任意增加或減少各種特徵的元件。
第1圖是根據一些實施方式中，繪示用於形成n型與p型場效電晶體於氮化鎵鰭上之一方法的流程圖。
第2A圖是根據一些實施方式中，繪示在氮化鎵層上的氮化鎵鰭的立體圖。
第2B圖是根據一些實施方式中，繪示在氮化鎵層上的氮化鎵鰭沿x軸的橫截面圖。
第3A圖是根據一些實施方式中，繪示在氮化鎵層上的氮化鎵鰭沿x軸的橫截面圖，其中氮化鎵鰭具有形成於其上之介電層。
第3B圖是根據一些實施方式中，繪示反相器結構的能帶能量圖，其中此反相器形成於一個單一的氮化鎵鰭上，並且此氮化鎵鰭的偏壓條件是在對應的特定電阻率變化圖上。
第4圖是根據一些實施方式中，繪示在氮化鎵層上之氮化鎵鰭沿x軸的橫截面圖，其中氮化鎵鰭具有形成於其上之閘極電極層。
第5圖是根據一些實施方式中，繪示在氮化鎵層上之氮化鎵鰭沿y軸的橫截面圖，氮化鎵鰭具有圖案化的閘極電極層。
第6圖是根據一些實施方式中，繪示在氮化鎵層上之氮化鎵鰭沿y軸的橫截面圖，其中氮化鎵鰭具有形成於圖案化閘極電極層之側壁上的間隔件。
第7圖是根據一些實施方式中，繪示在氮化鎵層上之氮化鎵鰭沿x軸的橫截面圖，其中氮化鎵鰭具有在介電層上的間隔件。
第8圖是根據一些實施方式中，繪示部分形成的場效電晶體結構沿y軸的橫截面圖。
第9圖是根據一些實施方式中，繪示位於單一鰭上部分形成的n型與p型場效電晶體的頂視圖，其中單一鰭具有用於n型場效電晶體之接點開口。
第10圖是根據一些實施方式中，繪示位於單一鰭上部分形成的n型與p型場效電晶體的頂視圖，其中單一鰭具有位於用於n型場效電效電晶體之接點開口內的n摻雜氮化鎵層。
第11圖是根據一些實施方式中，位於單一鰭上部分形成的n型與p型場效電晶體的頂視圖，其中單一鰭具有用於n型場效電晶體之源極/汲極接點。
第12圖是根據一些實施方式中，在一反相器狀態下n型場效電晶體與p型場效電晶體的一頂視圖。
第13圖是根據一些實施方式中，用於形成n型與p型穿隧場效電晶體方法的一流程圖。
第14圖是根據一些實施方式中，在沉積氮化銦極化層後，氮化鎵層上氮化鎵鰭沿x軸之一橫截面圖。
第15圖是根據一些實施方式中，在沉積n摻雜氮化鎵層後，氮化鎵層上氮化鎵鰭沿x軸之一橫截面圖。
第16圖是根據一些實施方式中，n型穿隧場效電晶體沿x軸之一橫截面圖。
第17圖是根據一些實施方式中，p型穿隧場效電晶體沿x軸之一橫截面圖。
第18圖是根據一些實施方式中，具有間隔件之n型穿隧場效電晶體的頂視圖。
第19圖是根據一些實施方式中，具有接點開口之n型穿隧場效電晶體的頂視圖。
第20圖是根據一些實施方式中，具有接點之n型穿隧場效電晶體的頂視圖。
第21圖與第22圖是根據一些實施方式中，分別模擬在導通狀態下n型與p型穿隧場效電晶體的能帶圖。
以下揭露內容，提供了用於實現所描述主題不同特徵的許多不同實施方式或示例。以下描述元件和配置的具體示例以簡化本說明書。當然，這些僅僅是示例，而不是限制性的。例如，在隨後的描述中，於第二特徵之上或上方形成第一特徵，可以包括其中第一特徵和第二特徵以直接接觸形成的實施方式，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵的實施方式，使得第一特徵和第二特徵可以不直接接觸。
此外，這裡可以使用空間相對術語，例如「在…下方」、「在…下面」、「低於」、「在…上方」、「高於」等，以便描述如圖中所示的一個元件或特徵與另一個元件或特徵的關係。除了圖中所示的方向之外，空間相對術語旨在包括使用或操作中的裝置的不同方向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋這裡使用的空間相對描述符號。
本文所使用之「標稱」一詞係指所期望、目標、特徵值，或者是組件或操作過程的參數，這些在產品的設計階段或是在操作的過程中設置，並具有一系列在期望值之上與/或之下範圍的值。這些值具體的範圍取決於製造工藝或公差的微小變化。
本文所使用之「基本上」一詞表示可以基於與半導體元件主題相關之特定技術節點變化而給定的量值。在一些實施方式中，基於特定的技術結點，「基本上」一詞可以表示給定的量值的變化，舉例來說，其變化是在目標值(或是預期值)的±5%範圍以內。
本文所使用之「大約」一詞表示一個可以基於與半導體元件主題相關之特定技術節點變化而給定的量值。在一些實施方式中，基於特定的技術結點，「大約」一詞可以表示給定的量值的變化，舉例來說，其變化是在10-30%的範圍內(例如：值的變化是在±10%、±20%或是±30%)。
本文所使用之「垂直」一詞表示標稱地垂直於一基板的表面。
在每單位面積上具有高密度電晶體之移動裝置的應用，其發熱與散熱問題將會是一種挑戰。其中一種於具有高元件密度的電路中控制熱產生的方法，便是減少金屬氧化物場效電晶體功率的消耗。由於驅動一個金屬氧化物場效電晶體(metal oxide field effect transistors,MOSFETs)的電壓與功率是呈現二次相關性，降低驅動電壓將會減少降低金屬氧化物場效電晶體功率的消耗。然而，降低驅動電壓也將會減少導通電流(on-state current)，並且減少導通電流與截止電流(off-state current)之間的比值。其中一種減少金屬氧化物場效電晶體驅動電壓，且能夠保持電晶體導通電流與截止電流比值的方法，是減少金屬氧化物場效電晶體的次臨界擺幅(sub-threshold swing)。然而，在室溫下，次臨界擺幅固定 在60mV/decade，這使得對功率的降低有了一個基本的限制。
穿隧場效電晶體(tunnel field-effect transistor,TFET)是一種電晶體類型，這種電晶體類型的結構是類似於金屬氧化物場效電晶體。然而，穿隧場效電晶體的開關機制不同於兩種結構，這使得穿隧場效電晶體是有望用於低功耗的電子產品上。穿隧場效電晶體開關是經由一位障(barrier)調變量子穿隧，而非如同金屬氧化物場效電晶體一樣調變位障上的熱電子輻射。因此，穿隧場效電晶體不會受限於載子的熱尾端(thermal tail of carriers)。載子的熱尾端限制了金屬氧化物場效電晶體在室溫下的次臨界擺幅是在約60mV/decade。穿隧場效電晶體能夠達到次臨界電壓擺幅小於60mV/decade(舉例來說，約40mV/decade)。穿隧場效電晶體的驅動電流能夠縮小，以在不受到減少導通電流與截止電流比值減少的代價下，降低功率的消耗。
利用III-V族材料(例如砷化銦與鎵銻)的穿隧場效電晶體，其與矽金屬氧化物場效電晶體的整合是有挑戰性的，因為III-V族材料具有低的熱容差(例如小於攝氏200度)，這使得穿隧場效電晶體結構僅能夠承受低的機械穩定性。與此同時，基於矽的穿隧場效電晶體並不提供可感知的電流特徵。
在本揭露所描述之實施方式中，直接整合III-氮族材料所製成的場效電晶體與由穿隧場效電晶體，例如氮化鎵、氮化鋁、以及氮化鎵鋁。因此，所產生之場效電晶體結構能夠用於高的驅動電壓流程(例如在約0.6V至1.2V之間)，並且所產生之穿隧場效電晶體結構能夠用於低的驅動電壓流程 (例如在約0.3V)。場效電晶體與穿隧場效電晶體兩者的結構是例用一基於鰭的架構所製成，而此一基於鰭的架構提供：(i)適用於超小(Ultra-small)元件的機械穩定度，(ii)場效電晶體與穿隧場效電晶體之間的無縫整合，以及(iii)增加元件密度。在一些實施方式中，製造出來的場效電晶體與穿隧場效電晶體包含多個極化的界面，這些極化的界面的作用是各自作為局部界面極化電荷平面，以在鰭片內分別引起相應的片電荷密度。因此，在這樣極化的界面的使用下，p通道場效電晶體與n通道場效電晶體兩者能夠形成於一單一的鰭上，這個單一的鰭更能夠減少產生場效電晶體結構的佔用面積。根據一些實施方式，一個未摻雜、被蝕刻之氮化鎵鰭是作為場效電晶體與穿隧電晶體兩結構的開始點。此外，使用單晶介電材料作為閘極介電質，等效上減少了穿隧場效電晶體的界面態密度(Dit)，並且改善截止電流的限制。
第1圖是示例方法100的流程圖，示例方法100能夠製造在減少佔用面積的反相器。更具體地說，反相器包含形成於一個單一鰭上的一個p型場效電晶體結構與一個n型的場效電晶體結構。p型與n型場效電晶體結構係利用III-氮族材料製造，並且能夠於約0.7V至約1.2V之間的驅動電壓下運作。其他的製作流程可以在方法100的各種不同流程之間表現，並且為簡便而省略。本揭露的實施方式並不以方法100為限。
製造方法100開始於流程110，並且形成氮化鎵於一未摻雜的氮化鎵層之上。在一些實施方式中，此未摻雜氮化鎵層外延地形成於一晶圓上，晶圓例如是矽晶圓、藍寶石晶圓 或者是碳化矽晶圓。在一些實施方式中，氮化鎵層生長使得其頂面平行於m-平面{1
Figure 108130882-A0202-12-0008-25
00}。根據一些實施方式，m-平面{1
Figure 108130882-A0202-12-0008-26
00}是一個非極化平面，舉例來說，淨極化率為零。作為例子而不以此為限，鰭能夠藉由沉積並圖案化位於氮化鎵層之頂面上的光阻層加以形成，並藉由一乾蝕刻工藝的蝕刻暴露之氮化鎵層，以形成氮化鎵鰭。圖案化的光阻層能夠於前述的乾蝕刻工藝中使用作為一個蝕刻罩。在一些實施方式中，乾蝕刻工藝是各向異性的，這使得鰭的形成基本上是具有垂直的側表面(側壁)。在乾蝕刻工藝之後，圖案化的光阻能夠透過一濕式蝕刻加以移除。
根據一些實施方式，第2A圖是流程110所產生之結構的立體圖，其中鰭210是形成於一蝕刻過的氮化鎵層200之上。在第2A圖中，為了簡單說明的目的，支撐氮化鎵層200的晶圓未繪示於圖上。因為鰭210已經自氮化鎵層200形成，鰭210的頂面210T與氮化鎵層200的頂面200T具有相同的晶向，例如平行於m-平面{0001}。在一些實施方式中，圖案化光阻的定向(orientation)係沿x-y平面，這使得當鰭210形成時，鰭的側壁表面210S是平行於c平面{0001}，因為c平面是一極化平面，c平面是極化平面代表沿c平面之淨極化(net polarization)是非零並且存在局域極化電荷。更為具體地說，側壁表面210S可以平行於(0001)平面，並且相對之側壁表面210S則可以平行於(000
Figure 108130882-A0202-12-0008-27
)平面。
第2B圖是鰭210沿切線220的橫截面圖，其中鰭210的側壁表面210S(A)是平行於(0001)平面，並且鰭210的另 一側壁表面210S(B)是平行於(000
Figure 108130882-A0202-12-0009-39
)平面。
參考第2A圖，鰭210具有高度210h，高度210h的範圍在約30奈米與50奈米之間，例如在約30奈米與40奈米之間、在約35奈米與45奈米之間、在約40奈米與50奈米之間。此外，鰭210具有寬度210W，寬度210W的範圍在約5奈米與10奈米之間，例如在約5奈米與8奈米之間、在約9奈米與10奈米之間等等。僅是作為示例而不以此為限，鰭210的長度可以約為80奈米。更高與更窄的鰭也是可能的；然而，這樣的鰭結構，其機械剛性性質可能會是相當脆弱的。除此之外，更寬的鰭(例如寬度大於10奈米的鰭)會影響裝置密度，因為更寬的鰭將提供較大的氮化鎵層200表面積。
基於說明的目的，後續的製造流程將使用鰭210沿x軸延伸之切線220與230之橫截面圖，以及沿y軸延伸之橫截面圖做說明。
參照第1圖，方法100進行到流程120，其中極化層(例如介電層)生長於鰭210的每一個側壁表面210S之上。第3A圖是鰭210沿第2圖之切線220的橫截面圖。僅是作為實施例而不以此限制，生長於鰭210的每一個側壁表面210S之上的極化層與內文中將以一介電層做說明。舉例來說，在第3A圖中，介電層300A於鰭210之一側壁表面210S(A)上生長，並且介電層300B於鰭210相對之一側壁表面210S(B)上生長。在一些實施方式中，介電層300A與300B係參照作為「介電殼(dielectric shell)」，並且介電層300A與300B包含氮化鎵鋁，其中氮化鎵鋁的化學式為AlGaxN，並且Ga之數量「x」是大 於等於零(也就是x
Figure 108130882-A0202-12-0010-29
0)。
在一些實施方式中，氮化鎵鋁AlGaxN介電層300A與300B具有相同或是相異的莫耳分率比(例如：鋁與氮的混合比例與/或鎵的濃度)。此外，氮化鎵鋁AlGaxN介電層300A與300B可以生長為具有相同或者是相異的厚度。僅是作為實施例而不以此限制，在一些情況下，氮化鎵鋁AlGaxN介電層300A與300B具有相同的厚度與莫耳分率比，因此介電層300A與300B能通過單一一次的沉積工藝一起沉積。在另外一些情況下，氮化鎵鋁AlGaxN介電層300A與300B若具有相異的厚度與/或相異的莫耳分率比，介電層300A與300B則能夠依序沉積。舉例來說，可以具有一個覆蓋於鰭210之一側壁表面210S(例如側壁表面210S(B))之上的犧牲層(未繪示於第3A圖)，而此時相對之鰭210之一側壁表面210S(例如側壁表面210S(A))則已暴露。接著氮化鎵鋁AlGaxN可以沉積於鰭210暴露的側壁表面210S之上。隨後，被沉積的鰭210的側壁表面210S被覆蓋，而未被沉積之鰭210的側壁表面210S暴露。在一些實施方式中，氮化鎵鋁AlGaxN介電層300A與300B覆蓋鰭210的所有表面，包含頂面210T。
在每一次沉積的過程中，每一個氮化鎵鋁AlGaxN介電層300A與300B的厚度與莫耳分率比能夠通過沉積工藝的參數加以控制。在一些實施方式中，氮化鎵鋁AlGaxN介電層300A與300B藉由有機金屬化學氣相沉積法(metal organic chemical vapor deposition,MOCVD)沉積。在一些實施方式中，氮化鎵鋁AlGaxN介電層300A與300B具有厚 度，厚度的範圍介於約1奈米至約3奈米之間(例如約1奈米至約1.5奈米之間、約2奈米至約2.5奈米之間，或是約3奈米)。在一些實施方式中，氮化鎵鋁AlGaxN介電層300A與300B具有約為9.5的介電常數(dielectric constant，或稱k-value)。在一些實施方式中，氮化鎵鋁AlGaxN介電層300A與300B具有單晶的結構，這樣單晶的結構減少了每一個介電層與它們鰭各自的側面之間的介面態密度Dit。這反過來能夠使得所形成之電晶體能夠在低功耗的情況下運行。
根據一些實施方式，由於在每種材料(例如氮化鎵與氮化鎵鋁AlGaxN)塊材裡不同數量的自發極化與壓電極化，局域化的電荷形成在氮化鎵鰭210與AlGaxN介電層300A與300B之間。其所產生之界面極化電荷不同於兩種材料各自的塊材極化。根據一些實施方式，235A與235B分別是在氮化鎵鰭210與氮化鎵鋁AlGaxN介電層300A與300B之間的界面極化電荷密度。舉例來說，每一個界面極化電荷密度235A與235B可以認為是在y-z平面(例如側壁表面210S(A)與側壁表面210S(B))上延伸之二維平面，而y-z平面對應到其x座標分量為0。僅是作為實施例而不以此為限，位於氮化鎵與氮化鎵鋁AlGaxN界面之間的局域極化電荷密度能夠用於定義氮化鎵之極化率以及氮化鎵鋁AlGaxN之極化率的差異。舉例來說，假設氮化鎵沒有應變(unstrained)，並且氮化鎵鋁AlGaxN介電層300A與300B承受拉伸應變(tensile strained)，在側壁表面210S(A)(例如沿著(0001)平面)的局域界面極化電荷密度235A可以約為0.104庫倫每平方公分(也就是每平方公分具有正的 6.5x1013個數的基本電荷)，而在側壁表面210S(B)(例如沿著(0001)平面)的局域界面極化電荷密度235B可以約為負的0.104庫倫每平方公分(也就是每平方公分具有負的6.5x1013個數的基本電荷)。電性相反的局域界面極化電荷密度235B允許n型場效電晶體與p型場效電晶體形成於單一的未摻雜氮化鎵鰭上。每一個局域界面極化電荷密度(例如235A與235B)能夠包含自發性極化與壓電極化的成分，壓電極化的成分相關於各個層(例如氮化鎵與氮化鎵鋁AlGaxN)中是否存在應變。作為實施例而不以此為限，當在氮化鎵鋁AlGaxN層中鎵元素的數量「x」增加，氮化鎵與氮化鎵鋁AlGaxN之間的晶格不匹配隨之增加。在極性半導體中，晶格不匹配有助於應變，而應變將導致極化電荷。此外，極化電荷的數量能夠增加應變的數量(例如，這相關於氮化鎵鋁AlGaxN中鎵元素的數量「x」)。而隨後極化電荷的數量，以及相應產生的應變，能夠用於調整電晶體的閥值電壓。在一些實施方式中，局域界面極化電荷密度235A與235B的大小約是0.104庫倫每平方公分，這樣能夠使得氮化鎵各自的表面薄膜電荷密度236A與236B具有每平方公分大於5x1012個基本電荷的數量，這取決於閘極電壓的條件。舉例來說，分別位於側壁表面210S(A)與210S(B)之上的氮化鎵表面薄膜電荷密度236A與236B，能夠各自具有大於負的約5x1012個基本電荷每平方公分與正的約5x1012個基本電荷每平方公分，這取決於閘極偏壓條件。表面薄膜電荷密度236A與236B可以認為是「準二維」，因為它們於空間中x座標不為0的y-z平面上延伸，這樣的y-z平面例如是側壁表面210S(A) 與210S(B)。因此，顧名思義，表面薄膜電荷密度236A與236B於一空間中x座標不為0的位置形成薄膜。也就是說，對於每一個氮化鎵表面薄膜電荷密度236A與236B的「厚度」(即是x的座標值)，厚度的範圍可以約在10Å至約30Å之間，舉例來說，厚度可以是在約10Å、約15Å、約20Å、約25Å、約30Å等等，其中厚度是指沿著x從每個側壁表面210S朝向氮化鎵鰭210中心測量之距離d，如第3A圖所示。在一些實施方式中，能夠調整在氮化鎵與氮化鎵鋁AlGaxN界面之間的局域極化電荷密度235A與235B，而這個調整係通過厚度與/或結合於介電層300A與300B的鎵的數量「x」。在一些實施方式中，在每一個介電層300A與300B以及鰭210之間的局域極化電荷密度235A與235B可以藉由氮化鎵鋁AlGaxN介電層中鎵的數量「x」做調整。因此，氮化鎵鋁AlGaxN中鎵的數量「x」係基於所需之局域極化電荷密度(例如局域極化電荷密度235A與235B)做定製，或是基於相應用於最佳化n型場效電晶體或是p型場效電晶體之操作或是表面之氮化鎵表面薄膜電荷密度(例如表面薄膜電荷密度236A與236B)來做定製。
分別對於形成在氮化鎵鰭210之上的n型(n通道)與p型(p通道)場效電晶體，位於氮化鎵/氮化鎵鋁AlGaxN界面(例如側壁表面210S(A))之正的局域極化電荷密度235A，以及位於氮化鎵/氮化鎵鋁AlGaxN界面(例如側壁表面210S(B))之負的局域極化電荷密度235B，以類似於施體(donor)與受體(acceptor)平面的方式發揮功能。也就是說，根據一些實施方式，一種n型(或是n通道)場效電晶體(後續參照作為「nFET」) 能夠形成於鰭側壁表面210S(A)之上，並且p型(或是p通道)場效電晶體(後續參照作為「pFET」)能夠形成於鰭側壁表面210S(B)之上。
根據一些實施方式，在鰭210的本體上存在最小或是沒有電流流過區域，鰭210的本體例如是介於氮化鎵表面薄膜電荷密度236A與236B之間。這是因為在氮化鎵/氮化鎵鋁AlGaxN界面(例如側壁表面210S(A)與210S(B))的局域極化電荷分別具有相反的電性，這反過來創造了一個通過鰭210的電場，這個電場使得(a)將所得到的移動表面薄膜電荷(mobile surface sheet charge)限制在氮化鎵/氮化鎵鋁AlGaxN界面的氮化鎵中，以及(b)耗盡鰭210的本體的電荷。
第3B圖展示一個模擬的能帶圖310，這個能帶圖310對應到第3A圖中沿線段AA’之結構，這個結構通過介電層300A、鰭210、介電層300B，並且此時第3A圖之介電層300A施加通過一正電壓(例如正的1伏特)，而介電層300B施加通過零電壓(例如0伏特)。作為實施例而不以此為限，模擬的能帶圖310假設鰭寬度210W約為8奈米，並且對於介電層300A與300B之一等價氧化厚度(equivalent oxide thickness,EOA)厚度約為0.87奈米。
作為前述偏壓條件設置的結果，形成於鰭側壁表面210S(A)之上的n型場效電晶體將處於導通狀態(例如在強反轉狀態下)，並且形成於鰭側壁表面210S(B)之上的p型場效電晶體將處於截止狀態。由於施加正電壓(例如正的1伏特)通過介電層300A，連接介電層300A之電極的費米能級EF如箭頭 330所指向下「推動」。與此同時，氮化鎵鰭210的費米能級EF是一個常數，並且氮化鎵鰭210的導帶(EC)向下「彎曲」至交錯費米能級EF的一個點。因此，負的表面薄膜電荷累積在鰭210與介電層300A之間的界面，如陰影區域340所示。在一些實施方式中，陰影區域340對應到如第3A圖所示的表面薄膜電荷密度236A。此外，沿x軸的陰影區域340的深度，係對應到第3A圖所示之表面薄膜電荷236A的距離d，並且說明表面薄膜電荷是準二維的，例如，被限制在靠近鰭210與介電層300A之間的界面，並具有非零的x座標值。
第3B圖也包含一個第3A圖的鰭210沿線段AA’結構的一電阻率(specific resistivity)圖320，其電阻率是表現在對數刻度上。上述兩圖(也就是模擬能帶圖310與電阻率圖320)共用相同的x軸，也就是對應到第3A圖的x軸。根據電阻率圖320，在鰭的中心，氮化鎵鰭210內的電阻率增加至約為1023餶cm。這代表鰭210這一塊是高電阻，並且因此極少或是沒有電流穿過鰭210本體(例如在第3A圖之氮化鎵表面薄膜電荷密度236A與236B)。如前所討論，這是因為在氮化鎵/氮化鎵鋁AlGaxN界面(例如在側壁表面210S(A)與210S(B)之上)的局域極化電荷具有相反的正負號，這反過來使創造了一個通過鰭210的電場，這個電場使得(a)將所得到的移動表面薄膜電荷(mobile surface sheet charge)限制在氮化鎵/氮化鎵鋁AlGaxN界面的氮化鎵中，以及(b)耗盡鰭210的本體的電荷。基於比較的目的，電阻率圖320也包含未摻雜矽的本質電阻率極線(例如4x105cm)，如線段350所標示。
因為鰭210的頂面210T平行於非極化m平面{1
Figure 108130882-A0202-12-0016-30
00}，不會有極化電荷的存在，並且，沒有場效電晶體(n型或是p型)形成於鰭210的頂面210T上。
如前所討論，n型場效電晶體與p型場效電晶體能夠形成以具有不同的局域界面極化電荷密度，這些不同的局域界面極化電荷密度分別是相關於介電層300A與300B的厚度與濃度。這樣的彈性，使得得以在基於不同電路需求規範下形成n型場效電晶體以及p型場效電晶體。
界面極化電荷的存在，消除了植入(implant)工藝與/或在氮化鎵鰭210的化學摻雜區域的需要。除此之外，界面極化電荷由於下述的理由，是更優於植入工藝的：(i)界面極化電荷基本上是局域化的；(ii)界面極化電荷相對之界面極化電荷密度235A與235B能夠藉由介電層300A與300B的生長來加以控制；以及(iii)這些界面極化電荷不需退火活化(activation annealing)或是其他額外的工藝。相反的，由於摻雜劑的使用是會傾向擴散，植入工藝在鰭210的側壁表面將無法具有高密度尖銳的摻雜剖面，即使是在室溫的情況下。
參照第1圖，方法100進行到流程130，在氮化鎵鋁AlGaxN介電層300A與300B上沉積了閘極電極層。在一些實施方式中，閘極電極層通常是為於側壁表面210S(A)與210S(B)之間，並能夠通過分子層沉積(atomic layer deposition,ALD)沉積於氮化鎵鋁AlGaxN介電層300A與300B之上，並且閘極電極層的厚度是在約為3奈米。在一些實施方式中，閘極電極層400能夠包含一或多個金屬、一或多個 合金、一或多個金屬層，或是上述所提出之組合。作為實施例而不以此為限，閘極電極層包含鎢、鋁-鈦合金、氮化鈦、氮化鉭、鈦、其他的金屬、其他的合金、金屬氮化物或上述材料之組合。第4圖繪示在閘極電極層400沉積後所產生之結構。僅管未於第4圖繪示，閘極電極層400將鰭210完全覆蓋。
在一些實施方式中，通過光刻與蝕刻工藝，沉積的閘極電極層400在鰭210與介電層300A與300B上被圖案化，以形成一閘極結構，此閘極結構覆蓋鰭210的部分(例如鰭210的中間部分)。作為圖案化工藝的結果，鰭210的其他部分能夠為介電層300A與300B所覆蓋。第5圖是鰭210沿自身長度方向(例如沿y軸)的橫截面圖，繪示在上述圖案化過程後所產生之閘極結構500。在第5圖中，鰭210為氮化鎵鋁AlGaxN介電層300A所覆蓋之輪廓如點虛線所描繪。
參照第1圖，方法100進行到流程140，如第5圖所示，形成間隔件(spacer)以覆蓋閘極結構500的側壁表面。作為一實施例而不以此為限，間隔件材料能夠包含氮化矽、氧化矽或是氧化鋁。此外，間隔件結構可以藉由沉積間隔件材料於閘極結構500上來形成，也可以藉由沉積間隔件材料於在鰭210上之介電層300A與300B來形成，圖案化間隔件材料使得間隔件材料覆蓋閘極結構500以及相鄰閘極結構500之介電層300A與300B的部分，並且藉由各向異性蝕刻工藝自閘極結構500的頂面移除間隔材料，這樣移除間隔件材料的方式在水平表面上是較快的(水平表面上是指例如在閘極結構500的頂面上，與在介電層300A與300B之上)，而在垂直表面上是較慢 的(垂直表面是指例如在閘極結構500的側壁)。根據一些實施方式，所產生之間隔件600如第6圖所示。第7圖是第6圖沿x軸的橫截面圖。在第7圖的例子，閘極結構500在間隔件600的後方而因此是不可見的。間隔件形成的工藝如上所述，但僅是作為示例而不以此為限。因此，在不脫離本揭露之一實施方式的精神與範圍的情況下，得使用不同的間隔件形成工藝。
參照第1圖，方法100進行到流程150，形成接點開口。作為實施例而不以此為限，接點開口可以以如下所述的方式形成。一介電層(例如是氧化矽、氮化矽、氧化鋁或是上述材料之組合)能夠沉積並隨後平坦化鰭210，以及閘極結構500係嵌入在介電層內。前述材料列表僅大致列舉，其他額外的材料都是可以使用的。這樣的材料也包含低介電常數介電材料，這些低介電常數介電材料具有小於約3.9的介電常數。根據一些實施方式，第8圖是在介電層800形成並隨後平坦化之後，鰭210沿y軸之橫截面圖，並且「被覆蓋」之結構與層(例如鰭210、閘極結構500、介電層300A，以及間隔件600)由虛線所展示。作為實施例而不以此為限，一個硬遮罩層(未於第8圖繪示)能夠形成於閘極結構500與間隔件600之上，以在介電層800的平坦化流程中作為一個拋光停止層。作為實施例而不以此為限，介電層800的頂面基本上與閘極結構500共平面。根據一些實施方式，介電層800的材料不同於間隔件。舉例來說，若間隔件600的材料是氮化矽，則介電層800的材料將會是氮化矽以外的材料(例如氧化矽或是一低介電常數材料)。
在一些實施方式中，接點開口能夠形成在介電層 800，以隨後暴露鰭210的側壁表面210S(A)與210S(B)，以形成用於每一個n型場效電晶體與p型場效電晶體的源極/汲極接點。一個形成於介電層800的接點開口係用於暴露，舉例來說，用於暴露側壁表面210S(A)上的介電層300A。在介電層800內的接點開口能夠藉由乾式蝕刻工藝形成於圖案化的硬遮罩或是圖案化的光阻層上。第9圖是在第8圖形成接點開口900之後的一平面圖，其中接點開口900暴露側壁表面210S(A)上的介電層300A。圖案化的硬遮罩層或是圖案化的光阻層用於選擇性地自鰭210的側壁表面210S(A)移除被暴露的氮化鎵鋁AlGaxN介電層300A。在一些實施方式中，乾式蝕刻工藝並不會移除介電層300A為閘極結構500與間隔件600所覆蓋的部分。
一旦暴露的氮化鎵鋁AlGaxN介電層300移除，參考第1圖與流程160，一個n摻雜氮化鎵層1000沉積。作為實施例而不以此為限，在生長的過程中，沉積的n摻雜氮化鎵層1000是透過n型的摻雜劑(n-type dopants，或稱donor施體)做化學性的摻雜。在一些實施方式中，被摻雜之氮化鎵內的n型摻雜劑包含矽或是鎵，並具有介於約1019個原子每立方公分至約5x1019個原子每立方公分的摻雜濃度。作為實施方式而不以此為限，n摻雜或是n型氮化鎵可以通過一金屬有機化學氣相沉積(Metal-organic Chemical Vapor Deposition,MOCVD)工藝加以形成，n摻雜或是n型氮化鎵形成的厚度是約為1奈米與約5奈米之間。在一些實施方式中，n摻雜氮化鎵層1000覆蓋接點開口900的側壁與鰭210暴露的側壁表面 210S(A)，如第10圖所示。
參照第1圖與流程170，一個「n型接點電極」可以沉積至接點開口900。如本說明書所述，根據本揭露之一實施方式，所述之「n型接點電極」是參照用於n型場效電晶體的金屬，此金屬不同於p型場效電晶體。第11圖是第10圖在流程160之後的一頂視圖，n型接點電極1100係沉積於接點開口900內。作為實施例而不以此為限，n型接點電極1100能夠通過一分子層沉積(ALD)工藝沉積，沉積之厚度是介於約1奈米與5奈米之間。在一些實施方式中，n型接點電極可以包含(i)一個鈦與鋁的堆疊或是(ii)鈧(scandium)。除此之外，上述所提及之金屬並非是作為限制，並且其他合適的金屬材料也是可以使用的。
在一些實施方式中，流程170總結n型場效電晶體的形成。一旦用於n型場電晶體的接點形成，一個相似於前述之工藝能夠遵循以形成用於p型場效電晶體的接點。舉例來說，接點開口例如是接點開口900，接點開口900能夠形成在介電層800內以暴露鰭210之側壁表面210S(B)之上的介電層300B。隨後暴露的介電層300B移除，以暴露鰭210之側壁表面210S(B)的部分，此暴露的部分不再為閘極結構500與間隔件600所覆蓋。
參照第1圖與流程180，一個n型氮化鎵層沉積以覆蓋接點開口與鰭210的側壁表面210S(B)。根據一些實施方式，p摻雜氮化鎵層係通過一金屬有機化學氣相沉積工藝沉積而成，沉積的厚度是約為1奈米與約5奈米之間。相似於n摻雜 氮化鎵的情況，在生長的過程中，p摻雜氮化鎵被化學性地摻雜。根據一些實施方式，用於p摻雜氮化鎵之p型摻雜劑(p-type dopants，或稱acceptors受體)包含鎂並具有約為1x1018原子個數每立方公分的摻雜濃度。在一些實施方式中，p摻雜氮化鎵層覆蓋接點開口的側壁與鰭210暴露的側壁表面210S(B)。
參照第1圖與流程190，一個「p型接點電極」可以沉積至接點開口內。根據本揭露之一實施方式，所述之「p型接點電極」是參照用於p型場效電晶體的金屬，此金屬不同於n型場效電晶體。第12圖是第11圖在流程170與流程180之後的一頂視圖，p摻雜氮化鎵1200與p型接點電極1220分別沉積。作為實施例而不以此為限，p型接點電極1220能夠通過一分子層沉積(ALD)工藝沉積，沉積之厚度是介於約1奈米與5奈米之間。在一些實施方式中，p型接點電極可以包含鈀或鉑。除此之外，上述所提及之金屬並非是作為限制，並且其他合適的金屬材料也是可以使用的。根據一些實施方式，方法100的流程170與流程180總結了p型場效電晶體的形成。
根據一些實施方式，n型場效電晶體與p型場效電晶體的配置如第12圖所示，是一個反相器結構1230，其已經是減少的尺寸(reduced footprint)，其中n型場效電晶體形成在鰭210的側壁表面210S(A)之上，以及p型場效電晶體形成在鰭210的側壁表面210S(B)之上。用於如第12圖所示之反相器結構1230之n型場效電晶體與p型場效電晶體的電流於y軸上被限制至氮化鎵鰭各自的表面區域，即沿側壁表面210S(A)與210S(B)。在相同的氮化鎵鰭210上形成一n型場效電晶體與p 型場效電晶體之製造方法100的一個優點，是形成一個區域密度增益約為30%的反相器。反相器結構1230能夠改善在一個晶片上電晶體每單位區域的封裝密度。根據一些實施方式，第12圖的n型場效電晶體與p型場效電晶體能夠在驅動電壓約為0.7伏特與約1.2伏特的區間下工作。
第13圖是用於製造n型穿隧場效電晶體或p型穿隧場效電晶體之方法1300的流程圖，而所製造之n型穿隧場效電晶體或p型穿隧場效電晶體能夠在約為0.3伏特的低驅動電壓下運作。方法1300所製成之穿隧場效電晶體可以具有低的功率消耗。更具體地說，方法1300所製成之n型與p型穿隧場效電晶體使用一AlN/GaN/InGaxN/GaN(例如III-氮化物)結構，在這個結構中，氮化鎵銦InGaxN的x等於零或是大於零(例如，x
Figure 108130882-A0202-12-0022-31
0)。在方法1300的各個流程之間中，可以執行其他的製造流程，這些其他的製造流程清楚說明的目的，可以被省略。而本揭露的實施方式並不限於方法1300。
參照第13圖，方法1300開始於流程1300，形成一個氮化鎵鰭於一個未摻雜氮化鎵層。在一些實施方式中，流程1310與第1圖所示之方法100的流程110相同。因此，由流程1310所產生之氮化鎵鰭相同於第2A圖與第2B圖的鰭210。舉例來說，由流程1310所產生之氮化鎵鰭與第2A圖與第2B圖的鰭210具有相同的尺寸與晶體方向。
方法1300進行至流程1320，生長氮化鎵銦(InGaxN，且x
Figure 108130882-A0202-12-0022-32
0)極化層於氮化鎵層的側壁表面上。如前所述，關於氮化鎵鰭210之上的層的選擇性地沉積或是形成，可 以藉由覆蓋在鰭的不欲沉積之側壁表面以及使鰭欲沉積之側壁表面暴露加以實現。
在一些實施方式中，局域極化電荷出現在氮化鎵銦InGaxN極化層與氮化鎵鰭210之間的界面-舉例來說，這相似於如前所討論的，位於氮化鎵鋁AlGaxN介電層與氮化鎵鰭210之間界面的局域極化電荷。除此之外，局域界面極化電荷密度這這樣的情況下，將不同於氮化鎵鋁AlGaxN介電層的情況。作為實施例而不以此為限，在氮化鎵銦InGaxN/氮化鎵界面之局域界面極化電荷密度的絕對值大小可以在約5x1012基本電荷每平方公分與約5x1014基本電荷每平方公分。參考第2B圖，對於一n型(n通道)的穿隧場效電晶體，氮化鎵銦InGaxN極化層沉積在側壁表面210S(A)之上，而側壁表面210S(A)平行於氮化鎵極化(0001)平面。反過來說，對於一p型(p通道)的穿隧場效電晶體，氮化鎵銦InGaxN極化層沉積在側壁表面210S(B)之上，而側壁表面210S(A)平行於氮化鎵極化(000
Figure 108130882-A0202-12-0023-40
)平面。因此，取決於場效電晶體的類型，氮化鎵銦InGaxN極化層可以形成於側壁表面210S(A與210S(B)之上。作為實施例而不以此為限，氮化鎵銦InGaxN層可以通過一個金屬有機化學氣相沉積工藝生長，生長出的氮化鎵銦InGaxN層厚度約為1奈米與3奈米之間。在一些實施方式中，在氮化鎵與氮化鎵銦InGaxN之間界面的局域極化電荷密度能夠通過氮化鎵銦InGaxN極化層1400的厚度與氮化鎵銦InGaxN中「x」的數量加以調整。
作為實施例而不以此為限，沿著方法1300所述之 流程，將使用第14圖到第17圖以說明n型穿隧場效電晶體的形成。方法1300所述之流程也能用於形成p型穿隧場效電晶體。
第14圖繪示在氮化鎵銦InGaxN極化層1400沉積於側壁表面210S(A)之後，第2B圖的鰭210，而側壁表面210S(A)平行於氮化鎵極化(0001)平面。如前所討論，負的局域界面極化電荷出現於側壁表面210S(A)之上-例如，在氮化鎵銦InGaxN極化層1400與氮化鎵鰭210之間的界面。在一些實施方式中，頂面210T平行於m平面(1
Figure 108130882-A0202-12-0024-33
00)，m平面(1
Figure 108130882-A0202-12-0024-34
00)是一非極化平面，因此，沒有極化電荷出現於頂面210T。
在一些實施方式中，若希望p型的穿隧場效電晶體，則側壁表面210S(B)將替代側壁表面210S(A)，也就是氮化鎵銦InGaxN極化層能夠形成於側壁表面210S(B)上。在一些實施方式中，p型穿隧場效電晶體結構是沿z軸n型穿隧場效電晶體之鏡像。
參考第13圖，方法1300進行到流程1330，摻雜的氮化鎵層生長於氮化鎵銦InGaxN極化層之上。在一些實施方式中，對於氮化鎵層的摻雜劑選擇(n型或是p型)是機於穿隧場效電晶體的類型(例如n型穿隧場效電晶體或是p型穿隧場效電晶體)。舉例來說，在第14圖的n型穿隧場效電晶體的情形，氮化鎵層使用n型摻雜劑來摻雜。在一些實施方式中，對於形成之穿隧場效電晶體，摻雜的氮化鎵層發揮「汲極」的功能，而氮化鎵鰭發揮「源極」的功能。
作為實施例而不以此為限，在生長的過程中，沉積的氮化鎵層是透過n型摻雜劑(n-type dopants，或稱donor 施體)或是p型摻雜劑(p-type dopants，或稱acceptor受體)做化學性的摻雜。在一些實施方式中，n摻雜氮化鎵層的形成是利用矽或鎵摻雜劑，n摻雜氮化鎵層的活化摻雜濃度介於約1019個電子每立方公分至約5x1019個電子每立方公分之間。相似地，在一些實施方式中，p摻雜氮化鎵層的形成是利用鎂摻雜劑，p摻雜氮化鎵層的活化摻雜濃度約為1018個電洞每立方公分。前述關於n摻雜或p摻雜氮化鎵層的活化摻雜濃度僅是作為示例。此外，更高的活化摻雜濃度(例如高於約5x1019個電子每立方公分以及高於約1018個電洞每立方公分)也是所希望並包含於本揭露之一實施方式的範圍內。作為實施例而不以此為限，n摻雜與p摻雜氮化鎵兩者皆能藉由一個金屬有機化學氣相沉積工藝加以沉積，沉積的厚度是介於約2奈米與約5奈米之間。
作為實施例而不以此為限，第15圖繪示第14圖在沉積一個n摻雜氮化鎵層1500於氮化鎵銦InGaxN極化層1400的情形。在n摻雜氮化鎵層1500與氮化鎵銦InGaxN極化層1400沉積或是生長的期間，側壁表面210S(B)保持為硬遮罩(未繪示於第15圖)所覆蓋的情況，因此在氮化鎵鰭210的側壁表面210S(B)上不會有沉積。在p型穿隧場效電晶體形成的情形，摻雜的氮化鎵層能夠藉由p型摻雜劑來摻雜，並且摻雜的氮化鎵層能夠沉積於側壁表面210S(B)之上。
參考第13圖，方法1300進行到流程1340，氮化鋁層沉積於氮化鎵鰭210的兩側壁表面(以就是側壁表面210S(A)與210S(B))上。對於這個流程，側壁表面210S(B)暴露， 因此氮化鋁介電層也能夠沉績於側壁表面210S(B)之上。作為實施例而不以此為限，一個犧牲硬遮罩層或是一個犧牲封蓋層能夠沉積於頂面210T上的n摻雜氮化鎵層1500之上，以避免鰭210之頂面210T上之n摻雜氮化鎵層1500之上沉積氮化鋁介電層。
相似地，在p型穿隧場效電晶體形成的情況，側壁表面210S(A)暴露，因此氮化鋁介電層層能夠沉積於氮化鎵鰭210的兩側壁表面。
參考第13圖，方法1300進行到流程1350，一個閘極電極層沉積於氮化鋁介電層與氮化鎵銦InGaxN極化層之上。換言之，閘極電極選擇性地沉積於氮化鎵鰭210的一側壁表面上。舉例來說，這樣可以藉由覆蓋側壁表面之氮化鋁介電層加以實現，其中閘極電極層不希望與硬遮罩層沉積。舉例來說，在第15圖的n型穿隧場效電晶體，閘極電極能夠沉積於側壁表面210S(A)之上。第16圖繪示在流程1340與1350之後所產生之n型穿隧場效電晶體結構，在氮化鎵鰭210的兩個側壁表面210S(A)和210S(B)上沉積氮化鋁介電層1600，以及在氮化鎵銦InGaxN極化層1400與側壁表面210S(A)上的氮化鋁介電層1600上沉積閘極電極層1610。在第16圖中，位於側壁表面210S(B)之上的硬遮罩層為了簡單說明而未繪示於圖上。
第17圖是具有p摻雜氮化鎵層1700之p型穿隧場效電晶體結構的橫截面圖。如第17圖所示之p型(p通道)穿隧場效電晶體結構可以是第16圖所示之n型(n通道)穿隧場效電晶體的鏡像結構。
在一些實施方式中，並且參考第16圖，這樣的堆疊包含閘極電極層1610、氮化鋁介電層1600、n摻雜氮化鎵層1500，而位於側壁表面210S(A)之上的氮化鎵銦InGaxN極化層1400圖案化以形成一結構，這個形成的結構舉例來說位於鰭210的中間部分。在圖案化的過程中，閘極電極層1610、氮化鋁介電層1600、n摻雜氮化鎵層1500以及氮化鎵銦InGaxN極化層1400自鰭210其他的部分給移除，並且其他部分的側壁表面210S(A)暴露。在一些實施方式中，在上述的圖案化過程，氮化鋁介電層1600自側壁表面210S(B)移除。
作為實施例而不以此為限，第18圖是鰭210在如前所述的圖案化工藝之後的頂視圖。在第18圖可以看到，氮化鎵銦InGaxN極化層1400為n摻雜氮化鎵層所覆蓋(此層在第18圖上係概略表示)，並以點虛線加以呈現。
相似於第18圖的n型穿隧場效電晶體，第17圖p型穿隧場效電晶體的堆疊具有閘極電極層1610、氮化鋁介電層1600、p摻雜氮化鎵層1700以及位於側壁表面210S(B)的氮化鎵銦InGaxN極化層1400，這個p型穿隧場效電晶體的堆疊也被圖案化，以形成一結構，此結構舉例來說，為於鰭210的中間部分。在圖案化的過程中，閘極電極層1610、氮化鋁介電層1600、p摻雜氮化鎵層1700以及氮化鎵銦InGaxN極化層1400鰭210其他的部分給移除，並且其他部分的側壁表面210S(B)暴露。在一些實施方式中，在上述的圖案化過程，側壁表面210S(A)上的氮化鋁介電層1600沒有被移除。
在一些實施方式中，一個間隔件形成於圖案化結 構的側壁上，圖案化結構包含閘極電極層、氮化鋁介電層、摻雜氮化鎵層以及氮化鎵銦InGaxN極化層。間隔件的形成相似於第6圖間隔件600的形成方式，這個形成方式已於前述第1圖方法100之流程140描述。作為實施例而不以此為限，第18圖包含間隔件1800，間隔件1800覆蓋圖案化閘極電極層1610的側壁表面、氮化鋁介電層1600、n摻雜氮化鎵層1500以及氮化鎵銦InGaxN極化層1400堆疊。在一些實施方式中，間隔件能夠形成於n型或是p型場效電晶體之上，基於與前述第1圖方法100之流程140相同的製造流程。
參考第13圖，穿隧場效電晶體的製造方法1300進行到流程1360，形成用於n型穿隧場效電晶體與p型穿隧場效電晶體之源極或汲極接點。在一些實施方式，源極接點以相似於第1圖方法100之流程150至180的工藝形成鰭210的側壁。然而，在穿隧場效電晶體的情況，流程160的n摻雜氮化鎵與流程180的p摻雜氮化鎵在一實施方式中將以一個氮化鎵銦InGaxN極化層取代，氮化鎵銦InGaxN極化層常見用於n型穿隧場效電晶體與p型穿隧場效電晶體。各別地，對於n型穿隧場效電晶體，汲極接點形成於n摻雜氮化鎵層1500的頂面；對於p型穿隧場效電晶體，汲極接點形成於p摻雜氮化鎵層1700的頂面。
作為實施例而不以此為限，源極接點形成的工藝將提供用於第18圖的n型的穿隧場效電晶體。除此之外，除了以n接點電極替代p接點電極，用於p型穿隧場效電晶體之源極接點形成的工藝相似於第18圖用於n型穿隧場效電晶體之源 極接點的形成工藝。
根據第13圖的流程1360，源極接點開口能夠形成於沉積在第18圖的n型穿隧場效電晶體之上的一介電層內。作為實施例而不以此為限，介電層可以相似於如第8圖至第12圖的介電層800，並且能夠沉積於氮化鎵層200基板之上，使得其頂面與閘極電極層1610大致是共平面的。在一些實施方式中，沉積的介電層完全覆蓋閘極電極層1610。此外，介電層所使用之材料可以相異於間隔件1800的材料。舉例來說，若間隔件1800的材料是氮化矽，介電層的材料會是氮化矽以外的材料(例如氧化矽或是一個低介電常數的介電質)。介電層內的源極接點開口暴露鰭210的側壁表面210S(A)。介電層內的源極接點開口舉例來說，能夠通過蝕刻罩(etching mask)進行一個乾式蝕刻加以形成，蝕刻罩例如是圖案化的硬遮罩或是一圖案化的光阻。第19圖是第18圖在形成源極接點開口1900於一介電層1910內之後的視圖，介電層1910暴露介電側壁表面210S(A)，如前所討論。在一些實施方式中，如第19圖所示，源極接點開口1900相鄰於間隔件1800形成。
在一些實施方式中，另一個氮化銦層生長於源極接點開口1900之內。氮化銦極化層覆蓋源極接點開口1900的側壁表面與氮化鎵鰭210暴露的側壁表面210S(A)。接下來，一個p型接點電極沉積至源極接點開口1900內，以形成源極金屬接點。而對於一個p型穿隧場效電晶體內，一個n型源極接點電極替代p型源極接點電極沉積於p型穿隧場效電晶體之內。第20圖是第19圖在氮化銦極化層2000與p型接點電極2010沉 積於源極接點開口1900之後的頂視圖。
作為實施例而不以此為限，n型或是p型接點電極可以通過分子層沉積工藝沉積，沉積的厚度是介於約2奈米到約5奈米之間。在一些實施方式中，n型接點電極包含(i)鈦與鋁的堆積或是(ii)鈧的堆積，而p型接點電極包含鈀或鉑。上面所提及之金屬是作為示例而非限制，其他合適金屬的使用也是可行的。
如前所討論，p型穿隧場效電晶體結構可以是n型穿隧場效電晶體沿z軸的鏡像結構，並且p型穿隧場效電晶體結構的製造能夠以方法1300描述。在一些實施方式中，n型與p型場效電晶體可以與第12圖中所示的反相器結構的n型場效電晶體和p型場效電晶體同時形成。因此，如本揭露之一實施方式中所說明，場效電晶體與穿隧場效電晶體兩者的整合，是可能於同一個電路中實現的。除此之外，以方法1300製造之穿隧場效電晶體能夠在約為0.3伏特的低驅動電壓下運作，並因此減少功率耗損以及熱的產生。
如前所討論，對於n型穿隧場效電晶體，汲極接點形成於n摻雜氮化鎵層1500之一頂面上；對於p型穿隧場效電晶體，汲極接點形成於p摻雜氮化鎵層1700之一頂面上。舉例來說並參考第20圖，汲極接點2020能夠形成於n摻雜氮化鎵層1500的頂面。作為實施例而不以此為限，汲極接點2020的形成可以參考如下之描述。一個汲極接點開口形成於介電層1910，舉例來說，通過一個蝕刻罩(蝕刻罩例如是硬遮罩或是圖案化的光阻)進行一乾式蝕刻工藝，以暴露n摻雜氮化鎵層 1500的頂面。隨後，一個n型接點電極能夠沉積於閘極開口，以形成汲極接點2020，如第20圖所示。若介電層1910的頂面與n摻雜氮化鎵層1500共平面，一個第二介電質能夠形成於介電層1910之上，所以汲極開口能夠形成於第二介電層之上。用於p型場效電晶體的汲極接點能夠以相似的方法，利用一個p型接點電極作為相對之一n型電極來形成。如前所討論，n型與p型接點電極能夠利用一個分子層沉積工藝沉積，沉積之厚度是介於約2奈米與約5奈米之間。在一些實施方式中，n型接點電及包含(i)鈦與鋁的堆積或是(ii)鈧的堆積，而p型接點電極包含鈀或鉑。上面所提及之金屬是作為示例而非限制，其他合適金屬的使用也是可行的。
根據一些實施方式，第21圖是在導通狀態下(ON state)的一個n型穿隧場效電晶體的模擬能帶圖，而第22圖是在導通狀態下一個p型穿隧場效電晶體的模擬能帶圖。作為實施例而不以此為限，第21圖可以是第16圖n型穿隧場效電晶體通過線段BB’的能帶圖，而第22圖可以是第17圖p型穿隧場效電晶體通過線段CC’的能帶圖。局域界面極化電荷ρb+與ρb-分別出現於位於氮化鎵鰭、氮化鎵銦InGaxN極化層以及摻雜氮化鎵層之間的界面。
對於在導通狀態下發生的能帶對能帶穿隧(band-to-band tunneling)，在第21圖中位於源極價電帶EV之一電子在沒有陷阱(trap)的幫助(例如中間能級)穿隧至汲極的導電帶Ec。因此，對於能帶對能帶穿隧的發生，在第22圖中位於汲極價電帶(EV)之一電子在沒有陷阱(trap)的幫助(例 如中間能級)穿隧至第22圖汲極的導電帶Ec。
本揭露所描述之實施方式涉及使用III族氮化物材料(例如氮化鎵、氮化鋁、氮化鋁鎵、氮化銦)且基於鰭(fin-based)之場效電晶體與穿隧場效電晶體結構的整合製造工藝。所產生之場效電晶體能夠於高驅動電壓(例如介於約0.6伏特與約1.2伏特之間)下的操作，而穿隧場效電晶體結構能夠用於低驅動電壓(例如約為0.3伏特)下的操作。場效電晶體結構與穿隧場效電晶體結兩者皆能與一基於鰭之結構製造，並提供：(i)適用於超小型設備的機械穩定性，(ii)場效電晶體與穿隧場效電晶體之間的無縫整合，以及(iii)增加裝置密度。根據一些實施方式，所製造之場效電晶體與穿隧場效電晶體特徵在於極化的界面，極化的界面提供局域界面極化電荷平面。在極化與非極化界面的使用下，n型與p型場效電晶體能夠於單一鰭上製造，單一的鰭能更進一步減少所產生之場效電晶體結構的尺寸，並消除植入摻雜物的使用。根據一些實施方式，一個未摻雜，蝕刻的氮化鎵鰭是用於場效電晶體結構與穿隧場效電晶體結構的起點。除此之外，單晶氮化鋁或是氮化鎵鋁AlGaxN高介電常數介電質的使用減少了界面態密度(Dit)，並能夠改善截止電流的極限。
在一些實施方式中，一種半導體結構包含具有非極化之一頂面與兩相對之第一與第二極化側壁表面之一鰭。半導體結構更包含位於第一極化側壁表面之一第一極化層、位於第二極化側壁表面之一第二極化層，以及位於第一與第二極化層之上的一閘極電極層。
在一些實施方式中，一種半導體結構包含來自於未摻雜半導體材料之一基板以及設置於基板上的鰭。鰭包含一非極化頂面與兩相對之第一與第二極化側壁表面，並且鰭是由未摻雜半導體材料所製成。半導體結構更包含位於第一極化側壁表面上的一極化層、位於極化層上之一摻雜半導體層、位於摻雜半導體層與第二極化側壁表面之一介電層，以及位於介電層與第一極化側壁表面之一閘極電極層。
在一些實施方式中，一個電路包含一個鰭式場效電晶體的反相器結構以及一個穿隧場效電晶體。鰭式場效電晶體的反相器結構包含一個具有相對之第一與第二極化側壁表面之第一鰭；位於第一鰭之第一極化側壁表面之上的第一介電層；位於第一鰭之第二極化側壁表面之上的第二介電層；以及一個位於第一與第二介電層之上的閘極材料。穿隧場效電晶體包含一個具有兩相對之第一與第二極化側壁表面、位於第二鰭之第一極化側壁表面之一極化層、位於極化層之上的一摻雜半導體層、位於摻雜半導體層之上的一第三介電層，以及位於第三介電層之上的閘極材料層，其中第三介電層位於第二鰭之第一極化側壁表面上。
值得一提的是，在實施方式的段落而非本揭露之一實施方式之摘要的段落中，其作用旨在解讀申請範圍。揭露之摘要的段落可能會提出本揭露之一實施方式中發明人(們)所考慮的一或多個實施方式，因此這些在任何方式下並不旨在加以限制所申請的範圍。
前面概述了若干實施方式的特徵，使得本領域技 術人員可以在各方面更好地理解本說明。本領域的技術人員應理解，他們可以很容易的使用本說明作為基礎，設計或修改其他的過程與結構，已實現與本文介紹實施例相同的目的與/或相同的優點。本領域的技術人員也應理解，這樣等價的結構不脫離本說明相通的精神與範圍，並在不脫離本說明的精神與範圍的情況下，他們可以進行各種變化，替換或是變更。
210‧‧‧鰭
210w‧‧‧寬度
210S(A)、210S(B)‧‧‧側壁表面
500‧‧‧閘極結構
600‧‧‧間隔件
800‧‧‧介電層
1000‧‧‧n摻雜氮化鎵層
1100‧‧‧n型接點電極
1200‧‧‧p摻雜氮化鎵
1220‧‧‧p型接點電極
1230‧‧‧反相器結構

Claims (20)

  1. 一種半導體結構，包含：
    一鰭，具有一非極化頂面與相對之一第一極化側壁表面與一第二極化側壁表面；
    一第一極化層，位於第一極化側壁表面上；
    一第二極化層，位於第二極化側壁表面上；以及
    一閘極電極層，位於該第一極化層與該第二極化層之上。
  2. 如請求項1所述之半導體結構，其中該第一極化側壁表面與該第二極化側壁表面分別包含複數個局部界面極化電荷，該些局部界面極化電荷具有相對的極性。
  3. 如請求項1所述之半導體結構，其中該第一與第二極化層包含氮化鋁或是具有一相同或是相異莫耳分率比之氮化鋁鎵。
  4. 如請求項1所述之半導體結構，其中每一個與該第一與第二極化層具有相等或是相異的厚度。
  5. 如請求項1所述之半導體結構，其中該第一與第二極化層具有一介於約1奈米到約3奈米之間的厚度。
  6. 如請求項1所述之半導體結構，其中該鰭包含未摻雜之氮化鎵，未摻雜之氮化鎵具有介於約30奈米與約 50奈米之一高度以及介於約8奈米到約10奈米之一寬度。
  7. 如請求項1所述之半導體結構，其中該第一極化側壁表面、該第一極化層、與位於該第一極化層之上之該閘極電極層形成一第一型場效電晶體，以及其中該第二極化側壁表面、該第二極化層、與位於該第二極化層之上之該閘極電極層形成一第二型場效電晶體，該第二型場效電晶體不同於該第一型場效電晶體。
  8. 如請求項7所述之半導體結構，其中該第一型場效電晶體是n型，並且該第二型場效電晶體為p型。
  9. 如請求項1所述之半導體結構，更包含：
    一第一摻雜半導體材料層，位於該鰭未被該第一極化層所覆蓋之該第一極化側壁表面之上；
    一第二摻雜半導體材料層，位於該鰭未被該第二極化層所覆蓋之該第二極化側壁表面之上；
    一第一電極，位於該第一摻雜半導體材料之上；以及
    一第二電極，位於該第二摻雜半導體材料之上，其中該第一電極的金屬材料不同於該第二電極的金屬材料。
  10. 如請求項9所述之半導體結構，其中該第一摻雜半導體材料包含n摻雜氮化鎵，以及該第二摻雜半導體材料包含p摻雜氮化鎵。
  11. 一種半導體結構，包含：
    一基板，包含一未摻雜半導體材料；
    一鰭，位於該基板上並具有一非極化頂面與二相對之一第一極化側壁表面與一第二極化側壁表面，其中該鰭包含該未摻雜半導體材料；
    一極化層，位於該第一極化側壁表面上；
    一摻雜半導體層，位於該極化層上；
    一介電層，位於該摻雜半導體層與該第二極化側壁表面之上；以及
    一閘極電極層，位於該介電層與該第一極化側表面之上。
  12. 如請求項11所述之半導體結構，其中該未摻雜半導體材料包含氮化鎵，以及其中該第一極化側壁表面平行於一(0001)平面，該第二極化側壁表面平行於一(000
    Figure 108130882-A0202-13-0003-35
    )平面，以及該非極化頂面平行於一(1
    Figure 108130882-A0202-13-0003-36
    00)平面。
  13. 如請求項11所述之半導體結構，其中該未摻雜半導體材料包含氮化鎵，以及其中該第一極化側壁表面平行於一(000
    Figure 108130882-A0202-13-0003-37
    )平面，該第二極化側壁表面平行於一(0001)平面，以及該非極化頂面平行於一(1
    Figure 108130882-A0202-13-0003-38
    00)平面。
  14. 如請求項11所述之半導體結構，其中該極化層包含氮化銦或銦鎵，以及該摻雜半導體層包含n型氮化鎵或是p型氮化鎵。
  15. 如請求項11所述之半導體結構，其中該第一極化側壁表面、該極化層、該摻雜半導體層、該介電層以及該閘極電極層形成一穿隧場效電晶體。
  16. 如請求項11所述之半導體結構，其中位於該極化層與該鰭的該第一極化側壁表面之間的一界面包含一絕對局部界面極化電荷密度，該絕對局部界面極化電荷密度的範圍介於約5x1012/cm2與約5x1014/cm2之間。
  17. 一種電路，包含：
    一鰭式場效電晶體，包含：
    一第一鰭，具有相對之一第一極化側壁表面與一第二極化側壁表面；
    一第一介電層，位於該第一鰭的第一極化側壁表面之上；
    一第二介電層，位於該第一鰭的第二極化側壁表面之上；以及
    一閘極材料，位於該第一介電層與第二介電層之上；以及
    一穿隧鰭式場效電晶體，包含：
    一第二鰭，具有相對之一第一極化側壁表面與一第二極化側壁表面；
    一極化層，位於該第二鰭的第一極化側壁表面之上；
    一摻雜半導體層，位於該極化層之上；
    一第三介電層，位於該摻雜半導體層以及該第二鰭的該第二極化側壁表面之上；以及
    位於該第三介電層上之該閘極材料在該第二鰭的該第一極化側壁上。
  18. 如請求項17所述之電路，其中該摻雜半導體層包含n摻雜或是p摻雜氮化鎵，以及該第一介電層、該第二介電層以及該第三介電層之中每一個都包含氮化鋁或是氮化鎵鋁。
  19. 如請求項17所述之電路，其中該第二鰭的該第一極化側壁表面包含一n通道穿隧場效電晶體或是一p通道穿隧場效電晶體。
  20. 如請求項17所述之電路，其中該第一鰭的該第一極化側壁表面包含一n通道鰭式場效電晶體，以及該第一鰭的該第二極化側壁表面包含一p通道鰭式場效電晶體。
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* Cited by examiner, † Cited by third party
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CN113937165A (zh) * 2020-07-14 2022-01-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101678044B1 (ko) * 2011-12-19 2016-11-21 인텔 코포레이션 비평면 iii-n 트랜지스터
CN106887453B (zh) * 2011-12-19 2020-08-21 英特尔公司 Ⅲ族-n纳米线晶体管
JP6069688B2 (ja) * 2012-06-18 2017-02-01 富士通株式会社 化合物半導体装置及びその製造方法
US9064709B2 (en) * 2012-09-28 2015-06-23 Intel Corporation High breakdown voltage III-N depletion mode MOS capacitors
US9583574B2 (en) * 2012-09-28 2017-02-28 Intel Corporation Epitaxial buffer layers for group III-N transistors on silicon substrates
US8768271B1 (en) * 2012-12-19 2014-07-01 Intel Corporation Group III-N transistors on nanoscale template structures
EP3087612A4 (en) * 2013-12-23 2017-07-26 Intel Corporation Wide band gap transistors on non-native semiconductor substrates and methods of manufacture thereof
US9337279B2 (en) * 2014-03-03 2016-05-10 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US9064976B1 (en) * 2014-12-02 2015-06-23 International Business Machines Corporation Modeling charge distribution on FinFET sidewalls
US9318622B1 (en) * 2015-06-23 2016-04-19 International Business Machines Corporation Fin-type PIN diode array
US11018253B2 (en) * 2016-01-07 2021-05-25 Lawrence Livermore National Security, Llc Three dimensional vertically structured electronic devices
US10340383B2 (en) * 2016-03-25 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having stressor layer
KR102457130B1 (ko) * 2016-05-17 2022-10-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
WO2018063191A1 (en) * 2016-09-28 2018-04-05 Intel Corporation Techniques for forming schottky diodes on semipolar planes of group iii-n material structures
CN110024130B (zh) * 2016-12-30 2023-10-13 英特尔公司 用于rf开关的堆叠的iii族氮化物晶体管及制造方法
US9978872B1 (en) * 2017-03-23 2018-05-22 International Business Machines Corporation Non-polar, III-nitride semiconductor fin field-effect transistor

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