JP7177398B2 - 高電子移動度トランジスタ - Google Patents

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Description

発明の詳細な説明
〔発明の分野〕
［０１］本発明は、一般的には半導体デバイスに関し、より具体的には、窒化物ベースの活性層（窒化物系活性層）を含む高電子移動度トランジスタに関する。
〔発明の背景〕
［０２］窒化ガリウム（Gallium Nitride，ＧａＮとも称される）を含む半導体デバイスは、大電流を流し、かつ、高電圧をサポートする能力を有する。これにより、当該半導体デバイスは、パワー半導体デバイスに関してさらに期待が高まっている。近年、高パワー（高電力）／高周波アプリケーション（用途）のためのデバイスの開発に対して、研究の取り組みが集中している。一般に、これらのタイプのアプリケーションに応じて製造されたデバイスは、高い電子移動度を示すデバイス構造に基づいている。当該デバイスは、（ｉ）ヘテロ接合電界効果トランジスタ（heterojunction field effect transistors，ＨＦＥＴとも称される）、（ｉｉ）高電子移動度トランジスタ（high electron mobility transistors，ＨＥＭＴとも称される）、または、（ｉｉｉ）変調ドープ電界効果トランジスタ（modulation doped field effect transistors，ＭＯＤＦＥＴとも称される）、とも呼ばれる。ＨＥＭＴは、例えば、ＲＦ／マイクロ波電力増幅器または電力スイッチ等のアナログ回路アプリケーションに有用である。このようなデバイスは、典型的には、（ｉ）例えば１０００Ｖ（ボルト）までの高電圧に耐えることができる、または、（ｉｉ）例えば１００ｋＨｚから１００ＧＨｚまでの高周波数において動作可能である。
［０３］ウルツ鉱型ＩＩＩ族窒化物層（wurzite III-nitride layer）には、２タイプの分極、すなわち圧電性（圧電現象）（piezoelectricity）および自発分極（spontaneous polarization）が存在する。圧電性は、結晶が非中心対称であり、構成原子のサイズおよび電気陰性度が異なる場合に発生しうる。例えば、ウルツ鉱結晶またはＧａＮ層は、非中心対称である。自発分極は、上記の事項の特別な場合である。自発分極は、上記結晶が当該結晶の理想的な形状から歪曲している場合に生じる。結晶の歪曲は、例えば、結晶の構成原子（例：Ｇａ原子およびＮ原子）の異なるサイズに起因する。
［０４］ＧａＮベースのＨＥＭＴは、少なくとも２つの窒化物層を含む。これらの窒化物層は、異なるバンドギャップおよび異なる分極度を有する異なる材料によって形成されている。隣接する窒化物層内の異なる材料は、分極およびバンドギャップエネルギーに離散的なステップを生じさせる。当該離散的なステップは、導電性の２次元電子ガス（two dimensional Electron Gas，２ＤＥＧとも称される）に寄与する。２ＤＥＧは、電荷がデバイスを通じて流れることを可能とする。２ＤＥＧは、２つの層の接合部の近く（より具体的には、より狭いバンドギャップを有する層の内部）に位置する。２０００年７月１０日付の「Applied Physics Letters Volume 77, number 2」における、Ｉｂｂｅｔｓｏｎらによる「Polarization effects, surface states, and the source of electrons in AlGaN/GaN heterostructure field effect transistors」（ＡｌＧａＮ／ＧａＮヘテロ構造電界効果トランジスタにおける分極効果、表面状態、および電子源）というタイトルが付された科学刊行物では、ＡｌＧａＮ／ＧａＮヘテロ構造電界効果トランジスタにおける２ＤＥＧの起源について、理論的および実験的に検討している。当該構造は、以下の空間電荷コンポーネント、すなわち、（ｉ）イオン性であり、かつ、固定されたＧａＮ層内のバッファ分極電荷、（ｉｉ）ＡｌＧａＮ層の頂部におけるイオン化ドナーに起因する表面電荷、（ｉｉｉ）ＡｌＧａＮ／ＧａＮ界面（インターフェース）とＡｌＧａＮ層の頂部表面における、固定されており、かつ、イオン性の分極誘起電荷、および、（ｉｖ）２ＤＥＧ領域内の量子井戸内の電子に起因する負電荷、を含む。外部から印加される電磁界（filed）が存在しない場合、全体としての構造全体が電荷中性でなければならないため、様々な電荷の合計（和）はゼロである。Ｉｂｂｅｔｓｏｎらは、ＡｌＧａＮ層の表面におけるＧａダングリングボンド（未結合手）（Ga-dangling bonds）または不純物などのドナー様表面状態（donor-like surface state）が、ＨＦＥＴにおける２ＤＥＧ電子のソース（源）である可能性が高いことを、理論的および実験的に実証している。
［０５］２００８年６月２７日に発行された「Effects of Si deposition on AlGaN barrier surfaces in GaN heterostructure field-effect transistors」（ＧａＮヘテロ接合電界効果トランジスタにおけるＡｌＧａＮバリア表面に対するＳｉの堆積による効果）というタイトルが付された科学刊行物において、Ｏｎｏｊｉｍａらは、窒化ケイ素パッシベーション（不動態化，表面安定化処理）（ＳｉＮパッシベーションとも称される）に起因する、（ｉ）ＡｌＧａＮポテンシャルバリア（障壁）高さの減少、および、（ｉｉ）ＡｌＧａＮ／ＧａＮ ＨＦＥＴの２ＤＥＧ密度の増加、を説明する概略的なモデルを提示している。ＡｌＧａＮポテンシャルバリア高さの減少について、考えられる原因は、ＳｉＮ／ＡｌＧａＮ界面に位置するＳｉ原子が、正にイオン化されたドナーとして作用することである。当該ドナーは、ＡｌＧａＮ表面における負の分極電荷を部分的に中和することにより、分極効果によって２ＤＥＧ密度を増加させうる。
［０６］ゼロゲートバイアスにおいてゲートの下方に存在する２ＤＥＧ領域に起因して、大多数の窒化物デバイスは、ノーマリオンである（すなわち、いわゆるデプレッションモードデバイスである）。ゲートにおける所定の負の電圧（閾値電圧と称される）は、容量性カップリング（capacitive coupling）によって２ＤＥＧを空乏化（deplete）させるために必要とされる。例えば、電力スイッチング等の所定のアプリケーションでは、デバイスをスイッチオフするための非ゼロのゲート電圧は、望ましくない。このような場合、制御回路が何らかの理由で故障した場合に、ソースとドレインとの間にガルバニック接続が生じないように、ゲート制御が行われる必要がある。２ＤＥＧ領域がゼロ印加ゲートバイアスにおけるゲートの下方において空乏化させられる（すなわち、除去される）場合、デバイスはエンハンスメントモードデバイスになりうる。エンハンスメントモードデバイスは、ノーマリオフであるので、当該デバイスが提供する付加的な安全性ゆえに望ましい。エンハンスメントモードデバイスは、電流を伝導するために、ゲートに印加される正のバイアスを必要とする。具体的には、２ＤＥＧをフェルミレベル（フェルミ準位）よりも低いレベルに移行（move）させるために、正の電圧がゲートに印加される。ソースとドレインとの間に別の電圧が印加されると、２ＤＥＧ内の電子はソースからドレインへと移動する。別の事例では、ノーマリオンデバイスとノーマリオフデバイスとを共集積化（co-integrate）することにより、ＮＯＴゲート、ＯＲゲート、ＡＮＤゲート、ＮＯＲゲート、ＮＡＮＤゲート、およびＸＯＲゲートなどの論理機能性（logic functionality）を作成することが可能になる。別の事例では、エンハンスメントモードデバイスによって負の供給電圧に対する必要性を排除できるので、回路の複雑性およびコストを低減することが可能となる。
［０７］ガス系ＨＥＭＴの表面をＳｉＮによってパッシベート（不動態化）した場合、ＳｉＮ層のＳｉ原子がＨＥＭＴの２ＤＥＧに電子を与えることにより、ＨＥＭＴのチャネルをポピュレートすること（populating）が可能であることが、Ｏｎｏｊｉｍａらの文献から理解できる。結晶性ＳｉＮはＩＩＩ族窒化物結晶性の連続体であり、Ｓｉ原子はドナーとして作用する。換言すれば、ＧａＮベースのＨＥＭＴの表面におけるＳｉＮパッシベーション層は、ＨＥＭＴの２ＤＥＧを促進する。従って、ＨＥＭＴの表面をＳｉＮによってパッシベートすることにより、ＨＥＭＴのデプレッションモードが防止され、ゼロゲートバイアスにおいても２ＤＥＧの導電性が促進される。このため、ノーマリオン動作が確立される。一方、スイッチまたは高温に対応可能な集積回路としてトランジスタを使用するアプリケーションでは、ノーマリオフデバイスを有することが望ましい。それゆえ、本技術分野では、高電力、高電圧、高速、および／または高温条件において動作可能なデバイスに対して、改善された方法および構造が必要とされ続けている。
［０８］本発明の目的は、既存の解決策における上述の欠点を克服するデバイスを開示することである。より具体的には、改良されたパッシベーション層を含み、かつ、改良されたエンハンスメントモードを示す高電子移動度トランジスタを開示することが、本発明の目的である。
〔発明の概要〕
［０９］本発明の第１の態様によれば、上述の通り規定された目的は、アナログアプリケーションのための高電子移動度トランジスタによって実現される。当該高電子移動度トランジスタは、
基板と、
前記基板の頂部に位置するエピタキシャルＩＩＩ－Ｎ半導体層スタックと、
前記エピタキシャルＩＩＩ－Ｎ半導体層スタックの頂部に位置するゲートと、
前記エピタキシャルＩＩＩ－Ｎ半導体層スタックと前記ゲートとの間に位置するパッシベーションスタックと、を含んでおり、
前記エピタキシャルＩＩＩ－Ｎ半導体層スタックは、活性層を含んでおり、
前記活性層は、
第１活性ＩＩＩ－Ｎ層と、
ゲート領域内に凹部を有する第２活性ＩＩＩ－Ｎ層と、
を含んでおり、
前記第１活性ＩＩＩ－Ｎ層と前記第２活性ＩＩＩ－Ｎ層との間には、２次元電子ガスが位置しており、
前記パッシベーションスタックは、前記ゲートがバイアスされていない場合に前記２次元電子ガスを空乏化させる電子受容誘電体層を含んでおり、
前記電子受容誘電体層は、前記凹部内に延在しており、
前記電子受容誘電体層は、シリコンおよび／またはアルミニウムによってドーピングされた窒化マグネシウムを含んでいる。
［１０］このように、本発明の高電子移動度トランジスタは、改良されたパッシベーションスタック（不動態化スタック，パッシベーション積層体）を含む。当該パッシベーションスタックは、ノーマリオフ動作を良好化（enhance）することによって、当該高電子移動度トランジスタのエンハンスメントモードを改善する。実際に、本発明に係る高電子移動度トランジスタのパッシベーションスタックは、電子受容誘電体層を含む。当該電子受容誘電体層は、パッシベーションスタックとエピタキシャルＩＩＩ－Ｎ半導体層スタック（エピタキシャルＩＩＩ－Ｎ半導体層積層体）との界面において、アクセプタレベル（受容レベル，アクセプタ準位）（acceptor level）を生じさせる。本発明の電子受容誘電体層は、高電子移動度トランジスタのゲートがバイアスされていない場合に、２次元電子ガス（２ＤＥＧとも称される）から電子を空乏化（枯渇）させる。従って、高電子移動度トランジスタが動作のためにバイアスされるまで、チャネルは存在せず、電流の流れは生じない。特に、動作時には、２ＤＥＧをフェルミレベルの下方から移行させるために、高電子移動度トランジスタのゲートにバイアス電圧が印加される。高電子移動度トランジスタのソースとドレインとの間に別の電圧が印加されると、２ＤＥＧ内の電子はソースからドレインへと流れる。従って、本発明に係る高電子移動度トランジスタは、例えば、負極性のゲートの給電（供給）が望まれないアプリケーション（例：パワースイッチングまたは集積ロジック）に適している。本発明に係る高電子移動度トランジスタのゲート極性は、当該ゲート極性がもたらす付加的な安全性ゆえに、さらに望ましい。
［１１］第２活性ＩＩＩ－Ｎ層内およびゲート領域内に凹部（窪み）（recess）が存在しているため、本発明に係る高電子移動度トランジスタは、第２活性ＩＩＩ－Ｎ層内に凹部を含まない同様の高電子移動度トランジスタに比べ、ゲートから２ＤＥＧへのはるかに高いリーク電流を示す。これは、バリア層（障壁層）がより薄い場合には、（ｉ）トンネリング、トラップアシストンネリング（trap-assisted tunneling）が増加する可能性が向上するとともに、（ｉｉ）電子が打ち勝つべきバリア高さ（障壁高さ）が低くなることにより、当該電子が熱電子放出（thermionic emission，すなわちＴＥ）および電界アシスト熱電子放出（Field-assisted thermionic emission，すなわちＦＴＥ）によって輸送されうるためである。窒化マグネシウム（すなわち、ＭｇＮ）を、シリコン（Ｓｉとも称される）および／またはアルミニウム（Ａｌとも称される）によってドーピング（ドープ）すると、電子受容誘電体層のバンドギャップが増加する。それゆえ、当該電子受容誘電体層が、（ｉ）ゲート領域内の第２活性ＩＩＩ－Ｎ層内の凹部内、および、（ｉｉ）ゲートと２ＤＥＧとの間、に延在している場合、リーク電流が低減される。さらに、Ｓｉおよび／またはＡｌによってＭｇＮをドーピングすると、電子受容誘電体層の誘電率（dielectric constant）が増加する。これにより、ゲートと２ＤＥＧとの間のより良好なカップリング（結合）が実現され、改善されたコンダクタンスを示すことができる。さらに、ゲート領域内の第２活性ＩＩＩ－Ｎ層内の凹部のおかげで、電子受容誘電体層は、２ＤＥＧに近づけられる。これにより、ゲートがバイアスされていない場合における、電子受容誘電体層による２ＤＥＧからの電子の空乏化を改善できる。本発明の文脈では、窒化マグネシウムをドーピングすることは、窒化マグネシウムをケイ素および／またはアルミニウムによって合金化（alloying）することとして理解される。換言すれば、電子受容誘電体層は、当該電子受容誘電体層が製造される方法とは独立して、不純物ドーピングによって得られる。本発明によれば、シラン（ＳｉＨ４またはアンモニアとも称される）（ＮＨ３前駆体（プリカーサ）とも称される）を用いたＳｉＮの堆積中に、ＭＯＣＶＤチャンバ内に、（ｉ）トリメチルアルミニウム（trimethylaluminium，ＴＭＡとも称される）、または、（ｉｉ）ビス－シクロ－ペンタジエニル－マグネシウム（Ｃｐ）２Ｍｇのそれぞれの、良好に制御されたフロー（流量）を導入することによって、ＳｉＮはＡｌまたはＭｇによって合金化される。換言すれば、電子受容誘電体層は、シリコンおよび／またはアルミニウムによって合金化された窒化マグネシウムを含む。あるいは、電子受容誘電体層は、マグネシウムおよびアルミニウムによって合金化された窒化シリコンを含む。
［１２］電子受容誘電体層の窒化物原子は、パッシベーション接触界面（パッシベーションコンタクトインターフェース）に沿って、第２活性ＩＩＩ－Ｎ層のＩＩＩ族原子と結合する。従って、高電子移動度トランジスタのパッシベーションスタックにＭｇ原子を含ませることにより、エピタキシャルＩＩＩ－Ｎ半導体層スタックとパッシベーションスタックとの界面に電子受容レベル（electron accepting level）が生じる。これにより、ゲートがバイアスされていない場合に、高電子移動度トランジスタの２ＤＥＧチャネルから電子を空乏化させることができる。負の表面電荷は、エピタキシャルＩＩＩ－Ｎ半導体層スタックとパッシベーションスタックとの界面において、イオン化されたＭｇアクセプタによってもたらされる。
［１３］ＭｇＳｉＮは、高電子移動度トランジスタのゲートがバイアスされていない場合に、当該高電子移動度トランジスタのチャネルを空乏化させる。これにより、高電子移動度トランジスタのエンハンスメントモードを改善できる。電子受容誘電体層の材料であるＭｇＳｉＮは、大きい（または広い）バンドギャップを示す。当該バンドギャップは、リークを防ぐための高電子移動度トランジスタのゲート誘電体に関して、興味深い誘電体層をもたらす。２０１４年９月に「Applied Physics Letters Volume 105」において発行された、Ｑｕｉｒｋ Ｊ．Ｂらによる「Band gap and electronic structure of MgSiN2」（ＭｇＳｉＮ２のバンドギャップおよび電子構造）というタイトルが付された科学刊行物では、６．３ｅＶに等しいＭｇＳｉＮのバンドギャップが開示されている。アルミニウムドーピング（Ａｌドーピングとも称される）は、電子受容誘電体層の材料のバンドギャップを増加させる。その結果、高電子移動度トランジスタのパッシベーションに関して、より一層興味深い誘電体層が得られる。そして、より高いバンドギャップとしてゲート誘電体を使用することにより、（ｉ）ゲートへの電子のリーク、または、（ｉｉ）当該ゲートからの電子のリークを、より効果的にブロック（阻止）できる。さらに、Ａｌドーピングは、パッシベーションスタックに対するフッ素系プラズマ（フルオロベースのプラズマ）におけるエッチングレート（エッチング率，エッチング速度）に影響を及ぼす。換言すれば、パッシベーションスタックをアルミニウムによってドーピングすることにより、フッ素系プラズマエッチングのためのエッチングストップ層（エッチング停止層）が生成される。ＭｇＡｌＳｉＮのバンドギャップは、６ｅＶよりも高いと予想される。
［１４］２次元電子ガスは、２次元内において自由に移動する電子のガスである。但し、当該電子は、第１に（in the first）緊密に閉じ込められている。この緊密な閉じ込めは、その方向の運動のための量子化されたエネルギーレベルをもたらす。電子は、３Ｄ世界（３次元の世界）に埋め込まれた２Ｄシート（２次元のシート）であるように見える。高電力および／または高周波数アプリケーションのために特に興味深いデバイスは、ＨＥＭＴとも称される高電子移動度トランジスタである。本発明によれば、パッシベーションスタックは、エピタキシャルＩＩＩ－Ｎ半導体層スタックとゲートとの間に形成されている。パッシベーションスタックは、ゲートの下方にのみ形成され、かつ、付加的にゲート誘電体としての役割を果たしてもよい。あるいは、パッシベーションスタックは、エピタキシャルＩＩＩ－Ｎ半導体層スタックの頂部に形成され、かつ、当該エピタキシャルＩＩＩ－Ｎ半導体層スタックを完全に覆っていてもよい。あるいは、パッシベーションスタックは、エピタキシャルＩＩＩ－Ｎ半導体層スタックの頂部に形成され、かつ、当該エピタキシャルＩＩＩ－Ｎ半導体層スタックの表面を部分的に覆っていてもよい。例えば、パッシベーションスタック（it）は、本発明に係る高移動度電子トランジスタのソースとドレインとの間の非ゲート領域（ungated area）内に形成されてもよい。この場合、パッシベーションスタックは、パッシベーションとしての役割を果たし、かつ、下方に位置する２ＤＥＧの空乏化を防止する。
［１５］本発明に係る高電子移動度トランジスタにおけるゲートのバイアス電圧は、特に正の電圧に向けて、電子受容誘電体層の厚さに依存する。実際に、電子受容誘電体層は、本発明に係る高電子移動度トランジスタの最大ゲートバイアスを、大きい電圧（高い電圧）へとシフトさせる。電子受容誘電体層は、高電子移動度トランジスタの閾値電圧をもシフトさせる。本発明に係る高電子移動度トランジスタのゲートバイアス電圧は、－１０Ｖ～２０Ｖ（－１０Ｖから２０Ｖまで）であり、好ましくは０Ｖ～１０Ｖである。本発明に係る高電子移動度トランジスタの閾値電圧は、１Ｖ～５Ｖであり、好ましくは１Ｖ～２Ｖである。対照的に、ノーマリオン高電子移動度トランジスタの場合、ゲートバイアス電圧は、－２Ｖに達することが一般的である。当該高電子移動度トランジスタにおけるゲートバイアス範囲は、－１０Ｖ～２Ｖであることが一般的である。
［１６］第２活性ＩＩＩ－Ｎ層は、ゲート領域内に凹部を含む。当該凹部は、前記第２活性ＩＩＩ－Ｎ層内に少なくとも部分的に延在している。パッシベーション表面が凹部内の第２パッシベーション表面と直接的に接触するように、電子受容誘電体層が当該凹部内に延在している。
［１７］このように、本発明に係る高電子移動度トランジスタは、エピタキシャルＩＩＩ－Ｎ半導体層スタックの第２活性ＩＩＩ－Ｎ層内に形成されたゲートの下方に凹部を有する、絶縁ゲートＨＥＭＴである。これにより、高電子移動度トランジスタの閾値電圧は正電圧へとシフトする。このことは、高電子移動度トランジスタのエンハンスメントモードを改善する。
［１８］本発明の各実施形態は、ＩＩＩ族窒化物ベースのＨＥＭＴなどの窒化物ベースのデバイスへの使用に特に適している。ＩＩＩ族窒化物（Group III-nitride）またはＩＩＩ－Ｎ族（group III-N）とは、周期表におけるＩＩＩ族元素の間に形成される半導体化合物を指す。当該ＩＩＩ族元素は、例えば、ボロン（ホウ素）（Ｂとも称される）、アルミニウム（Ａｌとも称される）、ガリウム（Ｇａとも称される）、インジウム（Ｉｎとも称される）、および窒素（Ｎとも称される）である。２元系（binary）のＩＩＩ族窒化物化合物の例は、ＧａＮ、ＡｌＮ、ＢＮなどである。ＩＩＩ族窒化物は、例えばＡｌＧａＮおよびＩｎＡｌＧａＮなどの、３元系（ternary）および４元系（quaternary）の化合物をも指す。
［１９］あるいは、エピタキシャルＩＩＩ－Ｎ半導体層スタックは、基板と活性層（アクティブ層）との間に成長させられた、エピタキシャル成長バッファ層（緩衝層）を含む。バッファ層は、例えば基板のバンドギャップと当該バッファ層のバンドギャップとが比較的離れている（例えば、それぞれのバンドギャップは１．１ｅＶおよび６．２ｅＶである）という点において、基板とは異なる性質を有しうる。この意味では、高いブレークダウン電圧などの現行の特性をもたらすように、バッファ層は大きい（高い）バンドギャップを有している。当該ブレークダウン電圧は、例えば、２５０Ｖよりも高く、好ましくは５００Ｖよりも高く、さらにより好ましくは１０００Ｖよりも高い。当該ブレークダウン電圧は、例えば２０００Ｖよりも高く、またはさらにはるかに高い電圧である。一例として、バッファ層は、大きいバンドギャップを有するＩＩＩ－Ｎバッファ層である。本明細書において、ＩＩＩは、ＩＩＩ族元素を指す。ＩＩＩ族元素は、現在では１３族元素および３族元素である。これらの元素は、例えば、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、Ｓｃ、Ｙ、ランタニド系列、およびアクチニド系列である。バッファ層は層のスタック（積層体）を含む。一例として、第１層（the first one）は核生成層（nucleation layer）であることが一般的である。
［２０］本発明の任意の態様によれば、前記高電子移動度トランジスタは、前記エピタキシャルＩＩＩ－Ｎ半導体層スタックと前記パッシベーションスタックとの間に、界面をさらに含む。前記電子受容誘電体層は、前記界面において電子受容レベル（電子アクセプタレベル，電子受容準位）（electron acceptor level）をもたらす。
［２１］これにより、ゲートがバイアスされていない場合には、高電子移動度トランジスタの２ＤＥＧは、エピタキシャルＩＩＩ－Ｎ半導体層スタックとパッシベーションスタックとの界面において、当該２ＤＥＧの電子が電子受容レベルに向かって流れるにつれて、空乏化させられる。換言すれば、電子受容誘電体層は、エピタキシャルＩＩＩ－Ｎ半導体層スタックとパッシベーションスタックとの界面におけるイオン化電子受容原子の存在によって、負の表面電荷を提供する。これにより、ゲートがバイアスされていない場合に、高電子移動度トランジスタの２ＤＥＧの電子を空乏化させることができる。
［２２］本発明の任意の態様によれば、前記高電子移動度トランジスタは、前記エピタキシャルＩＩＩ－Ｎ半導体層スタックと前記パッシベーションスタックとの間に、界面をさらに含む。前記電子受容誘電体層は、前記パッシベーションスタック内に電子受容レベルをもたらす。
［２３］これにより、ゲートがバイアスされていない場合には、高電子移動度トランジスタの２ＤＥＧは、当該２ＤＥＧの電子がパッシベーションスタック内の電子受容レベルに向かって流れるにつれて、空乏化させられる。換言すれば、電子受容誘電体層は、パッシベーションスタック内のイオン化電子受容原子の存在によって、負の表面電荷を提供する。これにより、ゲートがバイアスされていない場合に、高電子移動度トランジスタの２ＤＥＧの電子を空乏化させることができる。
［２４］本発明の任意の態様によれば、前記電子受容誘電体層は、ＭｇＳｉＮ、ＭｇＡｌＮ、およびＭｇＳｉＡｌＮのうちの１つ以上を含む。
［２５］本発明の任意の態様によれば、前記電子受容誘電体層は、以下の（ｉ）～（ｉｉｉ）、
（ｉ）ｘが０．０５～０．９５である、ＭｇｘＳｉ１－ｘＮ；
（ｉｉ）ｙが０．０５～０．９５である、ＭｇｙＡｌ１－ｙＮ；
（ｉｉｉ）ａが０．０５～０．９５であり、ｚが０．０５～０．９５であり、かつ、ａ＋ｚが０．１～１である、ＭｇａＳｉｚＡｌ１－ａ－ｚＮ；
のうちの１つ以上を含む。
［２６］ＭｇＳｉＮという用語（ターム）は、ｘが０．０５～０．９５（０．０５から０．９５まで）である任意の化学量論的比率（ＭｇｘＳｉ１－ｘＮ）において、Ｍｇ、Ｓｉ、およびＮを含む組成物に関する。ＭｇＡｌＮという用語は、ｙが０．０５～０．９５である任意の化学量論的比率（ＭｇｙＡｌ１－ｙＮ）において、Ｍｇ、Ａｌ、およびＮを含む組成物に関する。ＭｇＳｉＡｌＮという用語は、ａが０．０５～０．９５であり、ｚが０．０５～０．９５であり、かつ、ａ＋ｚが０．１～１である任意の化学量論的比率（ＭｇａＳｉｚＡｌ１－ａーｚＮ）において、Ｍｇ、Ｓｉ、Ａｌ、およびＮを含む組成物に関する。
［２７］本発明の任意の態様によれば、前記電子受容誘電体層は、ｘが０．０５～０．９５である、ＭｇｘＳｉ１－ｘＮを含む。
［２８］このように、電子受容誘電体層の組成物のパラメータｘを調整することによって、高電子移動度トランジスタのチャネル内の電子密度を調整できる。
［２９］本発明の任意の態様によれば、前記電子受容誘電体層は、ｙが０．０５～０．９５である、ＭｇｙＡｌ１－ｙＮを含む。
［３０］このように、電子受容誘電体層の組成物のパラメータｙを調整することによって、高電子移動度トランジスタのチャネル内の電子密度を調整できる。
［３１］本発明の任意の態様によれば、前記電子受容誘電体層は、ａが０．０５～０．９５であり、ｚが０．０５～０．９５であり、かつ、ａ＋ｚが０．１～１である、ＭｇａＳｉｚＡｌ１－ａ－ｚＮを含む。
［３２］このように、電子受容誘電体層の組成物のパラメータｚを調整することによって、高電子移動度トランジスタのチャネル内の電子密度を調整できる。そして、パラメータａおよびｚを調整することによって、電子受容誘電体層の材料のバンドギャップを調整できる。
［３３］本発明の任意の態様によれば、前記電子受容誘電体層は、前記エピタキシャルＩＩＩ－Ｎ半導体層スタックの頂部においてエピタキシャル成長させられている。
［３４］このように、エピタキシャルＩＩＩ－Ｎ半導体層スタックの形成とともに、電子受容誘電体層が形成されている。完全結晶性電子受容誘電体層（完全な結晶性を有する電子受容誘電体層）は、エピタキシャルＩＩＩ－Ｎ半導体層スタックの頂部にエピタキシャル成長されられている。あるいは、部分結晶性電子受容誘電体層（部分的に結晶性を有する電子受容誘電体層）は、エピタキシャルＩＩＩ－Ｎ半導体層スタックの頂部にエピタキシャル成長されられている。電子受容誘電体層は、エピタキシーツールを利用したエクスサイチュ（ex-situ）堆積によって形成されてよい。当該エピタキシーツールは、例えば、原子層堆積（atomic layer deposition，ＡＬＤとも称される）、化学的堆積（chemical vapor deposition，ＣＶＤとも称される）、または物理的堆積（physical vapor deposition，ＰＶＤとも称される）である。あるいは、電子受容誘電体層は、ＭＯＣＶＤまたはＭＢＥのチャンバ内でのインサイチュ（in-situ）堆積によって形成されてもよい。あるいは、電子受容誘電体層は、同じ材料のアモルファス膜を堆積させ、かつ、熱アニールを用いて当該アモルファス膜（it）を再結晶化することによって、形成されてもよい。
［３５］第１活性ＩＩＩ－Ｎ層と第２活性ＩＩＩ－Ｎ層との間の格子定数の相違（差）は、活性層の転位（dislocation）をもたらしうる歪みを生じさせる。この歪みは、デバイスの応答を遅延させる界面トラップ状態をもたらしうる。界面トラップ状態は、ダングリングボンド、酸素吸着原子またはヒドロキシル吸着原子、第２活性ＩＩＩ－Ｎ層の表面においてアクセス可能な貫通転位（threading dislocations）によって生じる表面状態に関連する。従って、エピタキシャルＩＩＩ－Ｎ半導体層スタックの頂部においてエピタキシャル成長させられた電子受容誘電体層は、当該エピタキシャルＩＩＩ－Ｎ半導体層スタックの第２活性ＩＩＩ－Ｎ層の表面においてダングリングボンドを終結およびパッシベートし、界面トラップの数を制限する。また、当該電子受容誘電体層は、酸素またはヒドロキシルイオンが第２活性ＩＩＩ－Ｎ層の表面に移動し、当該表面において結合することを防止する。このため、当該電子受容誘電体層は、デバイス性能の改善に有益である。換言すれば、パッシベーションスタックは、デバイス性能の低下の原因となるエピタキシャルＩＩＩ－Ｎ半導体層の表面における作用を低減または排除する。当該デバイス性能の低下の例は、ドレイン電流劣化、より大きい閾値電圧の変動、より大きいオフ電流リークなどである。これらのデバイス性能の低下は、高電子移動度トランジスタのゲートとドレインとの間のトラップ状態の存在に起因している。さらに、結晶性パッシベーションスタックは、エピタキシャルＩＩＩ－Ｎ半導体層および当該エピタキシャルＩＩＩ－Ｎ半導体層の頂部に位置するパッシベーションスタックと一致（整合）する格子定数を有しうる。従って、界面のいずれかの側に適切な結合の一致性（bond-matching）をもたらすことができる。その結果、エピタキシャルＩＩＩ－Ｎ半導層スタックとパッシベーションスタックとの間の界面トラップを低減できる。また、表面結合のコヒーレント終端を提供することによって、表面トラップの影響を低減できる。このように、この結晶性パッシベーションスタックを導入することによって、良好な界面を実現できる。
［３６］本発明の任意の態様によれば、前記第１活性ＩＩＩ－Ｎ層はＩｎＡｌＧａＮを含み、前記第２活性ＩＩＩ－Ｎ層はＩｎＡｌＧａＮを含む。この場合、前記第２活性ＩＩＩ－Ｎ層は、前記第１活性ＩＩＩ－Ｎ層のバンドギャップより大きいバンドギャップを有する。そして、前記第２活性ＩＩＩ－Ｎ層は、前記第１活性ＩＩＩ－Ｎ層の分極（polarization）より大きい分極を有する。
［３７］このように、隣接する第１活性ＩＩＩ－Ｎ層および第２活性ＩＩＩ－Ｎ層に対して異なる材料を使用することにより、導電性の２ＤＥＧ領域に寄与する分極を生じさせることができる。当該２ＤＥＧ領域は、第１活性ＩＩＩ－Ｎ層と第２活性ＩＩＩ－Ｎ層との接合部（junction）の近傍（特に、第２活性ＩＩＩ－Ｎ層のバンドギャップよりも狭いバンドギャップを有する第１活性ＩＩＩ－Ｎ層の内部）に位置する。
［３８］第１活性ＩＩＩ－Ｎ層は、例えば、２０ｎｍ～５００ｎｍ（２０ｎｍから５００ｎｍまで）、好ましくは３０ｎｍ～３００ｎｍ、より好ましくは５０ｎｍ～２５０ｎｍの厚さを有する。第１活性ＩＩＩ－Ｎ層は、例えば、１００ｎｍ～１５０ｎｍの厚さを有する。第２の活性ＩＩＩ－Ｎ層は、例えば、１０ｎｍ～１００ｎｍ、好ましくは２０ｎｍ～５０ｎｍの厚さを有する。このような厚さの組み合わせは、例えば得られる２ＤＥＧに関して、活性層に良好な特性をもたらす。
［３９］第１活性ＩＩＩ－Ｎ層は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第１活性ＩＩＩ－Ｎ層は、例えばＧａＮを含む。第２活性ＩＩＩ－Ｎ層は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第２活性ＩＩＩ－Ｎ層は、例えばＡｌＧａＮを含む。ＡｌＧａＮという用語は、ｘが０～１（０から１まで）であり、かつ、ｙが０～１である、任意の化学量論的比率（ＡｌｘＧａｙＮ）において、Ａｌ、Ｇａ、およびＮを含む組成物に関する。あるいは、第２活性ＩＩＩ－Ｎ層は、例えばＡｌＮを含む。あるいは、第２活性ＩＩＩ－Ｎ層は、ＩｎＡｌＧａＮを含む。ＩｎＡｌＧａＮ等の組成物は、任意の適切な量のＩｎを含む。あるいは、第１活性ＩＩＩ－Ｎ層および第２活性ＩＩＩ－Ｎ層の両方が、ＩｎＡｌＧａＮを含む。この場合、第２活性ＩＩＩ－Ｎ層は、第１活性ＩＩＩ－Ｎ層のバンドギャップよりも大きいバンドギャップを有する。そして、第２活性ＩＩＩ－Ｎ層は、第１活性ＩＩＩ－Ｎ層の分極よりも大きい分極を有する。あるいは、第１活性ＩＩＩ－Ｎ層および第２活性ＩＩＩ－Ｎ層の両方が、ＢＩｎＡｌＧａＮを含む。この場合、第２活性ＩＩＩ－Ｎ層は、第１活性ＩＩＩ－Ｎ層のバンドギャップよりも大きいバンドギャップを有する。そして、第２活性ＩＩＩ－Ｎ層は、第１活性ＩＩＩ－Ｎ層の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、（ｉ）ＧａＮを含んでいるとともに約１５０ｎｍの厚さを有する第１活性ＩＩＩ－Ｎ層と、（ｉｉ）ＡｌＧａＮを含んでいるとともに約２０ｎｍの厚さを有する第２活性ＩＩＩ－Ｎ層と、によって、良好な結果が得られた。
［４０］本発明の任意の態様によれば、前記基板は、Ｓｉ、シリコン・オン・インシュレータ（Silicon-On-Insulator）、シリコンカーバイド（炭化シリコン）、およびサファイアのうちの１つ以上を含む。
［４１］このように、本発明の高電子移動度トランジスタを製造することは、相補型金属酸化物半導体（complementary metal-oxide-semiconductor）の技術およびプロセスのために開発された既存の製造技術に適合している。換言すれば、当該高電子移動度トランジスタの製造は、ＣＭＯＳ適合性を有している。このため、それほどの追加の労力を伴うことなく、現行の構成および現行のプロセスステップを統合できる。このことは、トランジスタなどの製造に関連する複雑性およびコストを低減させる。好ましくは、基板は、＜１１１＞Ｓｉ基板などのＳｉ基板、および当該Ｓｉ基板の組み合わせ、ならびに初期層を含む複数の基板（例：層スタック）である。あるいは、高電子移動度トランジスタの基板は、ゲルマニウム（Ｇｅとも称される）またはゲルマニウム・オン・インシュレータ（Ge-On-Insulator）を含む。あるいは、高電子移動度トランジスタの基板は、自立型（free-standing）ＧａＮ基板、自立型ＡｌＮ基板を含む。
［４２］本発明の任意の態様によれば、前記パッシベーションスタックは、酸化物層をさらに含む。
［４３］このように、高電子移動度トランジスタのパッシベーションスタックは、当該高電子移動度トランジスタのゲートに対するゲート絶縁体として作用する酸化物層を含む。当該酸化物層は、（ｉ）ゲートに対して電気的に清浄な界面と、（ｉｉ）ゲートと２ＤＥＧとの間の静電カップリングを最大化するための高い誘電率と、をもたらす。その結果、高電子移動度トランジスタのトランスコンダクタンス（相互コンダクタンス）が増加し、量子トンネリングによる誘電破壊（dielectric breakdown）およびリークを回避するために十分な厚さが得られる。
［４４］本発明の任意の態様によれば、前記酸化物層は、ＭｇＯを含む。
［４５］このように、ゲート絶縁体は、酸化物層の存在下において、高い誘電率を示す。これにより、より高いキャパシタンスを実現できる。
［４６］本発明の任意の態様によれば、前記ゲートは、前記酸化物層の頂部に形成されている。
［４７］このように、酸化物層は、高電子移動度トランジスタのゲートと電子受容誘電体層との間に設けられるように形成されている。換言すれば、電子受容誘電体層はエピタキシャルＩＩＩ－Ｎ半導体層の頂部にエピタキシャル形成されており、酸化物層は当該電子受容誘電体層の頂部に形成されており、ゲートは当該酸化物層の頂部に形成されている。
［４８］本発明の任意の態様によれば、
前記電子受容誘電体層は、
前記エピタキシャルＩＩＩ－Ｎ半導体層スタックと接触するパッシベーション表面と、
前記パッシベーション表面とは反対側に位置する誘電体表面と、を含んでおり、
前記第２活性ＩＩＩ－Ｎ層は、前記電子受容誘電体層の前記パッシベーション表面と接触する第２パッシベーション表面を含んでおり、
これにより、前記第２活性ＩＩＩ－Ｎ層と前記電子受容誘電体層との間にパッシベーション接触界面が規定されている。
［４９］本発明の任意の態様によれば、
前記電子受容誘電体層は、
前記エピタキシャルＩＩＩ－Ｎ半導体層スタックと接触するパッシベーション表面と、
前記パッシベーション表面とは反対側に位置する誘電体表面と、を含んでおり、
前記酸化物層は、
前記誘電体表面と接触する酸化物表面と、
前記酸化物表面とは反対側に位置するパッシベーション絶縁表面と、を含んでおり、
前記酸化物表面が前記誘電体表面の全表面に沿って当該誘電体表面と直接的に接触するように、前記誘電体表面および前記酸化物表面は延在しており、
前記ゲートは、
バイアス表面と、
前記バイアス表面とは反対側に位置するゲート絶縁表面とを含んでおり、
前記バイアス表面を介して、電圧バイアスが前記ゲートに印加され、
前記ゲートは、前記酸化物層の頂部に形成されており、
これにより、前記パッシベーション絶縁表面と前記ゲート絶縁表面との間に絶縁接触界面が規定されている。
［５０］このように、（ｉ）例えばＭｇＳｉＮ、ＭｇＡｌＮ、またはＭｇＳｉＡｌＮを含む電子受容誘電体層と、（ｉｉ）例えばＭｇＯを含む酸化物層との間に、界面が形成されている。さらに、（ｉ）例えばＭｇＯを含む酸化物層と、（ｉｉ）高電子移動度トランジスタのゲートとの間に、界面が形成されている。あるいは、酸化物表面が誘電体表面の１０％～１００％（１０％から１００％まで）に沿って、当該誘電体表面と直接的に接触するように、誘電体表面および酸化物表面が延在している。高電子移動度トランジスタのゲートは、ゲート絶縁表面を介してバイアスされている。すなわち、ゲート絶縁表面に電圧が印加され、動作時に高電子移動度トランジスタをバイアスする。
［５１］本発明の任意の態様によれば、前記ゲート絶縁表面が前記パッシベーション絶縁表面の１０％～１００％と直接的に接触するように、前記絶縁接触界面が延在している。
［５２］このように、ゲート絶縁表面がパッシベーション絶縁表面の１００％（全体）に沿って延在している場合、酸化物層は、電子受容誘電体層とゲートとの間（すなわち、高電子移動度トランジスタのゲートの下方）に完全に含まれる。ゲート絶縁膜面がパッシベーション絶縁表面と直接的に接触しているが、当該パッシベーション絶縁表面の全体に沿っては接触していない場合、酸化物層は、例えばゲートよりも広く延在している。一例として、当該酸化物層は、高電子移動度トランジスタのソースとドレインとの間に延在している。
［５３］本発明の任意の態様によれば、前記電子受容誘電体層は、（ｉ）前記エピタキシャルＩＩＩ－Ｎ半導体層スタックと接触するパッシベーション表面と、（ｉｉ）前記パッシベーション表面とは反対側に位置する誘電体表面と、を含んでいる。そして、前記第２活性ＩＩＩ－Ｎ層は、前記電子受容誘電体層の前記パッシベーション表面と接触する第２パッシベーション表面を含んでいる。これにより、前記第２活性ＩＩＩ－Ｎ層と前記電子受容誘電体層との間にパッシベーション接触界面が規定されている。
［５４］本発明の任意の態様によれば、前記電子受容誘電体層の窒化物原子は、前記パッシベーション接触界面に沿って、前記第２活性ＩＩＩ－Ｎ層のＩＩＩ族原子と結合している。
［５５］このように、ゲートがバイアスされていない場合には、パッシベーションスタックの存在（より具体的には、電子受容誘電体層の存在）により、第２活性ＩＩＩ－Ｎ層内のポテンシャルバリア高さが増加するとともに、電子移動度トランジスタの２ＤＥＧ密度が減少する。実際に、電子受容誘電体層が、例えばＭｇＳｉＮ、ＭｇＡｌＮ、またはＭｇＳｉＡｌＮを含んでいる場合には、電子受容誘電体層のパッシベーション表面に位置するＭｇ原子は、負イオン化ドナー（負にイオン化されたドナー）として作用する。当該負イオン化ドナーは、第２活性ＩＩＩ－Ｎ層の正の分極電荷を部分的に中和することにより、分極効果によって２ＤＥＧ密度を低下させることができる。換言すれば、電子受容誘電体層の原子（例えば、電子受容誘電体層がＭｇＳｉＮ、ＭｇＡｌＮ、またはＭｇＳｉＡｌＮを含む場合のＭｇ原子）は、２ＤＥＧの電子に対するアクセプタ（受容体）として作用する。これにより、高電子移動度トランジスタのゲートがバイアスされていない場合に、チャネルを空乏化させることができる。
［５６］本発明の任意の態様によれば、
前記パッシベーション表面がゲート領域内の前記第２パッシベーション表面の１０％～３０％と直接的に接触するように、前記パッシベーション接触界面が延在しており、
前記パッシベーションスタックは、前記第２活性ＩＩＩ－Ｎ層の頂部かつ前記電子受容誘電体層の両側に形成された、２つの電子供与誘電体層をさらに含んでおり、
当該２つの電子供与誘電体層のそれぞれは、前記第２活性ＩＩＩ－Ｎ層と直接的に接触するＩＩＩ－Ｎ接触表面を含んでいる。
［５７］このように、電子受容誘電体層は、第２活性ＩＩＩ－Ｎ層の第２パッシベーション表面の全表面に沿って延在していない。
［５８］このように、電子受容誘電体層は、当該電子受容誘電体層の各側面に位置する電子供与誘電体層によって取り囲まれている。換言すれば、電子受容誘電体層のパッシベーション表面は、第２パッシベーション表面と直接的に接触している。そして、高電子移動度トランジスタの電子受容誘電体層の両側に、電子供与誘電体層が形成されている。この電子供与誘電体層は、第２活性ＩＩＩ－Ｎ層の頂部に電子受容誘電体層が形成されていない領域内において、第２活性ＩＩＩ－Ｎ層のパッシベーションを改善する。換言すれば、電子供与誘電体層のそれぞれは、第２活性ＩＩＩ－Ｎ層と直接的に接触している。
［５９］本発明の任意の態様によれば、前記電子供与誘電体層は、ＳｉＮを含んでいる。
［６０］電子供与誘電体層は、ＭＯＣＶＤリアクタ（反応器）内においてインサイチュ堆積された、高密度のＳｉＮを含む。当該ＳｉＮは、化学量論的（正規組成）であってもよいし、あるいは非化学量論的であってもよい。例えば、インサイチュＳｉＮによってキャップされた（覆われた）ＨＥＭＴ構造は、高いサーマルバジェット（熱履歴，熱予算）を有していたとしても、プロセスステップによる影響を受けないことが、発明者らによって実験的に示されている。あるいは、電子供与誘電体層は、ＡｌＳｉＮを含む。Ａｌドーピングによって、誘電体材料（誘電材料）のバンドギャップを増加させることができる。あるいは、電子供与誘電体層は、Ｓｉ、Ａｌ、Ｏ、およびＮのうちの１つ以上を含む。電子供与誘電体層は、１ｎｍ～５００ｎｍ、好ましくは３０ｎｍ～４００ｎｍ、より好ましくは５０ｎｍ～３００ｎｍの厚さを有する。例えば、電子供与誘電体層は、１００ｎｍ～２００ｎｍの厚さを有する。任意の他のプロセスが実行される前に、インサイチュＳｉＮは、例えば５００ｎｍを超える厚さまで、ＰＥＣＶＤまたはＬＰＣＶＤによるＳｉＮまたはＳｉＯｘによって、外部から肥厚させられてよい（厚さが付与されてよい）。薄い電子供与誘電体層によれば、低い抵抗を有するオーミックコンタクト（オーム性接触，抵抗性接触）の形成が可能となる。さらに、電子供与誘電体層は、ＡｌＧａＮ中に拡散しうるＳｉを含む。この場合、Ｓｉは、ドナーとして作用する。ＡｌＧａＮ層の内部にドナータイプ（ドナー型）を導入することにより、オーミックコンタクトの形成が容易となるので、コンタクト抵抗を低減できる。電子供与誘電体層は、７００℃～１３００℃、７００℃～１２５０℃、７００℃～１１００℃の温度によって形成される。ＳｉＮに言及する場合、ＳｉおよびＮからなる化合物を意味することを理解されたい。ＳｉＮは、Ｓｉ３Ｎ４を含みうるが、これに限定されない。異なる化学量論的比または非化学量論的比である、ＳｉｘＮｙなどの他の式も含まれる。ＳｉｘＮｙという式おいて、ｘおよびｙは実数として定義されてよい。０＜ｘ≦１００であり、かつ、０＜ｙ≦１００である。エピタキシャルＩＩＩ－Ｎ半導体層スタックを成長させる場合には、反応チャンバ内にＮＨ３を流し続け、ＳｉＨ４のラインを開放する。これにより、ＳｉＮの成長および高温を実現できる。ＳｉＮを成長させた後、ＮＨ３のフローを維持しつつ、ＳｉＨ４のフローを停止させ、構造体を室温まで冷却させる。これにより、最上層からの脱離を回避する。
［６１］本発明の任意の態様によれば、前記電子供与誘電体層は、前記第２活性ＩＩＩ－Ｎ層の頂部においてエピタキシャル成長させられている。
［６２］インサイチュ成長させたＳｉＮの結晶性は、（ｉ）当該ＳｉＮをドーピングすることによって、あるいは、（ｉｉ）ＡｌまたはＢなどの種を添加することによって、維持されることが有利である。インサイチュＳｉＮを第２活性ＩＩＩ－Ｎ層の頂部において成長させた場合、当該インサイチュＳｉＮは、材料間の格子不整合（ミスマッチ）によって生じる歪みに適合するように変形する。大きい格子不整合は、エピタキシャル成長モードを、２次元的なＦｒａｎｃｋ－Ｖａｎ ｄｅｒ Ｍｅｒｗｅの層ごとの（layer-by-layer）成長モードから、３次元的なＶｏｌｋｅｒ－Ｗｅｂｅｒ成長モードへと戻すトリガであることが周知である。その後、当該成長モードは、アモルファス成長モードに転換する傾向がより高い。従って、β相（beta-phase）ＳｉＮの格子定数を減少させ、当該β相ＳｉＮの格子定数を第２活性ＩＩＩ－Ｎ層の格子定数により良く適合させるために、Ｓｉより小さい原子（例えば、ＡｌまたはＢ）を、ＳｉＮに含有させてもよい。ＳｉＮ格子内にＡｌを含有させることのさらなる利点は、高い不揮発性を有するＡｌＦを生じさせるＡｌとＦとの間の相互作用に起因して、フッ素ベースのプラズマ中でのドライエッチングに対する耐性が改善されることである。電子供与誘電体層は、完全結晶性である（完全な結晶性を有している）。あるいは、電子供与誘電体層は、部分的結晶性である（部分的な結晶性を有している）。当該電子供与誘電体層は、第２活性ＩＩＩ－Ｎ層の第２パッシベーション表面との界面に、少なくとも少数の結晶性単分子層を含む。
［６３］本発明の任意の態様によれば、前記電子供与誘電体層はそれぞれ、前記第２活性ＩＩＩ－Ｎ層と直接的に接触するＳｉＮ ＩＩＩ－Ｎ接触表面を含む。
［６４］本発明の任意の態様によれば、前記電子供与誘電体層は、ソース領域およびドレイン領域の内部においてそれぞれエッチング除去（etched away）される。
［６５］このように、ソース領域およびドレイン領域（デバイス端子が形成されるべき位置）をそれぞれ露出（uncover）させるために、電子供与誘電体層の内部に開口が規定される。例えば、フォトリソグラフィステップを実施し、電子供与誘電体層を、ソース領域およびドレイン領域の内部においてそれぞれエッチング除去してもよい。例えば、電子供与誘電体層は、ＨＦ（フッ酸，フッ化水素酸）または緩衝ＨＦ（緩衝フッ酸，バッファードフッ酸）（buffered ＨＦ）におけるウェットエッチングによって、あるいは、フッ素化学（fluorine chemistry）によるＲＩＥまたはＩＣＰプラズマツールにおけるドライエッチングによって、除去されてよい。
［６６］電子供与誘電体層に対するフッ素化学によるドライエッチングおよびウェットエッチングはいずれも、非常に高い選択性を有するエッチングストップとして作用する第２活性ＩＩＩ－Ｎ層において停止するであろう。例えば、電子供与誘電体層に対するエッチングは、フッ素化学に基づくドライエッチングシステム、例えば、エッチングガスとしてＳＦ６またはＣＦ４を使用し、ＲＦまたは「プラテン」を使用し、１０Ｗ～１５０ＷのエッチングパワーのＩＣＰまたは「コイル」をそれぞれ使用した誘導結合プラズマシステムにおいて行われる。これにより、第２活性ＩＩＩ－Ｎ層またはその下方のいかなる層をも除去することなく、残りの電子供与誘電体層を完全に除去できる。あるいは、第２活性ＩＩＩ－Ｎ層は、例えばアルカリ性溶液またはレジスト現像液中において、ウェットエッチングによって部分的にエッチングされる。これにより、ソース領域の内部およびドレイン領域の内部におけるそれぞれのオーミックコンタクトを、活性層内に部分的に形成できる。
［６７］本発明の任意の態様によれば、前記パッシベーション表面が前記第２パッシベーション表面の全表面に沿って当該第２パッシベーション表面と直接的に接触するように、前記パッシベーション接触界面が延在している。
［６８］この場合、第２活性ＩＩＩ－Ｎ層の第２パッシベーション表面の全表面に沿って、電子受容誘電体層が延在している。
［６９］本発明の任意の態様によれば、前記電子受容誘電体層は、ソース領域およびドレイン領域の内部においてそれぞれエッチング除去される。
［７０］この場合、電子受容誘電体層は、第２活性ＩＩＩ－Ｎ層を完全に覆う。このため、電子受容誘電体層の両側には、電子供与誘電体層は形成されない。ソース領域およびドレイン領域（デバイス端子が形成されるべき位置）をそれぞれ露出させるために、電子受容誘電体層の内部に開口が規定される。例えば、フォトリソグラフィステップを実施し、電子受容誘電体層を、ソース領域およびドレイン領域の内部においてそれぞれエッチング除去してもよい。例えば、電子受容誘電体層は、ドライエッチングにより除去されてよい。
［７１］本発明の任意の態様によれば、オーミックコンタクトは、前記ソース領域内および前記ドレイン領域内にそれぞれ形成される。
［７２］ソースおよびドレインのコンタクトは、２ＤＥＧに対するオーミックコンタクトである。金属スタック（メタルスタック）を活性層の第２活性ＩＩＩ－Ｎ層と接触させるように堆積させることによって、これらのコンタクトが製造されてよい。当該金属スタックは、例えば、
・Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、
・Ｔｉ／Ａｌ／Ｍｏ／Ａｕ、
・Ｔｉ／Ａｌ／Ｔｉ／Ａｕ、
・Ｔｉ／Ａｌ／Ｔｉ／Ｗ、
・Ｔｉ／Ａｌ／Ｗ、
・Ｔｉ／Ａｌ／Ｗ／Ｃｒ、
・Ｔａ／Ａｌ／Ｔａ、
・Ｖ／Ａｌ／Ｎｉ／Ａｕ、
などである。第２活性ＩＩＩ－Ｎ層は、金属堆積に先立って陥凹（recessed）させられていてもよい。コンタクト特性は、窒素雰囲中気またはフォーミングガス雰囲気中における、典型的には８００℃～９００℃の温度（例：８５０℃）での熱アニールによって、さらに改善されうる。あるいは、付加的な金属相互接続層（metal interconnect layers）が、当業者に公知の方法を使用して規定されてよい。これにより、ゲート、ソース、およびドレインの電流のための低抵抗な電流経路（pathways）を実現できる。
［７３］本発明の任意の態様によれば、前記エピタキシャルＩＩＩ－Ｎ半導体層スタックは、正のバイアス電圧が前記ゲートに印加された場合に、前記ソース領域と前記ドレイン領域との間の電子チャネルを提供（host）する。
［７４］このように、高電子移動度トランジスタの閾値電圧よりも高いバイアス電圧がゲートに印加されると、電子は、ゲートの下方に位置する電子チャネル内を流れる。当該ゲートは、高電子移動度トランジスタのソースとドレインとの間に位置する。
［７５］本発明の任意の態様によれば、電子受容誘電体層は、０．１ｎｍ～３ｎｍの厚さを有する。
［７６］このように、電子受容誘電体層は、単一層であってもよい。当該単一層は、例えば、単一のＭｇＳｉＮ層、単一のＭｇＡｌＮ層、または単一のＭｇＳｉＡｌＮ層である。それゆえ、当該電子受容誘電体層は、単一原子の単分子層（single atomic monolayer）の厚さを有する。あるいは、電子受容誘電体層は、複数のＭｇＳｉＮ原子層、ＭｇＡｌＮ原子層、またはＭｇＳｉＡｌＮ原子層を含んでいてもよい。当該電子受容誘電体層は、例えば、２層、３層、４層、５層、１０層などである。
［７７］本発明の任意の態様によれば、前記酸化物層は、１ｎｍ～３０ｎｍの厚さ、好ましくは３ｎｍ～１０ｎｍの厚さを有する。
［７８］本発明の任意の態様によれば、前記２つの電子供与誘電体層の厚さは、前記電子受容誘電体層の厚さと前記酸化物層の厚さとを合わせた厚さ（combined thickness）に実質的に等しい（ほぼ等しい）。
［７９］これにより、高電子移動度トランジスタの外表面が平坦化される。あるいは、２つの電子供与誘電体層の厚さは、電子受容誘電体層の厚さと酸化物層の厚さとを合わせた厚さと異なっている。この場合、完成した高電子移動度トランジスタ上にＳｉＮまたはＳｉＯｘの厚膜を堆積させ、当該厚膜を例えばＣＭＰによって平坦化してもよい。これにより、実質的に平坦な（ほぼ平坦な）表面を得ることができる。
［８０］本発明の任意の態様によれば、前記ゲート領域内の前記凹部は、前記第２活性ＩＩＩ－Ｎ層を完全に貫通するように（completely through）延在している。これにより、前記第１活性ＩＩＩ－Ｎ層が露出させられている。
［８１］本発明の任意の態様によれば、前記パッシベーション表面が前記凹部内の前記第１活性ＩＩＩ－Ｎ層と直接的に接触するように、前記電子受容誘電体層が前記凹部内に延在している。
［８２］本発明の任意の態様によれば、前記パッシベーションスタックは、ＡｌＮ層をさらに含んでいる。前記ＡｌＮ層は、ＡｌＮを含んでいる。前記ＡｌＮ層は、前記凹部内の前記第１活性ＩＩＩ－Ｎ層と直接的に接触している。前記電子受容誘電体層は、前記ＡｌＮ層の頂部において、前記凹部内において延在している。
［８３］このように、本発明に係るデバイスは、完全に陥凹された（換言すれば、バリアが除去された）ＭＯＳＦＥＴである。電子受容誘電体層は、第１活性ＩＩＩ－Ｎ層内のチャネル層と接触している。これにより、ゲートの下方に真の（true）ＭＯＳ型領域が形成される。電子受容誘電体層は、第１活性ＩＩＩ－Ｎ層との良好な界面を形成する。この場合、正のバイアスによって電荷の蓄積または反転を生じさせることができる。電子受容誘電体層によれば、負のバイアスにおいて、チャネル内に電荷が存在しないようにすることができる。本発明の任意の態様によれば、ＡｌＮ層はＡｌＮを含み、当該ＡｌＮ層の厚さは１ｎｍ未満である。好ましくは、ＡｌＮ層は、ＡｌＮの単一の単分子層である。ＡｌＮは、チャネルの電子移動度を向上させる。実際に、窒化アルミニウム（ＡｌＮとも称される）は、例えば６ｅＶを超える広いバンドギャップを示す。ＡｌＮ層のこの広いバンドギャップのおかげで、流れている電子は、第１活性ＩＩＩ－Ｎ層とＡｌＮ層との界面において、表面粗さの影響をあまり受けない（feel less）。その結果、電子はより良好な移動度を有する。
［８４］本発明の第２の態様によれば、高電子移動度トランジスタを製造する方法が提供される。当該方法は、
基板を設けるステップと、
前記基板の頂部にエピタキシャルＩＩＩ－Ｎ半導体層スタックを設けるステップと、を含んでおり、
前記エピタキシャルＩＩＩ－Ｎ半導体層スタックを設けるステップは、
第１活性ＩＩＩ－Ｎ層と、
第２活性ＩＩＩ－Ｎ層と、
を有する活性層を設けることにより、前記第１活性ＩＩＩ－Ｎ層と前記第２活性ＩＩＩ－Ｎ層との間に２次元電子ガスを形成するステップを含んでおり、
前記方法は、
ゲート領域内の第２活性ＩＩＩ－Ｎ層内に凹部を形成するステップと、
電子受容誘電体層を有するパッシベーションスタックを、前記エピタキシャルＩＩＩ－Ｎ半導体層スタックの頂部に設けるステップと、
前記ゲート領域内において、前記電子受容誘電体層の頂部にゲートを設けるステップと、を含んでおり、
前記電子受容誘電体層は、前記ゲートがバイアスされていない場合に前記２次元電子ガスを空乏化させ、
前記電子受容誘電体層は、前記凹部内に延在しており、
前記電子受容誘電体層は、シリコンおよび／またはアルミニウムによってドーピングされた窒化マグネシウムを含んでいる。
［８５］このように、本発明の高電子移動度トランジスタは、改良されたパッシベーションスタックを含む。当該パッシベーションスタックは、ノーマリオフ動作を良好化することによって、当該高電子移動度トランジスタのエンハンスメントモードを改善する。実際に、本発明に係る高電子移動度トランジスタのパッシベーションスタックは、電子受容誘電体層を含む。当該電子受容誘電体層は、パッシベーションスタックとエピタキシャルＩＩＩ－Ｎ半導体層スタックとの界面において、アクセプタレベルを生じさせる。本発明の電子受容誘電体層は、高電子移動度トランジスタのゲートがバイアスされていない場合に、２次元電子ガス（２ＤＥＧとも称される）から電子を空乏化させる。従って、高電子移動度トランジスタが動作のためにバイアスされるまで、チャネルは存在せず、電流の流れは生じない。特に、動作時には、２ＤＥＧをフェルミレベルの下方から移行させるために、高電子移動度トランジスタのゲートにバイアス電圧が印加される。高電子移動度トランジスタのソースとドレインとの間に別の電圧が印加されると、２ＤＥＧ内の電子はソースからドレインへと流れる。従って、本発明に係る高電子移動度トランジスタは、例えば、負極性のゲートの給電が望まれないアプリケーション（例：パワースイッチングまたは集積ロジック）に適している。本発明に係る高電子移動度トランジスタのゲート極性は、当該ゲート極性がもたらす付加的な安全性ゆえに、さらに望ましい。
［８６］第２活性ＩＩＩ－Ｎ層内およびゲート領域内に凹部が存在しているため、本発明に係る高電子移動度トランジスタは、第２活性ＩＩＩ－Ｎ層内に凹部を含まない同様の高電子移動度トランジスタに比べ、ゲートから２ＤＥＧへのはるかに高いリーク電流を示す。従って、ゲートと２ＤＥＧとの間に誘電体を追加する必要がある。窒化マグネシウム（すなわち、ＭｇＮ）を、シリコン（Ｓｉとも称される）および／またはアルミニウム（Ａｌとも称される）によってドーピングすると、電子受容誘電体層のバンドギャップが増加する。それゆえ、当該電子受容誘電体層が、ゲート領域内の第２活性ＩＩＩ－Ｎ層内の凹部内に延在している場合、リーク電流が低減される。さらに、Ｓｉおよび／またはＡｌによってＭｇＮをドーピングすると、電子受容誘電体層の誘電率が増加する。これにより、ゲートと２ＤＥＧとの間のより良好なカップリングが実現され、改善されたコンダクタンスを示すことができる。本発明に係る高電子移動度トランジスタにおいて、ＭｇＳｉＮ、ＭｇＡｌＮ、またはＭｇＳｉＡｌＮを特別に使用することにより、負極性のゲートの給電が望まれないアプリケーション（例：パワースイッチングまたは集積ロジック）に適したデバイスを実現できる。本発明に係る高電子移動度トランジスタのゲート極性は、当該ゲート極性がもたらす付加的な安全性ゆえに、さらに望ましい。
［８７］ＭｇＳｉＮは、高電子移動度トランジスタのゲートがバイアスされていない場合に、当該高電子移動度トランジスタのチャネルを空乏化させる。これにより、高電子移動度トランジスタのエンハンスメントモードを改善できる。電子受容誘電体層の材料であるＭｇＳｉＮは、大きいバンドギャップを示す。当該バンドギャップは、リークを防ぐための高電子移動度トランジスタのゲート誘電体に関して、興味深い誘電体層をもたらす。２０１４年９月に「Applied Physics Letters Volume 105, Issue 11」において発行された、Ｑｕｉｒｋ Ｊ．Ｂらによる「Band gap and electronic structure of MgSiN2」というタイトルが付された科学刊行物では、６．３ｅＶに等しいＭｇＳｉＮのバンドギャップが開示されている。アルミニウムドーピング（Ａｌドーピングとも称される）は、電子受容誘電体層の材料のバンドギャップを増加させる。その結果、高電子移動度トランジスタのパッシベーションに関して、より一層興味深い誘電体層が得られる。そして、より高いバンドギャップとしてゲート誘電体を使用することにより、（ｉ）ゲートへの電子のリーク、または、（ｉｉ）当該ゲートからの電子のリークを、より効果的にブロックできる。さらに、Ａｌドーピングは、パッシベーションスタックに対するフッ素系プラズマにおけるエッチングレートに影響を及ぼす。換言すれば、パッシベーションスタックをアルミニウムによってドーピングすることにより、フッ素系プラズマエッチングのためのエッチングストップ層が生成される。ＭｇＡｌＳｉＮのバンドギャップは、６ｅＶよりも高いと予想される。
［８８］電子受容誘電体層は、高電子移動度トランジスタの活性層の頂部において、選択的に成長させられてもよい。この場合、誘電体層（例：ＳｉＮまたはＳｉＯｘ）が、第２活性ＩＩＩ－Ｎ層の表面に堆積されられる。この誘電体層がＳｉＮを含む場合、当該誘電体層は、ＳｉＮの頂部に犠牲ＳｉＯｘ層をさらに含んでいてもよい。続いて、誘電体層および犠牲層が存在する場合、当該誘電体層および当該犠牲層は、（ｉ）例えばリソグラフィステップによってパターニング（パターン化）され、次いで、（ｉｉ）高電子移動度トランジスタのゲート領域内において除去される。次に、電子受容誘電体層は、ＭＯＣＶＤまたはＭＢＥによって、ゲート領域内において選択的に成長させられる。あるいは、電子受容誘電体層は、ＭＯＣＶＤまたはＭＢＥにより、活性層の頂部においてブランケット成長によって成長されられる。この場合、電子受容誘電体層は、高電子移動度トランジスタのゲート領域内を除いた位置において除去される。例えば、当該電子受容誘電体層は、高電子移動度トランジスタのゲート領域内を除いた位置においてエッチング除去される。
［８９］本発明の任意の態様によれば、前記電子受容誘電体層を設けることは、電子受容誘電体層をエピタキシャル成長させることに対応する。
［９０］本発明の任意の態様によれば、前記エピタキシャルＩＩＩ－Ｎ半導体層スタックの頂部に前記パッシベーションスタックを設けることは、前記エピタキシャルＩＩＩ－Ｎ半導体層スタックの頂部において、前記パッシベーションスタックをエピタキシャル成長させることに対応する。
［９１］本発明の任意の態様によれば、エピタキシャル成長は、ＭＯＣＶＤまたはＭＢＥによってなされる。
［９２］結晶性電子受容誘電体層は、ＭＯＣＶＤまたはＭＢＥのチャンバ内でのエピタキシャル成長によって、インサイチュ形成されてよい。第１活性ＩＩＩ－Ｎ層および第２活性ＩＩＩ－Ｎ層は、ＭＯＣＶＤまたはＭＢＥのチャンバ内でのエピタキシャル成長によって、インサイチュ形成されてよい。
［９３］本発明の任意の態様によれば、前記方法は、
ソース領域およびドレイン領域の内部において、前記パッシベーションスタックをエッチングするステップと、
前記ソース領域および前記ドレイン領域のそれぞれの内部において、オーミックコンタクトを形成するステップと、
を、さらに含んでいる。
［９４］本発明の任意の態様によれば、前記方法は、
前記電子受容誘電体層の頂部に電子供与誘電体層を設けるステップと、
前記ゲート領域内において前記電子供与誘電体層を局所的に除去することにより、（ｉ）前記電子供与誘電体層内に開口を形成し、かつ、（ｉｉ）前記電子受容誘電体層を局所的に露出させるステップと、
前記ゲート領域内にゲート電極を形成するステップと、
前記ソース領域内および前記ドレイン領域内において前記電子供与誘電体層を局所的に除去することにより、（ｉ）前記ソース領域内において前記電子供与誘電体層内に開口を形成し、（ｉｉ）前記ソース領域内において前記第２活性ＩＩＩ－Ｎ層を局所的に露出させ、（ｉｉｉ）前記ドレイン領域内において前記電子供与誘電体層内に開口を形成し、かつ、（ｉｖ）前記ドレイン領域内において前記第２活性ＩＩＩ－Ｎ層を局所的に露出させるステップと、
前記ソース領域内にオーミックコンタクトを形成するとともに、前記ドレイン領域内にオーミックコンタクトを形成するステップと、を含んでいる。
［９５］このように、高電子移動度トランジスタのゲート領域内に、ゲート電極が形成される（設けられる）。ゲート領域内におけるゲート電極の形成は、複数のプロセスステップを含む。例えば、このステップは、（ｉ）フォトレジストを堆積させるステップと、（ｉｉ）例えば酸化物層を部分的に除去することによって、ゲートコンタクトのフット（足部）を規定するリソグラフィステップを実行するステップと、を含む。このようにして、酸化物層のうちの一部の層は、高電子移動度トランジスタのゲートの下方に残る。当該一部の層は、ゲート誘電体を形成し、トラッピング作用およびリーク電流を低減する。ゲート電極は、例えば、金属酸化物半導体ゲート（Metal-Oxide-Semiconductor gate）（ＭＯＳゲートとも称される）であり、金属スタックを堆積させることによって製造されてよい。当該金属スタックは、（ｉ）例えばＮｉ、Ｐｔ、Ｗ、ＷＮ、またはＴｉＮを含んでおり、かつ、（ｉｉ）Ａｌ、Ａｕ、またはＣｕによってキャップされている。金属パターン（メタルパターン）は、フォトレジストの頂部において金属のリフトオフを実行することによって、連続的（逐次的）に規定される。あるいは、例えばＮｉ、Ｐｔ、Ｗ、ＷＮ、またはＴｉＮを含んでおり、かつ、Ａｌ、Ａｕ、またはＣｕによってキャップされたゲート金属スタックが堆積させられる。次に、フォトレジストおよびリソグラフィステップが実行される。このように規定されたフォトレジストパターンは、望ましくない領域内における金属スタックのドライエッチングのためのマスクとして作用する。続いて、フォトレジストが除去される。
［９６］ソース領域内におけるオーミックコンタクトの形成、および、ドレイン領域内におけるオーミックコンタクトの形成は、複数のプロセスステップを含む。例えば、このことは、フォトレジストの堆積から開始し、リソグラフィステップによってそれぞれのオーミックコンタクトのそれぞれの領域を規定することにより実行される。続いて、電子供与誘電体層は、ソース領域内およびドレイン領域内において、それぞれ部分的にまたは完全に除去される。あるいは、電子受容誘電体層は、ソース領域内およびドレイン領域内において完全に除去される。ひとたびオーミックコンタクトの領域（エリア）が規定されると（すなわち、ソース領域およびドレイン領域が規定されている場合）、金属層または金属層のスタックを、例えば、熱蒸発によって、またはスパッタリングによって、あるいは電子ビーム蒸着によって、堆積させることができる。金属パターンは、フォトレジストの頂部に位置しており、かつ、第２活性ＩＩＩ－Ｎ層と接触していない金属をリフトオフすることによって、連続的（逐次的）に規定される。あるいは、まずは（第１に）フォトレジストを除去し、例えばＴｉおよびＡｌを含む金属スタックを堆積し、続いて第２のフォトレジスト堆積およびフォトリソグラフィステップを実行する。これにより、金属スタックが望ましくない領域内において当該金属スタックをドライエッチングすることが可能となり、フォトレジストを除去できる。次いで、規定されたオーミックコンタクトには、１つ以上の合金化ステップが施されてよい。一例として、当該合金化ステップは、例えば８００℃～９００℃の温度における、例えば水素、フォーミングガス、または窒素ガスなどの還元雰囲気または不活性雰囲気（reduced or inert atmosphere）の内部での、１分間の急速熱アニールステップである。
［９７］本発明の第３の態様によれば、アナログアプリケーションのための高電子移動度トランジスタにおける、シリコンおよび／またはアルミニウムによってドーピングされた窒化マグネシウムを含む電子受容誘電体層の使用が提供される。前記高電子移動度トランジスタは、
基板と、
前記基板の頂部に位置するエピタキシャルＩＩＩ－Ｎ半導体層スタックと、
ゲートと、
前記エピタキシャルＩＩＩ－Ｎ半導体層スタックと前記ゲートとの間に位置するパッシベーションスタックと、を含んでおり、
前記エピタキシャルＩＩＩ－Ｎ半導体層スタックは、活性層を含んでおり、
前記活性層は、
第１活性ＩＩＩ－Ｎ層と、
ゲート領域内に凹部を有する第２活性ＩＩＩ－Ｎ層と、
を含んでおり、
前記第１活性ＩＩＩ－Ｎ層と前記第２活性ＩＩＩ－Ｎ層との間には、２次元電子ガスが位置しており、
前記ゲートは、前記エピタキシャルＩＩＩ－Ｎ半導体層スタックの頂部に位置するとともに、かつ、前記ゲート領域内に位置しており、
前記パッシベーションスタックは、電子受容誘電体層を含んでおり、
前記電子受容誘電体層は、前記凹部内に延在しており、
前記電子受容誘電体層は、シリコンおよび／またはアルミニウムによってドーピングされた窒化マグネシウムを含んでおり、
前記電子受容誘電体層は、前記ゲートがバイアスされていない場合に前記２次元電子ガスを空乏化させるためのものである。
［９８］電子受容誘電体層の窒化物原子は、パッシベーション接触界面に沿って、第２活性ＩＩＩ－Ｎ層のＩＩＩ族原子と結合する。従って、高電子移動度トランジスタのパッシベーションスタックにＭｇ原子を含ませることにより、エピタキシャルＩＩＩ－Ｎ半導体層スタックとパッシベーションスタックとの界面に電子受容レベルが生じる。これにより、ゲートがバイアスされていない場合に、高電子移動度トランジスタの２ＤＥＧチャネルから電子を空乏化させることができる。負の表面電荷は、エピタキシャルＩＩＩ－Ｎ半導体層スタックとパッシベーションスタックとの界面において、イオン化されたＭｇアクセプタによってもたらされる。電子受容誘電体層において、ＭｇＳｉＮ、ＭｇＡｌＮ、またはＭｇＳｉＡｌＮを特別に使用することにより、ノーマリオフ動作を良好化することによって、高電子移動度トランジスタのエンハンスメントモードを改善できる。実際に、電子受容誘電体層は、パッシベーションスタックとエピタキシャルＩＩＩ－Ｎ半導体層スタックとの界面においてアクセプタレベルを生じさせる。本発明の電子受容誘電体層は、高電子移動度トランジスタのゲートがバイアスされていない場合に、２次元電子ガス（２ＤＥＧとも称される）から電子を空乏化させる。従って、高電子移動度トランジスタが動作のためにバイアスされるまで、チャネルは存在せず、電流の流れは生じない。特に、動作時には、２ＤＥＧをフェルミレベルの下方から移行させるために、高電子移動度トランジスタのゲートにバイアス電圧が印加される。高電子移動度トランジスタのソースとドレインとの間に別の電圧が印加されると、２ＤＥＧ内の電子はソースからドレインへと流れる。
［９９］第２活性ＩＩＩ－Ｎ層内およびゲート領域内に凹部が存在しているため、本発明に係る高電子移動度トランジスタは、第２活性ＩＩＩ－Ｎ層内に凹部を含まない同様の高電子移動度トランジスタに比べ、ゲートから２ＤＥＧへのはるかに高いリーク電流を示す。窒化マグネシウム（すなわち、ＭｇＮ）を、シリコン（Ｓｉとも称される）および／またはアルミニウム（Ａｌとも称される）によってドーピングすると、電子受容誘電体層のバンドギャップが増加する。それゆえ、当該電子受容誘電体層が、ゲート領域内の第２活性ＩＩＩ－Ｎ層内の凹部内に延在している場合、リーク電流が低減される。さらに、Ｓｉおよび／またはＡｌによってＭｇＮをドーピングすると、電子受容誘電体層の誘電率が増加する。これにより、ゲートと２ＤＥＧとの間のより良好なカップリングが実現され、改善されたコンダクタンスを示すことができる。本発明に係る高電子移動度トランジスタにおいて、ＭｇＳｉＮ、ＭｇＡｌＮ、またはＭｇＳｉＡｌＮを特別に使用することにより、負極性のゲートの給電が望まれないアプリケーション（例：パワースイッチングまたは集積ロジック）に適したデバイスを実現できる。本発明に係る高電子移動度トランジスタのゲート極性は、当該ゲート極性がもたらす付加的な安全性ゆえに、さらに望ましい。
［１００］ＭｇＳｉＮは、高電子移動度トランジスタのゲートがバイアスされていない場合に、当該高電子移動度トランジスタのチャネルを空乏化させる。これにより、高電子移動度トランジスタのエンハンスメントモードを改善できる。電子受容誘電体層の材料であるＭｇＳｉＮは、大きいバンドギャップを示す。当該バンドギャップは、リークを防ぐための高電子移動度トランジスタのゲート誘電体に関して、興味深い誘電体層をもたらす。２０１４年９月に「Applied Physics Letters Volume 105, Issue 11」において発行された、Ｑｕｉｒｋ Ｊ．Ｂらによる「Band gap and electronic structure of MgSiN2」というタイトルが付された科学刊行物では、６．３ｅＶに等しいＭｇＳｉＮのバンドギャップが開示されている。アルミニウムドーピング（Ａｌドーピングとも称される）は、電子受容誘電体層の材料のバンドギャップを増加させる。その結果、高電子移動度トランジスタのパッシベーションに関して、より一層興味深い誘電体層が得られる。そして、より高いバンドギャップとしてゲート誘電体を使用することにより、（ｉ）ゲートへの電子のリーク、または、（ｉｉ）当該ゲートからの電子のリークを、より効果的にブロックできる。さらに、Ａｌドーピングは、パッシベーションスタックに対するフッ素系プラズマにおけるエッチングレートに影響を及ぼす。換言すれば、パッシベーションスタックをアルミニウムによってドーピングすることにより、フッ素系プラズマエッチングのためのエッチングストップ層が生成される。ＭｇＡｌＳｉＮのバンドギャップは、６ｅＶよりも高いと予想される。
〔図面の簡単な説明〕
［１０１］図１Ａ～図１Ｃは、高電子移動度トランジスタにおける電荷分布を概略的に示す。図１Ａは、従来技術の高電子移動度トランジスタにおける電荷分布を概略的に示す。図１Ｂは、第２活性ＩＩＩ－Ｎ層内に凹部を含む従来技術の高電子移動度トランジスタにおける電荷分布を概略的に示す。図１Ｃは、本発明に係る高電子移動度トランジスタにおける電荷分布を概略的に示す。
［１０２］図２Ａ～図２Ｃは、本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。
［１０３］図３Ａおよび図３Ｂは、本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、パッシベーションスタックは、エピタキシャルＩＩＩ－Ｎ半導体層スタックの頂部に完全に延在している。
［１０４］図４Ａ～図４Ｃは、本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、（ｉ）図４Ｂの部分的な凹部の頂部に堆積されられているか、または、（ｉｉ）図４Ｃの完全な凹部の頂部に堆積させられている。当該凹部は、エピタキシャルＩＩＩ－Ｎ半導体層スタックの第２活性ＩＩＩ－Ｎ層内に形成されている。
［１０５］図５Ａ～図５Ｃは、本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された部分的な凹部を含んでいる。
［１０６］図６Ａ～図６Ｃは、本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。そして、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された凹部を含んでいる。
［１０７］図７Ａ～図７Ｃは、本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。
［１０８］図８Ａ～図８Ｃは、本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいる。
［１０９］図９Ａ～図９Ｃは、本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいる。
［１１０］図１０Ａ～図１０Ｃは、本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいるとともに、ＡｌＮ層をさらに含んでいる。
［１１１］図１１Ａ～図１１Ｃは、本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいるとともに、ＡｌＮ層をさらに含んでいる。
［１１２］図１２は、本発明に係る方法の各ステップについての一実施形態を概略的に示す。
〔実施形態の詳細な説明〕
［１１３］図１Ａに示す従来技術の実施形態では、２ＤＥＧ２１を含む標準的な高電子移動度トランジスタにおける電荷分布が概略的に示されている。当該事例におけるバリア２０１は大きい。イオン化表面ドナー２０３はフェルミレベル２００の上方に存在している。一方、非イオン化表面ドナー２０４はフェルミレベル２００の下方に存在している。図１Ｂに示す従来技術の実施形態では、２ＤＥＧ２１を含むとともに、第２活性ＩＩＩ－Ｎ層に凹部が形成された標準的な高電子移動度トランジスタにおける電荷分布が概略的に示されている。当該事例におけるバリア２０１は、図１Ａのバリア２０１よりも狭い。その結果、当該構造におけるリーク電流は、図１ＡのＨＥＭＴ１におけるリーク電流よりもはるかに高い。イオン化表面ドナー２０３は、フェルミレベル２００の上方に存在している。一方、非イオン化表面ドナー２０４は、図１Ｂのフェルミレベル２００の下方に存在している。
図１Ｃに示す実施形態では、本発明に係る高電子移動度トランジスタにおける電荷分布が概略的に示されている。当該高電子移動度トランジスタは、（ｉ）２ＤＥＧ２１を含み、（ｉｉ）第２活性ＩＩＩ－Ｎ層内に凹部が形成されており、かつ、（ｉｉｉ）ＭｇＳｉＮ、ＭｇＡｌＮ、またはＭｇＳｉＡｌＮを含む電子受容誘電体層を有している。当該事例におけるバリア２０１は、図１Ａのバリア２０１よりも狭い。その結果、当該構造におけるリーク電流は、図１ＡのＨＥＭＴ１におけるリーク電流よりもはるかに高い。しかし、同時に、電子受容誘電体層は、大きいバンドギャップを示すＭｇＳｉＮ、ＭｇＡｌＮ、またはＭｇＳｉＡｌＮを含んでいる。そして、電子受容誘電体層は、ＨＥＭＴのゲートとチャネルとの間に配置されている。このため、電子受容誘電体層は、リーク電流を低減する。イオン化表面ドナー２０３は、フェルミレベル２００の上方に存在している。一方、非イオン化表面ドナー２０４は、図１Ｃのフェルミレベル２００の下方に存在している。バリア表面ドナーレベルと電子受容誘電体レベル（電子受容誘電体層によって生じている）との間での電荷の交換は、フェルミレベル２００とは異なる表面ポテンシャル（電位）の変化をもたらす。図１Ｃにおいて、イオン化された表面ドナー２０３の数は、第２活性ＩＩＩ－Ｎ層に凹部および電子受容誘電体層を含まないＨＥＭＴにおけるイオン化された表面ドナー２０３の数よりも多い。また、イオン化された表面ドナー２０３の数は、第２活性ＩＩＩ－Ｎ層に凹部を含むが電子受容誘電体層を含まないＨＥＭＴにおけるイオン化された表面ドナー２０３の数よりも多い。（ｉ）第２活性ＩＩＩ－Ｎ層内における凹部の存在と、（ｉｉ）電子受容誘電体層の材料としてのＭｇＳｉＮ、ＭｇＡｌＮ、またはＭｇＳｉＡｌＮに対する特別な選択と、の組み合わせは、ＨＥＭＴのゲートがバイアスされていない場合における、２ＤＥＧからの電子の空乏化（枯渇）を改善する。このため、上記組み合わせは、ＨＥＭＴのノーマリオフ動作を良好化することによって、当該ＨＥＭＴのエンハンスメントモードを改善する。
本発明の高電子移動度トランジスタは、改良されたパッシベーションスタックを含む。当該パッシベーションスタックは、ノーマリオフ動作を良好化することによって、当該高電子移動度トランジスタのエンハンスメントモードを改善する。実際に、本発明に係る高電子移動度トランジスタのパッシベーションスタックは、当該パッシベーションスタックとエピタキシャルＩＩＩ－Ｎ半導体層スタックとの界面においてアクセプタレベルを生じさせる電子受容誘電体層を含む。本発明の電子受容誘電体層は、高電子移動度トランジスタのゲートがバイアスされていない場合に、２次元電子ガス（２ＤＥＧとも称される）から電子を空乏化させる。従って、高電子移動度トランジスタが動作のためにバイアスされるまで、チャネルは存在せず、電流の流れは生じない。特に、動作時には、２ＤＥＧをフェルミレベル２００の下方から移行させるために、高電子移動度トランジスタのゲートにバイアス電圧が印加される。高電子移動度トランジスタのソースとドレインとの間に別の電圧が印加されると、２ＤＥＧ内の電子はソースからドレインへと流れる。従って、本発明に係る高電子移動度トランジスタは、例えば、負極性のゲートの給電が望まれないアプリケーション（例：パワースイッチングまたは集積ロジック）に適している。本発明に係る高電子移動度トランジスタのゲート極性は、当該ゲート極性がもたらす付加的な安全性ゆえに、さらに望ましい。
第２活性ＩＩＩ－Ｎ層内およびゲート領域内に凹部が存在しているため、本発明に係る高電子移動度トランジスタは、第２活性ＩＩＩ－Ｎ層内に凹部を含まない同様の高電子移動度トランジスタに比べ、ゲートから２ＤＥＧへのはるかに高いリーク電流を示す。窒化マグネシウム（すなわち、ＭｇＮ）を、シリコン（Ｓｉとも称される）および／またはアルミニウム（Ａｌとも称される）によってドーピングすると、電子受容誘電体層のバンドギャップが増加する。それゆえ、当該電子受容誘電体層が、（ｉ）ゲート領域内の第２活性ＩＩＩ－Ｎ層内の凹部内、および、（ｉｉ）ゲートと２ＤＥＧとの間、に延在している場合、リーク電流が低減される。さらに、Ｓｉおよび／またはＡｌによってＭｇＮをドーピングすると、電子受容誘電体層の誘電率が増加する。これにより、ゲートと２ＤＥＧとの間のより良好なカップリングが実現され、改善されたコンダクタンスを示すことができる。さらに、ゲート領域内の第２活性ＩＩＩ－Ｎ層内の凹部のおかげで、電子受容誘電体層は、２ＤＥＧに近づけられる。これにより、ゲートがバイアスされていない場合における、電子受容誘電体層による２ＤＥＧからの電子の空乏化を改善できる。電子受容誘電体層の窒化物原子は、パッシベーション接触界面に沿って、第２活性ＩＩＩ－Ｎ層のＩＩＩ族原子と結合する。従って、高電子移動度トランジスタのパッシベーションスタックにＭｇ原子を含ませることにより、エピタキシャルＩＩＩ－Ｎ半導体層スタックとパッシベーションスタックとの界面に電子受容レベルが生じる。これにより、ゲートがバイアスされていない場合に、高電子移動度トランジスタの２ＤＥＧチャネルから電子を空乏化させることができる。負の表面電荷は、エピタキシャルＩＩＩ－Ｎ半導体層スタックとパッシベーションスタックとの界面において、イオン化されたＭｇアクセプタによってもたらされる。ＭｇＳｉＮは、高電子移動度トランジスタのゲートがバイアスされていない場合に、当該高電子移動度トランジスタのチャネルを空乏化させる。これにより、高電子移動度トランジスタのエンハンスメントモードを改善できる。電子受容誘電体層の材料であるＭｇＳｉＮは、６．３ｅＶよりも大きい（または広い）バンドギャップを示す。当該バンドギャップは、リークを防ぐための高電子移動度トランジスタのゲート誘電体に関して、興味深い誘電体層をもたらす。アルミニウムドーピング（Ａｌドーピングとも称される）は、電子受容誘電体層の材料のバンドギャップを増加させる。その結果、高電子移動度トランジスタのパッシベーションに関して、より一層興味深い誘電体層が得られる。そして、より高いバンドギャップとしてゲート誘電体を使用することにより、（ｉ）ゲートへの電子のリーク、または、（ｉｉ）当該ゲートからの電子のリークを、より効果的にブロックできる。さらに、Ａｌドーピングは、パッシベーションスタックに対するフッ素系プラズマにおけるエッチングレートに影響を及ぼす。換言すれば、パッシベーションスタックをアルミニウムによってドーピングすることにより、フッ素系プラズマエッチングのためのエッチングストップ層が生成される。ＭｇＡｌＳｉＮのバンドギャップは、６ｅＶよりも高いと予想される。
［１１４］図２Ａ～図２Ｃに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図２Ａ～図２Ｃの異なるステップによって概略的に示される通り製造される。
図２Ａでは、本発明に係る半導体構造は、基板１０と、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０とを含む。エピタキシャルＩＩＩ－Ｎ半導体層スタック２０は、第１活性ＩＩＩ－Ｎ層２２と、第２活性ＩＩＩ－Ｎ層２３と、を含む。第１活性ＩＩＩ－Ｎ層２２と第２活性ＩＩＩ－Ｎ層２３との間には、２次元電子ガス２１が位置している。続いて、パッシベーションスタック４０は、ゲート領域３１内においてエッチング除去される。そして、第２活性ＩＩＩ－Ｎ層２３は、パッシベーションスタック４０をマスクとして用いて、ゲート領域３１内において部分的にエッチングされる。換言すれば、ゲート領域３１内の第２活性ＩＩＩ－Ｎ層２３の内部には、凹部２４が形成される。このことは、反応性イオンエッチング（Reactive Ion Etching，すなわちＲＩＥ）などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ（Inductively Coupled Plasma，すなわちＩＣＰ）ツールによるエッチングによって、実現されてよい。反応物ガス（試薬ガス）（reagent gas）は、Ｃｌ２またはＢＣｌ３であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、（ｉ）まず、第２活性ＩＩＩ－Ｎ層の頂面を、例えば、Ｏ２、Ｏ３、またはＮ２Ｏのプラズマによって酸化させ、（ｉｉ）その後、形成された酸化物を、例えば、ＳＦ６またはＣＦ４のプラズマによってエッチング除去する。一例として、第１活性ＩＩＩ－Ｎ層２２は、２０ｎｍ～５００ｎｍ、好ましくは３０ｎｍ～３００ｎｍ、より好ましくは５０ｎｍ～２５０ｎｍの厚さを有する。例えば、第１活性ＩＩＩ－Ｎ層２２は、１００ｎｍ～１５０ｎｍの厚さを有する。一例として、第２活性ＩＩＩ－Ｎ層２３は、１０ｎｍ～１００ｎｍ、好ましくは２０ｎｍ～５０ｎｍの厚さを有する。このような厚さの組み合わせは、例えば得られる２ＤＥＧ２１に関して、活性層に良好な特性をもたらす。
第１活性ＩＩＩ－Ｎ層２２は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第１活性ＩＩＩ－Ｎ層２２は、例えばＧａＮを含む。第２活性ＩＩＩ－Ｎ層２３は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＧａＮを含む。ＡｌＧａＮという用語は、ｘが０～１であり、かつ、ｙが０～１である、任意の化学量論的比率（ＡｌｘＧａｙＮ）において、Ａｌ、Ｇａ、およびＮを含む組成物に関する。あるいは、第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＮを含む。あるいは、第２活性ＩＩＩ－Ｎ層２３は、ＩｎＡｌＧａＮを含む。ＩｎＡｌＧａＮ等の組成物は、任意の適切な量のＩｎを含む。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＢＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、（ｉ）ＧａＮを含んでいるとともに約１５０ｎｍの厚さを有する第１活性ＩＩＩ－Ｎ層２２と、（ｉｉ）ＡｌＧａＮを含んでいるとともに約２０ｎｍの厚さを有する第２活性ＩＩＩ－Ｎ層２３と、によって、良好な結果が得られた。
図２Ｂに示される通り、パッシベーションスタック４０は、エピタキシャル半導体層スタック２０の頂部に形成される。パッシベーションスタック４０は、電子供与誘電体層（electron donating dielectric layer）を含む。パッシベーションスタック４０は、例えばＳｉＮを含む。パッシベーションスタック４０は、ＭＯＣＶＤリアクタ内においてインサイチュ堆積された、高密度のＳｉＮを含む。当該ＳｉＮは、化学量論的であってもよいし、あるいは非化学量論的であってもよい。任意の他のプロセスが実行される前に、当該インサイチュＳｉＮは、例えば５００ｎｍを超える厚さまで、ＰＥＣＶＤまたはＬＰＣＶＤによるＳｉＮまたはＳｉＯｘによって、外部から肥厚させられる。別の実施形態によれば、パッシベーションスタック４０は、ＳｉＯ２を含む。さらに別の実施形態によれば、図２Ｂのパッシベーションスタック４０は、ＡｌＳｉＮを含む。Ａｌドーピングによって、誘電体材料のバンドギャップを増加させることができる。あるいは、図２Ｂのパッシベーションスタックは、Ｓｉ、Ａｌ、Ｏ、およびＮのうちの１つ以上を含む。
続いて、パッシベーションスタック４０は、ゲート領域３１内においてエッチング除去される。当該エッチング除去により、第２活性ＩＩＩ－Ｎ層２３の第２パッシベーション表面２３０を露出させる。また、当該エッチング除去により、第２活性ＩＩＩ－Ｎ層２３の頂部かつゲート領域３１の両側に、２つの電子供与誘電体層４３；４４（４３および４４）を形成する。その結果、当該２つの電子供与誘電体層４３；４４のそれぞれは、第２活性ＩＩＩ－Ｎ層２３と直接的に接触するＩＩＩ－Ｎ接触表面４３０；４４０（４３０および４４０）を含む。別の実施形態によれば、第２活性ＩＩＩ－Ｎ層２３は、ゲート領域３１内において部分的にエッチングされる。
次に、図２Ｃに示されるように、電子受容誘電体層４１が、ゲート領域３１内に形成される。当該電子受容誘電体層４１は、第２活性ＩＩＩ－Ｎ層２３の凹部２４内に延在している。電子受容誘電体層４１は、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の第２活性ＩＩＩ－Ｎ層２３と接触するパッシベーション表面４１０を含む。電子受容誘電体層４１は、パッシベーション表面４１０とは反対側に位置する誘電体表面４１１をさらに含む。第２活性ＩＩＩ－Ｎ層２３は、電子受容誘電体層４１のパッシベーション表面４１０と接触する第２パッシベーション表面２３０を含む。これにより、第２活性ＩＩＩ－Ｎ層２３と電子受容誘電体層４１との間に、パッシベーション接触界面２３１を規定（画定）できる。パッシベーション表面４１０がゲート領域３１内の第２パッシベーション表面の１０％～３０％と直接的に接触するように、パッシベーション接触界面２３１は延在している。電子受容誘電体層４１は、例えば、ＭｇｘＳｉ１－ｘＮを含む。ｘは、０．０５～０．９５である。別の実施形態によれば、電子受容誘電体層４１は、ＭｇｙＡｌ１－ｙＮを含む。ｙは、０．０５～０．９５である。さらに別の実施形態によれば、電子受容誘電体層は、ＭｇａＳｉｚＡｌ１－ａ－ｚＮを含む。ａは０．０５～０．９５であり、ｚは０．０５～０．９５であり、かつ、ａ＋ｚは０．１～１である。当該ＭｇＳｉＮ、当該ＭｇＡｌＮ、または当該ＭｇＳｉＡｌＮは、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の頂部において（好ましくは第２活性ＩＩＩ－Ｎ層２３の頂部において）、エピタキシャル成長させられている。
［１１５］図３Ａおよび図３Ｂに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図２Ａ～図２Ｃの異なるステップによって概略的に示される通り製造される。図２Ａ～２Ｃのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図３Ａに示される通り、本発明に係る半導体構造１は、基板１０と、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０と、を含む。エピタキシャルＩＩＩ－Ｎ半導層スタック２０は、第１活性ＩＩＩ－Ｎ層２２と、第２活性ＩＩＩ－Ｎ層２３と、を含む。第１活性ＩＩＩ－Ｎ層２２と第２活性ＩＩＩ－Ｎ層２３との間には、２次元電子ガス２１が位置している。第２活性ＩＩＩ－Ｎ層２３は、ゲート領域３１内において部分的にエッチングされる。換言すれば、ゲート領域３１内の第２活性ＩＩＩ－Ｎ層２３の内部に、凹部２４が形成される。このことは、反応性イオンエッチング（すなわちＲＩＥ）などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ（すなわちＩＣＰ）ツールによるエッチングによって、実現されてよい。反応物ガスは、Ｃｌ２またはＢＣｌ３であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、（ｉ）まず、第２活性ＩＩＩ－Ｎ層の頂面を、例えば、Ｏ２、Ｏ３、またはＮ２Ｏのプラズマによって酸化させ、（ｉｉ）その後、形成された酸化物を、例えば、ＳＦ６またはＣＦ４のプラズマによってエッチング除去する。一例として、第１活性ＩＩＩ－Ｎ層２２は、２０ｎｍ～５００ｎｍ、好ましくは３０ｎｍ～３００ｎｍ、より好ましくは５０ｎｍ～２５０ｎｍの厚さを有する。例えば、第１活性ＩＩＩ－Ｎ層２２は、１００ｎｍ～１５０ｎｍの厚さを有する。一例として、第２活性ＩＩＩ－Ｎ層２３は、１０ｎｍ～１００ｎｍ、好ましくは２０ｎｍ～５０ｎｍの厚さを有する。このような厚さの組み合わせは、例えば得られる２ＤＥＧ２１に関して、活性層に良好な特性をもたらす。
第１活性ＩＩＩ－Ｎ層２２は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第１活性ＩＩＩ－Ｎ層２２は、例えばＧａＮを含む。第２活性ＩＩＩ－Ｎ層２３は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＧａＮを含む。ＡｌＧａＮという用語は、ｘが０～１であり、かつ、ｙが０～１である、任意の化学量論的比率（ＡｌｘＧａｙＮ）において、Ａｌ、Ｇａ、およびＮを含む組成物に関する。あるいは、第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＮを含む。あるいは、第２活性ＩＩＩ－Ｎ層２３は、ＩｎＡｌＧａＮを含む。ＩｎＡｌＧａＮ等の組成物は、任意の適切な量のＩｎを含む。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＢＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、（ｉ）ＧａＮを含んでいるとともに約１５０ｎｍの厚さを有する第１活性ＩＩＩ－Ｎ層２２と、（ｉｉ）ＡｌＧａＮを含んでいるとともに約２０ｎｍの厚さを有する第２活性ＩＩＩ－Ｎ層２３と、によって、良好な結果が得られた。
図３Ａにおけるパッシベーションスタック４０は、電子受容誘電体層４１および酸化物層４２を形成することによって、第２活性ＩＩＩ－Ｎ層２３の頂部に形成されている。電子受容誘電体層４１は、第２活性ＩＩＩ－Ｎ層２３の凹部２４内に延在している。電子受容誘電体層４１は、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の第２活性ＩＩＩ－Ｎ層２３と接触するパッシベーション表面４１０を含む。電子受容誘電体層４１は、パッシベーション表面４１０とは反対側に位置する誘電体表面４１１をさらに含む。第２活性ＩＩＩ－Ｎ層２３は、電子受容誘電体層４１のパッシベーション表面４１０と接触する第２パッシベーション表面２３０を含む。これにより、第２活性ＩＩＩ－Ｎ層２３と電子受容誘電体層４１との間に、パッシベーション接触界面２３１を規定できる。パッシベーション表面４１０が第２パッシベーション表面２３０の全表面に沿って当該第２パッシベーション表面２３０と直接的に接触するように、パッシベーション接触界面２３１は延在している。電子受容誘電体層４１は、例えば、ＭｇｘＳｉ１－ｘＮを含む。ｘは、０．０５～０．９５である。別の実施形態によれば、電子受容誘電体層４１は、ＭｇｙＡｌ１－ｙＮを含む。ｙは、０．０５～０．９５である。さらに別の実施形態によれば、電子受容誘電体層は、ＭｇａＳｉｚＡｌ１－ａ－ｚＮを含む。ａは０．０５～０．９５であり、ｚは０．０５～０．９５であり、かつ、ａ＋ｚは０．１～１である。当該ＭｇＳｉＮ、当該ＭｇＡｌＮ、または当該ＭｇＳｉＡｌＮは、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の頂部において（好ましくは第２活性ＩＩＩ－Ｎ層２３の頂部において）、エピタキシャル成長させられている。図３Ａに示される通り、パッシベーションスタック４０は、酸化物層４２をさらに含む。パッシベーションスタック４０（より具体的には、電子受容誘電体層４１および酸化物層４２）は、例えばＭＯＣＶＤによって成長させられている。別の実施形態によれば、パッシベーションスタック４０は、ＭＢＥによって成長させられている。酸化物層４２は、例えばＭｇＯを含む。別の実施形態によれば、酸化物層４２は、ＡｌＯｘ、ＳｉＯｘ、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層４２は、ゲート誘電体（例：ＨｆＯｘ、ＺｒＯｘ等）を含む。
酸化物層４２は、（ｉ）誘電体表面４１１と接触する酸化物表面４２０と、（ｉｉ）当該酸化物表面４２０とは反対側に位置するパッシベーション絶縁表面４２１と、を含む。酸化物表面４２０が誘電体表面４１１の全表面に沿って当該誘電体表面４１１と直接的に接触するように、誘電体表面４１１および酸化物表面４２０は延在している。図３Ａでは、ゲート領域３１内のパッシベーションスタック４０の頂部に、ゲート３０が形成されている。ゲート３０は、（ｉ）バイアス表面３００と、（ｉｉ）当該バイアス表面３００とは反対側に位置するゲート絶縁表面３０１と、を含む。バイアス表面３００を介して、電圧バイアスがゲート３０に印加される。より具体的には、ゲートは、ゲート領域３１内において酸化物層４２の頂部かつ形成されている。これにより、パッシベーション絶縁表面４２１とゲート絶縁表面３０１との間に、絶縁接触界面４２３が規定される。ゲート絶縁表面３０１がパッシベーション絶縁表面４２１の１０％～３０％と直接的に接触するように、絶縁接触界面４２３は延在している。
図３Ｂに示される通り、パッシベーションスタック４０は、ソースアクセス領域およびドレインアクセス領域の内部においてエッチング除去される。換言すれば、電子受容誘電体層４１および酸化物層４２は、ソースアクセス領域の内部およびドレインアクセス領域の内部においてエッチング除去される。これにより、ソース領域５１およびドレイン領域５２の内部において第２活性ＩＩＩ－Ｎ層２３が露出させられる。別の実施形態によれば、第２活性ＩＩＩ－Ｎ層２３は、例えばアルカリ性溶液中またはレジスト現像液中において、ウェットエッチングによって部分的にエッチングされる。これにより、ソース領域５１の内部およびドレイン領域５２の内部におけるそれぞれのオーミックコンタクトを、第２活性ＩＩＩ－Ｎ層２３内に部分的に形成できる。ひとたびオーミックコンタクトの領域が規定されると（すなわち、ソース領域５１およびドレイン領域５２が規定されている場合）、金属層または金属層のスタックを、例えば、熱蒸発によって、またはスパッタリングによって、あるいは電子ビーム蒸着によって、堆積させることができる。金属パターンは、フォトレジストの頂部に位置しており、かつ、第２活性ＩＩＩ－Ｎ層２３と接触していない金属をリフトオフすることによって、連続的に規定される。あるいは、まずは（第１に）フォトレジストを除去し、例えばＴｉおよびＡｌを含む金属スタックを堆積し、続いて第２のフォトレジスト堆積およびフォトリソグラフィステップを実行する。これにより、金属スタックが望ましくない領域内において当該金属スタックをドライエッチングすることが可能となり、フォトレジストを除去できる。次いで、規定されたオーミックコンタクトには、１つ以上の合金化ステップが施されてよい。一例として、当該合金化ステップは、例えば８００℃～９００℃の温度における、例えば水素、フォーミングガス、または窒素ガスなどの還元雰囲気または不活性雰囲気の内部での、１分間の急速熱アニールステップである。そして、本発明に係る高電子移動度トランジスタ１が得られる。
［１１６］図４Ａおよび図４Ｂに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図４Ａおよび図４Ｂの異なるステップによって概略的に示される通り製造される。図２Ａ～２Ｃおよび図３Ａ～図３Ｂのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図４Ａに示される通り、本発明に係る半導体構造１は、基板１０と、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０と、を含む。エピタキシャルＩＩＩ－Ｎ半導体層スタック２０は、第１活性ＩＩＩ－Ｎ層２２と、第２活性ＩＩＩ－Ｎ層２３と、を含む。第１活性ＩＩＩ－Ｎ層２２と第２活性ＩＩＩ－Ｎ層２３との間には、２次元電子ガス２１が位置している。一例として、第１活性ＩＩＩ－Ｎ層２２は、２０ｎｍ～５００ｎｍ、好ましくは３０ｎｍ～３００ｎｍ、より好ましくは５０ｎｍ～２５０ｎｍの厚さを有する。例えば、第１活性ＩＩＩ－Ｎ層２２は、１００ｎｍ～１５０ｎｍの厚さを有する。一例として、第２活性ＩＩＩ－Ｎ層２３は、１０ｎｍ～１００ｎｍ、好ましくは２０ｎｍ～５０ｎｍの厚さを有する。このような厚さの組み合わせは、例えば得られる２ＤＥＧ２１に関して、活性層に良好な特性をもたらす。
第１活性ＩＩＩ－Ｎ層２２は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第１活性ＩＩＩ－Ｎ層２２は、例えばＧａＮを含む。第２活性ＩＩＩ－Ｎ層２３は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＧａＮを含む。ＡｌＧａＮという用語は、ｘが０～１であり、かつ、ｙが０～１である、任意の化学量論的比率（ＡｌｘＧａｙＮ）において、Ａｌ、Ｇａ、およびＮを含む組成物に関する。あるいは、第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＮを含む。あるいは、第２活性ＩＩＩ－Ｎ層２３は、ＩｎＡｌＧａＮを含む。ＩｎＡｌＧａＮ等の組成物は、任意の適切な量のＩｎを含む。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＢＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、（ｉ）ＧａＮを含んでいるとともに約１５０ｎｍの厚さを有する第１活性ＩＩＩ－Ｎ層２２と、（ｉｉ）ＡｌＧａＮを含んでいるとともに約２０ｎｍの厚さを有する第２活性ＩＩＩ－Ｎ層２３と、によって、良好な結果が得られた。
パッシベーションスタック４０は、エピタキシャル半導体層スタック２０の頂部に（より具体的には、第２活性ＩＩＩ－Ｎ層２３の頂部に）形成されている。パッシベーションスタック４０は、例えばＳｉＮを含む。パッシベーションスタック４０は、ＭＯＣＶＤリアクタ内においてインサイチュ堆積された高密度のＳｉＮを含む。当該ＳｉＮは、化学量論的であってもよいし、あるいは非化学量論的であってもよい。任意の他のプロセスが実行される前に、当該インサイチュＳｉＮは、例えば５００ｎｍを超える厚さまで、ＰＥＣＶＤまたはＬＰＣＶＤによるＳｉＮまたはＳｉＯｘによって、外部から肥厚させられる。別の実施形態によれば、パッシベーションスタック４０は、ＳｉＯ２を含む。さらに別の実施形態によれば、図４Ａのパッシベーションスタック４０は、ＡｌＳｉＮを含む。Ａｌドーピングによって、誘電体材料のバンドギャップを増加させることができる。あるいは、図４Ａのパッシベーションスタックは、Ｓｉ、Ａｌ、Ｏ、およびＮのうちの１つ以上を含む。続いて、パッシベーションスタック４０は、ゲート領域３１内においてエッチング除去される。そして、第２活性ＩＩＩ－Ｎ層２３は、パッシベーションスタック４０をマスクとして用いて、図４Ｂのゲート領域３１内において部分的にエッチングされる。換言すれば、ゲート領域３１内の第２活性ＩＩＩ－Ｎ層２３の内部には、凹部２４が形成される。
図４Ｃに示される別の実施形態によれば、続いて、パッシベーションスタック４０は、ゲート領域３１内においてエッチング除去される。そして、第２活性ＩＩＩ－Ｎ層２３は、パッシベーションスタック４０をマスクとして用いて、図４Ｃのゲート領域３１内において完全にエッチング除去される。換言すれば、ゲート領域３１内の第２活性ＩＩＩ－Ｎ層２３の内部には、凹部２４が形成される。当該凹部２４は、ゲート領域３１内において第２活性ＩＩＩ－Ｎ層２３を完全に貫通するように延在することによって、第１活性ＩＩＩ－Ｎ層２２を露出させている。このことは、反応性イオンエッチング（すなわちＲＩＥ）などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ（すなわちＩＣＰ）ツールによるエッチングによって、実現されてよい。反応物ガスは、Ｃｌ２またはＢＣｌ３であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、（ｉ）まず、第２活性ＩＩＩ－Ｎ層の頂面を、例えば、Ｏ２、Ｏ３、またはＮ２Ｏのプラズマによって酸化させ、（ｉｉ）その後、形成された酸化物を、例えば、ＳＦ６またはＣＦ４のプラズマによってエッチング除去する。
［１１７］図５Ａ～図５Ｃに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図５Ａ～図５Ｃの異なるステップによって概略的に示される通り製造される。図２Ａ～２Ｃ、図３Ａ～図３Ｂ、および図４Ａ～図４Ｃのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図５Ａに示される通り、本発明に係る半導体構造１は、基板１０と、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０と、を含む。エピタキシャルＩＩＩ－Ｎ半導体層スタック２０は、第１活性ＩＩＩ－Ｎ層２２と、第２活性ＩＩＩ－Ｎ層２３と、を含む。第１活性ＩＩＩ－Ｎ層２２と第２活性ＩＩＩ－Ｎ層２３との間には、２次元電子ガス２１が位置している。一例として、第１活性ＩＩＩ－Ｎ層２２は、２０ｎｍ～５００ｎｍ、好ましくは３０ｎｍ～３００ｎｍ、より好ましくは５０ｎｍ～２５０ｎｍの厚さを有する。例えば、第１活性ＩＩＩ－Ｎ層２２は、１００ｎｍ～１５０ｎｍの厚さを有する。一例として、第２活性ＩＩＩ－Ｎ層２３は、１０ｎｍ～１００ｎｍ、好ましくは２０ｎｍ～５０ｎｍの厚さを有する。このような厚さの組み合わせは、例えば得られる２ＤＥＧ２１に関して、活性層に良好な特性をもたらす。
第１活性ＩＩＩ－Ｎ層２２は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第１活性ＩＩＩ－Ｎ層２２は、例えばＧａＮを含む。第２活性ＩＩＩ－Ｎ層２３は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＧａＮを含む。ＡｌＧａＮという用語は、ｘが０～１であり、かつ、ｙが０～１である、任意の化学量論的比率（ＡｌｘＧａｙＮ）において、Ａｌ、Ｇａ、およびＮを含む組成物に関する。あるいは、第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＮを含む。あるいは、第２活性ＩＩＩ－Ｎ層２３は、ＩｎＡｌＧａＮを含む。ＩｎＡｌＧａＮ等の組成物は、任意の適切な量のＩｎを含む。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＢＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、（ｉ）ＧａＮを含んでいるとともに約１５０ｎｍの厚さを有する第１活性ＩＩＩ－Ｎ層２２と、（ｉｉ）ＡｌＧａＮを含んでいるとともに約２０ｎｍの厚さを有する第２活性ＩＩＩ－Ｎ層２３と、によって、良好な結果が得られた。
パッシベーションスタックは、エピタキシャル半導体層スタック２０の頂部に（より具体的には、第２活性ＩＩＩ－Ｎ層２３の頂部に）形成されている。当該パッシベーションスタックは、例えばＳｉＮを含む。当該パッシベーションスタックは、ＭＯＣＶＤリアクタ内においてインサイチュ堆積された高密度のＳｉＮを含む。当該ＳｉＮは、化学量論的であってもよいし、あるいは非化学量論的であってもよい。任意の他のプロセスが実行される前に、当該インサイチュＳｉＮは、例えば５００ｎｍを超える厚さまで、ＰＥＣＶＤまたはＬＰＣＶＤによるＳｉＮまたはＳｉＯｘによって、外部から肥厚させられる。別の実施形態によれば、パッシベーションスタックは、ＳｉＯ２を含む。さらに別の実施形態によれば、パッシベーションスタックは、ＡｌＳｉＮを含む。Ａｌドーピングによって、誘電体材料のバンドギャップを増加させることができる。あるいは、パッシベーションスタックは、Ｓｉ、Ａｌ、Ｏ、およびＮのうちの１つ以上を含む。続いて、当該パッシベーションスタックは、ゲート領域３１内においてエッチング除去される。そして、第２活性ＩＩＩ－Ｎ層２３は、当該パッシベーションスタックをマスクとして用いて、図５Ａのゲート領域３１内において部分的にエッチングされる。これにより、第２活性ＩＩＩ－Ｎ層２３の内部に、凹部２４を形成できる。換言すれば、ゲート領域３１内の第２活性ＩＩＩ－Ｎ層２３の内部には、部分的な凹部２４が形成される。このことは、反応性イオンエッチング（すなわちＲＩＥ）などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ（すなわちＩＣＰ）ツールによるエッチングによって、実現されてよい。反応物ガスは、Ｃｌ２またはＢＣｌ３であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、（ｉ）まず、第２活性ＩＩＩ－Ｎ層の頂面を、例えば、Ｏ２、Ｏ３、またはＮ２Ｏのプラズマによって酸化させ、（ｉｉ）その後、形成された酸化物を、例えば、ＳＦ６またはＣＦ４のプラズマによってエッチング除去する。
続いて、図５Ａの第２活性ＩＩＩ－Ｎ層２３の頂部に、電子受容誘電体層４１が形成される。これにより、当該電子受容誘電体層４１は、第２活性ＩＩＩ－Ｎ層２３の凹部２４内に形成される。電子受容誘電体層４１は、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の第２活性ＩＩＩ－Ｎ層２３と接触するパッシベーション表面４１０を含む。電子受容誘電体層４１は、パッシベーション表面４１０とは反対側に位置する誘電体表面４１１をさらに含む。第２活性ＩＩＩ－Ｎ層２３は、電子受容誘電体層４１のパッシベーション表面４１０と接触する第２パッシベーション表面２３０を含む。これにより、第２活性ＩＩＩ－Ｎ層２３と電子受容誘電体層４１との間に、パッシベーション接触界面２３１を規定できる。パッシベーション表面４１０がゲート領域３１内の第２パッシベーション表面の１０％～３０％と直接的に接触するように、パッシベーション接触界面２３１は延在している。換言すれば、電子受容誘電体層４１は、ゲート領域３１内を除いた位置においてエッチング除去されている。別の実施形態によれば、パッシベーションスタックは、図２Ａ～図２Ｃと同様に、第２活性ＩＩＩ－Ｎ層２３の頂部に堆積させられる。続いて、パッシベーションスタックは、ゲート領域３１内においてエッチング除去される。続いて、電子受容誘電体層４１は、部分的な凹部２４内におけるゲート領域３１の内部に堆積させられる。これにより、図５Ｃの高電子移動度トランジスタが形成される。
電子受容誘電体層４１は、例えば、ＭｇｘＳｉ１－ｘＮを含む。ｘは、０．０５～０．９５である。別の実施形態によれば、電子受容誘電体層４１は、ＭｇｙＡｌ１－ｙＮを含む。ｙは、０．０５～０．９５である。さらに別の実施形態によれば、電子受容誘電体層は、ＭｇａＳｉｚＡｌ１－ａ－ｚＮを含む。ａは０．０５～０．９５であり、ｚは０．０５～０．９５であり、かつ、ａ＋ｚは０．１～１である。当該ＭｇＳｉＮ、当該ＭｇＡｌＮ、または当該ＭｇＳｉＡｌＮは、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の頂部において（好ましくは第２活性ＩＩＩ－Ｎ層２３の頂部において）、エピタキシャル成長させられている。図５Ｃに示される通り、パッシベーションスタック４０は、酸化物層４２をさらに含む。酸化物層４２も、第２活性ＩＩＩ－Ｎ層２３内に形成された凹部２４の内部において部分的に延在している。パッシベーションスタック４０（より具体的には、電子受容誘電体層４１および酸化物層４２）は、例えばＭＯＣＶＤによって成長させられている。別の実施形態によれば、パッシベーションスタック４０は、ＭＢＥによって成長させられている。酸化物層４２は、例えばＭｇＯを含む。別の実施形態によれば、酸化物層４２は、ＡｌＯｘ、ＳｉＯｘ、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層４２は、ゲート誘電体（例：ＨｆＯｘ、ＺｒＯｘ等）を含む。酸化物層４２は、（ｉ）誘電体表面４１１と接触する酸化物表面４２０と、（ｉｉ）当該酸化物表面４２０とは反対側に位置するパッシベーション絶縁表面４２１と、を含む。酸化物表面４２０が誘電体表面４１１の全表面に沿って当該誘電体表面４１１と直接的に接触するように、誘電体表面４１１および酸化物表面４２０は延在している。
図５Ｃでは、ゲート領域３１内のパッシベーションスタック４０の頂部に、ゲート３０が形成されている。ゲート３０は、（ｉ）バイアス表面３００と、（ｉｉ）当該バイアス表面３００とは反対側に位置するゲート絶縁表面３０１と、を含む。バイアス表面３００を介して、電圧バイアスがゲート３０に印加される。より具体的には、ゲートは、ゲート領域３１内において酸化物層４２の頂部に形成されている。これにより、パッシベーション絶縁表面４２１とゲート絶縁表面３０１との間に、絶縁接触界面４２３が規定される。ゲート絶縁表面３０１がパッシベーション絶縁表面４２１の１００％（全体）と直接的に接触するように、絶縁接触界面４２３が延在している。図５Ｃに示される通り、パッシベーションスタック４０は、２つの電子供与誘電体層４３；４４をさらに含む。当該２つの電子供与誘電体層４３；４４は、第２活性ＩＩＩ－Ｎ層２３の頂部かつ電子受容誘電体層４１の両側、すなわちゲート領域３１の両側に形成されている。その結果、当該２つの電子供与誘電体層４３；４４のそれぞれは、第２活性ＩＩＩ－Ｎ層２３と直接的に接触するＩＩＩ－Ｎ接触表面４３０；４４０を含む。電子供与誘電体層４３；４４は、ＭＯＣＶＤリアクタ内においてインサイチュ堆積された高密度のＳｉＮを含む。当該ＳｉＮは、化学量論的であってもよいし、あるいは非化学量論的であってもよい。例えば、インサイチュＳｉＮによってキャップされたＨＥＭＴ構造は、高いサーマルバジェットを有していたとしても、プロセスステップによる影響を受けないことが、発明者らによって実験的に示されている。さらに別の実施形態によれば、電子供与誘電体層４３；４４は、ＡｌＳｉＮを含む。Ａｌドーピングによって、誘電体材料のバンドギャップを増加させることができる。さらに別の実施形態によれば、電子供与誘電体層４３；４４は、Ｓｉ、Ａｌ、Ｏ、およびＮのうちの１つ以上を含む。電子供与誘電体層４３；４４は、１ｎｍ～５００ｎｍ、好ましくは３０ｎｍ～４００ｎｍ、より好ましくは５０ｎｍ～３００ｎｍの厚さを有する。例えば、電子供与誘電体層４３；４４は、１００ｎｍ～２００ｎｍの厚さを有する。任意の他のプロセスが実行される前に、インサイチュＳｉＮは、例えば５００ｎｍを超える厚さまで、ＰＥＣＶＤまたはＬＰＣＶＤによるＳｉＮまたはＳｉＯｘによって、外部から肥厚させられる。図５Ｃでは、２つの電子供与誘電体層４３；４４は、電子受容誘電体層４１および酸化物層４２のスタックと同じ厚さである。
別の実施形態によれば、２つの電子供与誘電体層４３；４４は、高電子移動度トランジスタを封止（カプセル化）している。そして、当該２つの電子供与誘電体層は、ゲート領域内においてエッチング除去される。当該２つの電子供与誘電体層は、ゲートアクセス領域およびドレインアクセス領域（その後にソースおよびドレインが形成される位置）の内部においてエッチング除去される。別の実施形態によれば、２つの電子供与誘電体層４３；４４は、電子受容誘電体層４１および酸化物層４２のスタックよりも厚い。
最終的に、図５Ｃにおいて、パッシベーションスタック４０は、ソースアクセス領域内においてエッチング除去されるとともに、ドレインアクセス領域内においてエッチング除去される。より具体的には、パッシベーションスタック４０の２つの電子供与誘電体層４３；４４が、ソース領域５１内およびドレイン領域５２内においてそれぞれエッチング除去される。続いて、ソース領域５１内にオーミックコンタクトが形成されるとともに、ドレイン領域５２内にオーミックコンタクトが形成される。ソース領域５１内におけるオーミックコンタクトの形成、および、ドレイン領域５２内におけるオーミックコンタクトの形成は、複数のプロセスステップを含む。例えば、このことは、フォトレジストの堆積から開始し、リソグラフィステップによってそれぞれのオーミックコンタクトのそれぞれの領域を規定することにより実行される。続いて、電子供与誘電体層４３；４４は、ソース領域５１内およびドレイン領域５２内において、それぞれ部分的にまたは完全に除去される。例えば、電子供与誘電体層４３；４４は、ＨＦまたは緩衝ＨＦにおけるウェットエッチングによって、あるいは、フッ素化学によるＲＩＥまたはＩＣＰプラズマツールにおけるドライエッチングによって、除去されてよい。電子供与誘電体層４３；４４に対するフッ素化学によるドライエッチングおよびウェットエッチングはいずれも、非常に高い選択性を有するエッチングストップとして作用する第２活性ＩＩＩ－Ｎ層２３において停止するであろう。例えば、電子供与誘電体層４３；４４に対するエッチングは、フッ素化学に基づくドライエッチングシステム、例えば、エッチングガスとしてＳＦ６またはＣＦ４を使用し、ＲＦまたは「プラテン」を使用し、１０Ｗ～１５０ＷのエッチングパワーのＩＣＰまたは「コイル」をそれぞれ使用した誘導結合プラズマシステムにおいて行われる。これにより、第２活性ＩＩＩ－Ｎ層２３またはその下方のいかなる層をも除去することなく、残りの電子供与誘電体層４３；４４を完全に除去できる。
別の実施形態によれば、第２活性ＩＩＩ－Ｎ層２３は、例えばアルカリ性溶液またはレジスト現像液中において、ウェットエッチングによって部分的にエッチングされる。これにより、ソース領域５１の内部およびドレイン領域５２の内部におけるそれぞれのオーミックコンタクトを、第２活性ＩＩＩ－Ｎ層２３内に部分的に形成できる。ひとたびオーミックコンタクトの領域が規定されると（すなわち、ソース領域５１およびドレイン領域５２が規定されている場合）、金属層または金属層のスタックを、例えば、熱蒸発によって、またはスパッタリングによって、あるいは電子ビーム蒸着によって、堆積させることができる。金属パターンは、フォトレジストの頂部に位置しており、かつ、第２活性ＩＩＩ－Ｎ層２３と接触していない金属をリフトオフすることによって、連続的に規定される。あるいは、まずは（第１に）フォトレジストを除去し、例えばＴｉおよびＡｌを含む金属スタックを堆積し、続いて第２のフォトレジスト堆積およびフォトリソグラフィステップを実行する。これにより、金属スタックが望ましくない領域内において当該金属スタックをドライエッチングすることが可能となり、フォトレジストを除去できる。次いで、規定されたオーミックコンタクトには、１つ以上の合金化ステップが施されてよい。一例として、当該合金化ステップは、例えば８００℃～９００℃の温度における、例えば水素、フォーミングガス、または窒素ガスなどの還元雰囲気または不活性雰囲気の内部での、１分間の急速熱アニールステップである。そして、本発明に係る高電子移動度トランジスタ１が得られる。
［１１８］図６Ａ～図６Ｃに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図２Ａ～図２Ｃの異なるステップによって概略的に示される通り製造される。図２Ａ～２Ｃ、図３Ａ～図３Ｂ、図４Ａ～図４Ｃ、および図５Ａ～図５Ｃのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図６Ａに示される通り、本発明に係る半導体構造１は、基板１０と、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０と、を含む。エピタキシャルＩＩＩ－Ｎ半導体層スタック２０は、第１活性ＩＩＩ－Ｎ層２２と、第２活性ＩＩＩ－Ｎ層２３と、を含む。第１活性ＩＩＩ－Ｎ層２２と第２活性ＩＩＩ－Ｎ層２３との間には、２次元電子ガス２１が位置している。一例として、第１活性ＩＩＩ－Ｎ層２２は、２０ｎｍ～５００ｎｍ、好ましくは３０ｎｍ～３００ｎｍ、より好ましくは５０ｎｍ～２５０ｎｍの厚さを有する。例えば、第１活性ＩＩＩ－Ｎ層２２は、１００ｎｍ～１５０ｎｍの厚さを有する。一例として、第２活性ＩＩＩ－Ｎ層２３は、１０ｎｍ～１００ｎｍ、好ましくは２０ｎｍ～５０ｎｍの厚さを有する。このような厚さの組み合わせは、例えば得られる２ＤＥＧ２１に関して、活性層に良好な特性をもたらす。
第１活性ＩＩＩ－Ｎ層２２は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第１活性ＩＩＩ－Ｎ層２２は、例えばＧａＮを含む。第２活性ＩＩＩ－Ｎ層２３は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＧａＮを含む。ＡｌＧａＮという用語は、ｘが０～１であり、かつ、ｙが０～１である、任意の化学量論的比率（ＡｌｘＧａｙＮ）において、Ａｌ、Ｇａ、およびＮを含む組成物に関する。あるいは、第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＮを含む。あるいは、第２活性ＩＩＩ－Ｎ層２３は、ＩｎＡｌＧａＮを含む。ＩｎＡｌＧａＮ等の組成物は、任意の適切な量のＩｎを含む。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＢＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、（ｉ）ＧａＮを含んでいるとともに約１５０ｎｍの厚さを有する第１活性ＩＩＩ－Ｎ層２２と、（ｉｉ）ＡｌＧａＮを含んでいるとともに約２０ｎｍの厚さを有する第２活性ＩＩＩ－Ｎ層２３と、によって、良好な結果が得られた。
図６Ｂに示される通り、パッシベーションスタック４０は、エピタキシャル半導体層スタック２０の頂部に形成される。パッシベーションスタック４０は、電子供与誘電体層を含む。パッシベーションスタック４０は、例えばＳｉＮを含む。パッシベーションスタック４０は、ＭＯＣＶＤリアクタ内においてインサイチュ堆積された高密度のＳｉＮを含む。当該ＳｉＮは、化学量論的であってもよいし、あるいは非化学量論的であってもよい。任意の他のプロセスが実行される前に、当該インサイチュＳｉＮは、例えば５００ｎｍを超える厚さまで、ＰＥＣＶＤまたはＬＰＣＶＤによるＳｉＮまたはＳｉＯｘによって、外部から肥厚させられる。別の実施形態によれば、パッシベーションスタック４０は、ＳｉＯ２を含む。さらに別の実施形態によれば、図６Ｂのパッシベーションスタック４０は、ＡｌＳｉＮを含む。Ａｌドーピングによって、誘電体材料のバンドギャップを増加させることができる。あるいは、図６Ｂのパッシベーションスタックは、Ｓｉ、Ａｌ、Ｏ、およびＮのうちの１つ以上を含む。続いて、パッシベーションスタック４０は、ゲート領域３１内においてエッチング除去される。当該エッチング除去により、第２活性ＩＩＩ－Ｎ層２３の第２パッシベーション表面２３０を露出させる。また、当該エッチング除去により、第２活性ＩＩＩ－Ｎ層２３の頂部かつゲート領域３１の両側に、２つの電子供与誘電体層４３；４４を形成する。その結果、当該２つの電子供与誘電体層４３；４４のそれぞれは、第２活性ＩＩＩ－Ｎ層２３と直接的に接触するＩＩＩ－Ｎ接触表面４３０；４４０を含む。第２活性ＩＩＩ－Ｎ層２３は、パッシベーションスタックをマスクとして用いて、図６Ｂのゲート領域３１内において部分的にエッチングされる。これにより、第２活性ＩＩＩ－Ｎ層２３の内部に、凹部２４を形成できる。換言すれば、ゲート領域３１内の第２活性ＩＩＩ－Ｎ層２３の内部には、部分的な凹部２４が形成される。このことは、反応性イオンエッチング（すなわちＲＩＥ）などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ（すなわちＩＣＰ）ツールによるエッチングによって、実現されてよい。反応物ガスは、Ｃｌ２またはＢＣｌ３であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、（ｉ）まず、第２活性ＩＩＩ－Ｎ層の頂面を、例えば、Ｏ２、Ｏ３、またはＮ２Ｏのプラズマによって酸化させ、（ｉｉ）その後、形成された酸化物を、例えば、ＳＦ６またはＣＦ４のプラズマによってエッチング除去する。
続いて、図６Ｂに示される通り、ゲート領域３１の内部に、電子受容誘電体層４１が形成される。別の実施形態によれば、電子受容誘電体層４１は、２つの電子供与誘電体層４３；４４の上部、かつ、ゲート領域内の凹部２４の上部に堆積させられる。続いて、電子受容誘電体層４１は、ゲート領域３１内を除いた位置においてエッチング除去される。これにより、図６Ｃに示されるように、電子受容誘電体層４１を凹部２４内に残すことができる。電子受容誘電体層４１は、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の第２活性ＩＩＩ－Ｎ層２３と接触するパッシベーション表面４１０を含む。電子受容誘電体層４１は、パッシベーション表面４１０とは反対側に位置する誘電体表面４１１をさらに含む。第２活性ＩＩＩ－Ｎ層２３は、電子受容誘電体層４１のパッシベーション表面４１０と接触する第２パッシベーション表面２３０を含む。これにより、第２活性ＩＩＩ－Ｎ層２３と電子受容誘電体層４１との間に、パッシベーション接触界面２３１を規定できる。パッシベーション表面４１０がゲート領域３１内の第２パッシベーション表面の１０％～３０％と直接的に接触するように、パッシベーション接触界面２３１は延在している。電子受容誘電体層の厚さは、第２活性ＩＩＩ－Ｎ層２３内に形成された凹部２４の深さ（奥行き）よりも小さい。
電子受容誘電体層４１は、例えば、ＭｇｘＳｉ１－ｘＮを含む。ｘは、０．０５～０．９５である。別の実施形態によれば、電子受容誘電体層４１は、ＭｇｙＡｌ１－ｙＮを含む。ｙは、０．０５～０．９５である。さらに別の実施形態によれば、電子受容誘電体層は、ＭｇａＳｉｚＡｌ１－ａ－ｚＮを含む。ａは０．０５～０．９５であり、ｚは０．０５～０．９５であり、かつ、ａ＋ｚは０．１～１である。当該ＭｇＳｉＮ、当該ＭｇＡｌＮ、または当該ＭｇＳｉＡｌＮは、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の頂部において（好ましくは第２活性ＩＩＩ－Ｎ層２３の頂部において）、エピタキシャル成長させられている。図６Ｃに示される通り、パッシベーションスタック４０は、酸化物層４２をさらに含む。酸化物層４２も、第２活性ＩＩＩ－Ｎ層２３内に形成された凹部２４の内部において部分的に延在している。パッシベーションスタック４０（より具体的には、電子受容誘電体層４１および酸化物層４２）は、例えばＭＯＣＶＤによって成長させられている。別の実施形態によれば、パッシベーションスタック４０は、ＭＢＥによって成長させられている。酸化物層４２は、例えばＭｇＯを含む。別の実施形態によれば、酸化物層４２は、ＡｌＯｘ、ＳｉＯｘ、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層４２は、ゲート誘電体（例：ＨｆＯｘ、ＺｒＯｘ等）を含む。
酸化物層４２は、（ｉ）誘電体表面４１１と接触する酸化物表面４２０と、（ｉｉ）当該酸化物表面４２０とは反対側に位置するパッシベーション絶縁表面４２１と、を含む。酸化物表面４２０が誘電体表面４１１の全表面に沿って当該誘電体表面４１１と直接的に接触するように、誘電体表面４１１および酸化物表面４２０は延在している。図６Ｃでは、ゲート領域３１内のパッシベーションスタック４０の頂部に、ゲート３０が形成されている。ゲート３０は、（ｉ）バイアス表面３００と、（ｉｉ）当該バイアス表面３００とは反対側に位置するゲート絶縁表面３０１と、を含む。バイアス表面３００を介して、電圧バイアスがゲート３０に印加される。より具体的には、ゲートは、ゲート領域３１内において酸化物層４２の頂部に形成されている。これにより、パッシベーション絶縁表面４２１とゲート絶縁表面３０１との間に、絶縁接触界面４２３が規定される。ゲート絶縁表面３０１がパッシベーション絶縁表面４２１の１００％と直接的に接触するように、絶縁接触界面４２３が延在している。図６Ｃに示される通り、パッシベーションスタック４０は、２つの電子供与誘電体層４３；４４をさらに含む。当該２つの電子供与誘電体層４３；４４は、第２活性ＩＩＩ－Ｎ層２３の頂部かつ電子受容誘電体層４１の両側、すなわちゲート領域３１の両側に形成されている。その結果、当該２つの電子供与誘電体層４３；４４のそれぞれは、第２活性ＩＩＩ－Ｎ層２３と直接的に接触するＩＩＩ－Ｎ接触表面４３０；４４０を含む。電子供与誘電体層４３；４４は、ＭＯＣＶＤリアクタ内においてインサイチュ堆積された高密度のＳｉＮを含む。当該ＳｉＮは、化学量論的であってもよいし、あるいは非化学量論的であってもよい。例えば、インサイチュＳｉＮによってキャップされたＨＥＭＴ構造は、高いサーマルバジェットを有していたとしても、プロセスステップによる影響を受けないことが、発明者らによって実験的に示されている。
別の実施形態によれば、電子供与誘電体層４３；４４は、ＡｌＳｉＮを含む。Ａｌドーピングによって、誘電体材料のバンドギャップを増加させることができる。さらに別の実施形態によれば、電子供与誘電体層４３；４４は、Ｓｉ、Ａｌ、Ｏ、およびＮのうちの１つ以上を含む。電子供与誘電体層４３；４４は、１ｎｍ～５００ｎｍ、好ましくは３０ｎｍ～４００ｎｍ、より好ましくは５０ｎｍ～３００ｎｍの厚さを有する。例えば、電子供与誘電体層４３；４４は、１００ｎｍ～２００ｎｍの厚さを有する。任意の他のプロセスが実行される前に、インサイチュＳｉＮは、例えば５００ｎｍを超える厚さまで、ＰＥＣＶＤまたはＬＰＣＶＤによるＳｉＮまたはＳｉＯｘによって、外部から肥厚させられる。図６Ｃでは、２つの電子供与誘電体層４３；４４は、電子受容誘電体層４１および酸化物層４２のスタックと同じ厚さである。別の実施形態によれば、２つの電子供与誘電体層４３；４４は、高電子移動度トランジスタを封止している。そして、当該２つの電子供与誘電体層は、ゲート領域内においてエッチング除去される。当該２つの電子供与誘電体層は、ゲートアクセス領域およびドレインアクセス領域（その後にソースおよびドレインが形成される位置）の内部においてエッチング除去される。別の実施形態によれば、２つの電子供与誘電体層４３；４４は、電子受容誘電体層４１および酸化物層４２のスタックよりも厚い。
最終的に、図６Ｃにおいて、パッシベーションスタック４０は、ソースアクセス領域内においてエッチング除去されるとともに、ドレインアクセス領域内においてエッチング除去される。より具体的には、パッシベーションスタック４０の２つの電子供与誘電体層４３；４４が、ソース領域５１内およびドレイン領域５２内においてそれぞれエッチング除去される。続いて、ソース領域５１内にオーミックコンタクトが形成されるとともに、ドレイン領域５２内にオーミックコンタクトが形成される。ソース領域５１内におけるオーミックコンタクトの形成、および、ドレイン領域５２内におけるオーミックコンタクトの形成は、複数のプロセスステップを含む。例えば、このことは、フォトレジストの堆積から開始し、リソグラフィステップによってそれぞれのオーミックコンタクトのそれぞれの領域を規定することにより実行される。続いて、電子供与誘電体層４３；４４は、ソース領域５１内およびドレイン領域５２内において、それぞれ部分的にまたは完全に除去される。例えば、電子供与誘電体層４３；４４は、ＨＦまたは緩衝ＨＦにおけるウェットエッチングによって、あるいは、フッ素化学によるＲＩＥまたはＩＣＰプラズマツールにおけるドライエッチングによって、除去されてよい。電子供与誘電体層４３；４４に対するフッ素化学によるドライエッチングおよびウェットエッチングはいずれも、非常に高い選択性を有するエッチングストップとして作用する第２活性ＩＩＩ－Ｎ層２３において停止するであろう。例えば、電子供与誘電体層４３；４４に対するエッチングは、フッ素化学に基づくドライエッチングシステム、例えば、エッチングガスとしてＳＦ６またはＣＦ４を使用し、ＲＦまたは「プラテン」を使用し、１０Ｗ～１５０ＷのエッチングパワーのＩＣＰまたは「コイル」をそれぞれ使用した誘導結合プラズマシステムにおいて行われる。これにより、第２活性ＩＩＩ－Ｎ層２３またはその下方のいかなる層をも除去することなく、残りの電子供与誘電体層４３；４４を完全に除去できる。
別の実施形態によれば、第２活性ＩＩＩ－Ｎ層２３は、例えばアルカリ性溶液またはレジスト現像液中において、ウェットエッチングによって部分的にエッチングされる。これにより、ソース領域５１の内部およびドレイン領域５２の内部におけるそれぞれのオーミックコンタクトを、第２活性ＩＩＩ－Ｎ層２３内に部分的に形成できる。ひとたびオーミックコンタクトの領域が規定されると（すなわち、ソース領域５１およびドレイン領域５２が規定されている場合）、金属層または金属層のスタックを、例えば、熱蒸発によって、またはスパッタリングによって、あるいは電子ビーム蒸着によって、堆積させることができる。金属パターンは、フォトレジストの頂部に位置しており、かつ、第２活性ＩＩＩ－Ｎ層２３と接触していない金属をリフトオフすることによって、連続的に規定される。あるいは、まずは（第１に）フォトレジストを除去し、例えばＴｉおよびＡｌを含む金属スタックを堆積し、続いて第２のフォトレジスト堆積およびフォトリソグラフィステップを実行する。これにより、金属スタックが望ましくない領域内において当該金属スタックをドライエッチングすることが可能となり、フォトレジストを除去できる。次いで、規定されたオーミックコンタクトには、１つ以上の合金化ステップが施されてよい。一例として、当該合金化ステップは、例えば８００℃～９００℃の温度における、例えば水素、フォーミングガス、または窒素ガスなどの還元雰囲気または不活性雰囲気の内部での、１分間の急速熱アニールステップである。そして、本発明に係る高電子移動度トランジスタ１が得られる。
［１１９］図７Ａ～図７Ｃに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図７Ａ～図７Ｃの異なるステップによって概略的に示される通り製造される。図２Ａ～２Ｃ、図３Ａ～図３Ｂ、図４Ａ～図４Ｃ、図５Ａ～図５Ｃ、および図６Ａ～図６Ｃのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図７Ａに示される通り、本発明に係る半導体構造１は、基板１０と、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０と、を含む。エピタキシャルＩＩＩ－Ｎ半導体層スタック２０は、第１活性ＩＩＩ－Ｎ層２２と、第２活性ＩＩＩ－Ｎ層２３と、を含む。第１活性ＩＩＩ－Ｎ層２２と第２活性ＩＩＩ－Ｎ層２３との間には、２次元電子ガス２１が位置している。一例として、第１活性ＩＩＩ－Ｎ層２２は、２０ｎｍ～５００ｎｍ、好ましくは３０ｎｍ～３００ｎｍ、より好ましくは５０ｎｍ～２５０ｎｍの厚さを有する。例えば、第１活性ＩＩＩ－Ｎ層２２は、１００ｎｍ～１５０ｎｍの厚さを有する。一例として、第２活性ＩＩＩ－Ｎ層２３は、１０ｎｍ～１００ｎｍ、好ましくは２０ｎｍ～５０ｎｍの厚さを有する。このような厚さの組み合わせは、例えば得られる２ＤＥＧ２１に関して、活性層に良好な特性をもたらす。
第１活性ＩＩＩ－Ｎ層２２は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第１活性ＩＩＩ－Ｎ層２２は、例えばＧａＮを含む。第２活性ＩＩＩ－Ｎ層２３は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＧａＮを含む。ＡｌＧａＮという用語は、ｘが０～１であり、かつ、ｙが０～１である、任意の化学量論的比率（ＡｌｘＧａｙＮ）において、Ａｌ、Ｇａ、およびＮを含む組成物に関する。あるいは、第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＮを含む。あるいは、第２活性ＩＩＩ－Ｎ層２３は、ＩｎＡｌＧａＮを含む。ＩｎＡｌＧａＮ等の組成物は、任意の適切な量のＩｎを含む。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＢＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、（ｉ）ＧａＮを含んでいるとともに約１５０ｎｍの厚さを有する第１活性ＩＩＩ－Ｎ層２２と、（ｉｉ）ＡｌＧａＮを含んでいるとともに約２０ｎｍの厚さを有する第２活性ＩＩＩ－Ｎ層２３と、によって、良好な結果が得られた。
ゲート領域３１内の第２活性ＩＩＩ－Ｎ層２３の内部には、部分的な凹部２４が形成される。このことは、反応性イオンエッチング（すなわちＲＩＥ）などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ（すなわちＩＣＰ）ツールによるエッチングによって、実現されてよい。反応物ガスは、Ｃｌ２またはＢＣｌ３であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、（ｉ）まず、第２活性ＩＩＩ－Ｎ層の頂面を、例えば、Ｏ２、Ｏ３、またはＮ２Ｏのプラズマによって酸化させ、（ｉｉ）その後、形成された酸化物を、例えば、ＳＦ６またはＣＦ４のプラズマによってエッチング除去する。電子受容誘電体層４１は、エピタキシャル半導体層スタック２０の頂部に（より具体的には、第２活性ＩＩＩ－Ｎ層２３の頂部に）形成される。これにより、当該電子受容誘電体層４１は、第２活性ＩＩＩ－Ｎ層２３の凹部２４内に形成される。別の実施形態によれば、マスクが第２活性ＩＩＩ－Ｎ層２３内に堆積させられる。そして、当該マスクは、ゲート領域３１内においてエッチング除去される。
続いて、図７Ｂに示される通り、ゲート領域３１内に電子受容誘電体層４１が形成される。電子受容誘電体層４１は、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の第２活性ＩＩＩ－Ｎ層２３と接触するパッシベーション表面４１０を含む。電子受容誘電体層４１は、パッシベーション表面４１０とは反対側に位置する誘電体表面４１１をさらに含む。第２活性ＩＩＩ－Ｎ層２３は、電子受容誘電体層４１のパッシベーション表面４１０と接触する第２パッシベーション表面２３０を含む。これにより、第２活性ＩＩＩ－Ｎ層２３と電子受容誘電体層４１との間に、パッシベーション接触界面２３１を規定できる。パッシベーション表面４１０がゲート領域３１内の第２パッシベーション表面の１０％～３０％と直接的に接触するように、パッシベーション接触界面２３１は延在している。換言すれば、電子受容誘電体層４１は、ゲート領域３１内を除いた位置においてエッチング除去されている。電子受容誘電体層の厚さは、第２活性ＩＩＩ－Ｎ層２３内に形成された凹部２４の深さよりも大きい。
電子受容誘電体層４１は、例えば、ＭｇｘＳｉ１－ｘＮを含む。ｘは、０．０５～０．９５である。別の実施形態によれば、電子受容誘電体層４１は、ＭｇｙＡｌ１－ｙＮを含む。ｙは、０．０５～０．９５である。さらに別の実施形態によれば、電子受容誘電体層は、ＭｇａＳｉｚＡｌ１－ａ－ｚＮを含む。ａは０．０５～０．９５であり、ｚは０．０５～０．９５であり、かつ、ａ＋ｚは０．１～１である。当該ＭｇＳｉＮ、当該ＭｇＡｌＮ、または当該ＭｇＳｉＡｌＮは、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の頂部において（好ましくは第２活性ＩＩＩ－Ｎ層２３の頂部において）、エピタキシャル成長させられている。図７Ｂに示される通り、パッシベーションスタック４０は、酸化物層４２をさらに含む。パッシベーションスタック４０（より具体的には、電子受容誘電体層４１および酸化物層４２）は、例えばＭＯＣＶＤによって成長させられている。別の実施形態によれば、パッシベーションスタック４０は、ＭＢＥによって成長させられている。酸化物層４２は、例えばＭｇＯを含む。別の実施形態によれば、酸化物層４２は、ＡｌＯｘ、ＳｉＯｘ、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層４２は、ゲート誘電体（例：ＨｆＯｘ、ＺｒＯｘ等）を含む。酸化物層４２は、（ｉ）誘電体表面４１１と接触する酸化物表面４２０と、（ｉｉ）当該酸化物表面４２０とは反対側に位置するパッシベーション絶縁表面４２１と、を含む。酸化物表面４２０が誘電体表面４１１の全表面に沿って当該誘電体表面４１１と直接的に接触するように、誘電体表面４１１および酸化物表面４２０は延在している。
図７Ｂでは、ゲート領域３１内のパッシベーションスタック４０の頂部に、ゲート３０が形成されている。ゲート３０は、（ｉ）バイアス表面３００と、（ｉｉ）当該バイアス表面３００とは反対側に位置するゲート絶縁表面３０１と、を含む。バイアス表面３００を介して、電圧バイアスがゲート３０に印加される。より具体的には、ゲートは、ゲート領域３１内において酸化物層４２の頂部に形成されている。これにより、パッシベーション絶縁表面４２１とゲート絶縁表面３０１との間に、絶縁接触界面４２３が規定される。ゲート絶縁表面３０１がパッシベーション絶縁表面４２１の１００％と直接的に接触するように、絶縁接触界面４２３が延在している。図７Ｂに示される通り、パッシベーションスタック４０は、２つの電子供与誘電体層４３；４４をさらに含む。当該２つの電子供与誘電体層４３；４４は、第２活性ＩＩＩ－Ｎ層２３の頂部かつ電子受容誘電体層４１の両側、すなわちゲート領域３１の両側に形成されている。その結果、当該２つの電子供与誘電体層４３；４４のそれぞれは、第２活性ＩＩＩ－Ｎ層２３と直接的に接触するＩＩＩ－Ｎ接触表面４３０；４４０を含む。電子供与誘電体層４３；４４は、ＭＯＣＶＤリアクタ内においてインサイチュ堆積された高密度のＳｉＮを含む。当該ＳｉＮは、化学量論的であってもよいし、あるいは非化学量論的であってもよい。例えば、インサイチュＳｉＮによってキャップされたＨＥＭＴ構造は、高いサーマルバジェットを有していたとしても、プロセスステップによる影響を受けないことが、発明者らによって実験的に示されている。
別の実施形態によれば、電子供与誘電体層４３；４４は、ＡｌＳｉＮを含む。Ａｌドーピングによって、誘電体材料のバンドギャップを増加させることができる。さらに別の実施形態によれば、電子供与誘電体層４３；４４は、Ｓｉ、Ａｌ、Ｏ、およびＮのうちの１つ以上を含む。電子供与誘電体層４３；４４は、１ｎｍ～５００ｎｍ、好ましくは３０ｎｍ～４００ｎｍ、より好ましくは５０ｎｍ～３００ｎｍの厚さを有する。例えば、電子供与誘電体層４３；４４は、１００ｎｍ～２００ｎｍの厚さを有する。任意の他のプロセスが実行される前に、インサイチュＳｉＮは、例えば５００ｎｍを超える厚さまで、ＰＥＣＶＤまたはＬＰＣＶＤによるＳｉＮまたはＳｉＯｘによって、外部から肥厚させられる。図７Ｃでは、２つの電子供与誘電体層４３；４４は、電子受容誘電体層４１および酸化物層４２のスタックと同じ厚さである。別の実施形態によれば、２つの電子供与誘電体層４３；４４は、高電子移動度トランジスタを封止している。そして、当該２つの電子供与誘電体層は、ゲート領域内においてエッチング除去される。当該２つの電子供与誘電体層は、ゲートアクセス領域およびドレインアクセス領域（その後にソースおよびドレインが形成される位置）の内部においてエッチング除去される。別の実施形態によれば、２つの電子供与誘電体層４３；４４は、電子受容誘電体層４１および酸化物層４２のスタックよりも厚い。
最終的に、図７Ｂにおいて、パッシベーションスタック４０は、ソースアクセス領域内においてエッチング除去されるとともに、ドレインアクセス領域内においてエッチング除去される。より具体的には、パッシベーションスタック４０の２つの電子供与誘電体層４３；４４が、ソース領域５１内およびドレイン領域５２内においてそれぞれエッチング除去される。続いて、ソース領域５１内にオーミックコンタクトが形成されるとともに、ドレイン領域５２内にオーミックコンタクトが形成される。ソース領域５１内におけるオーミックコンタクトの形成、および、ドレイン領域５２内におけるオーミックコンタクトの形成は、複数のプロセスステップを含む。例えば、このことは、フォトレジストの堆積から開始し、リソグラフィステップによってそれぞれのオーミックコンタクトのそれぞれの領域を規定することにより実行される。続いて、電子供与誘電体層４３；４４は、ソース領域５１内およびドレイン領域５２内において、それぞれ部分的にまたは完全に除去される。例えば、電子供与誘電体層４３；４４は、ＨＦまたは緩衝ＨＦにおけるウェットエッチングによって、あるいは、フッ素化学によるＲＩＥまたはＩＣＰプラズマツールにおけるドライエッチングによって、除去されてよい。電子供与誘電体層４３；４４に対するフッ素化学によるドライエッチングおよびウェットエッチングはいずれも、非常に高い選択性を有するエッチングストップとして作用する第２活性ＩＩＩ－Ｎ層２３において停止するであろう。例えば、電子供与誘電体層４３；４４に対するエッチングは、フッ素化学に基づくドライエッチングシステム、例えば、エッチングガスとしてＳＦ６またはＣＦ４を使用し、ＲＦまたは「プラテン」を使用し、１０Ｗ～１５０ＷのエッチングパワーのＩＣＰまたは「コイル」をそれぞれ使用した誘導結合プラズマシステムにおいて行われる。これにより、第２活性ＩＩＩ－Ｎ層２３またはその下方のいかなる層をも除去することなく、残りの電子供与誘電体層４３；４４を完全に除去できる。
別の実施形態によれば、第２活性ＩＩＩ－Ｎ層２３は、例えばアルカリ性溶液またはレジスト現像液中において、ウェットエッチングによって部分的にエッチングされる。これにより、ソース領域５１の内部およびドレイン領域５２の内部におけるそれぞれのオーミックコンタクトを、第２活性ＩＩＩ－Ｎ層２３内に部分的に形成できる。ひとたびオーミックコンタクトの領域が規定されると（すなわち、ソース領域５１およびドレイン領域５２が規定されている場合）、金属層または金属層のスタックを、例えば、熱蒸発によって、またはスパッタリングによって、あるいは電子ビーム蒸着によって、堆積させることができる。金属パターンは、フォトレジストの頂部に位置しており、かつ、第２活性ＩＩＩ－Ｎ層２３と接触していない金属をリフトオフすることによって、連続的に規定される。あるいは、まずは（第１に）フォトレジストを除去し、例えばＴｉおよびＡｌを含む金属スタックを堆積し、続いて第２のフォトレジスト堆積およびフォトリソグラフィステップを実行する。これにより、金属スタックが望ましくない領域内において当該金属スタックをドライエッチングすることが可能となり、フォトレジストを除去できる。次いで、規定されたオーミックコンタクトには、１つ以上の合金化ステップが施されてよい。一例として、当該合金化ステップは、例えば８００℃～９００℃の温度における、例えば水素、フォーミングガス、または窒素ガスなどの還元雰囲気または不活性雰囲気の内部での、１分間の急速熱アニールステップである。そして、本発明に係る高電子移動度トランジスタ１が得られる。
［１２０］図８Ａ～図８Ｃに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図８Ａ～図８Ｃの異なるステップによって概略的に示される通り製造される。図２Ａ～２Ｃ、図３Ａ～図３Ｂ、図４Ａ～図４Ｃ、図５Ａ～図５Ｃ、図６Ａ～図６Ｃ、および図７Ａ～図７Ｃのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図８Ａに示される通り、本発明に係る半導体構造は、基板１０と、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０と、を含む。エピタキシャルＩＩＩ－Ｎ半導体層スタック２０は、第１活性ＩＩＩ－Ｎ層２２と、第２活性ＩＩＩ－Ｎ層２３と、を含む。第１活性ＩＩＩ－Ｎ層２２と第２活性ＩＩＩ－Ｎ層２３との間には、２次元電子ガス２１が位置している。一例として、第１活性ＩＩＩ－Ｎ層２２は、２０ｎｍ～５００ｎｍ、好ましくは３０ｎｍ～３００ｎｍ、より好ましくは５０ｎｍ～２５０ｎｍの厚さを有する。例えば、第１活性ＩＩＩ－Ｎ層２２は、１００ｎｍ～１５０ｎｍの厚さを有する。一例として、第２活性ＩＩＩ－Ｎ層２３は、１０ｎｍ～１００ｎｍ、好ましくは２０ｎｍ～５０ｎｍの厚さを有する。このような厚さの組み合わせは、例えば得られる２ＤＥＧ２１に関して、活性層に良好な特性をもたらす。
第１活性ＩＩＩ－Ｎ層２２は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第１活性ＩＩＩ－Ｎ層２２は、例えばＧａＮを含む。第２活性ＩＩＩ－Ｎ層２３は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＧａＮを含む。ＡｌＧａＮという用語は、ｘが０～１であり、かつ、ｙが０～１である、任意の化学量論的比率（ＡｌｘＧａｙＮ）において、Ａｌ、Ｇａ、およびＮを含む組成物に関する。あるいは、第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＮを含む。あるいは、第２活性ＩＩＩ－Ｎ層２３は、ＩｎＡｌＧａＮを含む。ＩｎＡｌＧａＮ等の組成物は、任意の適切な量のＩｎを含む。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＢＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、（ｉ）ＧａＮを含んでいるとともに約１５０ｎｍの厚さを有する第１活性ＩＩＩ－Ｎ層２２と、（ｉｉ）ＡｌＧａＮを含んでいるとともに約２０ｎｍの厚さを有する第２活性ＩＩＩ－Ｎ層２３と、によって、良好な結果が得られた。
ゲート領域３１内の第２活性ＩＩＩ－Ｎ層２３の内部には、完全な凹部（full recess）２４が形成されている。このようにして、第１活性ＩＩＩ－Ｎ層２２を露出させている。このことは、反応性イオンエッチング（すなわちＲＩＥ）などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ（すなわちＩＣＰ）ツールによるエッチングによって、実現されてよい。反応物ガスは、Ｃｌ２またはＢＣｌ３であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、（ｉ）まず、第２活性ＩＩＩ－Ｎ層の頂面を、例えば、Ｏ２、Ｏ３、またはＮ２Ｏのプラズマによって酸化させ、（ｉｉ）その後、形成された酸化物を、例えば、ＳＦ６またはＣＦ４のプラズマによってエッチング除去する。電子受容誘電体層４１は、エピタキシャル半導体層スタック２０の頂部に（より具体的には、第２活性ＩＩＩ－Ｎ層２３の頂部に）形成される。これにより、当該電子受容誘電体層４１は、第２活性ＩＩＩ－Ｎ層２３の凹部２４内に形成される。別の実施形態によれば、マスクが第２活性ＩＩＩ－Ｎ層２３内に堆積させられる。そして、当該マスクは、ゲート領域３１内においてエッチング除去される。
続いて、図８Ｃに示される通り、ゲート領域３１内に電子受容誘電体層４１が形成される。電子受容誘電体層４１は、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の第２活性ＩＩＩ－Ｎ層２３と接触するパッシベーション表面４１０を含む。電子受容誘電体層４１は、パッシベーション表面４１０とは反対側に位置する誘電体表面４１１をさらに含む。第２活性ＩＩＩ－Ｎ層２３は、電子受容誘電体層４１のパッシベーション表面４１０と接触する第２パッシベーション表面２３０を含む。これにより、第２活性ＩＩＩ－Ｎ層２３と電子受容誘電体層４１との間に、パッシベーション接触界面２３１を規定できる。パッシベーション表面４１０がゲート領域３１内の第２パッシベーション表面の１０％～３０％と直接的に接触するように、パッシベーション接触界面２３１は延在している。換言すれば、電子受容誘電体層４１は、ゲート領域３１内を除いた位置においてエッチング除去されている。電子受容誘電体層の厚さは、第２活性ＩＩＩ－Ｎ層２３内に形成された凹部２４の深さよりも小さい。
電子受容誘電体層４１は、例えば、ＭｇｘＳｉ１－ｘＮを含む。ｘは、０．０５～０．９５である。別の実施形態によれば、電子受容誘電体層４１は、ＭｇｙＡｌ１－ｙＮを含む。ｙは、０．０５～０．９５である。さらに別の実施形態によれば、電子受容誘電体層は、ＭｇａＳｉｚＡｌ１－ａ－ｚＮを含む。ａは０．０５～０．９５であり、ｚは０．０５～０．９５であり、かつ、ａ＋ｚは０．１～１である。当該ＭｇＳｉＮ、当該ＭｇＡｌＮ、または当該ＭｇＳｉＡｌＮは、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の頂部において（好ましくは第２活性ＩＩＩ－Ｎ層２３の頂部において）、エピタキシャル成長させられている。
図８Ｃに示される通り、パッシベーションスタック４０は、酸化物層４２をさらに含む。パッシベーションスタック４０（より具体的には、電子受容誘電体層４１および酸化物層４２）は、例えばＭＯＣＶＤによって成長させられている。別の実施形態によれば、パッシベーションスタック４０は、ＭＢＥによって成長させられている。酸化物層４２は、例えばＭｇＯを含む。別の実施形態によれば、酸化物層４２は、ＡｌＯｘ、ＳｉＯｘ、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層４２は、ゲート誘電体（例：ＨｆＯｘ、ＺｒＯｘ等）を含む。酸化物層４２も、第２活性ＩＩＩ－Ｎ層２３内に形成された凹部２４の内部において延在している。酸化物層４２は、（ｉ）誘電体表面４１１と接触する酸化物表面４２０と、（ｉｉ）当該酸化物表面４２０とは反対側に位置するパッシベーション絶縁表面４２１と、を含む。酸化物表面４２０が誘電体表面４１１の全表面に沿って当該誘電体表面４１１と直接的に接触するように、誘電体表面４１１および酸化物表面４２０は延在している。図８Ｃでは、ゲート領域３１内のパッシベーションスタック４０の頂部に、ゲート３０が形成されている。ゲート３０は、（ｉ）バイアス表面３００と、（ｉｉ）当該バイアス表面３００とは反対側に位置するゲート絶縁表面３０１と、を含む。バイアス表面３００を介して、電圧バイアスがゲート３０に印加される。より具体的には、ゲートは、ゲート領域３１内において酸化物層４２の頂部に形成されている。これにより、パッシベーション絶縁表面４２１とゲート絶縁表面３０１との間に、絶縁接触界面４２３が規定される。ゲート絶縁表面３０１がパッシベーション絶縁表面４２１の１００％と直接的に接触するように、絶縁接触界面４２３が延在している。図８Ｃに示される通り、ソース領域およびドレイン領域の内部に、オーミックコンタクトが形成されうる。これにより、金属酸化物半導体電界効果トランジスタ（metal-oxide-semiconductor field-effect transistor）１を形成できる。
［１２１］図９Ａ～図９Ｃに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図９Ａ～図９Ｃの異なるステップによって概略的に示される通り製造される。図２Ａ～２Ｃ、図３Ａ～図３Ｂ、図４Ａ～図４Ｃ、図５Ａ～図５Ｃ、図６Ａ～図６Ｃ、および図７Ａ～図７Ｃのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図９Ａに示される通り、本発明に係る半導体構造は、基板１０と、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０と、を含む。エピタキシャルＩＩＩ－Ｎ半導体層スタック２０は、第１活性ＩＩＩ－Ｎ層２２と、第２活性ＩＩＩ－Ｎ層２３と、を含む。第１活性ＩＩＩ－Ｎ層２２と第２活性ＩＩＩ－Ｎ層２３との間には、２次元電子ガス２１が位置している。一例として、第１活性ＩＩＩ－Ｎ層２２は、２０ｎｍ～５００ｎｍ、好ましくは３０ｎｍ～３００ｎｍ、より好ましくは５０ｎｍ～２５０ｎｍの厚さを有する。例えば、第１活性ＩＩＩ－Ｎ層２２は、１００ｎｍ～１５０ｎｍの厚さを有する。一例として、第２活性ＩＩＩ－Ｎ層２３は、１０ｎｍ～１００ｎｍ、好ましくは２０ｎｍ～５０ｎｍの厚さを有する。このような厚さの組み合わせは、例えば得られる２ＤＥＧ２１に関して、活性層に良好な特性をもたらす。
第１活性ＩＩＩ－Ｎ層２２は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第１活性ＩＩＩ－Ｎ層２２は、例えばＧａＮを含む。第２活性ＩＩＩ－Ｎ層２３は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＧａＮを含む。ＡｌＧａＮという用語は、ｘが０～１であり、かつ、ｙが０～１である、任意の化学量論的比率（ＡｌｘＧａｙＮ）において、Ａｌ、Ｇａ、およびＮを含む組成物に関する。あるいは、第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＮを含む。あるいは、第２活性ＩＩＩ－Ｎ層２３は、ＩｎＡｌＧａＮを含む。ＩｎＡｌＧａＮ等の組成物は、任意の適切な量のＩｎを含む。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＢＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、（ｉ）ＧａＮを含んでいるとともに約１５０ｎｍの厚さを有する第１活性ＩＩＩ－Ｎ層２２と、（ｉｉ）ＡｌＧａＮを含んでいるとともに約２０ｎｍの厚さを有する第２活性ＩＩＩ－Ｎ層２３と、によって、良好な結果が得られた。
ゲート領域３１内の第２活性ＩＩＩ－Ｎ層２３の内部には、完全な凹部２４が形成されている。このようにして、第１活性ＩＩＩ－Ｎ層２２を露出させている。このことは、反応性イオンエッチング（すなわちＲＩＥ）などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ（すなわちＩＣＰ）ツールによるエッチングによって、実現されてよい。反応物ガスは、Ｃｌ２またはＢＣｌ３であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、（ｉ）まず、第２活性ＩＩＩ－Ｎ層の頂面を、例えば、Ｏ２、Ｏ３、またはＮ２Ｏのプラズマによって酸化させ、（ｉｉ）その後、形成された酸化物を、例えば、ＳＦ６またはＣＦ４のプラズマによってエッチング除去する。電子受容誘電体層４１は、エピタキシャル半導体層スタック２０の頂部に（より具体的には、第２活性ＩＩＩ－Ｎ層２３の頂部に）形成される。これにより、当該電子受容誘電体層４１は、第２活性ＩＩＩ－Ｎ層２３の凹部２４内に形成される。別の実施形態によれば、マスクが第２活性ＩＩＩ－Ｎ層２３内に堆積させられる。そして、当該マスクは、ゲート領域３１内においてエッチング除去される。
続いて、図９Ｂに示される通り、ゲート領域３１内に電子受容誘電体層４１が形成される。電子受容誘電体層４１は、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の第２活性ＩＩＩ－Ｎ層２３と接触するパッシベーション表面４１０を含む。電子受容誘電体層４１は、パッシベーション表面４１０とは反対側に位置する誘電体表面４１１をさらに含む。第２活性ＩＩＩ－Ｎ層２３は、電子受容誘電体層４１のパッシベーション表面４１０と接触する第２パッシベーション表面２３０を含む。これにより、第２活性ＩＩＩ－Ｎ層２３と電子受容誘電体層４１との間に、パッシベーション接触界面２３１を規定できる。パッシベーション表面４１０がゲート領域３１内の第２パッシベーション表面の１０％～３０％と直接的に接触するように、パッシベーション接触界面２３１は延在している。換言すれば、電子受容誘電体層４１は、ゲート領域３１内を除いた位置においてエッチング除去されている。電子受容誘電体層の厚さは、第２活性ＩＩＩ－Ｎ層２３内に形成された凹部２４の深さよりも大きい。
電子受容誘電体層４１は、例えば、ＭｇｘＳｉ１－ｘＮを含む。ｘは、０．０５～０．９５である。別の実施形態によれば、電子受容誘電体層４１は、ＭｇｙＡｌ１－ｙＮを含む。ｙは、０．０５～０．９５である。さらに別の実施形態によれば、電子受容誘電体層は、ＭｇａＳｉｚＡｌ１－ａ－ｚＮを含む。ａは０．０５～０．９５であり、ｚは０．０５～０．９５であり、かつ、ａ＋ｚは０．１～１である。当該ＭｇＳｉＮ、当該ＭｇＡｌＮ、または当該ＭｇＳｉＡｌＮは、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の頂部において（好ましくは第２活性ＩＩＩ－Ｎ層２３の頂部において）、エピタキシャル成長させられている。
図９Ｃに示される通り、パッシベーションスタック４０は、酸化物層４２をさらに含む。パッシベーションスタック４０（より具体的には、電子受容誘電体層４１および酸化物層４２）は、例えばＭＯＣＶＤによって成長させられている。別の実施形態によれば、パッシベーションスタック４０は、ＭＢＥによって成長させられている。酸化物層４２は、例えばＭｇＯを含む。別の実施形態によれば、酸化物層４２は、ＡｌＯｘ、ＳｉＯｘ、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層４２は、ゲート誘電体（例：ＨｆＯｘ、ＺｒＯｘ等）を含む。酸化物層４２は、（ｉ）誘電体表面４１１と接触する酸化物表面４２０と、（ｉｉ）当該酸化物表面４２０とは反対側に位置するパッシベーション絶縁表面４２１と、を含む。酸化物表面４２０が誘電体表面４１１の全表面に沿って当該誘電体表面４１１と直接的に接触するように、誘電体表面４１１および酸化物表面４２０は延在している。図９Ｃでは、ゲート領域３１内のパッシベーションスタック４０の頂部に、ゲート３０が形成されている。ゲート３０は、（ｉ）バイアス表面３００と、（ｉｉ）当該バイアス表面３００とは反対側に位置するゲート絶縁表面３０１と、を含む。バイアス表面３００を介して、電圧バイアスがゲート３０に印加される。より具体的には、ゲートは、ゲート領域３１内において酸化物層４２の頂部に形成されている。これにより、パッシベーション絶縁表面４２１とゲート絶縁表面３０１との間に、絶縁接触界面４２３が規定される。ゲート絶縁表面３０１がパッシベーション絶縁表面４２１の１００％と直接的に接触するように、絶縁接触界面４２３が延在している。図９Ｃに示される通り、ソース領域およびドレイン領域の内部に、オーミックコンタクトが形成されうる。これにより、金属酸化物半導体電界効果トランジスタ１を形成できる。
［１２２］図１０Ａ～図１０Ｃに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図１０Ａ～図１０Ｃの異なるステップによって概略的に示される通り製造される。図２Ａ～２Ｃ、図３Ａ～図３Ｂ、図４Ａ～図４Ｃ、図５Ａ～図５Ｃ、図６Ａ～図６Ｃ、図７Ａ～図７Ｃ、図８Ａ～図８Ｃ、および図９Ａ～図９Ｃのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図１０Ａに示される通り、本発明に係る半導体構造は、基板１０と、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０と、を含む。エピタキシャルＩＩＩ－Ｎ半導体層スタック２０は、第１活性ＩＩＩ－Ｎ層２２と、第２活性ＩＩＩ－Ｎ層２３と、を含む。第１活性ＩＩＩ－Ｎ層２２と第２活性ＩＩＩ－Ｎ層２３との間には、２次元電子ガス２１が位置している。一例として、第１活性ＩＩＩ－Ｎ層２２は、２０ｎｍ～５００ｎｍ、好ましくは３０ｎｍ～３００ｎｍ、より好ましくは５０ｎｍ～２５０ｎｍの厚さを有する。例えば、第１活性ＩＩＩ－Ｎ層２２は、１００ｎｍ～１５０ｎｍの厚さを有する。一例として、第２活性ＩＩＩ－Ｎ層２３は、１０ｎｍ～１００ｎｍ、好ましくは２０ｎｍ～５０ｎｍの厚さを有する。このような厚さの組み合わせは、例えば得られる２ＤＥＧ２１に関して、活性層に良好な特性をもたらす。
第１活性ＩＩＩ－Ｎ層２２は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第１活性ＩＩＩ－Ｎ層２２は、例えばＧａＮを含む。第２活性ＩＩＩ－Ｎ層２３は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＧａＮを含む。ＡｌＧａＮという用語は、ｘが０～１であり、かつ、ｙが０～１である、任意の化学量論的比率（ＡｌｘＧａｙＮ）において、Ａｌ、Ｇａ、およびＮを含む組成物に関する。あるいは、第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＮを含む。あるいは、第２活性ＩＩＩ－Ｎ層２３は、ＩｎＡｌＧａＮを含む。ＩｎＡｌＧａＮ等の組成物は、任意の適切な量のＩｎを含む。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＢＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、（ｉ）ＧａＮを含んでいるとともに約１５０ｎｍの厚さを有する第１活性ＩＩＩ－Ｎ層２２と、（ｉｉ）ＡｌＧａＮを含んでいるとともに約２０ｎｍの厚さを有する第２活性ＩＩＩ－Ｎ層２３と、によって、良好な結果が得られた。
ゲート領域３１内の第２活性ＩＩＩ－Ｎ層２３の内部には、完全な凹部２４が形成されている。このようにして、第１活性ＩＩＩ－Ｎ層２２を露出させている。このことは、反応性イオンエッチング（すなわちＲＩＥ）などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ（すなわちＩＣＰ）ツールによるエッチングによって、実現されてよい。反応物ガスは、Ｃｌ２またはＢＣｌ３であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、（ｉ）まず、第２活性ＩＩＩ－Ｎ層の頂面を、例えば、Ｏ２、Ｏ３、またはＮ２Ｏのプラズマによって酸化させ、（ｉｉ）その後、形成された酸化物を、例えば、ＳＦ６またはＣＦ４のプラズマによってエッチング除去する。図１０Ａにおいて拡大して示されている通り、ＡｌＮを含むＡｌＮ層４５が、第２活性ＩＩＩ－Ｎ層２３の凹部２４内に形成されている。別の実施形態によれば、ＡｌＮを含むＡｌＮ層４５は、ゲート領域３１内の凹部２４の内部において、第２活性ＩＩＩ－Ｎ層２３のエッチングされた側壁上にも形成されている。ＡｌＮ層４５は、好ましくは、単一の（１つの）ＡｌＮ単分子層（ＡｌＮの単分子層）である。ＡｌＮ層４５の厚さは、好ましくは１ｎｍである。電子受容誘電体層４１は、エピタキシャル半導体層スタック２０の頂部に（より具体的には、第２活性ＩＩＩ－Ｎ層２３の頂部に）形成される。これにより、当該電子受容誘電体層４１は、第２活性ＩＩＩ－Ｎ層２３の凹部２４内のＡｌＮ層４５の頂部に形成される。別の実施形態によれば、マスクが第２活性ＩＩＩ－Ｎ層２３内に堆積させられる。そして、当該マスクは、ゲート領域３１内においてエッチング除去される。
続いて、図１０Ｃに示される通り、ゲート領域３１内に電子受容誘電体層４１が形成される。電子受容誘電体層４１は、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の第２活性ＩＩＩ－Ｎ層２３と接触するパッシベーション表面４１０を含む。電子受容誘電体層４１は、パッシベーション表面４１０とは反対側に位置する誘電体表面４１１をさらに含む。第２活性ＩＩＩ－Ｎ層２３は、電子受容誘電体層４１のパッシベーション表面４１０と接触する第２パッシベーション表面２３０を含む。これにより、第２活性ＩＩＩ－Ｎ層２３と電子受容誘電体層４１との間に、パッシベーション接触界面２３１を規定できる。パッシベーション表面４１０がゲート領域３１内の第２パッシベーション表面の１０％～３０％と直接的に接触するように、パッシベーション接触界面２３１は延在している。換言すれば、電子受容誘電体層４１は、ゲート領域３１内を除いた位置においてエッチング除去されている。電子受容誘電体層の厚さは、第２活性ＩＩＩ－Ｎ層２３内に形成された凹部２４の深さよりも小さい。
電子受容誘電体層４１は、例えば、ＭｇｘＳｉ１－ｘＮを含む。ｘは、０．０５～０．９５である。別の実施形態によれば、電子受容誘電体層４１は、ＭｇｙＡｌ１－ｙＮを含む。ｙは、０．０５～０．９５である。さらに別の実施形態によれば、電子受容誘電体層は、ＭｇａＳｉｚＡｌ１－ａ－ｚＮを含む。ａは０．０５～０．９５であり、ｚは０．０５～０．９５であり、かつ、ａ＋ｚは０．１～１である。当該ＭｇＳｉＮ、当該ＭｇＡｌＮ、または当該ＭｇＳｉＡｌＮは、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の頂部において（好ましくは第２活性ＩＩＩ－Ｎ層２３の頂部において）、エピタキシャル成長させられている。
図１０Ｃに示される通り、パッシベーションスタック４０は、酸化物層４２をさらに含む。パッシベーションスタック４０（より具体的には、電子受容誘電体層４１および酸化物層４２）は、例えばＭＯＣＶＤによって成長させられている。別の実施形態によれば、パッシベーションスタック４０は、ＭＢＥによって成長させられている。酸化物層４２は、例えばＭｇＯを含む。別の実施形態によれば、酸化物層４２は、ＡｌＯｘ、ＳｉＯｘ、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層４２は、ゲート誘電体（例：ＨｆＯｘ、ＺｒＯｘ等）を含む。酸化物層４２も、第２活性ＩＩＩ－Ｎ層２３内に形成された凹部２４の内部において延在している。酸化物層４２は、（ｉ）誘電体表面４１１と接触する酸化物表面４２０と、（ｉｉ）当該酸化物表面４２０とは反対側に位置するパッシベーション絶縁表面４２１と、を含む。酸化物表面４２０が誘電体表面４１１の全表面に沿って当該誘電体表面４１１と直接的に接触するように、誘電体表面４１１および酸化物表面４２０は延在している。図１０Ｃでは、ゲート領域３１内のパッシベーションスタック４０の頂部に、ゲート３０が形成されている。ゲート３０は、（ｉ）バイアス表面３００と、（ｉｉ）当該バイアス表面３００とは反対側に位置するゲート絶縁表面３０１と、を含む。バイアス表面３００を介して、電圧バイアスがゲート３０に印加される。より具体的には、ゲートは、ゲート領域３１内において酸化物層４２の頂部に形成されている。これにより、パッシベーション絶縁表面４２１とゲート絶縁表面３０１との間に、絶縁接触界面４２３が規定される。ゲート絶縁表面３０１がパッシベーション絶縁表面４２１の１００％と直接的に接触するように、絶縁接触界面４２３が延在している。図１０Ｃに示される通り、ソース領域およびドレイン領域の内部に、オーミックコンタクトが形成されうる。これにより、金属酸化物半導体電界効果トランジスタ１を形成できる。
［１２３］図１１Ａ～図１１Ｃに示す実施形態を参照する。本発明に係る高電子移動度トランジスタは、図１１Ａ～図１１Ｃの異なるステップによって概略的に示される通り製造される。図２Ａ～２Ｃ、図３Ａ～図３Ｂ、図４Ａ～図４Ｃ、図５Ａ～図５Ｃ、図６Ａ～図６Ｃ、図７Ａ～図７Ｃ、図８Ａ～図８Ｃ、図９Ａ～図９Ｃ、および図１０Ａ～図１０Ｃのコンポーネントと同一の参照番号を有するコンポーネントは、同じ機能を実現する。
図１１Ａに示される通り、本発明に係る半導体構造は、基板１０と、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０と、を含む。エピタキシャルＩＩＩ－Ｎ半導体層スタック２０は、第１活性ＩＩＩ－Ｎ層２２と、第２活性ＩＩＩ－Ｎ層２３と、を含む。第１活性ＩＩＩ－Ｎ層２２と第２活性ＩＩＩ－Ｎ層２３との間には、２次元電子ガス２１が位置している。一例として、第１活性ＩＩＩ－Ｎ層２２は、２０ｎｍ～５００ｎｍ、好ましくは３０ｎｍ～３００ｎｍ、より好ましくは５０ｎｍ～２５０ｎｍの厚さを有する。例えば、第１活性ＩＩＩ－Ｎ層２２は、１００ｎｍ～１５０ｎｍの厚さを有する。一例として、第２活性ＩＩＩ－Ｎ層２３は、１０ｎｍ～１００ｎｍ、好ましくは２０ｎｍ～５０ｎｍの厚さを有する。このような厚さの組み合わせは、例えば得られる２ＤＥＧ２１に関して、活性層に良好な特性をもたらす。
第１活性ＩＩＩ－Ｎ層２２は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第１活性ＩＩＩ－Ｎ層２２は、例えばＧａＮを含む。第２活性ＩＩＩ－Ｎ層２３は、（ｉ）窒化物と、（ｉｉ）Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つ以上と、を含む。第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＧａＮを含む。ＡｌＧａＮという用語は、ｘが０～１であり、かつ、ｙが０～１である、任意の化学量論的比率（ＡｌｘＧａｙＮ）において、Ａｌ、Ｇａ、およびＮを含む組成物に関する。あるいは、第２活性ＩＩＩ－Ｎ層２３は、例えばＡｌＮを含む。あるいは、第２活性ＩＩＩ－Ｎ層２３は、ＩｎＡｌＧａＮを含む。ＩｎＡｌＧａＮ等の組成物は、任意の適切な量のＩｎを含む。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。あるいは、第１活性ＩＩＩ－Ｎ層２２および第２活性ＩＩＩ－Ｎ層２３の両方がＢＩｎＡｌＧａＮを含み、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２のバンドギャップよりも大きいバンドギャップを有し、第２活性ＩＩＩ－Ｎ層２３が第１活性ＩＩＩ－Ｎ層２２の分極よりも大きい分極を有する。活性層の組成は、得られるべき特性を考慮して選択されてよく、組成はこのことに応じて変化しうる。例えば、（ｉ）ＧａＮを含んでいるとともに約１５０ｎｍの厚さを有する第１活性ＩＩＩ－Ｎ層２２と、（ｉｉ）ＡｌＧａＮを含んでいるとともに約２０ｎｍの厚さを有する第２活性ＩＩＩ－Ｎ層２３と、によって、良好な結果が得られた。
ゲート領域３１内の第２活性ＩＩＩ－Ｎ層２３の内部には、完全な凹部２４が形成されている。このようにして、第１活性ＩＩＩ－Ｎ層２２を露出させている。このことは、反応性イオンエッチング（すなわちＲＩＥ）などのプラズマエッチングツール、または、好ましくは誘導結合プラズマ（すなわちＩＣＰ）ツールによるエッチングによって、実現されてよい。反応物ガスは、Ｃｌ２またはＢＣｌ３であってよい。あるいは、デジタルエッチングプロセスが使用されてもよい。その一方で、連続的かつ反復的に、（ｉ）まず、第２活性ＩＩＩ－Ｎ層の頂面を、例えば、Ｏ２、Ｏ３、またはＮ２Ｏのプラズマによって酸化させ、（ｉｉ）その後、形成された酸化物を、例えば、ＳＦ６またはＣＦ４のプラズマによってエッチング除去する。ＡｌＮを含むＡｌＮ層４５が、第２活性ＩＩＩ－Ｎ層２３の凹部２４内に形成されている。別の実施形態によれば、ＡｌＮを含むＡｌＮ層４５は、ゲート領域３１内の凹部２４の内部において、第２活性ＩＩＩ－Ｎ層２３のエッチングされた側壁上にも形成されている。ＡｌＮ層４５は、好ましくは、単一のＡｌＮ単分子層である。ＡｌＮ層４５の厚さは、好ましくは１ｎｍである。電子受容誘電体層４１は、エピタキシャル半導体層スタック２０の頂部に（より具体的には、第２活性ＩＩＩ－Ｎ層２３の頂部に）形成される。これにより、当該電子受容誘電体層４１は、第２活性ＩＩＩ－Ｎ層２３の凹部２４内のＡｌＮ層４５の頂部に形成される。別の実施形態によれば、マスクが第２活性ＩＩＩ－Ｎ層２３内に堆積させられる。そして、当該マスクは、ゲート領域３１内においてエッチング除去される。
続いて、図１１Ｂに示される通り、ゲート領域３１内に電子受容誘電体層４１が形成される。電子受容誘電体層４１は、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の第２活性ＩＩＩ－Ｎ層２３と接触するパッシベーション表面４１０を含む。電子受容誘電体層４１は、パッシベーション表面４１０とは反対側に位置する誘電体表面４１１をさらに含む。第２活性ＩＩＩ－Ｎ層２３は、電子受容誘電体層４１のパッシベーション表面４１０と接触する第２パッシベーション表面２３０を含む。これにより、第２活性ＩＩＩ－Ｎ層２３と電子受容誘電体層４１との間に、パッシベーション接触界面２３１を規定できる。パッシベーション表面４１０がゲート領域３１内の第２パッシベーション表面の１０％～３０％と直接的に接触するように、パッシベーション接触界面２３１は延在している。換言すれば、電子受容誘電体層４１は、ゲート領域３１内を除いた位置においてエッチング除去されている。電子受容誘電体層の厚さは、第２活性ＩＩＩ－Ｎ層２３内に形成された凹部２４の深さよりも大きい。
電子受容誘電体層４１は、例えば、ＭｇｘＳｉ１－ｘＮを含む。ｘは、０．０５～０．９５である。別の実施形態によれば、電子受容誘電体層４１は、ＭｇｙＡｌ１－ｙＮを含む。ｙは、０．０５～０．９５である。さらに別の実施形態によれば、電子受容誘電体層は、ＭｇａＳｉｚＡｌ１－ａ－ｚＮを含む。ａは０．０５～０．９５であり、ｚは０．０５～０．９５であり、かつ、ａ＋ｚは０．１～１である。当該ＭｇＳｉＮ、当該ＭｇＡｌＮ、または当該ＭｇＳｉＡｌＮは、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の頂部において（好ましくは第２活性ＩＩＩ－Ｎ層２３の頂部において）、エピタキシャル成長させられている。
図１１Ｃに示される通り、パッシベーションスタック４０は、酸化物層４２をさらに含む。パッシベーションスタック４０（より具体的には、電子受容誘電体層４１および酸化物層４２）は、例えばＭＯＣＶＤによって成長させられている。別の実施形態によれば、パッシベーションスタック４０は、ＭＢＥによって成長させられている。酸化物層４２は、例えばＭｇＯを含む。別の実施形態によれば、酸化物層４２は、ＡｌＯｘ、ＳｉＯｘ、またはそれらの合金を含む。さらに別の実施形態によれば、酸化物層４２は、ゲート誘電体（例：ＨｆＯｘ、ＺｒＯｘ等）を含む。酸化物層４２は、（ｉ）誘電体表面４１１と接触する酸化物表面４２０と、（ｉｉ）当該酸化物表面４２０とは反対側に位置するパッシベーション絶縁表面４２１と、を含む。酸化物表面４２０が誘電体表面４１１の全表面に沿って当該誘電体表面４１１と直接的に接触するように、誘電体表面４１１および酸化物表面４２０は延在している。図１１Ｃでは、ゲート領域３１内のパッシベーションスタック４０の頂部に、ゲート３０が形成されている。ゲート３０は、（ｉ）バイアス表面３００と、（ｉｉ）当該バイアス表面３００とは反対側に位置するゲート絶縁表面３０１と、を含む。バイアス表面３００を介して、電圧バイアスがゲート３０に印加される。より具体的には、ゲートは、ゲート領域３１内において酸化物層４２の頂部に形成されている。これにより、パッシベーション絶縁表面４２１とゲート絶縁表面３０１との間に、絶縁接触界面４２３が規定される。ゲート絶縁表面３０１がパッシベーション絶縁表面４２１の１００％と直接的に接触するように、絶縁接触界面４２３が延在している。図１１Ｃに示される通り、ソース領域およびドレイン領域の内部に、オーミックコンタクトが形成されうる。これにより、金属酸化物半導体電界効果トランジスタ１を形成できる。
［１２４］図１２は、本発明に係る高電子移動度トランジスタの製造方法の各ステップを模式的に示す。ステップ１０１において、基板１０が設けられる。続いて、ステップ１０２において、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０が、基板１０の頂部に設けられる。エピタキシャルＩＩＩ－Ｎ半導体層スタック２０は、活性層を含む。当該活性層は、第１活性ＩＩＩ－Ｎ層と、（ｉｉ）当該第１活性ＩＩＩ－Ｎ層の頂部に位置する第２活性ＩＩＩ－Ｎ層と、を含む。第２活性ＩＩＩ－Ｎ層は、凹部２４を含む。第１活性ＩＩＩ－Ｎ層と第２活性ＩＩＩ－Ｎ層との間には、２次元電子ガスが位置している。続いて、ステップ１０３において、エピタキシャルＩＩＩ－Ｎ半導体層スタック２０の頂部に、パッシベーションスタック４０が設けられる。パッシベーションスタック４０は、電子受容誘電体層４１を含む。電子受容誘電体層４１は、シリコンおよび／またはアルミニウムによってドーピングされた窒化マグネシウムを含む。電子受容誘電体層４１は、凹部２４内に延在している。最後に、ステップ１０４において、ゲート領域３１内の電子受容誘電体層４１の頂部に、ゲート３０が設けられる。
［１２５］本発明は特定の実施形態を参照して例示されているが、（ｉ）本発明は上述の例示的な実施形態の詳細に限定されず、かつ、（ｉｉ）本発明はその範囲から逸脱することなく、様々な変更および修正を伴って実施されうることが、当業者には明らかである。従って、本実施形態は、全ての事項において、限定的ではなく例示的であると考慮されるべきである。本発明の範囲は、上述の明細書の記載によってではなく、添付のクレーム（特許請求の範囲）によって示される。従って、クレームの均等性の意味および範囲内に含まれる全ての変更は、本発明の範囲内中に包含されることが意図されている。換言すれば、基本的かつ根本的な原理の範囲内にあり、かつ、その本質的な属性が本特許出願においてクレームされている、任意および全ての修正、変形、または均等物をカバーすることが考慮されている。さらに、（ｉ）「comprising」（備えている，含んでいる，有している）または「comprise」（備える，含む，有する）という文言は他の要素またはステップを除外せず、（ｉｉ）「a」または「an」（ある，１つの）という文言は複数を除外せず、（ｉｉｉ）コンピュータシステム、プロセッサ、または別の統合されたユニット等の単一の要素がクレームに列挙された様々な手段（means）の機能を実現しうることが、本特許出願の読者によって理解されるであろう。クレームにおけるいかなる参照符号も、関連するそれぞれのクレームを限定するものとして解釈されるべきではない。「first」（第１）、「second」（第２）、「third」（第３）、「ａ」、「ｂ」、「ｃ」などの文言は、明細書またクレームにおいて使用される場合、同様の要素またはステップを区別するために導入されており、必ずしも連続的（逐次的）または時系列的な順序を記載している訳ではない。同様に、「top」（トップ，頂部）、「bottom」（ボトム，底部）、「over」（上に）、「under」（下に）などの文言は、説明の目的のために導入されており、必ずしも相対的な位置を示している訳ではない。（ｉ）このように使用されている各文言は、適切な状況下において交換可能であり、かつ、（ｉｉ）本発明の実施形態は、他の順序によって、または上述の説明または図示された実施形態とは異なる向きにおいて、本発明に応じた動作をすることが可能であると理解されるべきである。
従来技術の高電子移動度トランジスタにおける電荷分布を概略的に示す。 第２活性ＩＩＩ－Ｎ層内に凹部を含む従来技術の高電子移動度トランジスタにおける電荷分布を概略的に示す。 本発明に係る高電子移動度トランジスタにおける電荷分布を概略的に示す。 本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。 本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。 本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。 本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、パッシベーションスタックは、エピタキシャルＩＩＩ－Ｎ半導体層スタックの頂部に完全に延在している。 本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、パッシベーションスタックは、エピタキシャルＩＩＩ－Ｎ半導体層スタックの頂部に完全に延在している。 本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、（ｉ）図４Ｂの部分的な凹部の頂部に堆積されられているか、または、（ｉｉ）図４Ｃの完全な凹部の頂部に堆積させられている。当該凹部は、エピタキシャルＩＩＩ－Ｎ半導体層スタックの第２活性ＩＩＩ－Ｎ層内に形成されている。 本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、（ｉ）図４Ｂの部分的な凹部の頂部に堆積されられているか、または、（ｉｉ）図４Ｃの完全な凹部の頂部に堆積させられている。当該凹部は、エピタキシャルＩＩＩ－Ｎ半導体層スタックの第２活性ＩＩＩ－Ｎ層内に形成されている。 本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、（ｉ）図４Ｂの部分的な凹部の頂部に堆積されられているか、または、（ｉｉ）図４Ｃの完全な凹部の頂部に堆積させられている。当該凹部は、エピタキシャルＩＩＩ－Ｎ半導体層スタックの第２活性ＩＩＩ－Ｎ層内に形成されている。 本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された部分的な凹部を含んでいる。 本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された部分的な凹部を含んでいる。 本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された部分的な凹部を含んでいる。 本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。そして、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された凹部を含んでいる。 本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。そして、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された凹部を含んでいる。 本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、電子受容誘電体層は、ゲート領域内のパッシベーションスタックをエッチングした後に、当該ゲート領域内に堆積させられる。そして、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された凹部を含んでいる。 本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。 本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。 本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。 本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいる。 本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいる。 本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいる。 本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいる。 本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいる。 本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいる。 本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいるとともに、ＡｌＮ層をさらに含んでいる。 本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいるとともに、ＡｌＮ層をさらに含んでいる。 本発明に係る半導体構造の一実施形態を概略的に示す。当該実施形態では、半導体構造は、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいるとともに、ＡｌＮ層をさらに含んでいる。 本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいるとともに、ＡｌＮ層をさらに含んでいる。 本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいるとともに、ＡｌＮ層をさらに含んでいる。 本発明に係る高電子移動度トランジスタの一実施形態を概略的に示す。当該実施形態では、高電子移動度トランジスタは、第２活性ＩＩＩ－Ｎ層内に形成された完全な凹部を含んでいるとともに、ＡｌＮ層をさらに含んでいる。 本発明に係る方法の各ステップについての一実施形態を概略的に示す。

Claims (15)

  1. アナログアプリケーションのための高電子移動度トランジスタ（１）であって、
    基板（１０）と、
    前記基板（１０）の頂部に位置するエピタキシャルＩＩＩ－Ｎ半導体層スタック（２０）と、
    ゲート（３０）と、
    前記エピタキシャルＩＩＩ－Ｎ半導体層スタック（２０）と前記ゲート（３０）との間に位置するパッシベーションスタック（４０）と、を含んでおり、
    前記エピタキシャルＩＩＩ－Ｎ半導体層スタック（２０）は、活性層を含んでおり、
    前記活性層は、
    第１活性ＩＩＩ－Ｎ層（２２）と、
    ゲート領域（３１）内に凹部（２４）を有する第２活性ＩＩＩ－Ｎ層（２３）と、
    を含んでおり、
    前記第１活性ＩＩＩ－Ｎ層（２２）と前記第２活性ＩＩＩ－Ｎ層（２３）との間には、２次元電子ガス（２１）が位置しており、
    前記ゲート（３０）は、前記エピタキシャルＩＩＩ－Ｎ半導体層スタック（２０）の頂部に位置するとともに、かつ、前記ゲート領域（３１）内に位置しており、
    前記パッシベーションスタック（４０）は、前記ゲート（３０）がバイアスされていない場合に前記２次元電子ガス（２１）を空乏化させる電子受容誘電体層（４１）を含んでおり、
    前記電子受容誘電体層（４１）は、前記凹部（２４）内に延在しており、
    前記電子受容誘電体層（４１）は、シリコンおよび／またはアルミニウムによってドーピングされた窒化マグネシウムを含んでいる、高電子移動度トランジスタ（１）。
  2. 前記電子受容誘電体層（４１）は、以下の（ｉ）～（ｉｉｉ）、
    （ｉ）ＭｇＳｉＮ；
    （ｉｉ）ＭｇＡｌＮ；
    （ｉｉｉ）ＭｇＳｉＡｌＮ；
    のうちの１つ以上を含んでいる、請求項１に記載のＨＥＭＴ（１）。
  3. 前記電子受容誘電体層（４１）は、以下の（ｉ）～（ｉｉｉ）、
    （ｉ）ｘが０．０５～０．９５である、ＭｇｘＳｉ１－ｘＮ；
    （ｉｉ）ｙが０．０５～０．９５である、ＭｇｙＡｌ１－ｙＮ；
    （ｉｉｉ）ａが０．０５～０．９５であり、ｚが０．０５～０．９５であり、かつ、ａ＋ｚが０．１～１である、ＭｇａＳｉｚＡｌ１－ａ－ｚＮ；
    のうちの１つ以上を含んでいる、請求項１に記載のＨＥＭＴ（１）。
  4. 前記電子受容誘電体層（４１）が、前記エピタキシャルＩＩＩ－Ｎ半導体層スタック（２０）の頂部においてエピタキシャル成長させられている、請求項１から３のいずれか１項に記載のＨＥＭＴ（１）。
  5. 前記パッシベーションスタック（４０）は、酸化物層（４２）をさらに含んでいる、請求項１から４のいずれか１項に記載のＨＥＭＴ（１）。
  6. 前記酸化物層（４２）は、ＭｇＯを含んでいる、請求項５に記載のＨＥＭＴ（１）。
  7. 前記電子受容誘電体層（４１）は、
    前記エピタキシャルＩＩＩ－Ｎ半導体層スタック（２０）と接触するパッシベーション表面（４１０）と、
    前記パッシベーション表面（４１０）とは反対側に位置する誘電体表面（４１１）と、を含んでおり、
    前記第２活性ＩＩＩ－Ｎ層（２３）が、前記電子受容誘電体層（４１）の前記パッシベーション表面（４１０）と接触する第２パッシベーション表面（２３０）を含むことによって、前記第２活性ＩＩＩ－Ｎ層（２３）と前記電子受容誘電体層（４１）との間にパッシベーション接触界面（２３１）を規定している、請求項１から６のいずれか１項に記載のＨＥＭＴ（１）。
  8. 前記パッシベーション表面（４１０）が前記第２パッシベーション表面（２３０）の全表面に沿って当該第２パッシベーション表面（２３０）と直接的に接触するように、前記パッシベーション接触界面（２３１）が延在している、請求項７に記載のＨＥＭＴ（１）。
  9. 前記パッシベーション表面（４１０）がゲート領域（３１）内の前記第２パッシベーション表面（２３０）の１０％～３０％と直接的に接触するように、前記パッシベーション接触界面（２３１）が延在しており、
    前記パッシベーションスタック（４０）は、前記第２活性ＩＩＩ－Ｎ層（２３）の頂部かつ前記電子受容誘電体層（４１）の両側に形成された、２つの電子供与誘電体層（４３；４４）をさらに含んでおり、
    ２つの電子供与誘電体層（４３；４４）のそれぞれは、前記第２活性ＩＩＩ－Ｎ層（２３）と直接的に接触するＩＩＩ－Ｎ接触表面（４３０；４４０）を含んでいる、請求項７に記載のＨＥＭＴ（１）。
  10. 前記ゲート領域（３１）内の前記凹部（２４）が前記第２活性ＩＩＩ－Ｎ層（２３）を完全に貫通するように延在することによって、前記第１活性ＩＩＩ－Ｎ層（２２）を露出させている、請求項７から９のいずれか１項に記載のＨＥＭＴ（１）。
  11. 前記パッシベーション表面（４１０）が前記凹部（２４）内の前記第１活性ＩＩＩ－Ｎ層（２２）と直接的に接触するように、前記電子受容誘電体層（４１）が前記凹部（２４）内に延在している、請求項１０に記載のＨＥＭＴ（１）。
  12. 前記パッシベーションスタック（４０）は、ＡｌＮ層（４５）をさらに含んでおり、
    前記ＡｌＮ層（４５）は、前記凹部（２４）内の前記第１活性ＩＩＩ－Ｎ層（２２）と直接的に接触しており、
    前記電子受容誘電体層（４１）は、前記ＡｌＮ層（４５）の頂部において、前記凹部（２４）内に延在している、請求項１０に記載のＨＥＭＴ（１）。
  13. 高電子移動度トランジスタ（１）を製造する方法であって、
    基板（１０）を設けるステップと、
    前記基板（１０）の頂部にエピタキシャルＩＩＩ－Ｎ半導体層スタック（２０）を設けるステップと、を含んでおり、
    前記エピタキシャルＩＩＩ－Ｎ半導体層スタック（２０）を設けるステップは、
    第１活性ＩＩＩ－Ｎ層（２２）と、
    第２活性ＩＩＩ－Ｎ層（２３）と、
    を有する活性層を設けることにより、前記第１活性ＩＩＩ－Ｎ層（２２）と前記第２活性ＩＩＩ－Ｎ層（２３）との間に２次元電子ガス（２１）を形成するステップを含んでおり、
    前記方法は、
    ゲート領域（３１）内の第２活性ＩＩＩ－Ｎ層（２３）内に凹部（２４）を形成するステップと、
    電子受容誘電体層（４１）を有するパッシベーションスタック（４０）を、前記エピタキシャルＩＩＩ－Ｎ半導体層スタック（２０）の頂部に設けるステップと、
    前記ゲート領域（３１）内において、前記電子受容誘電体層（４１）の頂部にゲート（３０）を設けるステップと、を含んでおり、
    前記電子受容誘電体層（４１）は、前記ゲート（３０）がバイアスされていない場合に前記２次元電子ガス（２１）を空乏化させ、
    前記電子受容誘電体層（４１）は、前記凹部（２４）内に延在しており、
    前記電子受容誘電体層（４１）は、シリコンおよび／またはアルミニウムによってドーピングされた窒化マグネシウムを含んでいる、方法。
  14. 前記電子受容誘電体層（４１）を設けることは、前記電子受容誘電体層（４１）をエピタキシャル成長させることに対応する、請求項１３に記載の方法。
  15. ソース領域（５１）およびドレイン領域（５２）の内部において、前記パッシベーションスタック（４０）をエッチングするステップと、
    前記ソース領域（５１）および前記ドレイン領域（５２）のそれぞれの内部において、オーミックコンタクトを形成するステップと、
    を、さらに含んでいる、請求項１３に記載の方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018234338A1 (en) * 2017-06-19 2018-12-27 Epigan Nv HIGH-MOBILITY ELECTRON TRANSISTOR
CN110718589B (zh) * 2018-07-12 2024-04-16 纳姆实验有限责任公司 具有半导体器件的电子电路的异质结构
CN112635626A (zh) * 2021-01-04 2021-04-09 厦门乾照光电股份有限公司 一种半导体外延结构及其制作方法、led芯片

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008521248A (ja) 2004-11-23 2008-06-19 クリー インコーポレイテッド 窒化物ベースのトランジスタ及びトランジスタ構造体のキャップ層及び／又は不活性層並びにそれらの製造方法
JP2010267936A (ja) 2009-05-18 2010-11-25 Sharp Corp 窒化物半導体装置および窒化物半導体装置製造方法
US20130032814A1 (en) 2011-08-04 2013-02-07 Epowersoft, Inc. Method and system for formation of p-n junctions in gallium nitride based electronics
US20130153963A1 (en) 2010-06-23 2013-06-20 Cornell University Gated iii-v semiconductor structure and method
US20150144955A1 (en) 2012-05-30 2015-05-28 Dynax Semiconductor, Inc. Isolated Gate Field Effect Transistor and Manufacture Method Thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7851825B2 (en) * 2007-12-10 2010-12-14 Transphorm Inc. Insulated gate e-mode transistors
US8853709B2 (en) * 2011-07-29 2014-10-07 Hrl Laboratories, Llc III-nitride metal insulator semiconductor field effect transistor
US9337332B2 (en) * 2012-04-25 2016-05-10 Hrl Laboratories, Llc III-Nitride insulating-gate transistors with passivation
KR102055839B1 (ko) 2013-03-08 2019-12-13 삼성전자주식회사 질화계 반도체 소자
JP6136573B2 (ja) * 2013-05-27 2017-05-31 富士通株式会社 半導体装置及び半導体装置の製造方法
CN106549051A (zh) * 2017-01-18 2017-03-29 中国科学院微电子研究所 GaN基HEMT器件栅极结构
WO2018234338A1 (en) * 2017-06-19 2018-12-27 Epigan Nv HIGH-MOBILITY ELECTRON TRANSISTOR

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008521248A (ja) 2004-11-23 2008-06-19 クリー インコーポレイテッド 窒化物ベースのトランジスタ及びトランジスタ構造体のキャップ層及び／又は不活性層並びにそれらの製造方法
JP2010267936A (ja) 2009-05-18 2010-11-25 Sharp Corp 窒化物半導体装置および窒化物半導体装置製造方法
US20130153963A1 (en) 2010-06-23 2013-06-20 Cornell University Gated iii-v semiconductor structure and method
US20130032814A1 (en) 2011-08-04 2013-02-07 Epowersoft, Inc. Method and system for formation of p-n junctions in gallium nitride based electronics
US20150144955A1 (en) 2012-05-30 2015-05-28 Dynax Semiconductor, Inc. Isolated Gate Field Effect Transistor and Manufacture Method Thereof

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