CN110754002A - 高电子迁移率晶体管 - Google Patents
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Abstract
一种用于模拟应用的高电子迁移率晶体管(1)，包括：衬底(10)；位于所述衬底(10)的顶部上的外延III‑N半导体层叠层(20)，所述外延III‑N半导体层叠层(20)包括：第一有源III‑N层(22)；以及包括凹部的第二有源III‑N层(23)；在其间具有二维电子气(21)；位于所述外延III‑N半导体层叠层(20)的顶部上的栅极(30)；以及位于所述外延III‑N半导体层叠层(20)与所述栅极(30)之间的钝化叠层(40)，其中所述钝化叠层(40)包括适于在所述栅极(30)未被偏置时耗尽所述二维电子气(21)的电子受体介电层(41)；其中所述电子受体介电层(41)在所述凹部(24)中延伸，并且包括与硅和/或铝合金化的氮化镁。
Description
技术领域
本发明总体上涉及半导体器件，并且更具体地涉及包括基于氮化物的有源层的高电子迁移率晶体管。
背景技术
包含氮化镓(也称为GaN)的半导体器件具有承载大电流和支持高电压的能力。这使得它们对于功率半导体器件越来越受欢迎。近年来，研究工作集中于开发用于高功率/高频应用的设备。通常，针对这些类型的应用而制造的器件基于表现出高电子迁移率的器件结构，并且被称为异质结场效应晶体管(也称为HFET)、高电子迁移率晶体管(也称为HEMT)或调制掺杂的场效应晶体管(也称为MODFET)。例如，HEMT可用于模拟电路应用，诸如RF/微波功率放大器或功率开关。这样的设备通常可以承受例如高达1000伏的高电压，或在例如从100kHz到100GHz的高频率下操作。
纤锌矿III族氮化物层中存在两种类型的极化，即压电极化和自发极化。如果晶体是非中心对称的，并且组成原子的大小和电负性不同，则会发生压电。例如，纤锌矿晶体或GaN层是非中心对称的。自发极化是上述情况的一种特殊情况，并且如果晶体例如因其组成原子(诸如Ga和N原子)的大小不同而从其理想形状变形，则会发生自发极化。
基于GaN的HEMT包括至少两个氮化物层。氮化物层由具有不同的带隙和不同的极化度的不同材料形成。相邻氮化物层中的不同材料会导致极化和带隙能量的离散阶跃，这从而导致导电的二维电子气(也称为2DEG)，该导电的二维电子气允许电荷流过器件且位于两层的结附近，并且更特别地是在具有较窄带隙的层中。Ibbetson等人在2000年7月10日的《Applied Physics Letters(应用物理学快报)》第77卷第2期发表的题为“Polarizationeffects,surface states,and the source of electrons in AlGaN/GaNheterostructure field effect transistors(AlGaN/GaN异质结场效应晶体管中的极化效应、表面态和电子源)”的科学出版物中，从理论上和实验上考察了AlGaN/GaN异质结场效应晶体管中的2DEG的起源。该结构包括以下空间电荷组成部分：离子化且固定的GaN层中的缓冲极化电荷、AlGaN层的顶部的离子化供体所致的表面电荷、AlGaN/GaN界面处和AlGaN层的顶表面的固定和离子极化感应电荷和2DEG区域中的量子阱中的电子所致的负电荷。各种电荷的总和为零，因为在没有外部施加的场的情况下，整个结构必须是电荷中性的。Ibbetson等在理论上和实验上证明，诸如AlGaN层表面处的Ga悬挂键或杂质之类的类似供体的表面态很可能是HFET中2DEG电子的来源。
Onojima等人在2008年6月27日发表的题为“Effects of Si deposition onAlGaN barrier surfaces in GaN heterostructure field-effect transistors(Si沉积对GaN异质结场效应晶体管中的AlGaN势垒表面的影响)”的科学出版物中，示出了示意图模型，这些模型解释了由于氮化硅钝化(也称为SiN钝化)而导致的AlGaN势垒高度降低以及AlGaN/GaN HFET的2DEG密度增加。AlGaN势垒高度降低的可能原因是位于SiN/AlGaN界面的Si原子充当正离子化的供体，该离子化的供体可部分中和AlGaN表面的负极化电荷，且从而通过极化效应提高2DEG密度。
由于处于零栅极偏置的栅极下方存在2DEG区域，因此大多数氮化物器件常导通的、即所谓的耗尽模式器件。需要栅极上的某个负电压(称为阈值电压)来通过电容耦合耗尽2DEG。对于某些应用，诸如例如电源开关，不希望用非零栅极电压来关闭器件。在这种情况下，栅极控制需要以如下方式工作，即如果控制电路由于某种原因而发生故障，则源极和漏极之间将不存在电流连接。如果2DEG区域在零施加的栅极偏置下的栅极下方耗尽(即去除)，则该器件可以是增强模式器件。增强模式器件是常关断的且理想的，因为它们提供了额外的安全性。增强模式器件需要在栅极施加正偏压以传导电流。特别地，将正电压施加到栅极以便将2DEG移动到费米能级以下。一旦在源极和漏极之间施加了另一电压，2DEG中的电子就会从源极移动到漏极。在另一种情况下，有机会对常导通和常关断器件进行集成以允许创建逻辑功能，诸如NOT、OR、AND、NOR、NAND和XOR栅极。在另一种情况下，增强模式器件消除了对负电源电压的需求，从而降低了电路复杂性和成本。
根据Onojima等人可以理解，当用SiN钝化基于Ga的HEMT的表面时，SiN层的Si原子将电子给予HEMT的2DEG，从而填充了HEMT的沟道。结晶SiN是III族氮化物晶体的延续，并且Si原子充当供体。换句话说，基于Ga的HEMT的表面处的SiN钝化层增强了HEMT的2DEG。因此，用SiN钝化HEMT的表面防止了HEMT的耗尽模式，并且即使在零栅极偏置下也可提高2DEG的电导率，从而巩固了常导通操作。另一方面，对于使用晶体管作为开关或具有高温能力的集成电路的应用，希望具有常关断器件。因此，在本领域中仍然需要用于能够在高功率、高电压、高速和/或高温条件下运行的器件的改进的方法和结构。
本发明的目的是公开一种克服了现有解决方案的上述缺点的器件。更特别地，目的是公开一种包括改进的钝化层并表现出改进的增强模式的高电子迁移率晶体管。
发明内容
根据本发明的第一方面，上述目的是通过一种用于模拟应用的高电子迁移率晶体管实现的，该高电子迁移率晶体管包括：
-衬底；
-位于衬底的顶部上的外延III-N半导体层叠层，该外延III-N半导体层叠层包括有源层，该有源层包括：
第一有源III-N层；以及
第二有源III-N层，其包括栅极区中的凹部；
在第一有源III-N层与第二有源III-N层之间具有二维电子气；
-位于外延III-N半导体层叠层的顶部上的栅极；以及
-位于外延III-N半导体层叠层与栅极之间的钝化叠层，其中，所述钝化叠层包括电子受体介电层，所述电子受体介电层适于在栅极未被偏置时耗尽二维电子气；其中，电子受体介电层在凹部中延伸，并且其中，电子受体介电层包括掺杂有硅和/或铝的氮化镁。
这样，本发明的高电子迁移率晶体管包括改进的钝化叠层，该改进的钝化叠层增强了常关断操作，且从而改进了高电子迁移率晶体管的增强模式。实际上，根据本发明的高电子迁移率晶体管的钝化叠层包括电子受体介电层，该电子受体介电层在钝化叠层与外延III-N半导体层叠层之间的界面处产生受体能级。当高电子迁移率晶体管的栅极未被偏置时，本发明的电子受体介电层耗尽了来自二维电子气(也称为2DEG)的电子。因此，不存在沟道，并且没有电流流动，直到高电子迁移率晶体管被偏置以进行操作为止。特别地，在操作期间，向高电子迁移率晶体管的栅极施加偏压，以使2DEG从费米能级以下移动。一旦在高电子迁移率的源极和漏极之间施加另一电压，2DEG中的电子就会从源极流到漏极。因此，根据本发明的高电子迁移率晶体管适合于诸如例如不希望有负极性栅极电源的功率切换或集成逻辑之类的应用。根据本发明的高电子迁移率晶体管的栅极极性是另外期望的，因为其提供了额外的安全性。
由于位于第二有源III-N层中且位于栅极区中的凹部，根据本发明的高电子迁移率晶体管显示出比不包括第二有源III-N层中的凹部的类似的高电子迁移率晶体管高得多的从栅极到2DEG的泄漏电流。这是因为在较薄的势垒层的情况下，增加了增加隧穿、陷阱辅助隧穿，以及代表较低的势垒高度以供电子克服并通过热离子发射(或TE)和场辅助热离子发射(或FTE)传输的可能性。用硅(也称为Si)和/或用铝(也称为Al)掺杂氮化镁或MgN，会增加电子受体介电层的带隙。当这样的电子受体介电层在栅极区中于第二有源III-N层中的凹部中、并且在栅极与2DEG之间延伸时，泄漏电流因此减小。另外，用Si和/或Al掺杂MgN增加了电子受体介电层的介电常数，从而允许栅极和2DEG之间更好的耦合，并表现出更高的电导率。另外，由于位于栅极区中且位于第二有源III-N层中的凹部，使得电子受体介电层更接近2DEG，从而改进了当栅极未被偏置时通过电子受体介电层耗尽来自2DEG的电子的效果。在本发明的上下文中，掺杂氮化镁应理解为将氮化镁与硅和/或铝合金化。换句话说，电子受体介电层是通过独立于其制造方法的杂质掺杂而获得的。根据本发明，在使用硅烷(也称为SiH4)或氨(也称为NH3前体)的SiN的沉积期间，通过在MOCVD室中分别引入三甲基铝(也称为TMA)或双环戊二烯基镁(Cp)2Mg的受控流，将SiN与Al或Mg合金化。换句话说，电子受体介电层包括与硅和/或铝合金化的氮化镁。可替代地，电子受体介电层包括与镁和铝合金化的氮化硅。
电子受体介电层的氮化物原子沿着钝化接触界面与第二有源III-N层的III族原子键合。因此，在高电子迁移率晶体管的钝化叠层中掺入Mg原子会在外延III-N半导体层叠层与钝化叠层之间的界面处产生电子受体能级，从而在栅极未被偏置时耗尽高电子迁移率晶体管的来自2DEG沟道的电子。在外延III-N半导体层叠层与钝化叠层之间的界面处，由离子化的Mg受体提供负表面电荷。
当高电子迁移率晶体管的栅极未被偏置时，MgSiN耗尽高电子迁移率晶体管的沟道，从而改进了高电子迁移率晶体管的增强模式。电子受体介电层的材料MgSiN表现出大的或宽的带隙，这使其成为用于高电子迁移率晶体管的栅极电介质以防止泄漏的令人感兴趣的介电层。Quirk J.B.等人于2014年9月在Applied Physics Letters(应用物理学报)105卷，11期的科学出版物中发表的题为“Band gap and electronic structure of MgSiN2(MgSiN2的带隙和电子结构)”公开了等于6.3eV的MgSiN的带隙。铝掺杂(也称为Al掺杂)会增加电子受体介电层的材料的带隙，这会导致甚至更令人感兴趣的介电层，以用于钝化高电子迁移率晶体管并用作栅极电介质，因为更高的带隙将更有效地阻挡电子泄漏到栅极或从栅极泄漏。此外，Al掺杂会影响钝化叠层的基于氟的等离子体中的蚀刻速率。换句话说，用铝掺杂钝化叠层产生用于基于氟的等离子体蚀刻的蚀刻停止层。MgAlSiN的带隙预计将高于6eV。
二维电子气是在二维中自由移动但在第一维中严格约束的电子气。这种严格的限制导致沿该方向的运动的量化能级。电子似乎是嵌入3D世界中的2D薄片。对于高功率和/或高频应用，特别令人感兴趣的器件是高电子迁移率晶体管，也称为HEMT。根据本发明，钝化叠层形成在外延III-N半导体层叠层与栅极之间。钝化叠层可以仅形成在栅极下方，并且可以额外地用作栅极电介质。可替代地，钝化叠层可以形成在外延III-N半导体层叠层的顶部上，并且可以完全覆盖外延III-N半导体层叠层。可替代地，钝化叠层可以形成在外延III-N半导体层叠层的顶部上并且部分地覆盖外延III-N半导体层叠层的表面，例如，它可以形成在根据本发明的高迁移率电子晶体管的源极与漏极之间的非栅极区域中，其中它用作钝化并防止下面的2DEG的耗尽。
根据本发明的高电子迁移率晶体管的栅极的偏压取决于电子受体介电层的厚度，特别是朝向正电压。实际上，电子受体介电层将根据本发明的高电子迁移率晶体管的最大栅极偏置转变为大电压，并且还转变高电子迁移率晶体管的阈值电压。根据本发明的高电子迁移率晶体管的栅极偏置介于-10伏与20伏之间，优选地在0伏与10伏之间。根据本发明的高电子迁移率晶体管的阈值电压介于1伏与5伏之间，优选地在1伏与2伏之间。相比之下，对于常导通的高电子迁移率晶体管，栅极偏压通常达到-2电压，并且高电子迁移率晶体管的栅极偏置范围通常介于-10伏与2伏之间。
第二有源III-N层包括栅极区中的凹部，其中该凹部至少部分地在所述第二有源III-N层中延伸，并且其中电子受体介电层在凹部中延伸，使得钝化表面与位于凹部中的第二钝化表面直接接触。
这样，根据本发明的高电子迁移率晶体管是绝缘栅极HEMT，具有在外延III-N半导体层叠层的第二有源III-N层中形成的栅极下方的凹部。这样，高电子迁移率晶体管的阈值电压移向正电压转变，并且这改进了高电子迁移率晶体管的增强模式。
本发明的实施方式可以特别好地适用于基于氮化物的器件，诸如基于III族氮化物的HEMT。III族氮化物或III-N族是指在元素周期表的III族中的元素之间形成的半导体化合物，例如硼(也称为B)、铝(也称为Al)、镓(也称为Ga)、铟(也称为In)和氮(也称为N)。二元III族氮化物化合物的示例为GaN、AlN、BN等。III族氮化物也指三元和四元化合物，诸如AlGaN和InAlGaN。
可替代地，外延III-N半导体层叠层包括在衬底与有源层之间生长的外延生长的缓冲层。缓冲层可以具有与衬底不同的性质，例如，在缓冲层具有大带隙的意义上，衬底和缓冲层的带隙相对分离的较远(诸如分别为1.1eV和6.2eV)，以便提供本特性，诸如高击穿电压，例如大于250V，优选大于500V，甚至更优选大于1000V，诸如大于2000V，或者甚至更大。在示例中，缓冲层是具有大带隙的III-N缓冲层。其中III是指III族元素，现在是13族和3族元素，诸如B、Al、Ga、In、T1、Sc、Y和镧系元素与锕系元素。缓冲层包括层的叠层，在一示例中，第一层通常是成核层。
根据本发明的可选方面，高电子迁移率晶体管还包括位于外延III-N半导体层叠层与钝化叠层之间的界面，并且其中电子受体介电层在该界面处提供电子受体能级。
这样，当栅极不被偏置时，高电子迁移率晶体管的2DEG被耗尽，因为2DEG的电子在外延III-N半导体层叠层与钝化叠层之间的界面处流向电子受体能级。换句话说，电子受体介电层通过在外延III-N半导体层叠层与钝化叠层之间的界面处存在离子化电子受体原子而提供负表面电荷，从而在栅极未被偏置时耗尽高电子迁移率晶体管的2DEG的电子。
根据本发明的可选方面，高电子迁移率晶体管还包括位于外延III-N半导体层叠层与钝化叠层之间的界面，并且其中电子受体介电层在钝化叠层中提供电子受体能级。
这样，当栅极未被偏置时，高电子迁移率晶体管的2DEG被耗尽，因为2DEG的电子流向钝化叠层中的电子受体能级。换句话说，电子受体介电层通过在钝化叠层中存在离子化的电子受体原子而提供负表面电荷，从而在栅极未被偏置时耗尽高电子迁移率晶体管的2DEG的电子。
根据本发明的可选方面，电子受体介电层包括以下中的一者或多者：MgSiN；MgAlN；MgSiAlN。
根据本发明的可选方面，电子受体介电层包括以下中的一者或多者：
-MgxSi1-xN，其中x介于0.05与0.95之间；
-MgyAl1-yN，其中y介于0.05与0.95之间；
-MgaSizAl1-a-zN，其中a介于0.05与0.95之间，并且其中z介于0.05与0.95之间，并且其中a+z介于0.1至1之间。
术语MgSiN涉及以任何化学计量比(MgxS1-xN)包含Mg、Si和N的组合物，其中x介于0.05与0.95之间。术语MgAlN涉及以任何化学计量比(MgyAl1-yN)包含Mg、Al和N的组合物，其中y介于0.05与0.95之间。术语MgSiAlN涉及以任何化学计量比(MgaSizAl1-a-zN)包含Mg、Si、Al和N的组合物，其中a介于0.05与0.95之间，并且其中z介于0.05与0.95之间，并且其中a+z介于0.1与1之间。
根据本发明的可选方面，电子受体介电层包含MgxSi1-xN，其中x介于0.05与0.95之间。
这样，高电子迁移率晶体管的沟道中的电子密度可以通过调节电子受体介电层的组成的参数x来进行调整。
根据本发明的可选方面，电子受体介电层包括MgySi1-yN，其中y介于0.05与0.95之间。
这样，高电子迁移率晶体管的沟道中的电子密度可以通过调节电子受体介电层的组成的参数y来进行调整。
根据本发明的可选方面，电子受体介电层包含MgaSizAl1-a-zN，其中a介于0.05与0.95之间，并且其中z介于0.05与0.95之间，并且其中a+z介于0.1与1之间。
这样，高电子迁移率晶体管的沟道中的电子密度可以通过调节电子受体介电层的组成的参数z来进行调整。电子受体介电层的材料的带隙可以通过调节参数a和z来进行调整。
根据本发明的可选方面，电子受体介电层在外延III-N半导体层叠层的顶部上外延生长。
这样，通过形成外延III-N半导体层叠层来形成电子受体介电层。全结晶电子受体介电层在外延III-N半导体层叠层的顶部上外延生长。可替代地，部分结晶的电子受体介电层在外延III-N半导体层叠层的顶部上外延生长。可以在如原子层沉积(也称为ALD)、化学气相沉积(也称为CVD)或物理气相沉积(也称为PVD)之类的外延工具的帮助下，通过异位(ex-situ)沉积来形成电子受体介电层。可替代地，可以通过在MOCVD或MBE室中原位(in-situ)沉积来形成电子受体介电层。可替代地，可以通过沉积相同材料的非晶膜并使用热退火对其进行重结晶来形成电子受体介电层。
第一有源III-N层和第二有源III-N层之间的晶格常数的差异产生应变，该应变可导致有源层的错位。这种应变可能导致界面陷阱状态，其减慢了器件的响应速度。界面陷阱状态与由悬空键、氧原子或羟基原子、在第二有源III-N层的表面处可接近的螺纹错位产生的表面状态相关联。因此，在外延III-N半导体层叠层的顶部上外延生长的电子受体介电层终止并钝化外延III-N半导体层叠层的第二有源III-N有源层的表面上的悬空键，以限制界面陷阱的数量，防止氧或氢氧根离子迁移并键合到第二有源III-N层的表面上，并有助于提高器件性能。换句话说，钝化叠层减少或消除了外延III-N半导体层表面处的导致器件性能下降的影响，诸如例如由于在高电子迁移率晶体管的栅极与漏极之间存在陷阱状态而导致的漏极电流降低、阈值电压波动较大、截止电流泄漏较大等。另外，晶体钝化叠层可以具有与外延III-N半导体层和在其顶部上的钝化叠层相匹配的晶格常数，因此提供与界面的任一侧的合适的键匹配，并因此减少外延III-N半导体层与钝化叠层之间的界面陷阱。还通过提供表面键的连贯终止而减少了表面陷阱的影响。这样，通过引入该晶体钝化叠层可以实现良好的界面。
根据本发明的可选方面，第一有源III-N层包括InAlGaN，并且其中第二有源III-N层包括InAlGaN，并且其中第二有源III-N层包括大于第一有源III-N层的带隙的带隙，并且其中第二有源III-N层包括大于第一有源III-N层的极化的极化。
这样，在相邻的第一有源III-N层和第二III-N层中使用不同的材料引起极化，该极化有助于在第一有源III-N层与第二有源III-N层之间的结附近的导电2DEG区域(尤其是在第一有源III-N层中，其包括比第二有源III-N层的带隙窄的带隙)。
第一有源III-N层的厚度例如介于20nm与500nm之间，优选在30nm与300nm之间，更优选在50nm与250nm之间，诸如例如从100nm至150nm。第二有源III-N层的厚度例如介于10nm与100nm之间，优选地介于20nm与50nm之间。这种厚度的组合为有源层提供了良好的特性，例如就所获得的2DEG而言。
第一有源III-N层包含氮化物和B、Al、Ga、In和Tl中的一者或多者。第一有源III-N层例如包括GaN。第二有源III-N层包含氮化物和B、Al、Ga、In和Tl中的一者或多者。第二有源III-N层例如包含AlGaN。术语AlGaN涉及以任何化学计量比(AlxGayN)包含Al、Ga和N的组合物，其中x介于0与1之间且y介于0与1之间。可替代地，第二有源III-N层例如包含AlN。可替代地，第二有源III-N层包含InAlGaN。诸如InAlGaN之类的组合物包含任何合适量的In。可替代地，第一有源III-N层和第二有源III-N层均包含InAlGaN，并且第二有源III-N层包括大于第一有源III-N层的带隙的带隙，并且其中第二有源III-N层包括大于第一有源III-N层的极化的极化。可替代地，第一有源III-N层和第二有源III-N层均包含BlnAlGaN，并且第二有源III-N层包括大于第一有源III-N层的带隙的带隙，并且其中第二有源III-N层包括大于第一有源III-N层的极化的极化。可以根据要获得的特性来选择有源层的组合物，并且组合物可以相应地变化。例如，包含约150nm厚度的GaN的第一有源III-N层和包含约20nm厚度的AlGaN的第二有源III-N层获得了良好的结果。
根据本发明的可选方面，所述衬底包括以下中的一者或多者：Si、绝缘体上硅、碳化硅、蓝宝石。
这样，本发明的高电子迁移率的制造与为互补金属氧化物半导体技术和处理开发的现有制造技术兼容。换句话说，高电子迁移率晶体管的制造是CMOS兼容的，因为本特征与本处理步骤可以集成在其中而无需太多额外的工作。这降低了与制造诸如晶体管相关联的复杂性和成本。优选地，衬底是Si衬底，诸如<111>Si衬底，和它们的组合，以及包括初始层(诸如层的叠层)的衬底。可替代地，高电子迁移率晶体管的衬底包括锗，也称为Ge或绝缘体上Ge等。可替代地，高电子迁移率晶体管的衬底包括独立式GaN衬底、独立式AlN衬底。
根据本发明的可选方面，钝化叠层还包括氧化层。
这样，高电子迁移率晶体管的钝化叠层包括氧化层，该氧化层用作高电子迁移率晶体管的栅极的栅极绝缘体。氧化层呈现出与栅极的电清晰的界面，高的介电常数可最大化栅极与2DEG之间的静电耦合，这导致高电子迁移率晶体管的跨导增加，并且厚度足以避免由于量子遂穿而导致的介电击穿和泄漏。
根据本发明的可选方面，氧化层包含MgO。
这样，在存在氧化层的情况下，栅极绝缘体表现出高的介电常数，其允许更高的电容。
根据本发明的可选方面，栅极形成在氧化层的顶部上。
这样，氧化层形成为包含在高电子迁移率晶体管的栅极与电子受体介电层之间。换句话说，电子受体介电层外延地形成在外延III-N半导体层的顶部上，氧化层形成在电子受体介电层的顶部上，并且栅极形成在氧化层的顶部上。
根据本发明的可选方面：
-电子受体介电层包括与外延III-N半导体层叠层接触的钝化表面和与所述钝化表面相反的介电表面；并且
-第二有源III-N层包括与电子受体介电层的钝化表面接触的第二钝化表面，从而在第二有源III-N层和电子受体介电层之间限定钝化接触界面。
根据本发明的可选方面：
-电子受体介电层包括与外延III-N半导体层叠层接触的钝化表面和与所述钝化表面相反的介电表面；
-氧化层包括与介电表面接触的氧化物表面和与所述氧化物表面相反的钝化绝缘表面；
-介电表面和氧化物表面延伸成使得氧化物表面沿着介电表面的整个表面与介电表面直接接触；
-栅极包括向栅极施加电压偏置的偏置表面和与该偏置表面相反的栅极绝缘表面；
-栅极形成在氧化层的顶部上，从而在钝化绝缘表面与栅极绝缘表面之间限定绝缘接触界面。
这样，在包含例如MgSiN或MgAlN或MgSiAlN的电子受体介电层与包含例如MgO的氧化层之间形成界面。另外，在包含例如MgO的氧化层与高电子迁移率晶体管的栅极之间形成界面。可替代地，介电表面和氧化物表面延伸成使得氧化物表面沿着10％至100％的介电表面的表面与介电表面直接接触。高电子迁移率晶体管的栅极经由栅极绝缘表面偏置。换句话说，在栅极绝缘表面上施加电压以在操作中对高电子迁移率晶体管进行偏置。
根据本发明的可选方面，绝缘接触界面延伸成使得栅极绝缘表面与10％至100％的钝化绝缘表面直接接触。
这样，当栅极绝缘表面沿着钝化绝缘表面的100％延伸时，氧化层完全包含在电子受体介电层与栅极之间，即在高电子迁移率晶体管的栅极下方。当栅极绝缘表面与钝化绝缘表面直接接触但不沿着整个钝化绝缘表面时，氧化层例如比栅极延伸得更多，并且例如在高电子迁移率晶体管的源极与漏极之间延伸。
根据本发明的可选方面，电子受体介电层包括与外延III-N半导体层叠层接触的钝化表面和与该钝化表面相反的介电表面；并且第二有源III-N层包括与电子受体介电层的钝化表面接触的第二钝化表面，从而在第二有源III-N层和电子受体介电层之间限定钝化接触界面。
根据本发明的替代方面，电子受体介电层的氮化物原子沿着钝化接触界面与第二有源III-N层的III族原子键合。
这样，由于钝化叠层的存在，且更特别地由于电子受体介电层的存在，当栅极未被偏置时，第二有源III-N层中的势垒高度增加并且高电子迁移率晶体管的2DEG密度减小。实际上，当电子受体介电层包含例如MgSiN或MgAlN或MgSiAlN时，位于电子受体介电层的钝化表面处的Mg原子充当负离子化的供体，其可以部分中和第二有源III-N层的正极化电荷，并从而通过极化效应降低2DEG密度。换句话说，电子受体介电层的原子，例如当电子受体介电层包含MgSiN或MgAlN或MgSiAlN时的Mg原子，因此用作2DEG的电子的受体，从而当高电子迁移率晶体管的栅极未被偏置时耗尽沟道。
根据本发明的可选方面：
钝化接触界面延伸成使得钝化表面在栅极区与第二钝化表面的10％至30％直接接触；并且
钝化叠层还包括在第二有源III-N层的顶部上并且在电子受体介电层的两侧形成的两个电子供体介电层，使得两个电子供体介电层中的每个包括与第二有源III-N层直接接触的III-N接触表面。
这样，电子受体介电层不沿着第二有源III-N层的第二钝化表面的整个表面延伸。
这样，电子受体介电层被电子受体介电层的每一侧上的电子供体介电层包围。换句话说，电子受体介电层的钝化表面与第二钝化表面直接接触，并且在高电子迁移率晶体管的电子受体介电层的每一侧上形成电子供体介电层。该电子供体介电层改进了第二有源III-N层的在没有在第二有源III-N层的顶部上形成电子受体介电层的区域中的钝化。换句话说，电子供体介电层中的每个电子供体介电层与第二有源III-N层直接接触。
根据本发明的可选方面，电子供体介电层包含SiN。
电子供体介电层是高密度的SiN，其在MOCVD反应器中原位沉积。SiN可以是化学计量的或非化学计量的。发明人通过实验表明，例如，覆盖有原位SiN的HEMT结构不受工艺步骤的影响，即使那些预计具有高温度的工艺步骤也是如此。可替代地，电子供体介电层包含AlSiN。Al掺杂允许增加介电材料的带隙。可替代地，电子供体介电层包含Si、Al、O和N中的一者或多者。电子供体介电层的厚度为1nm至500nm，优选为30nm至400nm，更优选为50nm至300nm，诸如为100nm至200nm。在进行任何其他处理之前，可以通过PECVD或LPCVD SiN或SiOx从外部对原位SiN进行增厚，例如厚度超过500nm。薄的电子供体介电层允许形成低电阻的欧姆接触。另外，电子供体介电层包括Si，Si可以在AlGaN中扩散，在其中充当供体。在AlGaN层中引入供体类型有助于欧姆接触的形成，从而降低了接触电阻。电子供体介电层是在700℃至1300℃、700℃至1250℃、700℃至1100℃之间的温度下形成的。应理解的是，当提及SiN时，是指由Si和N组成的化合物。SiN可以包括Si3N4，但是还包括其他化学式，诸如但不限于为不同化学计量比或非化学计量比的SixNy。在化学式SixNy中，x和y可以定义为实数，其中0<x≤100，0<y≤100。当外延III-N半导体层叠层生长时，NH3保持在反应室中流动，并且打开SiH4管线，从而允许SiN的生长和高温。在SiN生长后，停止SiH4流动，并在保持NH3流动的同时将结构冷却至室温，以避免从顶层脱附。
根据本发明的可选方面，电子供体介电层在第二有源III-N层的顶部上外延生长。
有利的是，通过掺杂SiN或添加诸如Al或B之类的物质来保持原位生长的SiN的结晶度。当在第二有源III-N层上生长时，原位SiN变形以适应由材料之间的晶格失配引起的应变。众所周知，大的晶格失配会触发将外延生长模式从二维Franck-Van der Merwe逐层生长模式恢复为三维Volker-Weber生长模式，其然后又更倾向于变成无定形的增长模式。因此可以将比Si小的原子并入SiN中，例如Al或B，以缩小β相SiN的晶格常数并使之更好地与第二有源III-N层的晶格常数匹配。在SiN晶格中包含Al的另一个优点是，由于Al和F之间的相互作用会产生高度不挥发的AlF，因此在基于氟的等离子体中提高了抗干法蚀刻的能力。电子供体介电层是完全结晶的。可替代地，电子供体介电层是部分结晶的，并且在与第二有源III-N层的第二钝化表面的界面处包括至少一些结晶单层。
根据本发明的可选方面，电子供体介电层各自包括与第二有源III-N层直接接触的SiNIII-N接触表面。
根据本发明的可选方面，分别在源极区和漏极区中蚀刻掉电子供体介电层。
这样，在电子供体介电层中限定了开口，以分别露出要在其中形成器件端子的源极区和漏极区。例如，可以执行光刻步骤，并且可以分别在源极区和漏极区中蚀刻掉电子供体介电层。例如，可以通过在HF或缓冲HF中的湿法蚀刻或在氟化学中在RIE或ICP等离子体工具中的干法蚀刻来去除电子供体介电层。
氟化学中的电子供体介电层的干法蚀刻和湿法蚀刻都将在第二有源III-N层上停止，该第二有源III-N层以非常高的选择性用作蚀刻停止层。例如，在基于氟化学的干法蚀刻系统中，诸如例如在分别使用SF6或CF4作为蚀刻气体和蚀刻功率为10W至150W的RF或“压板”和ICP或“线圈的感应耦合等离子体系统中，对电子供体介电层进行蚀刻。这允许彻底去除剩余的电子供体介电层，而不去除第二有源III-N层或下面的任何层。可替代地，第二有源III-N层在湿法蚀刻中、例如在碱性溶液中或在抗蚀剂显影剂(resist developer)中被部分蚀刻，从而允许部分地在有源层中的源极区和漏极区中形成相应的欧姆接触。
根据本发明的可选方面，钝化接触界面延伸成使得钝化表面沿着第二钝化表面的整个表面与第二钝化表面直接接触。
在这种情况下，电子受体介电层确实沿着第二有源III-N层的第二钝化表面的整个表面延伸。
根据本发明的可选方面，分别在源极区和漏极区中蚀刻掉电子受体介电层。
在这种情况下，电子受体介电层完全覆盖第二有源III-N层，并且在电子受体介电层的每一侧都没有形成电子供体介电层。在电子受体介电层中限定了开口，以分别露出要在其中形成器件端子的源极区和漏极区。例如，可以执行光刻步骤，并且可以分别在源极区和漏极区中蚀刻掉电子受体介电层。例如，可以通过干法蚀刻去除电子受体介电层。
根据本发明的可选方面，分别在源极区和漏极区中形成欧姆接触。
源极触点和漏极触点是与2DEG的欧姆触点，并且可以通过沉积金属叠层，诸如例如Ti/Al/Ni/Au、Ti/Al/Mo/Au、Ti/Al/Ti/Au、Ti/Al/Ti/W、Ti/Al/W、Ti/Al/W/Cr、Ta/Al/Ta、V/Al/Ni/Au等来制造，与有源层的第二有源III-N层接触。可以在金属沉积之前使第二有源III-N层凹陷。通过在氮气气氛或混合气体气氛中，通常在介于800℃与900℃之间的温度，诸如例如850℃的温度下进行热退火，可以进一步改进接触性能。可替代地，使用本领域技术人员已知的方法来限定附加的金属互连层，以允许用于栅极、源极和漏极电流的低电阻率电流路径。
根据本发明的可选方面，当向栅极施加正偏压时，外延III-N半导体层叠层适于容纳源极区与漏极区之间的电子沟道。
这样，一旦向栅极施加大于高电子迁移率晶体管的阈值电压的偏压，电子就会在高电子迁移率晶体管的源极与漏极之间的栅极下方的电子沟道中流动。
根据本发明的可选方面，电子受体介电层的厚度为0.1nm至3nm。
这样，电子受体介电层可以是单层，诸如例如单个MgSiN或MgAlN或MgSiAlN层，且因此具有单个原子单层的厚度。可替代地，电子受体介电层可以包含多个MgSiN或MgAlN或MgSiAlN原子层，诸如例如两层、三层、四层、五层、十层等。
根据本发明的可选方面，氧化层的厚度为1nm至30nm，优选厚度为3nm至10nm。
根据本发明的可选方面，两个电子供体介电层的厚度基本上等于电子受体介电层和氧化层的组合厚度。
这样，高电子迁移率晶体管的外表面被平坦化。可替代地，两个电子供体介电层的厚度不同于电子受体介电层和氧化层的组合厚度。在这种情况下，可以在完成的高电子迁移率晶体管上沉积厚的SiN或SiOx层，并且该层可以用例如CMP进行平坦化，从而获得基本平坦的表面。
根据本发明的可选方面，栅极区中的凹部延伸完全穿过第二有源III-N层，从而暴露出第一有源III-N层。
根据本发明的可选方面，电子受体介电层在凹部中延伸，使得钝化表面与位于凹部中的第一有源III-N层直接接触。
根据本发明的可选方面，钝化叠层还包括AlN层，其中所述AlN层包括AlN，并且使得该AlN层与位于凹部中的第一有源III-N层直接接触；并且其中电子受体介电层在AlN层的顶部的凹部中延伸。
这样，根据本发明的器件是具有完整凹部的、或者换句话说去除了势垒的MOSFET，其中电子受体介电层与第一有源III-N层中的沟道层接触。这样，在栅极下方形成了真正的MOS型区域。电子受体介电层与第一有源III-N层形成良好的界面，其中在正偏置下电荷可能会积累或反转，并且电子受体介电层确保沟道中的负偏置处没有电荷。根据本发明的可选方面，AlN层包括AlN，并且AlN层的厚度小于1nm。优选地，AlN层是AlN的单个单层。AlN提高了沟道的电子迁移率。氮化铝(也称为AlN)实际上显示出较宽的带隙，例如大于6eV。由于AlN层的这种宽带隙，电子流动在第一有源III-N层与AlN层之间的界面处感觉到较小的表面粗糙度，且因此电子具有更好的迁移率。
根据本发明的第二方面，提供了一种用于制造高电子迁移率晶体管的方法，该方法包括以下步骤：
-提供衬底；
-在衬底的顶部上提供外延III-N半导体层叠层，其中提供外延III-N半导体层叠层包括提供有源层，该有源层包括：
第一有源III-N层；以及
第二有源III-N层；
从而在第一有源III-N层与第二有源III-N层之间形成二维电子气；
-在栅极区中于第二有源III-N层中形成凹部；
-在外延III-N半导体层叠层的顶部上提供钝化叠层，其中该钝化叠层包括电子受体介电层；以及
-在栅极区中于电子受体介电层的顶部上提供栅极，使得当栅极未被偏置时电子受体介电层耗尽二维电子气；其中电子受体介电层在凹部中延伸，并且其中电子受体介电层包括掺杂有硅和/或铝的氮化镁。
这样，本发明的高电子迁移率晶体管包括改进的钝化叠层，该改进的钝化叠层增强了常关断操作，且从而改进了高电子迁移率晶体管的增强模式。实际上，根据本发明的高电子迁移率晶体管的钝化叠层包括电子受体介电层，该电子受体介电层在钝化叠层与外延III-N半导体层叠层之间的界面处产生受体能级。当高电子迁移率晶体管的栅极未被偏置时，本发明的电子受体介电层耗尽了来自二维电子气(也称为2DEG)的电子。因此，不存在沟道，并且没有电流流动，直到高电子迁移率晶体管被偏置以进行操作为止。特别地，在操作期间，向高电子迁移率晶体管的栅极施加偏压，以使2DEG从费米能级以下移动。一旦在高电子迁移率的源极和漏极之间施加另一电压，2DEG中的电子就会从源极流到漏极。因此，根据本发明的高电子迁移率晶体管适合于诸如例如不希望有负极性栅极电源的功率切换或集成逻辑之类的应用。根据本发明的高电子迁移率晶体管的栅极极性是另外期望的，因为其提供了额外的安全性。
由于位于第二有源III-N层中且位于栅极区中的凹部，根据本发明的高电子迁移率晶体管显示出比不包括第二有源III-N层中的凹部的类似的高电子迁移率晶体管高得多的从栅极到2DEG的泄漏电流。因此，必须在栅极与2DEG之间添加电介质。用硅(也称为Si)和/或铝(也称为Al)掺杂氮化镁或MgN，会增加电子受体介电层的带隙。当这样的电子受体介电层在栅极区中于第二有源III-N层中的凹部中延伸时，泄漏电流因此减小。另外，用Si和/或Al掺杂MgN增加了电子受体介电层的介电常数，从而允许栅极与2DEG之间更好的耦合，并表现出改进的电导率。在根据本发明的高电子迁移率晶体管中，对MgSiN或MgAlN或MgSiAlN的特定使用允许该器件适合于诸如例如不希望有负极性栅极电源的功率切换或集成逻辑之类的应用。根据本发明的高电子迁移率晶体管的栅极极性是另外期望的，因为其提供了额外的安全性。
当高电子迁移率晶体管的栅极未被偏置时，MgSiN耗尽高电子迁移率晶体管的沟道，从而改进了高电子迁移率晶体管的增强模式。电子受体介电层的材料MgSiN表现出大的带隙，这使其成为用于高电子迁移率晶体管的栅极电介质以防止泄漏的令人感兴趣的介电层。Quirk J.B.等人于2014年9月在Applied Physics Letters(应用物理学报)105卷，11期的科学出版物中发表的题为“Band gap and electronic structure of MgSiN2(MgSiN2的带隙和电子结构)”公开了等于6.3eV的MgSiN的带隙。铝掺杂(也称为Al掺杂)会增加电子受体介电层的材料的带隙，这会导致甚至更令人感兴趣的介电层，以钝化高电子迁移率晶体管，并用作栅极电介质，因为更高的带隙将更有效地阻挡电子泄漏到栅极或从栅极泄漏。此外，Al掺杂会影响钝化叠层的基于氟的等离子体中的蚀刻速率。换句话说，用铝掺杂钝化叠层产生用于基于氟的等离子体蚀刻的蚀刻停止层。MgSiAlN的带隙预计将高于6eV。
电子受体介电层可以在高电子迁移率晶体管的有源层的顶部选择性地生长。在这种情况下，在第二有源III-N层的表面上沉积介电层，例如SiN或SiOx。当介电层包括SiN时，该介电层可以进一步在SiN的顶部上包括牺牲SiOx层。然后在介电层和牺牲层出现时通过例如光刻步骤对介电层和牺牲层进行图案化，然后在高电子迁移率晶体管的栅极区中将其去除。然后，电子受体介电层通过MOCVD或通过MBE在栅极区中选择性地生长。可替代地，电子受体介电层通过MOCVD或MBE经由在有源层的顶部上覆盖生长而生长。在这种情况下，随后去除除了高电子迁移率晶体管的栅极区之外的电子受体介电层，例如，蚀刻掉除了高电子迁移率晶体管的栅极区之外的电子受体介电层。
根据本发明的可选方面，提供电子受体介电层对应于使电子受体介电层外延生长。
根据本发明的可选方面，在所述外延III-N半导体层叠层的顶部上提供钝化叠层对应于使钝化叠层在外延III-N半导体层叠层的顶部上外延生长。
根据本发明的可选方面，通过MOCVD或MBE进行外延生长。
可以通过在MOCVD或MBE室中外延生长来原位形成晶体电子受体介电层。可以通过在MOCVD或MBE室中外延生长来原位形成第一有源III-N层和第二有源III-N层。
根据本发明的可选方面，该方法还包括以下步骤：
-在源极区和漏极区中蚀刻钝化叠层；以及
-在源极区和漏极区中分别形成欧姆接触。
根据本发明的可选方面，该方法还包括以下步骤：
-在电子受体介电层的顶部上提供电子供体介电层；
-在栅极区中局部去除电子供体介电层，从而在电子供体介电层中形成开口并局部暴露电子受体介电层；
-在栅极区中形成栅电极；
-在源极区和漏极区中局部去除电子供体介电层，从而分别在源极区中的电子供体介电层中形成开口并在源极区中局部暴露第二有源III-N层，并且在漏极区中的电子供体介电层中形成开口，并在漏极区中局部暴露第二有源III-N层；以及
在源极区中形成欧姆接触并在漏极区中形成欧姆接触。
这样，在形成高电子迁移率晶体管的栅极区中提供栅电极。在栅极区中形成栅电极包括多个工艺步骤。例如，该步骤包括沉积光刻胶并执行光刻步骤，该光刻步骤通过例如部分去除氧化层来限定栅极接触的底部。以此方式，氧化层的一些层保留在高电子迁移率晶体管的栅极下方，并形成栅极电介质以减少陷阱效应和泄漏电流。栅电极例如是金属氧化物半导体栅，也称为MOS栅，并且可以通过沉积金属叠层来制成，金属叠层诸如例如包括Ni、Pt、W、WN或TiN并且被Al、Au或Cu覆盖。通过在光刻胶的顶部上进行金属的剥离来连续地限定金属图案。可替代地，沉积栅极金属叠层，例如包括Ni、Pt、W、WN或TiN，并且被Al、Au或Cu覆盖。然后执行光刻胶和光刻步骤，并且由此，限定的光刻胶图案充当掩模，以在不需要金属叠层的区域中对金属叠层进行干法蚀刻。接下来，去除光刻胶。
在源极区中形成欧姆接触并且在漏极区中形成欧姆接触包括多个工艺步骤。例如，这通过从沉积光刻胶开始并通过光刻步骤来限定各个欧姆接触的相应的区域来完成。然后分别在源极区和漏极区中部分或完全去除电子供体介电层。可替代地，在源极区和漏极区中完全去除电子受体介电层。一旦限定了欧姆接触的区域，即当已经限定了源极区和漏极区时，可以例如通过热蒸发、或通过溅射或通过电子束蒸发来沉积金属层或金属层的叠层。通过在光刻胶的顶部上并且不与第二有源III-N层接触地执行金属的剥离来连续地限定金属图案。可替代地，首先去除光刻胶，并且沉积包含例如Ti和Al的金属叠层，且然后执行第二光刻胶沉积和光刻步骤，以允许在不需要金属叠层的区域中对金属叠层进行干法蚀刻并去除光刻胶。然后，限定的欧姆接触可以经受一个或多个合金化步骤，例如快速热退火步骤，该步骤在还原性的或惰性的气氛中，诸如例如在氢气或混合气体或氮气中，在例如800℃与900℃之间的温度下，持续一分钟。
根据本发明的第三方面，提供了在高电子迁移率晶体管中使用包含掺杂有硅和/或铝的氮化镁的电子受体介电层以用于模拟应用，该高电子迁移率晶体管包括：
-衬底；
-位于衬底的顶部上的外延III-N半导体层叠层，该外延III-N半导体层叠层包括有源层，该有源层包括：
第一有源III-N层；以及
第二有源III-N层，其包括栅极区处的凹部；
在第一有源III-N层和第二有源III-N层之间具有二维电子气；
-位于外延III-N半导体层叠层的顶部上并且位于栅极区中的栅极；以及
-位于外延III-N半导体层叠层与栅极之间的钝化叠层，其中钝化叠层包括电子受体介电层，并且其中电子受体介电层在凹部中延伸，并且其中电子受体介电层包含掺杂有硅和/或铝的氮化镁；
以用于在栅极未被偏置时耗尽二维电子气。
电子受体介电层的氮化物原子沿着钝化接触界面与第二有源III-N层的III族原子键合。因此，在高电子迁移率晶体管的钝化叠层中掺入Mg原子会在外延III-N半导体层叠层与钝化叠层之间的界面处产生电子受体能级，从而在栅极未被偏置时耗尽高电子迁移率晶体管的来自2DEG沟道的电子。在外延III-N半导体层叠层与钝化叠层之间的界面处，由离子化的Mg受体提供负表面电荷。在电子受体介电层中MgSiN或MgAlN或MgSiAlN的特定使用增强了常关断操作，从而改进了高电子迁移率晶体管的增强模式。实际上，电子受体介电层在钝化叠层与外延III-N半导体层叠层之间的界面处产生受体能级。当高电子迁移率晶体管的栅极未被偏置时，本发明的电子受体介电层耗尽了来自二维电子气(也称为2DEG)的电子。因此，不存在沟道，并且没有电流流动，直到高电子迁移率晶体管被偏置以进行操作为止。特别地，在操作期间，向高电子迁移率晶体管的栅极施加偏压，以使2DEG从费米能级以下移动。一旦在高电子迁移率的源极和漏极之间施加另一电压，2DEG中的电子就会从源极流到漏极。
由于位于第二有源III-N层中且位于栅极区中的凹部，根据本发明的高电子迁移率晶体管显示出比不包括第二有源III-N层中的凹部的类似的高电子迁移率晶体管高得多的从栅极到2DEG的泄漏电流。因此，必须在栅极与2DEG之间添加电介质。用硅(也称为Si)和/或铝(也称为Al)掺杂氮化镁或MgN，会增加电子受体介电层的带隙。当这样的电子受体介电层在栅极区中于第二有源III-N层中的凹部中延伸时，泄漏电流因此减小。另外，用Si和/或Al掺杂MgN增加了电子受体介电层的介电常数，从而允许栅极与2DEG之间更好的耦合，并表现出改进的电导率。在根据本发明的高电子迁移率晶体管中，对MgSiN或MgAlN或MgSiAlN的特定使用允许该器件适合于诸如例如不希望有负极性栅极电源的功率切换或集成逻辑之类的应用。根据本发明的高电子迁移率晶体管的栅极极性是另外期望的，因为其提供了额外的安全性。
当高电子迁移率晶体管的栅极未被偏置时，MgSiN耗尽高电子迁移率晶体管的沟道，从而改进了高电子迁移率晶体管的增强模式。电子受体介电层的材料MgSiN表现出大的带隙，这使其成为用于高电子迁移率晶体管的栅极电介质以防止泄漏的令人感兴趣的介电层。Quirk J.B.等人于2014年9月在Applied Physics Letters(应用物理学报)105卷，11期的科学出版物中发表的题为“Band gap and electronic structure of MgSiN2(MgSiN2的带隙和电子结构)”公开了等于6.3eV的MgSiN的带隙。铝掺杂(也称为Al掺杂)会增加电子受体介电层的材料的带隙，这会导致甚至更令人感兴趣的介电层，以钝化高电子迁移率晶体管，并用作栅极电介质，因为更高的带隙将更有效地阻挡电子泄漏到栅极或从栅极泄漏。此外，Al掺杂会影响钝化叠层的基于氟的等离子体中的蚀刻速率。换句话说，用铝掺杂钝化叠层产生用于基于氟的等离子体蚀刻的蚀刻停止层。MgAlSiN的带隙预计将高于6eV。
附图说明
图1A至图1C示意性地示出了：现有技术的高电子迁移率晶体管中的电荷分布(图1A)；包括第二有源III-N层中的凹部的现有技术的高电子迁移率晶体管中的电荷分布(1B)；以及根据本发明的高电子迁移率晶体管中的电荷分布(图1C)。
图2A至图2C示意性地示出了根据本发明的半导体结构的一种实施方式，其中，在蚀刻所述栅极区处的钝化叠层之后，在栅极区中沉积所述电子受体介电层。
图3A和3B示意性地示出了根据本发明的高电子迁移率晶体管的一种实施方式，其中钝化叠层完全在外延III-N半导体层叠层的顶部上延伸。
图4A至图4C示意性地示出了根据本发明的高电子迁移率晶体管的一种实施方式，其中，在形成在外延III-N半导体层叠层的第二有源III-N层中的、图4B中的部分凹部或在图4C中的完整凹部的顶部上沉积电子受体介电层。
图5A至图5C示意性地示出了根据本发明的半导体结构的一种实施方式，其中，所述半导体结构包括形成在第二有源III-N层中的部分凹部。
图6A至图6C示意性地示出了根据本发明的半导体结构的一种实施方式，其中，在蚀刻所述栅极区中的钝化叠层之后，在栅极区中沉积所述电子受体介电层，并且其中，所述半导体结构包括形成在第二有源III-N层中的凹部。
图7A至图7C示意性地示出了根据本发明的高电子迁移率晶体管的一种实施方式。
图8A至图8C示意性地示出了根据本发明的半导体结构的一种实施方式，其中，所述半导体结构包括形成在第二有源III-N层中的完整凹部。
图9A至图9C示意性地示出了根据本发明的高电子迁移率晶体管的一种实施方式，其中，所述高电子迁移率晶体管包括形成在第二有源III-N层中的完整凹部。
图10A至图10C示意性地示出了根据本发明的半导体结构的一种实施方式，其中，所述半导体结构包括形成在第二有源III-N层中的完整凹部，并且还包括AlN层。
图11A至图11C示意性地示出了根据本发明的高电子迁移率晶体管的一种实施方式，其中，所述高电子迁移率晶体管包括形成在第二有源III-N层中的完整凹部，并且还包括AlN层。
图12示意性地示出了根据本发明的方法的步骤的一种实施方式。
具体实施方式
根据图1A所示的现有技术的实施方式，示意性地示出了包括2DEG 21的标准高电子迁移率晶体管中的电荷分布。在这种情况下，势垒201较大，并且离子化表面供体203存在于费米能级200上方，而非离子化表面供体204存在于费米能级200下方。根据图1B所示的现有技术的实施方式，示意性地示出了包括2DEG 21的标准高电子迁移率晶体管中的电荷分布，并且其中在第二有源III-N层中形成了凹部。在这种情况下，势垒201比图1A的势垒201窄，并且因此，该结构中的泄漏电流比图1A的HEMT 1中的泄漏电流高得多。在图1B中，离子化表面供体203存在于费米能级200上方，而非离子化表面供体204存在于费米能级200下方。根据图1C所示的实施方式，示意性地示出了包括2DEG 21的根据本发明的高电子迁移率晶体管中的电荷分布，并且其中，在第二有源III-N层中形成凹部并且包括含有MgSiN或MgAlN或MgSiAlN的电子受体介电层。在这种情况下，势垒201比图1A的势垒201窄，并且因此，该结构中的泄漏电流比图1A的HEMT 1中的泄漏电流高得多。但是同时，电子受体介电层包含MgSiN或MgAlN或MgSiAlN，其表现出大的带隙并且位于HEMT的栅极与沟道之间，因此减小了泄漏电流。在图1C中，离子化表面供体203存在于费米能级200上方，而非离子化表面供体204存在于费米能级200下方。势垒表面供体能级与由电子受体介电层产生的电子受体电介质能级之间的电荷交换导致表面电势的改变不同于费米能级200。在图1C中，离子化表面供体203的数量高于既不包括第二有源III-N层中的凹部也不包括电子受体介电层的HEMT中的离子化表面供体203的数量，并且图1C中的离子化表面供体203的数量还高于包括第二有源III-N层中的凹部但是不包括电子受体介电层的HEMT中的离子化表面供体203的数量。第二有源III-N层中的凹部的存在与特定地选择MgSiN或MgAlN或MgSiAlN作为电子受体介电层的材料的的结合改进了在HEMT的栅极未被偏置时对来自2DEG的电子的耗尽，并因此增强了HEMT的常关断操作，从而改进了其增强模式。本发明的高电子迁移率晶体管包括改进的钝化叠层，该改进的钝化叠层增强了常关断操作，并从而改进了高电子迁移率晶体管的增强模式。实际上，根据本发明的高电子迁移率晶体管的钝化叠层包括电子受体介电层，该电子受体介电层在钝化叠层与外延III-N半导体层叠层之间的界面处产生受体能级。当高电子迁移率晶体管的栅极未被偏置时，本发明的电子受体介电层耗尽来自二维电子气(也称为2DEG)的电子。因此，不存在沟道，并且没有电流流动，直到高电子迁移率晶体管被偏置以进行操作为止。特别地，在操作期间，向高电子迁移率晶体管的栅极施加偏压，以使2DEG从费米能级200以下移动。一旦在高电子迁移率的源极和漏极之间施加另一电压，2DEG中的电子就会从源极流到漏极。因此，根据本发明的高电子迁移率晶体管适合于诸如不希望有负极性栅极电源的功率切换或集成逻辑之类的应用。根据本发明的高电子迁移率晶体管的栅极极性是另外期望的，因为其提供了额外的安全性。由于位于第二有源III-N层中且位于栅极区中的凹部，根据本发明的高电子迁移率晶体管显示出比不包括第二有源III-N层中的凹部的类似的高电子迁移率晶体管高得多的从栅极到2DEG的泄漏电流。用硅(也称为Si)和/或用铝(也称为Al)掺杂氮化镁(或MgN)，增加了电子受体介电层的带隙。当这样的电子受体介电层在栅极区中于第二有源III-N层中的凹部中、并且在栅极与2DEG之间延伸时，泄漏电流因此减小。另外，用Si和/或Al掺杂MgN增加了电子受体性介电层的介电常数，从而允许栅极和2DEG之间更好的耦合，并表现出更高的电导率。另外，由于位于栅极区中且位于第二有源III-N层中的凹部，使得电子受体介电层更接近2DEG，从而改进了当栅极未被偏置时通过电子受体介电层耗尽来自2DEG的电子的效果。电子受体介电层的氮化物原子与沿着钝化接触界面与第二有源III-N层的III族原子键合。因此，在高电子迁移率晶体管的钝化叠层中掺入Mg原子会在外延III-N半导体层叠层与钝化叠层之间的界面处产生电子受体能级，从而在栅极未被偏置时耗尽高电子迁移率晶体管的来自2DEG沟道的电子。在外延III-N半导体层叠层与钝化叠层之间的界面处，由离子化的Mg受体提供负表面电荷。当高电子迁移率晶体管的栅极未被偏置时，MgSiN耗尽高电子迁移率晶体管的沟道，从而改进了高电子迁移率晶体管的增强模式。电子受体介电层的材料MgSiN表现出大于6.3eV的大或宽的带隙，这使其成为用于高电子迁移率晶体管的栅极电介质以防止泄漏的令人感兴趣的介电层。铝掺杂(也称为Al掺杂)会增加电子受体介电层的材料的带隙，这会导致更令人感兴趣的介电层，以钝化高电子迁移率晶体管，并用作栅极电介质，因为更高的带隙将更有效地阻挡电子泄漏到栅极或从栅极泄漏。此外，Al掺杂会影响钝化叠层的基于氟的等离子体中的蚀刻速率。换句话说，用铝掺杂钝化叠层产生用于基于氟的等离子体蚀刻的蚀刻停止层。MgAlSiN的带隙预计将高于6eV。
根据图2A至图2C中所示的实施方式，按照图2A至图2C中的不同步骤示意性地所示地制造根据本发明的高电子迁移率晶体管。在图2A中，根据本发明的半导体结构包括衬底10和外延III-N半导体层叠层20。外延III-N半导体层叠层20包括第一有源III-N层22和第二有源III-N层23，在第一有源III-N层22与第二有源III-N层23之间具有二维电子气21。然后，在栅极区31中蚀刻掉钝化叠层40，并且使用钝化叠层40作为掩模在栅极区31中部分蚀刻第二有源III-N层23。换句话说，在栅极区31中的第二有源III-N层23中形成凹部24。这可以通过在诸如反应离子蚀刻或RIE之类的等离子体蚀刻工具中或者优选地在感应耦合等离子体或ICP工具中进行蚀刻来实现。试剂气体可以是Cl2或BCl3。可替代地，可以使用数字蚀刻工艺，而连续地且反复地，首先例如在O2、O3或N2O等离子体中氧化第二有源III-N层的顶表面，之后例如在SF6或CF4等离子体中将所形成的氧化物蚀刻掉。第一有源III-N层22的厚度例如介于20nm与500nm之间，优选地介于30nm与300nm之间，更优选地介于50nm与250nm之间，诸如例如为100nm至150nm。第二有源III-N层23的厚度例如介于10nm与100nm之间，优选地介于20nm与50nm之间。这种厚度的组合为有源层提供了良好的特性，例如就获得的2DEG21而言。第一有源III-N层22包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第一有源III-N层22例如包含GaN。第二有源III-N层23包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第二有源III-N层23例如包含AlGaN。术语AlGaN涉及以任何化学计量比(AlxGayN)包含Al、Ga和N的组合物，其中x介于0与1之间且y介于0与1之间。可替代地，第二有源III-N层23例如包含AlN。可替代地，第二有源III-N层23包含InAlGaN。诸如InAlGaN之类的组合物包含任何合适量的In。可替代地，第一有源III-N层22和第二有源III-N层23均包含InAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可替代地，第一有源III-N层22和第二有源III-N层23均包含BlInAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可以根据要获得的特性来选择有源层的组合物，并且组合物可以相应地变化。例如，利用包含约150nm厚度的GaN的第一有源III-N层22和包含约20nm厚度的AlGaN的第二有源III-N层23获得了良好的结果。如在图2B上可见的，钝化叠层40形成在外延半导体层叠层20的顶部上。钝化叠层40包括电子供体介电层。钝化叠层40例如包含SiN。钝化叠层40包含在MOCVD反应器中原位沉积的、具有高密度的SiN。SiN可以是化学计量的或非化学计量的。在进行任何其他处理之前，可以通过PECVD或LPCVD SiN或SiOx从外部对原位SiN进行增厚，例如厚度超过500nm。根据替代实施方式，钝化叠层40包含SiO2。根据另一替代实施方式，图2B的钝化叠层40包含AlSiN。Al掺杂允许增加介电材料的带隙。可替代地，图2B的钝化叠层包含Si、Al、O和N中的一者或多者。然后在栅极区31中蚀刻掉钝化叠层40，从而暴露第二有源III-N层23的第二钝化表面230，并且从而在第二有源III-N层23的顶部上并且在栅极区31的两侧形成两个电子供体介电层43；44，使得两个电子供体介电层43；44中的每个包括与第二有源III-N层23直接接触的III-N接触表面430；440。根据替代实施方式，第二有源III-N层23在栅极区31中被部分蚀刻。如图2C中可见，然后在栅极区31中形成电子受体介电层41，并且该电子受体介电层在第二有源III-N层23的凹部24中延伸。电子受体介电层41包括与外延III-N半导体层叠层20的第二有源III-N层23接触的钝化表面410。电子受体介电层41还包括与钝化表面410相反的介电表面411。第二有源III-N层23包括与电子受体介电层41的钝化表面410接触的第二钝化表面230，从而在第二有源III-N层23与电子受体介电层41之间限定钝化接触界面231。钝化接触界面231延伸成使得钝化表面410在栅极区31中与第二钝化表面的10％至30％直接接触。电子受体介电层41包含例如MgxSi1-xN，其中x介于0.05与0.95之间。根据替代实施方式，电子受体介电层41包含MgyAl1-yN，其中y介于0.05与0.95之间。根据另一替代实施方式，电子受体介电层包含MgaSizAl1-a-zN，其中a介于0.05与0.95之间，并且其中z介于0.05与0.95之间，并且a+z介于0.1与1之间。MgSiN或MgAlN或MgSiAlN在外延III-N半导体层叠层20的顶部上外延生长，优选在第二有源III-N层23的顶部上外延生长。
根据图3A至图3B中所示的实施方式，按照图2A至图2C中的不同步骤示意性所示地制造根据本发明的高电子迁移率晶体管。具有与在图2A至图2C中的部件相同的附图标记的部件执行相同功能。在图3A中可见，根据本发明的半导体结构1包括衬底10和外延III-N半导体层叠层20。外延III-N半导体层叠层20包括第一有源III-N层22和第二有源III-N层23，在第一有源III-N层22与第二有源III-N层23之间具有二维电子气21。在栅极区31中部分蚀刻第二有源III-N层23。换句话说，在栅极区31中的第二有源III-N层23中形成凹部24。这可以通过在诸如反应离子蚀刻或RIE的等离子体蚀刻工具中或者优选地在感应耦合等离子体或ICP工具中进行蚀刻来实现。试剂气体可以是Cl2或BCl3。可替代地，可以使用数字蚀刻工艺，而连续地且反复地，首先例如在O2、O3或N2O等离子体中氧化第二有源III-N层的顶表面，之后例如在SF6或CF4等离子体中将所形成的氧化物蚀刻掉。第一有源III-N层22的厚度例如介于20nm与500nm之间，优选地介于30nm与300nm之间，更优选地介于50nm与250nm之间，诸如例如为100nm至150nm。第二有源III-N层23的厚度例如介于10nm与100nm之间，优选地介于20nm与50nm之间。这种厚度的组合为有源层提供了良好的特性，例如就获得的2DEG 21而言。第一有源III-N层22包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第一有源III-N层22例如包含GaN。第二有源III-N层23包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第二有源III-N层23例如包含AlGaN。术语AlGaN涉及以任何化学计量比(AlxGayN)包含Al、Ga和N的组合物，其中x介于0与1之间且y介于0与1之间。可替代地，第二有源III-N层23例如包含AlN。可替代地，第二有源III-N层23包含InAlGaN。诸如InAlGaN之类的组合物包含任何合适量的In。可替代地，第一有源III-N层22和第二有源III-N层23均包含InAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可替代地，第一有源III-N层22和第二有源III-N层23均包含BlInAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可以根据要获得的特性来选择有源层的组合物，并且组合物可以相应地变化。例如，利用包含约150nm厚度的GaN的第一有源III-N层22和包含约20nm厚度的AlGaN的第二有源III-N层23获得了良好的结果。在图3A中，钝化叠层40通过形成电子受体介电层41和氧化层42而形成在第二有源III-N层23的顶部。电子受体介电层41在第二有源III-N层23的凹部中延伸。电子受体介电层41包括与外延III-N半导体层叠层20的第二有源III-N层23接触的钝化表面410。电子受体介电层41还包括与钝化表面410相反的介电表面411。第二有源III-N层23包括与电子受体介电层41的钝化表面410接触的第二钝化表面230，从而在第二有源III-N层23与电子受体介电层41之间限定钝化接触界面231。钝化接触界面231延伸成使得钝化表面410沿着第二钝化表面230的整个表面与第二钝化表面230直接接触。电子受体介电层41包含例如MgxSi1-xN，其中x介于0.05与0.95之间。根据替代实施方式，电子受体介电层41包含MgyAl1-yN，其中y介于0.05与0.95之间。根据另一替代实施方式，电子受体介电层包含MgaSizAl1-a-zN，其中a介于0.05与0.95之间，并且其中z介于0.05与0.95之间，并且a+z介于0.1与1之间。MgSiN或MgAlN或MgSiAlN在外延III-N半导体层叠层20的顶部上外延生长，优选在第二有源III-N层23的顶部上外延生长。如图3A所示，钝化叠层40还包括氧化层42。钝化叠层40，且更特别地，电子受体介电层41和氧化层42例如通过MOCVD生长。根据替代实施方式，钝化叠层40通过MBE生长。氧化层42例如包含MgO。根据替代实施方式，氧化层42包含Alx或SiOx或其合金。根据另一替代实施方式，氧化层42包含诸如例如HfOx、ZrOx等的栅极电介质。氧化层42包括与介电表面411接触的氧化物表面420和与氧化物表面420相反的钝化绝缘表面421。介电表面411和氧化物表面420延伸成使得氧化物表面420沿着介电表面411的整个表面与介电表面411直接接触。在图3A中，在栅极区31中的钝化叠层40的顶部上形成栅极30。栅极30包括偏置表面300，通过该偏置表面将电压偏置施加到栅极30和与偏置表面300相反的栅极绝缘表面301。更特别地，在氧化层42的顶部上的栅极区31中形成栅极，从而在钝化绝缘表面421与栅极绝缘表面301之间限定绝缘接触界面423。绝缘接触界面423延伸成使得栅极绝缘表面301与钝化绝缘表面421的10％至30％直接接触。如图3B中可见，钝化叠层40在源极接入(acess)区和漏极接入接入区中被蚀刻掉。换句话说，电子受体介电层41和氧化层42在源极接入区和漏极接入区中被蚀刻掉，从而在源极区51和漏极区52中暴露第二有源III-N层23。根据替代实施方式，第二有源III-N层23在湿法蚀刻中、例如在碱性溶液中或在抗蚀剂显影剂中被部分蚀刻，从而允许部分地在第二有源III-N层23中的源极区51和漏极区52中形成相应的欧姆接触。一旦限定了欧姆接触的区域，即当已经限定了源极区51和漏极区52时，可以例如通过热蒸发、或通过溅射或通过电子束蒸发来沉积金属层或金属层的叠层。通过在光刻胶的顶部上并且不与第二有源III-N层23接触地执行金属的剥离来连续地限定金属图案。可替代地，首先去除光刻胶，并且沉积包含例如Ti和Al的金属叠层，且然后执行第二光刻胶沉积和光刻步骤，以允许在不需要金属叠层的区域中对金属叠层进行干法蚀刻并去除光刻胶。然后，限定的欧姆接触可以经受一个或多个合金化步骤，例如快速热退火步骤，该步骤在还原性的或惰性的气氛中，诸如例如在氢气或混合气体或氮气中，在例如800℃与900℃之间的温度下，持续一分钟。获得了根据本发明的高电子迁移率晶体管1。
根据图4A和图4B中所示的实施方式，按照图4A和图4B中的不同步骤示意性地所示地制造根据本发明的高电子迁移率晶体管。具有与在图2A至图2C中以及在图3A与图3B中的部件相同的附图标记的部件执行相同功能。在图4A中可见，根据本发明的半导体结构1包括衬底10和外延III-N半导体层叠层20。外延III-N半导体层叠层20包括第一有源III-N层22和第二有源III-N层23，在第一有源III-N层22与第二有源III-N层23之间具有二维电子气21。第一有源III-N层22的厚度例如介于20nm与500nm之间，优选地介于30nm与300nm之间，更优选地介于50nm与250nm之间，诸如例如为100nm至150nm。第二有源III-N层23的厚度例如介于10nm与100nm之间，优选地介于20nm与50nm之间。这种厚度的组合为有源层提供了良好的特性，例如就获得的2DEG 21而言。第一有源III-N层22包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第一有源III-N层22例如包含GaN。第二有源III-N层23包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第二有源III-N层23例如包含AlGaN。术语AlGaN涉及以任何化学计量比(AlxGayN)包含Al、Ga和N的组合物，其中x介于0与1之间且y介于0与1之间。可替代地，第二有源III-N层23例如包含AlN。可替代地，第二有源III-N层23包含InAlGaN。诸如InAlGaN之类的组合物包含任何合适量的In。可替代地，第一有源III-N层22和第二有源III-N层23均包含InAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可替代地，第一有源III-N层22和第二有源III-N层23均包含BlInAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可以根据要获得的特性来选择有源层的组合物，并且组合物可以相应地变化。例如，利用包含约150nm厚度的GaN的第一有源III-N层22和包含约20nm厚度的AlGaN的第二有源III-N层23获得了良好的结果。钝化叠层40形成在外延III-N半导体层叠层20的顶部上，并且更具体地在第二有源III-N层23的顶部上。钝化叠层40例如包含SiN。钝化叠层40包含在MOCVD反应器中原位沉积的、具有高密度的SiN。SiN可以是化学计量的或非化学计量的。在进行任何其他处理之前，可以通过PECVD或LPCVD SiN或SiOx从外部对原位SiN进行增厚，例如厚度超过500nm。根据替代实施方式，钝化叠层40包含SiO2。根据另一替代实施方式，图4A的钝化叠层40包含AlSiN。Al掺杂允许增加介电材料的带隙。可替代地，图4A的钝化叠层包含Si、Al、O和N中的一者或多者。然后在栅极区31中蚀刻掉钝化叠层40，并且使用钝化叠层40作为掩模在在图4B中的栅极区31中部分蚀刻第二有源III-N层23。换句话说，在栅极区31中的第二有源III-N层23中形成凹部24。根据图4C中描绘的替代实施方式，然后在栅极区31中蚀刻掉钝化叠层40，并且使用钝化叠层40作为掩模在图4C中的栅极区31中完全蚀刻掉第二有源III-N层23。换句话说，凹部24形成在栅极区31中的第二有源III-N层23中并且延伸完全穿过栅极区31中的第二有源III-N层23，从而暴露第一有源III-N层22。这可以通过在诸如反应离子蚀刻或RIE的等离子体蚀刻工具中或者优选地在感应耦合等离子体或ICP工具中进行蚀刻来实现。试剂气体可以是Cl2或BCl3。可替代地，可以使用数字蚀刻工艺，而连续地且反复地，首先例如在O2、O3或N2O等离子体中氧化第二有源III-N层的顶表面，之后例如在SF6或CF4等离子体中将所形成的氧化物蚀刻掉。
根据图5A至图5C中所示的实施方式，按照图5A至图5C中的不同步骤示意性所示地制造根据本发明的高电子迁移率晶体管。具有与在图2A至图2C中以及在图3A与图3B中以及在图4A至图4C中的部件相同的附图标记的部件执行相同功能。在图5A中可见，根据本发明的半导体结构1包括衬底10和外延III-N半导体层叠层20。外延III-N半导体层叠层20包括第一有源III-N层22和第二有源III-N层23，在第一有源III-N层22与第二有源III-N层23之间具有二维电子气21。第一有源III-N层22的厚度例如介于20nm与500nm之间，优选地介于30nm与300nm之间，更优选地介于50nm与250nm之间，诸如例如为100nm至150nm。第二有源III-N层23的厚度例如介于10nm与100nm之间，优选地介于20nm与50nm之间。这种厚度的组合为有源层提供了良好的特性，例如就获得的2DEG 21而言。第一有源III-N层22包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第一有源III-N层22例如包含GaN。第二有源III-N层23包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第二有源III-N层23例如包含AlGaN。术语AlGaN涉及以任何化学计量比(AlxGayN)包含Al、Ga和N的组合物，其中x介于0与1之间且y介于0与1之间。可替代地，第二有源III-N层23例如包含AlN。可替代地，第二有源III-N层23包含InAlGaN。诸如InAlGaN之类的组合物包含任何合适量的In。可替代地，第一有源III-N层22和第二有源III-N层23均包含InAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可替代地，第一有源III-N层22和第二有源III-N层23均包含BlInAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可以根据要获得的特性来选择有源层的组合物，并且组合物可以相应地变化。例如，利用包含约150nm厚度的GaN的第一有源III-N层22和包含约20nm厚度的AlGaN的第二有源III-N层23获得了良好的结果。钝化叠层形成在外延III-N半导体层叠层20的顶部上，并且更特别地在第二有源III-N层23的顶部上。钝化叠层例如包含SiN。钝化叠层包含在MOCVD反应器中原位沉积的、具有高密度的SiN。SiN可以是化学计量的或非化学计量的。在进行任何其他处理之前，可以通过PECVD或LPCVDSiN或SiOx从外部对原位SiN进行增厚，例如厚度超过500nm。根据替代实施方式，钝化叠层包含SiO2。根据另一替代实施方式，钝化叠层包含AlSiN。Al掺杂允许增加介电材料的带隙。可替代地，钝化叠层包含Si、Al、O和N中的一者或多者。然后在栅极区31中蚀刻掉钝化叠层，并且使用钝化叠层作为掩模在图5A中的栅极区31中部分蚀刻第二有源III-N层23，从而在栅极区31中的第二有源III-N层23中形成凹部24。换句话说，部分凹部24形成在栅极区31中的第二有源III-N层23中。这可以通过在诸如反应离子蚀刻或RIE的等离子体蚀刻工具中或者优选地在感应耦合等离子体或ICP工具中进行蚀刻来实现。试剂气体可以是Cl2或BCl3。可替代地，可以使用数字蚀刻工艺，而连续地且反复地，首先例如在O2、O3或N2O等离子体中氧化第二有源III-N层的顶表面，之后例如在SF6或CF4等离子体中将所形成的氧化物蚀刻掉。然后，在图5A的第二有源III-N层23的顶部上形成电子受体介电层41，从而形成在第二有源III-N层23的凹部24中。电子受体介电层41包括与外延III-N半导体层叠层20的第二有源III-N层23接触的钝化表面410。电子受体介电层41还包括与钝化表面410相反的介电表面411。第二有源III-N层23包括与电子受体介电层41的钝化表面410接触的第二钝化表面230，从而在第二有源III-N层23与电子受体介电层41之间限定钝化接触界面231。钝化接触界面231延伸成使得钝化表面410在栅极区31中与第二钝化表面的10％至30％直接接触。换句话说，蚀刻掉除在栅极区31中之外的电子受体介电层41。根据替代实施方式，类似于图2A至图2C，钝化叠层沉积在第二有源III-N层23的顶部，然后在栅极区31中蚀刻掉钝化叠层，且然后在部分凹部24中的栅极区31中沉积电子受体介电层41，从而形成图5C的高电子迁移率晶体管。电子受体介电层41包含例如MgxSi1-xN，其中x介于0.05与0.95之间。根据替代实施方式，电子受体介电层41包含MgyA1-yN，其中y介于0.05与0.95之间。根据另一替代实施方式，电子受体介电层包含MgaSizAl1-a-zN，其中a介于0.05与0.95之间，并且其中z介于0.05与0.95之间，并且a+z介于0.1与1之间。MgSiN或MgAlN或MgSiAlN在外延III-N半导体层叠层20的顶部上外延生长，优选在第二有源III-N层23的顶部上外延生长。如图5C所示，钝化叠层40还包括氧化层42。氧化层42还部分地在第二有源III-N层23中形成的凹部24中延伸。钝化叠层40，且更特别地，电子受体介电层41和氧化层42例如通过MOCVD生长。根据替代实施方式，钝化叠层40通过MBE生长。氧化层42例如包含MgO。根据替代实施方式，氧化层42包含Alx或SiOx或其合金。根据另一替代实施方式，氧化层42包含诸如例如HfOx、ZrOx等的栅极介电材料。氧化层42包括与介电表面411接触的氧化物表面420和与氧化物表面420相反的钝化绝缘表面421。介电表面411和氧化物表面420延伸成使得氧化物表面420沿着介电表面411的整个表面与介电表面411直接接触。在图5C中，在栅极区31中的钝化叠层40的顶部上形成栅极30。栅极30包括偏置表面300，通过该偏置表面将电压偏置施加到栅极30和与偏置表面300相反的栅极绝缘表面301。更特别地，在氧化层42的顶部上的栅极区31中形成栅极，从而在钝化绝缘表面421与栅极绝缘表面301之间限定绝缘接触界面423。绝缘接触界面423延伸成使得栅极绝缘表面301与钝化绝缘表面421的100％直接接触。如图5C所示，钝化叠层40还包括在第二有源III-N层23的顶部上并且在电子受体介电层41的两侧(即栅极区31的两侧上)形成的两个电子供体介电层43；44，使得两个电子供体介电层43；44中的每个包括与第二有源III-N层23直接接触的III-N接触表面430；440。电子供体介电层43；44包含在MOCVD反应器中原位沉积的、具有高密度的SiN。SiN可以是化学计量的或非化学计量的。发明人的实验表明，例如，覆盖有原位SiN的HEMT结构不受工艺步骤的影响，即使是那些预计具有较高温度的工艺步骤也是如此。根据替代实施方式，电子供体介电层43；44包括AlSiN。Al掺杂允许增加介电材料的带隙。根据另一替代实施方式，电子供体介电层43；44包含Si、Al、O和N中的一者或多者。电子供体介电层43；44的厚度为1nm至500nm，优选为30nm至400nm，更优选为50nm至300nm，诸如100nm至200nm。在进行任何其他处理之前，可以通过PECVD或LPCVDSiN或SiOx从外部对原位SiN进行增厚，例如厚度超过500nm。在图5C中，两个电子供体介电层43；44的厚度与电子受体介电层41和氧化层42的叠层一样厚。根据替代实施方式，两个电子供体介电层43；44封装了高电子迁移率晶体管，并且两个电子供体介电层在栅极区中被蚀刻掉，并且在随后形成源极和漏极的栅极接入区和漏极接入区中被蚀刻掉。根据替代实施方式，两个电子供体介电层43；44比电子受体介电层41和氧化层42的叠层厚。最终，在图5C中，钝化叠层40在源极接入区中被蚀刻掉并且在漏极接入区中被蚀刻掉。更特别地，钝化叠层40的两个电子供体介电层43；44分别在源极区51和漏极区52中被蚀刻掉。然后在源极区51中形成欧姆接触，且然后在漏极区52中形成欧姆接触。在源极区51中形成欧姆接触并且在漏极区52中形成欧姆接触包括多个工艺步骤。例如，这通过从沉积光刻胶开始并通过光刻步骤来限定各个欧姆接触的相应的区域来完成。然后分别在源极区51和漏极区52中部分或完全去除电子供体介电层43；44。例如，可以通过在HF或缓冲HF中的湿法蚀刻或在氟化学中的RIE或ICP等离子体工具中的干法蚀刻来去除电子供体介电层43；44。氟化学中的电子供体介电层43；44的干法蚀刻和湿法蚀刻都将在第二有源III-N层23上停止，该第二有源III-N层23以非常高的选择性用作蚀刻停止层。例如，在基于氟化学的干法蚀刻系统中，诸如例如在分别使用SF6或CF4作为蚀刻气体和蚀刻功率为10W至150W的RF或“压板”和ICP或“线圈”的感应耦合等离子体系统中，对电子供体介电层43；44进行蚀刻。这允许彻底去除剩余的电子供体介电层43；44，而不去除第二有源III-N层23或下面的任何层。根据替代实施方式，第二有源III-N层23在湿法蚀刻中、例如在碱性溶液中或在抗蚀剂显影剂中被部分蚀刻，从而允许部分地在第二有源III-N层23中的源极区51和漏极区52中形成相应的欧姆接触。一旦限定了欧姆接触的区域，即当已经限定了源极区51和漏极区52时，可以例如通过热蒸发、或通过溅射或通过电子束蒸发来沉积金属层或金属层的叠层。通过在光刻胶的顶部上并且不与第二有源III-N层23接触地执行金属的剥离来连续地限定金属图案。可替代地，首先去除光刻胶，并且沉积包含例如Ti和Al的金属叠层，且然后执行第二光刻胶沉积和光刻步骤，以允许在不需要金属叠层的区域中对金属叠层进行干法蚀刻并去除光刻胶。然后，限定的欧姆接触可以经受一个或多个合金化步骤，例如快速热退火步骤，该步骤在还原性的或惰性的气氛中，诸如例如在氢气或混合气体或氮气中，在例如800℃与900℃之间的温度下，持续一分钟。获得了根据本发明的高电子迁移率晶体管1。
根据图6A至图6C中所示的实施方式，按照图2A至图2C中的不同步骤示意性地所示地制造根据本发明的高电子迁移率晶体管。具有与在图2A至图2C中以及在图3A与图3B中以及在图4A至图4C中以及在图5A至图5C中的部件相同的附图标记的部件执行相同功能。图6A至6C示出了根据本发明的半导体结构1的替代制造方法。在图6A中，根据本发明的半导体结构包括衬底10和外延III-N半导体层叠层20。外延III-N半导体层叠层20包括第一有源III-N层22和第二有源III-N层23，在第一有源III-N层22与第二有源III-N层23之间具有二维电子气21。第一有源III-N层22的厚度例如介于20nm至500nm之间，优选地介于30nm与300nm之间，更优选地介于50nm与250nm之间，诸如例如为100nm至150nm。第二有源III-N层23的厚度例如介于10nm与100nm之间，优选介于20nm与50nm之间。这种厚度的组合为有源层提供了良好的特性，例如就获得的2DEG 21而言。第一有源III-N层22包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第一有源III-N层22例如包含GaN。第二有源III-N层23包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第二有源III-N层23例如包含AlGaN。术语AlGaN涉及以任何化学计量比(AlxGayN)包含Al、Ga和N的组合物，其中x介于0与1之间且y介于0与1之间。可替代地，第二有源III-N层23例如包含AlN。可替代地，第二有源III-N层23包含InAlGaN。诸如InAlGaN之类的组合物包含任何合适量的In。可替代地，第一有源III-N层22和第二有源III-N层23均包含InAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可替代地，第一有源III-N层22和第二有源III-N层23均包含BlInAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可以根据要获得的特性来选择有源层的组合物，并且组合物可以相应地变化。例如，利用包含约150nm厚度的GaN的第一有源III-N层22和包含约20nm厚度的AlGaN的第二有源III-N层23获得了良好的结果。在图6B中可见，钝化叠层40形成在外延半导体层叠层20的顶部上。钝化叠层40包括电子供体介电层。钝化叠层40例如包含SiN。钝化叠层40包含在MOCVD反应器中原位沉积的、具有高密度的SiN。SiN可以是化学计量的或非化学计量的。在进行任何其他处理之前，可以通过PECVD或LPCVD SiN或SiOx从外部对原位SiN进行增厚，例如厚度超过500nm。根据替代实施方式，钝化叠层40包含SiO2。根据另一替代实施方式，图6B的钝化叠层40包含AlSiN。Al掺杂允许增加介电材料的带隙。替代地，图6B的钝化叠层包含Si、Al、O和N中的一者或多者。然后在栅极区31中蚀刻掉钝化叠层40，从而暴露第二有源III-N层23的第二钝化表面230，并且从而在第二有源III-N层23的顶部和栅极区31的两侧上形成两个电子供体介电层43；44，使得两个电子供体介电层43；44中的每个包括与第二有源III-N层23直接接触的III-N接触表面430；440。使用钝化叠层作为掩模在图6B中的栅极区31中部分蚀刻第二有源III-N层23，从而在第二有源III-N层23中形成凹部24。换句话说，部分凹部24形成在栅极区31中的第二有源III-N层23中。这可以通过在诸如反应离子蚀刻或RIE的等离子体蚀刻工具中或者优选地在感应耦合等离子体或ICP工具中进行蚀刻来实现。试剂气体可以是Cl2或BCl3。可替代地，可以使用数字蚀刻工艺，而连续地且反复地，首先例如在O2、O3或N2O等离子体中氧化第二有源III-N层的顶表面，之后例如在SF6或CF4等离子体中将所形成的氧化物蚀刻掉。在图6B中可见，然后在栅极区31中形成电子受体介电层41。根据替代的实施方式，将电子受体介电层41沉积在两个电子供体介电层43；44的上方以及栅极区中的凹部24的上方，然后蚀刻掉除在栅极区31中之外的电子受体介电层41，从而保留在凹部24中的部分，如图6C所示。电子受体介电层41包括与外延III-N半导体层叠层20的第二有源III-N层23接触的钝化表面410。电子受体介电层41还包括与钝化表面410相反的介电表面411。第二有源III-N层23包括与电子受体介电层41的钝化表面410接触的第二钝化表面230，从而在第二有源III-N层23与电子受体介电层41之间限定钝化接触界面231。钝化接触界面231延伸成使得钝化表面410在栅极区31中与第二钝化表面的10％至30％直接接触。电子受体介电层的厚度低于形成在第二有源III-N层23中的凹部24的深度。电子受体介电层41包含例如MgxSi1-xN，其中x介于0.05与0.95之间。根据替代实施方式，电子受体介电层41包含MgyA1-yN，其中y介于0.05与0.95之间。根据另一替代实施方式，电子受体介电层包含MgaSizAl1-a-zN，其中a介于0.05与0.95之间，并且其中z介于0.05与0.95之间，并且a+z介于0.1与1之间。MgSiN或MgAlN或MgSiAlN在外延III-N半导体层叠层20的顶部上外延生长，优选在第二有源III-N层23的顶部上外延生长。如图6C所示，钝化叠层40还包括氧化层42。氧化层42还部分地在第二有源III-N层23中形成的凹部24中延伸。钝化叠层40，且更特别地，电子受体介电层41和氧化层42例如通过MOCVD生长。根据替代实施方式，钝化叠层40通过MBE生长。氧化层42例如包含MgO。根据替代实施方式，氧化层42包含Alx或SiOx或其合金。根据另一替代实施方式，氧化层42包括诸如例如HfOx、ZrOx等的栅极介电材料。氧化层42包括与介电表面411接触的氧化物表面420和与氧化物表面420相反的钝化绝缘表面421。介电表面411和氧化物表面420延伸成使得氧化物表面420沿着介电表面411的整个表面与介电表面411直接接触。在图6C中，在栅极区31中的钝化叠层40的顶部上形成栅极30。栅极30包括偏置表面300，通过该偏置表面将电压偏置施加到栅极30和与偏置表面300相反的栅极绝缘表面301。更特别地，在氧化层42的顶部上的栅极区31中形成栅极，从而在钝化绝缘表面421与栅极绝缘表面301之间限定绝缘接触界面423。绝缘接触界面423延伸成使得栅极绝缘表面301与钝化绝缘表面421的100％直接接触。如图6C所示，钝化叠层40还包括在第二有源III-N层23的顶部上并且在电子受体介电层41的两侧(即栅极区31的两侧上)形成的两个电子供体介电层43；44，使得两个电子供体介电层43；44中的每个包括与第二有源III-N层23直接接触的III-N接触表面430；440。电子供体介电层43；44包含在MOCVD反应器中原位沉积的、具有高密度的SiN。SiN可以是化学计量的或非化学计量的。发明人的实验表明，例如，覆盖有原位SiN的HEMT结构不受工艺步骤的影响，即使是那些预计具有较高温度的工艺步骤也是如此。根据替代实施方式，电子供体介电层43；44包括AlSiN。Al掺杂允许增加介电材料的带隙。根据另一替代实施方式，电子供体介电层43；44包含Si、Al、O和N中的一者或多者。电子供体介电层43；44的厚度为1nm至500nm，优选为30nm至400nm，更优选为50nm至300nm，诸如100nm至200nm。在进行任何其他处理之前，可以通过PECVD或LPCVD SiN或SiOx从外部对原位SiN进行增厚，例如厚度超过500nm。在图6C中，两个电子供体介电层43；44的厚度与电子受体介电层41和氧化层42的叠层一样厚。根据替代实施方式，两个电子供体介电层43；44封装了高电子迁移率晶体管，并且两个电子供体介电层在栅极区中被蚀刻掉，并且在随后形成源极和漏极的栅极接入区和漏极接入区中被蚀刻掉。根据替代实施方式，两个电子供体介电层43；44比电子受体介电层41和氧化层42的叠层厚。最终，在图6C中，钝化叠层40在源极接入区中被蚀刻掉并且在漏极接入区中被蚀刻掉。更特别地，钝化叠层40的两个电子供体介电层43；44分别在源极区51和漏极区52中被蚀刻掉。然后在源极区51中形成欧姆接触，且然后在漏极区52中形成欧姆接触。在源极区51中形成欧姆接触并且在漏极区52中形成欧姆接触包括多个工艺步骤。例如，这通过从沉积光刻胶开始并通过光刻步骤来限定各个欧姆接触的相应的区域来完成。然后分别在源极区51和漏极区52中部分或完全去除电子供体介电层43；44。例如，可以通过在HF或缓冲HF中的湿法蚀刻或在氟化学中的RIE或ICP等离子体工具中的干法蚀刻来去除电子供体介电层43；44。氟化学中的电子供体介电层43；44的干法蚀刻和湿法蚀刻都将在第二有源III-N层23上停止，该第二有源III-N层23以非常高的选择性用作蚀刻停止层。例如，在基于氟化学的干法蚀刻系统中，诸如例如在分别使用SF6或CF4作为蚀刻气体和蚀刻功率为10W至150W的RF或“压板”和ICP或“线圈”的感应耦合等离子体系统中，对电子供体介电层43；44进行蚀刻。这允许彻底去除剩余的电子供体介电层43；44，而不去除第二有源III-N层23或下面的任何层。根据替代实施方式，第二有源III-N层23在湿法蚀刻中、例如在碱性溶液中或在抗蚀剂显影剂中被部分蚀刻，从而允许部分地在第二有源III-N层23中的源极区51和漏极区52中形成相应的欧姆接触。一旦限定了欧姆接触的区域，即当已经限定了源极区51和漏极区52时，可以例如通过热蒸发、或通过溅射或通过电子束蒸发来沉积金属层或金属层的叠层。通过在光刻胶的顶部上并且不与第二有源III-N层23接触地执行金属的剥离来连续地限定金属图案。可替代地，首先去除光刻胶，并且沉积包含例如Ti和Al的金属叠层，且然后执行第二光刻胶沉积和光刻步骤，以允许在不需要金属叠层的区域中对金属叠层进行干法蚀刻并去除光刻胶。然后，限定的欧姆接触可以经受一个或多个合金化步骤，例如快速热退火步骤，该步骤在还原性的或惰性的气氛中，诸如例如在氢气或混合气体或氮气中，在例如800℃与900℃之间的温度下，持续一分钟。获得了根据本发明的高电子迁移率晶体管1。
根据图7A至图7C中所示的实施方式，按照图7A至图7C中的不同步骤示意性地所示地制造根据本发明的高电子迁移率晶体管。具有与在图2A至图2C中以及在图3A与图3B中以及在图4A至图4C中以及在图5A至图5C中以及在图6A至图6C中的部件相同的附图标记的部件执行相同功能。在图7A中可见，根据本发明的半导体结构1包括衬底10和外延III-N半导体层叠层20。外延III-N半导体层叠层20包括第一有源III-N层22和第二有源III-N层23，在第一有源III-N层22与第二有源III-N层23之间具有二维电子气21。第一有源III-N层22的厚度例如介于20nm与500nm之间，优选地介于30nm至300nm之间，更优选地介于50nm与250nm之间，诸如例如为100nm至150nm。第二有源III-N层23的厚度例如介于10nm与100nm之间，优选介于20nm与50nm之间。这种厚度的组合为有源层提供了良好的特性，例如就获得的2DEG21而言。第一有源III-N层22包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第一有源III-N层22例如包含GaN。第二有源III-N层23包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第二有源III-N层23例如包含AlGaN。术语AlGaN涉及以任何化学计量比(AlxGayN)包含Al、Ga和N的组合物，其中x介于0与1之间且y介于0与1之间。可替代地，第二有源III-N层23例如包含AlN。可替代地，第二有源III-N层23包含InAlGaN。诸如InAlGaN之类的组合物包含任何合适量的In。可替代地，第一有源III-N层22和第二有源III-N层23均包含InAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可替代地，第一有源III-N层22和第二有源III-N层23均包含BlInAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可以根据要获得的特性来选择有源层的组合物，并且组合物可以相应地变化。例如，利用包含约150nm厚度的GaN的第一有源III-N层22和包含约20nm厚度的AlGaN的第二有源III-N层23获得了良好的结果。在栅极区31中的第二有源III-N层23中形成部分凹部24。这可以通过在诸如反应离子蚀刻或RIE的等离子体蚀刻工具中或者优选地在感应耦合等离子体或ICP工具中进行蚀刻来实现。试剂气体可以是Cl2或BCl3。可替代地，可以使用数字蚀刻工艺，而连续地且反复地，首先例如在O2、O3或N2O等离子体中氧化第二有源III-N层的顶表面，之后例如在SF6或CF4等离子体中将所形成的氧化物蚀刻掉。电子受体介电层41形成在外延III-N半导体层叠层20，并且更特别地在第二有源III-N层23的顶部上，从而形成在第二有源III-N层23的凹部24中。根据替代实施方式，在第二有源III-N层23中沉积掩膜并且在栅极区31中将该掩膜蚀刻掉。如图7B所示，然后在栅极区31中形成电子受体介电层41。电子受体介电层41包括与外延III-N半导体层叠层20的第二有源III-N层23接触的钝化表面410。电子受体介电层41还包括与钝化表面410相反的介电表面411。第二有源III-N层23包括与电子受体介电层41的钝化表面410接触的第二钝化表面230，从而在第二有源III-N层23与电子受体介电层41之间限定钝化接触界面231。钝化接触界面231延伸成使得钝化表面410在栅极区31中与第二钝化表面的10％至30％直接接触。换句话说，蚀刻掉除在栅极区31中之外的电子受体介电层41。电子受体介电层的厚度大于形成在第二有源III-N层23中的凹部24的深度。电子受体介电层41包包含如MgxSi1-xN，其中x介于0.05与0.95之间。根据替代实施方式，电子受体介电层41包含MgyA1-yN，其中y介于0.05与0.95之间。根据另一替代实施方式，电子受体介电层包含MgaSizAl1-a-zN，其中a介于0.05与0.95之间，并且其中z介于0.05与0.95之间，并且a+z介于0.1与1之间。MgSiN或MgAlN或MgSiAlN在外延III-N半导体层叠层20的顶部上外延生长，优选在第二有源III-N层23的顶部上外延生长。如图7B所示，钝化叠层40还包括氧化层42。钝化叠层40，且更特别地，电子受体介电层41和氧化层42例如通过MOCVD生长。根据替代实施方式，钝化叠层40通过MBE生长。氧化层42例如包含MgO。根据替代实施方式，氧化层42包含Alx或SiOx或其合金。根据另一替代实施方式，氧化层42包括诸如例如HfOx、ZrOx等的栅极介电材料。氧化层42包括与介电表面411接触的氧化物表面420和与氧化物表面420相反的钝化绝缘表面421。介电表面411和氧化物表面420延伸成使得氧化物表面420沿着介电表面411的整个表面与介电表面411直接接触。在图7B中，在栅极区31中的钝化叠层40的顶部上形成栅极30。栅极30包括偏置表面300，通过偏置表面300将电压偏置施加到栅极30和与偏置表面300相反的栅极绝缘表面301。更特别地，在氧化层42的顶部上的栅极区31中形成栅极，从而在钝化绝缘表面421以栅极绝缘表面301之间限定绝缘接触界面423。绝缘接触界面423延伸成使得栅极绝缘表面301与钝化绝缘表面421的100％直接接触。如图7B所示，钝化叠层40还包括在第二有源III-N层23的顶部上并且在电子受体介电层41的两侧(即栅极区31的两侧上)形成的两个电子供体介电层43；44，使得两个电子供体介电层43；44中的每个包括与第二有源III-N层23直接接触的III-N接触表面430；440。电子供体介电层43；44包含在MOCVD反应器中原位沉积的、具有高密度的SiN。SiN可以是化学计量的或非化学计量的。发明人的实验表明，例如，覆盖有原位SiN的HEMT结构不受工艺步骤的影响，即使是那些预计具有较高温度的工艺步骤也是如此。根据替代实施方式，电子供体介电层43；44包括AlSiN。Al掺杂允许增加介电材料的带隙。根据另一替代实施方式，电子供体介电层43；44包含Si、Al、O和N中的一者或多者。电子供体介电层43；44的厚度为1nm至500nm，优选为30nm至400nm，更优选为50nm至300nm，诸如100nm至200nm。在进行任何其他处理之前，可以通过PECVD或LPCVD SiN或SiOx从外部对原位SiN进行增厚，例如厚度超过500nm。在图7C中，两个电子供体介电层43；44的厚度与电子受体介电层41和氧化层42的叠层一样厚。根据替代实施方式，两个电子供体介电层43；44封装了高电子迁移率晶体管，并且两个电子供体介电层在栅极区中被蚀刻掉，并且在随后形成源极和漏极的栅极接入区和漏极接入区中被蚀刻掉。根据替代实施方式，两个电子供体介电层43；44比电子受体介电层41和氧化层42的叠层厚。最终，在图7B中，钝化叠层40在源极接入区中被蚀刻掉并且在漏极接入区中被蚀刻掉。更特别地，钝化叠层40的两个电子供体介电层43；44分别在源极区51和漏极区52中被蚀刻掉。然后在源极区51中形成欧姆接触，且然后在漏极区52中形成欧姆接触。在源极区51中形成欧姆接触并且在漏极区52中形成欧姆接触包括多个工艺步骤。例如，这通过从沉积光刻胶开始并通过光刻步骤来限定各个欧姆接触的相应的区域来完成。然后分别在源极区51和漏极区52中部分或完全去除电子供体介电层43；44。例如，可以通过在HF或缓冲HF中的湿法蚀刻或在氟化学中的RIE或ICP等离子体工具中的干法蚀刻来去除电子供体介电层43；44。氟化学中的电子供体介电层43；44的干法蚀刻和湿法蚀刻都将在第二有源III-N层23上停止，该第二有源III-N层23以非常高的选择性用作蚀刻停止层。例如，在基于氟化学的干法蚀刻系统中，诸如例如在分别使用SF6或CF4作为蚀刻气体和蚀刻功率为10W至150W的RF或“压板”和ICP或“线圈”的感应耦合等离子体系统中，对电子供体介电层43；44进行蚀刻。这允许彻底去除剩余的电子供体介电层43；44，而不去除第二有源III-N层23或下面的任何层。根据替代实施方式，第二有源III-N层23在湿法蚀刻中、例如在碱性溶液中或在抗蚀剂显影剂中被部分蚀刻，从而允许部分地在第二有源III-N层23中的源极区51和漏极区52中形成相应的欧姆接触。一旦限定了欧姆接触的区域，即当已经限定了源极区51和漏极区52时，可以例如通过热蒸发、或通过溅射或通过电子束蒸发来沉积金属层或金属层的叠层。通过在光刻胶的顶部上并且不与第二有源III-N层23接触地执行金属的剥离来连续地限定金属图案。可替代地，首先去除光刻胶，并且沉积包含例如Ti和Al的金属叠层，且然后执行第二光刻胶沉积和光刻步骤，以允许在不需要金属叠层的区域中对金属叠层进行干法蚀刻并去除光刻胶。然后，限定的欧姆接触可以经受一个或多个合金化步骤，例如快速热退火步骤，该步骤在还原性的或惰性的气氛中，诸如例如在氢气或混合气体或氮气中，在例如800℃与900℃之间的温度下，持续一分钟。获得了根据本发明的高电子迁移率晶体管1。
根据图8A至图8C中所示的实施方式，按照图8A至图8C中的不同步骤示意性所示地制造根据本发明的高电子迁移率晶体管。具有与在图2A至图2C中以及在图3A与图3B中以及在图4A至图4C中以及在图5A至图5C中以及在图6A至图6C中以及在图7A至图7C中的部件相同的附图标记的部件执行相同功能。在图8A中可见，根据本发明的半导体结构包括衬底10和外延III-N半导体层叠层20。外延III-N半导体层叠层20包括第一有源III-N层22和第二有源III-N层23，在第一有源III-N层22与第二有源III-N层23之间具有二维电子气21。第一有源III-N层22的厚度例如介于20nm与500nm之间，优选地介于30nm与300nm之间，更优选地介于50nm与250nm之间，诸如例如为100nm至150nm。第二有源III-N层23的厚度例如介于10nm与100nm之间，优选地介于20nm与50nm之间。这种厚度的组合为有源层提供了良好的特性，例如就获得的2DEG 21而言。第一有源III-N层22包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第一有源III-N层22例如包含GaN。第二有源III-N层23包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第二有源III-N层23例如包含AlGaN。术语AlGaN涉及以任何化学计量比(AlxGayN)包含Al、Ga和N的组合物，其中x介于0与1之间且y介于0与1之间。可替代地，第二有源III-N层23例如包含AlN。可替代地，第二有源III-N层23包含InAlGaN。诸如InAlGaN之类的组合物包含任何合适量的In。可替代地，第一有源III-N层22和第二有源III-N层23均包含InAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可替代地，第一有源III-N层22和第二有源III-N层23均包含BlInAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可以根据要获得的特性来选择有源层的组合物，并且组合物可以相应地变化。例如，利用包含约150nm厚度的GaN的第一有源III-N层22和包含约20nm厚度的AlGaN的第二有源III-N层23获得了良好的结果。在栅极区31中的第二有源III-N层23中形成完整凹部24，从而暴露第一有源III-N层22。这可以通过在诸如反应离子蚀刻或RIE的等离子体蚀刻工具中或者优选地在感应耦合等离子体或ICP工具中进行蚀刻来实现。试剂气体可以是Cl2或BCl3。可替代地，可以使用数字蚀刻工艺，而连续地且反复地，首先例如在O2、O3或N2O等离子体中氧化第二有源III-N层的顶表面，之后例如在SF6或CF4等离子体中将所形成的氧化物蚀刻掉。电子受体介电层41形成在外延III-N半导体层叠层20的顶部上，并且更特别地在第二有源III-N层23的顶部上，从而形成在第二有源III-N层23的凹部24中。根据替代实施方式，在第二有源III-N层23的顶部沉积掩膜并且在栅极区31中将该掩膜蚀刻掉。如图8C所示，然后在栅极区31中形成电子受体介电层41。电子受体介电层41包括与外延III-N半导体层叠层20的第二有源III-N层23接触的钝化表面410。电子受体介电层41还包括与钝化表面410相反的介电表面411。第二有源III-N层23包括与电子受体介电层41的钝化表面410接触的第二钝化表面230，从而在第二有源III-N层23与电子受体介电层41之间限定钝化接触界面231。钝化接触界面231延伸成使得钝化表面410与在栅极区31中与第二钝化表面的10％至30％直接接触。换句话说，蚀刻掉除在栅极区31中之外的电子受体介电层41。电子受体介电层的厚度低于形成在第二有源III-N层23中的凹部24的深度。电子受体介电层41包含例如MgxSi1-xN，其中x介于0.05与0.95之间。根据替代实施方式，电子受体介电层41包含MgyA1-yN，其中y介于0.05与0.95之间。根据另一替代实施方式，电子受体介电层包含MgaSizAl1-a-zN，其中a介于0.05与0.95之间，并且其中z介于0.05与0.95之间，并且a+z介于0.1与1之间。MgSiN或MgAlN或MgSiAlN在外延III-N半导体层叠层20的顶部上外延生长，优选在第二有源III-N层23的顶部上外延生长。如图8C所示，钝化叠层40还包括氧化层42。钝化叠层40，且更特别地，电子受体介电层41和氧化层42例如通过MOCVD生长。根据替代实施方式，钝化叠层40通过MBE生长。氧化层42例如包含MgO。根据替代实施方式，氧化层42包含Alx或SiOx或其合金。根据另一替代实施方式，氧化层42包含诸如HfOx、ZrOx等的栅极介电材料。氧化层42还在形成在第二有源III-N层23的凹部24中延伸。氧化层42包括与介电表面411接触的氧化物表面420和与氧化物表面420相反的钝化绝缘表面421。介电表面411和氧化物表面420延伸成使得氧化物表面420沿着介电表面411的整个表面与介电表面411直接接触。在图8C中，在栅极区31中的钝化叠层40的顶部上形成栅极30。栅极30包括偏置表面300，通过该偏置表面将电压偏置施加到栅极30和与偏置表面300相反的栅极绝缘表面301。更特别地，在氧化层42的顶部上的栅极区31中形成栅极，从而在钝化绝缘表面421与栅极绝缘表面301之间限定绝缘接触界面423。绝缘接触界面423延伸成使得栅极绝缘表面301与钝化绝缘表面421的100％直接接触。如图8C所示，可以在源极区和漏极区中形成欧姆接触，从而形成金属氧化物半导体场效应晶体管1。
根据图9A至图9C中所示的实施方式，按照图9A至图9C中的不同步骤示意所示地制造根据本发明的高电子迁移率晶体管。具有与在图2A至图2C中以及在图3A至图3B中以及在图4A至图4C中以及在图5A至图5C中以及在图6A至图6C中以及在图7A至图7C中的部件相同的附图标记的部件执行相同功能。在图9A中可见，根据本发明的半导体结构包括衬底10和外延III-N半导体层叠层20。外延III-N半导体层叠层20包括第一有源III-N层22和第二有源III-N层23，在第一有源III-N层22与第二有源III-N层23之间具有二维电子气21。第一有源III-N层22的厚度例如介于20nm与500nm之间，优选地介于30nm与300nm之间，更优选地介于50nm与250nm之间，诸如例如为100nm至150nm。第二有源III-N层23的厚度例如介于10nm与100nm之间，优选地介于20nm与50nm之间。这种厚度的组合为有源层提供了良好的特性，例如就获得的2DEG 21而言。第一有源III-N层22包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第一有源III-N层22例如包括GaN。第二有源III-N层23包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第二有源III-N层23例如包含AlGaN。术语AlGaN涉及以任何化学计量比(AlxGayN)包含Al、Ga和N的组合物，其中x介于0与1之间且y介于0与1之间。可替代地，第二有源III-N层23例如包含AlN。可替代地，第二有源III-N层23包含InAlGaN。诸如InAlGaN之类的组合物包含任何合适量的In。可替代地，第一有源III-N层22和第二有源III-N层23均包含InAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可替代地，第一有源III-N层22和第二有源III-N层23均包含BlInAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可以根据要获得的特性来选择有源层的组合物，并且组合物可以相应地变化。例如，利用包含约150nm厚度的GaN的第一有源III-N层22和包含约20nm厚度的AlGaN的第二有源III-N层23获得了良好的结果。在栅极区31中的第二有源III-N层23中形成完整凹部24，从而暴露第一有源III-N层22。这可以通过在诸如反应离子蚀刻或RIE的等离子体蚀刻工具中或者优选地在感应耦合等离子体或ICP工具中进行蚀刻来实现。试剂气体可以是Cl2或BCl3。可替代地，可以使用数字蚀刻工艺，而连续地且反复地，首先例如在O2、O3或N2O等离子体中氧化第二有源III-N层的顶表面，之后例如在SF6或CF4等离子体中将所形成的氧化物蚀刻掉。电子受体介电层41形成在外延III-N半导体层叠层20的顶部上，并且更特别地在第二有源III-N层23的顶部上，从而形成在第二有源III-N层23的凹部24中。根据替代实施方式，在第二有源III-N层23的顶部沉积掩膜并且在栅极区31中将该掩膜蚀刻掉。如图9B所示，然后在栅极区31中形成电子受体介电层41。电子受体介电层41包括与外延III-N半导体层叠层20的第二有源III-N层23接触的钝化表面410。电子受体介电层41还包括与钝化表面410相反的介电表面411。第二有源III-N层23包括与电子受体介电层41的钝化表面410接触的第二钝化表面230，从而在第二有源III-N层23与电子受体介电层41之间限定钝化接触界面231。钝化接触界面231延伸成使得钝化表面410在栅极区31中与第二钝化表面的10％至30％直接接触。换句话说，蚀刻掉除在栅极区31中之外的电子受体介电层41。电子受体介电层的厚度高于形成在第二有源III-N层23中的凹部24的深度。电子受体介电层41包含例如MgxSi1-xN，其中x介于0.05与0.95之间。根据替代实施方式，电子受体介电层41包含MgyA1- yN，其中y介于0.05与0.95之间。根据另一替代实施方式，电子受体介电层包含MgaSizAl1-a- zN，其中a介于0.05与0.95之间，并且其中z介于0.05与0.95之间，并且a+z介于0.1与1之间。MgSiN或MgAlN或MgSiAlN在外延III-N半导体层叠层20的顶部上外延生长，优选在第二有源III-N层23的顶部上外延生长。如图9C所示，钝化叠层40还包括氧化层42。钝化叠层40，且更特别地，电子受体介电层41和氧化层42例如通过MOCVD生长。根据替代实施方式，钝化叠层40通过MBE生长。氧化层42例如包含MgO。根据替代实施方式，氧化层42包含Alx或SiOx或其合金。根据另一替代实施方式，氧化层42包含诸如HfOx、ZrOx等的栅极介电材料。氧化层42包括与介电表面411接触的氧化物表面420和与氧化物表面420相反的钝化绝缘表面421。介电表面411和氧化物表面420延伸成使得氧化物表面420沿着介电表面411的整个表面与介电表面411直接接触。在图9C中，在栅极区31中的钝化叠层40的顶部上形成栅极30。栅极30包括偏置表面300，通过该偏置表面将电压偏置施加到栅极30和与偏置表面300相反的栅极绝缘表面301。更特别地，在氧化层42的顶部上的栅极区31中形成栅极，从而在钝化绝缘表面421与栅极绝缘表面301之间限定绝缘接触界面423。绝缘接触界面423延伸成使得栅极绝缘表面301与钝化绝缘表面421的100％直接接触。如图9C所示，可以在源极区和漏极区中形成欧姆接触，从而形成金属氧化物半导体场效应晶体管1。
根据图10A至图10C中所示的实施方式，按照图10A至图10C中的不同步骤示意性所示地制造根据本发明的高电子迁移率晶体管。具有与在图2A至图2C中以及在图3A至图3B中以及在图4A至图4C中以及在图5A至图5C中以及在图6A至图6C中以及在图7A至图7C中以及在图8A至图8C中以及在图9A至图9C中的部件相同的附图标记的部件执行相同功能。在图10A中可见，根据本发明的半导体结构包括衬底10和外延III-N半导体层叠层20。外延III-N半导体层叠层20包括第一有源III-N层22和第二有源III-N层23，在第一有源III-N层22与第二有源III-N层23之间具有二维电子气21。第一有源III-N层22的厚度例如介于20nm与500nm之间，优选地介于30nm与300nm之间，更优选地介于50nm与250nm之间，诸如例如为100nm至150nm。第二有源III-N层23的厚度例如介于10nm与100nm之间，优选地介于20nm与50nm之间。这种厚度的组合为有源层提供了良好的特性，例如就获得的2DEG 21而言。第一有源III-N层22包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第一有源III-N层22例如包括GaN。第二有源III-N层23包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第二有源III-N层23例如包含AlGaN。术语AlGaN涉及以任何化学计量比(AlxGayN)包含Al、Ga和N的组合物，其中x介于0与1之间且y介于0与1之间。可替代地，第二有源III-N层23例如包含AlN。可替代地，第二有源III-N层23包含InAlGaN。诸如InAlGaN之类的组合物包含任何合适量的In。可替代地，第一有源III-N层22和第二有源III-N层23均包含InAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可替代地，第一有源III-N层22和第二有源III-N层23均包含BlInAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可以根据要获得的特性来选择有源层的组合物，并且组合物可以相应地变化。例如，利用包含约150nm厚度的GaN的第一有源III-N层22和包含约20nm厚度的AlGaN的第二有源III-N层23获得了良好的结果。在栅极区31中的第二有源III-N层23中形成完整凹部24，从而暴露第一有源III-N层22。这可以通过在诸如反应离子蚀刻或RIE的等离子体蚀刻工具中或者优选地在感应耦合等离子体或ICP工具中进行蚀刻来实现。试剂气体可以是Cl2或BCl3。可替代地，可以使用数字蚀刻工艺，而连续地且反复地，首先例如在O2、O3或N2O等离子体中氧化第二有源III-N层的顶表面，之后例如在SF6或CF4等离子体中将所形成的氧化物蚀刻掉。如图10A的放大图所示，在第二有源III-N层23的凹部24中形成包含AlN的AlN层45。根据替代实施方式，还在第二有源III-N层23的蚀刻侧壁上的栅极区31中的凹部24中形成包含AlN的AlN层45。AlN层45优选地是AlN的单个单层。AlN层45的厚度优选为1nm。电子受体介电层41形成在外延III-N半导体层叠层20的顶部上，并且更特别地在第二有源III-N层23的顶部上，从而形成在第二有源III-N层23的凹部24中的AlN层45的顶部上。根据替代实施方式，在第二有源III-N层23的顶部沉积掩膜并且在栅极区31中将该掩膜蚀刻掉。如图10C所示，然后在栅极区31中形成电子受体介电层41。电子受体介电层41包括与外延III-N半导体层叠层20的第二有源III-N层23接触的钝化表面410。电子受体介电层41还包括与钝化表面410相反的介电表面411。第二有源III-N层23包括与电子受体介电层41的钝化表面410接触的第二钝化表面230，从而在第二有源III-N层23与电子受体介电层41之间限定钝化接触界面231。钝化接触界面231延伸成使得钝化表面410在栅极区31中与第二钝化表面的10％至30％直接接触。换句话说，蚀刻掉除在栅极区31中之外的电子受体介电层41。电子受体介电层的厚度低于形成在第二有源III-N层23中的凹部24的深度。电子受体介电层41包含例如MgxSi1-xN，其中x介于0.05与0.95之间。根据替代实施方式，电子受体介电层41包含MgyA1-yN，其中y介于0.05与0.95之间。根据另一替代实施方式，电子受体介电层包含MgaSizAl1-a-zN，其中a介于0.05与0.95之间，并且其中z介于0.05与0.95之间，并且a+z介于0.1与1之间。MgSiN或MgAlN或MgSiAlN在外延III-N半导体层叠层20的顶部上外延生长，优选在第二有源III-N层23的顶部上外延生长。如图10C所示，钝化叠层40还包括氧化层42。钝化叠层40，且更特别地，电子受体介电层41和氧化层42例如通过MOCVD生长。根据替代实施方式，钝化叠层40通过MBE生长。氧化层42例如包含MgO。根据替代实施方式，氧化层42包含Alx或SiOx或其合金。根据另一替代实施方式，氧化层42包含诸如HfOx、ZrOx等的栅极介电材料。氧化层42还在形成在第二有源III-N层23的凹部24中延伸。氧化层42包括与介电表面411接触的氧化物表面420和与氧化物表面420相反的钝化绝缘表面421。介电表面411和氧化物表面420延伸成使得氧化物表面420沿着介电表面411的整个表面与介电表面411直接接触。在图10C中，在栅极区31中的钝化叠层40的顶部上形成栅极30。栅极30包括偏置表面300，通过该偏置表面将电压偏置施加到栅极30和与偏置表面300相反的栅极绝缘表面301。更特别地，在氧化层42的顶部上的栅极区31中形成栅极，从而在钝化绝缘表面421与栅极绝缘表面301之间限定绝缘接触界面423。绝缘接触界面423延伸成使得栅极绝缘表面301与钝化绝缘表面421的100％直接接触。如图10C所示，可以在源极区和漏极区中形成欧姆接触，从而形成金属氧化物半导体场效应晶体管1。
根据图11A至图11C中所示的实施方式，按照图11A至图11C中的不同步骤示意性所示地制造根据本发明的高电子迁移率晶体管。具有与在图2A至图2C中以及在图3A至图3B中以及在图4A至图4C中以及在图5A至图5C中以及在图6A至图6C中以及在图7A至图7C中以及在图8A至图8C中以及在图9A至图9C中以及在图10A至图10C中的部件相同的附图标记的部件执行相同功能。在图11A中可见，根据本发明的半导体结构包括衬底10和外延III-N半导体层叠层20。外延III-N半导体层叠层20包括第一有源III-N层22和第二有源III-N层23，在第一有源III-N层22与第二有源III-N层23之间具有二维电子气21。第一有源III-N层22的厚度例如介于20nm与500nm之间，优选地介于30nm与300nm之间，更优选地介于50nm与250nm之间，诸如例如为100nm至150nm。第二有源III-N层23的厚度例如介于10nm与100nm之间，优选地介于20nm至50nm之间。这种厚度的组合为有源层提供了良好的特性，例如就获得的2DEG 21而言。第一有源III-N层22包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第一有源III-N层22例如包含GaN。第二有源III-N层23包含氮化物以及B、Al、Ga、In和Tl中的一者或多者。第二有源III-N层23例如包含AlGaN。术语AlGaN涉及以任何化学计量比(AlxGayN)包含Al、Ga和N的组合物，其中x介于0与1之间且y介于0与1之间。可替代地，第二有源III-N层23例如包含AlN。可替代地，第二有源III-N层23包含InAlGaN。诸如InAlGaN之类的组合物包含任何合适量的In。可替代地，第一有源III-N层22和第二有源III-N层23均包含InAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可替代地，第一有源III-N层22和第二有源III-N层23均包含BlInAlGaN，并且第二有源III-N层23包括大于第一有源III-N层22的带隙的带隙，并且其中第二有源III-N层23包括大于第一有源III-N层22的极化的极化。可以根据要获得的特性来选择有源层的组合物，并且组合物可以相应地变化。例如，利用包含约150nm厚度的GaN的第一有源III-N层22和包含约20nm厚度的AlGaN的第二有源III-N层23获得了良好的结果。在栅极区31中的第二有源III-N层23中形成完整凹部24，从而暴露第一有源III-N层22。这可以通过在诸如反应离子蚀刻或RIE的等离子体蚀刻工具中或者优选地在感应耦合等离子体或ICP工具中进行蚀刻来实现。试剂气体可以是Cl2或BCl3。可替代地，可以使用数字蚀刻工艺，而连续地且反复地，首先例如在O2、O3或N2O等离子体中氧化第二有源III-N层的顶表面，之后例如在SF6或CF4等离子体中将所形成的氧化物蚀刻掉。在第二有源III-N层23的凹部24中形成包含AlN的AlN层45。根据替代实施方式，还在第二有源III-N层23的蚀刻侧壁上的栅极区31中的凹部24中形成包含AlN的AlN层45。AlN层45优选地是AlN的单个单层。AlN层45的厚度优选为1nm。电子受体介电层41形成在外延III-N半导体层叠层20的顶部上，并且更特别地在第二有源III-N层23的顶部上，从而形成在第二有源III-N层23的凹部24中的AlN层45的顶部上。根据替代实施方式，在第二有源III-N层23的顶部沉积掩膜并且在栅极区31中将该掩膜蚀刻掉。如图11B所示，然后在栅极区31中形成电子受体介电层41。电子受体介电层41包括与外延III-N半导体层叠层20的第二有源III-N层23接触的钝化表面410。电子受体介电层41还包括与钝化表面410相反的介电表面411。第二有源III-N层23包括与电子受体介电层41的钝化表面410接触的第二钝化表面230，从而在第二有源III-N层23与电子受体介电层41之间限定钝化接触界面231。钝化接触界面231延伸成使得钝化表面410在栅极区31中与第二钝化表面的10％至30％直接接触。换句话说，蚀刻掉除在栅极区31中之外的电子受体介电层41。电子受体介电层的厚度大于形成在第二有源III-N层23中的凹部24的深度。电子受体介电层41包含例如MgxSi1-xN，其中x介于0.05与0.95之间。根据替代实施方式，电子受体介电层41包含MgyA1-yN，其中y介于0.05与0.95之间。根据另一替代实施方式，电子受体介电层包含MgaSizAl1-a-zN，其中a介于0.05与0.95之间，并且其中z介于0.05与0.95之间，并且a+z介于0.1与1之间。MgSiN或MgAlN或MgSiAlN在外延III-N半导体层叠层20的顶部上外延生长，优选在第二有源III-N层23的顶部上外延生长。如图11C所示，钝化叠层40还包括氧化层42。钝化叠层40，且更特别他，电子受体介电层41和氧化层42例如通过MOCVD生长。根据替代实施方式，钝化叠层40通过MBE生长。氧化层42例如包含MgO。根据替代实施方式，氧化层42包含Alx或SiOx或其合金。根据另一替代实施方式，氧化层42包含诸如HfOx、ZrOx等的栅极介电材料。氧化层42包括与介电表面411接触的氧化物表面420和与氧化物表面420相反的钝化绝缘表面421。介电表面411和氧化物表面420延伸成使得氧化物表面420沿着介电表面411的整个表面与介电表面411直接接触。在图11C中，在栅极区31中的钝化叠层40的顶部上形成栅极30。栅极30包括偏置表面300，通过该偏置表面将电压偏置施加到栅极30和与偏置表面300相反的栅极绝缘表面301。更特别地，在氧化层42的顶部上的栅极区31中形成栅极，从而在钝化绝缘表面421与栅极绝缘表面301之间限定绝缘接触界面423。绝缘接触界面423延伸成使得栅极绝缘表面301与钝化绝缘表面421的100％直接接触。如图11C所示，可以在源极区和漏极区中形成欧姆接触，从而形成金属氧化物半导体场效应晶体管1。
图12示意性地示出了根据本发明的高电子迁移率晶体管的制造方法的步骤。在步骤101中，提供衬底10。在步骤102中，由此在衬底10的顶部上提供外延III-N半导体层叠层20。外延III-N半导体层叠层20包括有源层，该有源层包括第一有源III-N层、在第一有源III-N层的顶部上的第二有源III-N层，其中第二有源III-N层包括凹部24，并且其中包括在第一有源III-N层与第二有源III-N层之间的二维电子气。在步骤103中，随后在外延III-N半导体层叠层20的顶部上提供钝化叠层40。钝化叠层40包括电子受体介电层41。电子受体介电层41包含掺杂有硅和/或铝的氮化镁。电子受体介电层41在凹部24中延伸。最后，在步骤104中，在栅极区31中的电子受体介电层41的顶部上提供栅极30。
尽管已经通过参考特定实施方式对本发明进行了说明，但是对于本领域技术人员而言显而易见的是，本发明不限于前述说明性实施方式的细节，并且本发明可以在不脱离其范围的情况下通过各种改变和修改来实现。因此，本实施方式在所有方面都应被认为是说明性的而不是限制性的，本发明的范围由所附权利要求而不是前述说明书来指示，并且因此所有落入权利要求的含义和等同范围内的改变旨在包含在其中。换句话说，预期涵盖落入基本原理的范围内并且基本属性在本专利申请中被要求保护的任何和所有修改、变化或等同物。此外，本专利申请的读者将理解，词语“包括”或“包含”不排除其他元件或步骤，词语“一”或“一种”不排除多个，并且单个诸如计算机系统、处理器或另一集成单元之类的单元可以实现权利要求中记载的若干装置的功能。权利要求中的任何附图标记不应被解释为限制有关的相应权利要求。当在说明书或权利要求中使用术语“第一”、“第二”、“第三”、“a”、“b”、“c”等时，这些术语被引入以用于在相似的元件或步骤之间区分，而不一定描述一种按顺序或按时间排序的序列。类似地，引入术语“顶部”、“底部”、“上方”、“下方”等是为了描述的目的，而不一定表示相对位置。应当理解的是，如此使用的术语在适当的情况下是可互换的，并且本发明的实施方式能够根据本发明以其他顺序或者以不同于上述或所示的取向来操作。
Claims (15)
1.一种用于模拟应用的高电子迁移率晶体管(1)，所述高电子迁移率晶体管(1)包括：
-衬底(10)；
-位于所述衬底(10)的顶部上的外延III-N半导体层叠层(20)，所述外延III-N半导体层叠层(20)包括有源层，所述有源层包括：
第一有源III-N层(22)；以及
第二有源III-N层(23)，所述第二有源III-N层包括位于栅极区(31)中的凹部(24)；
在所述第一有源III-N层(22)与所述第二有源III-N层(23)之间具有二维电子气(21)；
-位于所述外延III-N半导体层叠层(20)的顶部上并且位于所述栅极区(31)中的栅极(30)；以及
-位于所述外延III-N半导体层叠层(20)与所述栅极(30)之间的钝化叠层(40)，其中，所述钝化叠层(40)包括电子受体介电层(41)，所述电子受体介电层适于在所述栅极(30)未被偏置时耗尽所述二维电子气(21)；其中，所述电子受体介电层(41)在所述凹部(24)中延伸，并且其中，所述电子受体介电层(41)包括掺杂有硅和/或铝的氮化镁。
2.根据权利要求1所述的高电子迁移率晶体管(1)，其中，所述电子受体介电层(41)包括以下中的一者或多者：
-MgSiN；
-MgAlN；
-MgSiAlN。
3.根据权利要求1所述的高电子迁移率晶体管(1)，其中，所述电子受体介电层(41)包括以下中的一者或多者：
-MgxSi1-xN，其中，x介于0.05与0.95之间；
-MgyAl1-yN，其中，y介于0.05与0.95之间；
-MgaSizAl1-a-zN，其中，a介于0.05与0.95之间，并且其中，z介于0.05与0.95之间，并且其中，a+z介于0.1与1之间。
4.根据前述权利要求中的任一项所述的高电子迁移率晶体管(1)，其中，所述电子受体介电层(41)在所述外延III-N半导体层叠层(20)的顶部上外延生长。
5.根据前述权利要求中的任一项所述的高电子迁移率晶体管(1)，其中，所述钝化叠层(40)还包括氧化层(42)。
6.根据权利要求5所述的高电子迁移率晶体管(1)，其中，所述氧化层(42)包括MgO。
7.根据前述权利要求中的任一项所述的高电子迁移率晶体管(1)，其中：
-所述电子受体介电层(41)包括与所述外延III-N半导体层叠层(20)接触的钝化表面(410)、和与所述钝化表面(410)相反的介电表面(411)；以及
-所述第二有源III-N层(23)包括与所述电子受体介电层(41)的所述钝化表面(410)接触的第二钝化表面(230)，从而在所述第二有源III-N层(23)与所述电子受体介电层(41)之间限定钝化接触界面(231)。
8.根据权利要求7所述的高电子迁移率晶体管(1)，其中，所述钝化接触界面(231)延伸成使得所述钝化表面(410)沿着所述第二钝化表面(230)的整个表面与所述第二钝化表面(230)直接接触。
9.根据权利要求7所述的高电子迁移率晶体管(1)，其中，
-所述钝化接触界面(231)延伸成使得所述钝化表面(410)在栅极区(31)中与所述第二钝化表面(230)的10％至30％直接接触；以及
-所述钝化叠层(40)还包括在所述第二有源III-N层(23)的顶部上并且在所述电子受体介电层(41)的两侧形成的两个电子供体介电层(43；44)，使得两个电子供体介电层(43；44)中的每个电子供体介电层包括与所述第二有源III-N层(23)直接接触的III-N接触表面(430；440)。
10.根据权利要求7或8或9所述的高电子迁移率晶体管(1)，其中，位于所述栅极区(31)中的所述III-N凹部(24)延伸成完全穿过所述第二有源III-N层(23)，从而暴露出所述第一有源III-N层(22)。
11.根据权利要求10所述的高电子迁移率晶体管(1)，其中，所述电子受体介电层(41)在所述凹部(24)中延伸，使得所述钝化表面(410)与位于所述凹部(24)中的所述第一有源III-N层(22)直接接触。
12.根据权利要求10所述的高电子迁移率晶体管(1)，其中，所述钝化叠层(40)还包括AlN层(45)，使得所述AlN层(45)与位于所述凹部(24)中的所述第一有源III-N层(22)直接接触；并且其中，所述电子受体介电层(41)在所述AlN层(45)的顶部上于所述凹部(24)中延伸。
13.一种用于制造高电子迁移率晶体管(1)的方法，所述方法包括以下步骤：
-提供衬底(10)；
-在所述衬底(10)的顶部上提供外延III-N半导体层叠层(20)，其中，所述提供所述外延III-N半导体层叠层(20)包括提供有源层，所述有源层包括：
第一有源III-N层(22)；以及
第二有源III-N层(23)；
从而在所述第一有源III-N层(22)与所述第二有源III-N层(23)之间形成二维电子气(21)；
-在栅极区(31)中于所述第二有源III-N层(23)中形成凹部(24)；
-在所述外延III-N半导体层叠层(20)的顶部上提供钝化叠层(40)，其中，所述钝化叠层(40)包括电子受体介电层(41)；以及
-在栅极区(31)中于所述电子受体介电层(41)的顶部上提供栅极(30)，使得所述电子受体介电层(41)在所述栅极(30)未被偏置时耗尽所述二维电子气(21)；其中，所述电子受体介电层(41)在所述凹部(24)中延伸，并且其中，所述电子受体介电层(41)包括掺杂有硅和/或铝的氮化镁。
14.根据权利要求13所述的方法，其中，所述提供所述电子受体介电层(41)对应于使所述电子受体介电层(41)外延生长。
15.根据权利要求13所述的方法，其中，所述方法还包括以下步骤：
-在源极区(51)和漏极区(52)中蚀刻所述钝化叠层(40)；以及
-分别在所述源极区(51)和所述漏极区(52)中形成欧姆接触。
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