CN103718300A - Iii族氮化物金属绝缘体半导体场效应晶体管 - Google Patents

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Abstract

一种场效应晶体管（FET）包括：III族氮化物沟道层；沟道层上的III族氮化物势垒层，其中势垒层的能带带隙大于沟道层的能带带隙；与一个III族氮化物层电耦接的源极；与一个III族氮化物层电耦接的漏极；用于将栅极与势垒层和沟道层电绝缘的栅极绝缘层叠层，其包括例如SiN的绝缘层，以及AlN层；位于源极与漏极之间的区域的栅极，其与绝缘层接触；并且其中AlN层与一个III族氮化物层接触。

Description

III族氮化物金属绝缘体半导体场效应晶体管
相关申请的交叉引用
本申请要求在2011年7月29日提交的美国临时申请No.61/513426的优先权，此临时申请被全文引用并入本文。本申请涉及在2010年10月21日提交的美国专利申请No.12/909,497,其于2012年2月28日发布为美国专利No.8,124,505。
技术领域
本发明涉及一种III族氮化物场效应晶体管（FET），尤其涉及
金属绝缘体半导体场效应晶体管的器件结构与制造方法。
背景技术
由于GaN绝佳的材料特性，由其制造的晶体管适用于高压、高温与高速操作。GaN晶体管的一个关键应用为制造开关器件，能够控制电功率流。对于功率开关应用，其强烈需求使用常闭型晶体管。为了实现常闭操作，必须存在一个栅极介电层，其允许在栅极上施加正向偏压，且同时不会有俘获或泄露问题。
在现有技术中，栅极介电层通常包括二氧化硅（SiO2）、氮化硅（SiN）与氧化铝（Al2O3）。虽然这些介电层均为阻挡电流泄露的有效候选材料，但这些栅极绝缘层与III族氮化物半导体界面处存在较高的界面陷阱态密度。这些陷阱态会引起不期望的阈值电压漂移。这些陷阱态也会在源极与漏极之间带来一个附加的泄露通道。
在以下文献中描述了使用AlN介质层作为栅极绝缘层：T.Hashizume,E.Alekseev,D.Pavlidis,K.Boutros,and J.Redwing,“Capacitance-Voltage Characterization of AlN/GaN Metal-Insulator-Semiconductor Structures Grown on Sapphire Substrate by Metalorganic Chemical Vapor Deposition,”Jounal of Applied Physics,vol.88,no.4,pp.1983-1986,Aug2000；以及T.Chen,G.Jiao,Z.Li,F.Li,K.Shao,and N.Yang,“AlGaN/GaN MIS HEMT with ALD Dielectric,”Digest of CS MANTECh Conference,pp.227-230,April2006。
在上述参考文献中描述的由AlN形成的栅极绝缘层或介电层具有正向栅极泄漏电流仍然过高的缺点，其在正向栅极偏压为3V时的典型正向栅极泄漏电流超过10μA/mm。
S.D.Burnham,K.Boutros,P.Hashimoto,C.Butler,D.W.S.Wong,M.Hu,and M.Micovic,“Gate-recessed Normally-off GaN-on-Si HEMTusing a new O2/BCl3Digital Etching Technique,”at ICNS-8Jeju,Korea,2009；以及在2010年10月21日提交的美国专利申请No.12/909,497中描述了用于实施一个精确深度控制与良好均匀性的栅极凹槽刻蚀的方法。
具有低界面陷阱密度与低泄露的栅极介电层是GaN器件的长期需求。研究人员尝试在III族氮化物半导体内使用各种不同的介电层以用于栅极绝缘层。如上述讨论，尽管研究了多年，但并未成功地同时获得低栅极泄漏电流以及由阈值电压滞回、最大漏极电流密度与截止状态漏极泄露电流显示的低界面陷阱密度，尤其是在常闭型晶体管中。
因此，需要可以与III族氮化物半导体形成良好界面、并且具有低界面陷阱密度与极低泄露电流的栅极绝缘层。同时还需要阈值电压大于3V、阈值电压滞回小于0.3V、栅极泄漏电流密度小于10μA/mm、截止状态漏极泄露电流小于10μA/mm、最大漏极电流密度大于150mA/mm。本发明公开的实施例尝试满足这些与其他需求。
发明内容
在本发明的第一个实施例中，一种场效应晶体管（FET）包括：III族氮化物沟道层；III族氮化物势垒层，其位于沟道层上，其中势垒层的能带带隙大于沟道层的能带带隙；源极，其与一个III族氮化物层电耦接；漏极，其与一个III族氮化物层电耦接；栅极绝缘层叠层，其用于将栅极与势垒层和沟道层电绝缘，该栅极绝缘层叠层包括例如SiN的绝缘层和AlN层；以及栅极，其位于源极与漏极之间的区域，并与绝缘层接触，以及其中AlN层与一个III族氮化物层接触。
在本发明的另一个实施例中，一种制造场效应晶体管的方法包括：在衬底上方形成III族氮化物沟道层；在沟道层上形成III族氮化物势垒层，其中势垒层的能带带隙大于沟道层的能带带隙；形成与一个III族氮化物层电耦接的源极；形成与一个III族氮化物层电耦接的漏极；形成栅极绝缘层堆，用于将栅极与势垒层和沟道层电绝缘，该栅极绝缘层叠层包括例如SiN的绝缘层和AlN层；以及在源极与漏极之间区域的绝缘层上形成栅极，其中AlN层与一个III族氮化物层接触。
附图说明
图1示出了根据本发明的FET器件结构的立面剖视图；
图2示出了根据本发明制造的FET的对数坐标的Id（Ig）与Vg的特性曲线图。
图3示出了根据本发明制造的FET的线性坐标的Id（Ig）与Vg的特性曲线图。
图4示出了根据本发明制造的FET在固定栅极偏压为0V时测量的截止状态泄露电流随漏极偏压变化的示图；以及
图5与图6示出了根据本发明的制造FET的方法的流程图。
具体实施方式
在以下描述中，阐述了多个具体细节以清楚地描述本文公开的各具体实施例。但是，本领域技术人员应理解，本发明可在没有以下讨论的具体细节的情况下实施。在其他实例中，并未对公知特征进行描述以免混淆本发明。
图1示出了根据本发明的FET10器件结构的立面剖视图。该FET具有在衬底12上形成的缓冲层14。在缓冲层14上形成了沟道层16，并且在沟道层16上形成了电子供给层18，该电子供给层也可被称为势垒层。
衬底12的材料可以是硅（Si）、碳化硅（SiC）、蓝宝石、氮化镓（GaN）、或氮化铝（AlN）。
缓冲层14可以是由化学气相淀积或分子束外延生长在衬底12上的III族氮化物材料的叠层。
沟道层16为由化学气相淀积或分子束外延生长在缓冲层14上的III族氮化物材料。典型的沟道层16为未掺杂的GaN层，其厚度范围为5纳米至数微米。
电子供给层18，也称为势垒层，可以是由化学气相淀积或分子束外延生长在沟道层上的III族氮化物材料的叠层。电子供给层18为能带带隙大于沟道层16的III族氮化物材料。典型的电子供给层18可以为AlGaN合金，其Al组分含量约为10-30%并且其厚度为5-50纳米（nm）。
未施加外部偏压时，由于极化效应，在电子供给层18与沟道层16界面处聚集移动电子。
源极20与漏极24由金属组成，并且与III族氮化物层接触。典型的源极20与漏极24通过对钛、铝、氮化物、以及金（Ti/Al/Ni/Au）合金成的叠层进行合金形成，以与移动电子进行电接触。
可以通过刻蚀进入电子供给层18、也可能刻蚀进入沟道层16来形成栅极沟槽26。该刻蚀可以为等离子体刻蚀。栅极沟槽26降低了其下方区域的电子密度。如图1所示，栅极沟槽26的底部32可以位于电子供给层18内，或栅极沟槽26的底部32可以位于沟道层16内。
栅极绝缘层叠层，也可称为栅极介电层，生长于栅极沟道层26内。该栅极绝缘层也可覆盖电子供给层18的表面。
栅极绝缘层叠层至少包含直接布置在FET的一个层上或层内的AlN基层（其为栅极22与势垒层和沟道层之间形成了具有很低界面态密度的绝缘层）和在AlN基层上的用于阻挡泄漏电流的SiN层或其他绝缘材料层。
如图1所示，栅极绝缘层叠层可由在其底部的至少一个氮化铝（AlN）层28、以及在AlN层28之上的至少一个氮化硅（SiN）层30组成。AlN层28的厚度范围可为1-50nm，且SiN层30的厚度范围同样为1-50nm。栅极绝缘层叠层填充了栅极沟槽26并且延伸至电子供给层18的表面上。AlN层28的底部32与电子供给层18直接接触，或者当栅极沟槽延伸至沟道层16中时，AlN层28的底部32与沟道层16直接接触。
在如常闭型晶体管的一些实施例中，并不需要形成栅极沟槽。在这些实施例中，栅极绝缘层叠层在电子供给层18（也被称为势垒层）上形成。
AlN层28可为单晶材料、非晶材料、或多晶材料。典型的AlN层28为非晶材料。
可以通过化学气相淀积（CVD）利用CVD反应器生长AlN层28与SiN层30，生长温度超过300摄氏度。在一个AlN层28为非晶材料或多晶材料的实施例中，可通过金属有机物化学气相淀积（CVD）在低于800摄氏度的温度下生长AlN层28。
栅极22在AlN层28与SiN层30的绝缘层叠层上形成。如图1所示，栅极22在SiN层30上形成。栅极22可以由金属形成，如金（Au）；其也可由金属叠层形成，如镍/金（Ni/Au）叠层。
源极20与漏极24在栅极沟槽26的两侧形成，且与沟道层16内的移动电子形成电接触。
如上述讨论，在现有工艺中栅极介电层通常包括二氧化硅（SiO2）、氮化硅（SiN）、与氧化铝（Al2O3）。虽然这些介电层为阻挡泄露电流的良好的候选材料，但其通常会在III族氮化物半导体与栅极绝缘层之间带来较高的界面陷阱态密度。这些陷阱态会导致不希望得到的阈值电压漂移。其同样会在源极与漏极之间带来额外的泄露通道。
根据本发明制造的场效应晶体管包含栅极介电层，其为一个栅极绝缘层叠层，包含：AlN绝缘层28，用以与III族氮化物半导体形成良好的界面；和SiN绝缘层30，用以有效阻挡泄漏电流。包含此栅极介电层叠层的常闭型III族氮化物场效应晶体管提供了以下特性：阈值电压大于1伏（V）；阈值电压滞回小于0.5V；在栅极偏压为-5V至5V的范围内，栅极泄漏电流密度小于10μA/mm；在栅极偏压为0V时，截止状态漏极泄露电流密度小于10μA/mm；并且最大漏极电流密度大于150mA/mm。
图2示出了根据本发明制造的FET的对数坐标的Id（Ig）与Vg的特性曲线图。图3示出了根据本发明制造的FET的线性坐标的Id（Ig）与Vg的特性曲线图。可以观察到一个较高的正向阈值，约为3V，这说明AlN层28与SiN层30组成的栅极绝缘层叠层并未明显增加固定电荷。同样还可观察到在正向与反向扫描中的滞回很低，这说明陷阱态密度较低。在整个栅极偏压范围内的栅极电流均很低，这说明AlN层28与SiN层30组成的栅极绝缘层叠层有效阻挡了泄漏电流。
图4示出了在固定栅极偏压为0V时测量得到的截止状态泄露电流随漏极偏压变化的示图。在漏极偏压高达50V时，漏极/栅极泄漏电流低至65/35nA/mm，这说明通过AlN层28与SiN层30组成的栅极绝缘层叠层到达电子供给层18或沟道层16的电子传导率极低。
图5与图6示出了根据本发明的制造FET的方法的流程图。
参照图5所示的方法，在步骤100，在衬底上方形成III族氮化物沟道层。此后在步骤102，在沟道层上形成III族氮化物势垒层，势垒层的能带带隙大于沟道层的能带带隙。此后在步骤104，形成电耦接至一个III族氮化物层的源极。此后在步骤106，形成电耦接至一个III族氮化物层的漏极。此后在步骤108，形成栅极绝缘层叠层，其用于将栅极与势垒层和沟道层电绝缘。该栅极绝缘层叠层包括例如SiN的绝缘层和AlN层。此后在步骤110，在源极与漏极之间区域的绝缘层上形成栅极。如步骤112所示，AlN层与一个III族氮化物层接触。
现在参照图6，根据本发明的一种制造FET的方法包括：在步骤120，在源极与漏极之间形成栅极沟槽，该栅极沟槽延伸至势垒层中或延伸至沟道层中。如图所示：在步骤122，栅极沟槽的底部位于势垒层中或沟道层中；在步骤124，AlN层位于栅极沟槽底部；以及在步骤126，绝缘层位于AlN层上方。如步骤128所示，栅极沟槽可由刻蚀或等离子体刻蚀形成。
至此根据专利条例要求对本发明进行了描述，而本领域技术人员可以理解如何对本发明做出改变与修改以使本发明达到其具体需求或条件。可以在不脱离在此公开的本发明范围和思想情况下进行这些改变与修改。
为了符合相关法律要求的示范和公开，呈现了前述关于示范性实施例与优选实施例的细节描述。其目的并非穷举，也不是将本发明限制为所描述的（多个）精确形式，而只为了使得本领域其他技术人员可以理解如何使本发明适用于特定用途或实施方法。很显然，本领域的从业技术人员有可能对本发明做出改进与变化。示范性实施例的描述的目的不在于进行限制，其可包含公差、特征尺寸、特定工作条件、工程规格、或诸如此类，并且其可在不同实施过程中进行变化或随着本领域状态进行改变，并且也不应当从示范性实施例的描述中暗示任何限制。申请人已针对本领域的当前状态进行了本公开并且还预期了改进，未来适应性改变应当考虑这些改进，即根据本领域当时的当前状态考虑这些改进。本发明保护范围旨在由所附权利要求书及其可适用等价物限定。以单数形式对权利要求元素的引用并不意味“一个且唯一一个”，除非有明确陈述。此外，本公开中没有任何元素、组件、或方法与处理步骤意图致力于贡献给公众，而不管权利要求书中是否已明确记载该元素、组件、或步骤。本文中没有任何权利要求元素应当按照35U.S.C Sec.112，第六款规定进行理解，除非此元素使用“用于…装置”方式进行明确陈述；并且本文中没有方法或处理步骤应当按照上述规定进行理解，除非此步骤、或多个步骤，使用“包含…（多个）步骤”方式进行明确陈述。
本文中描述的所有元素、部分、与步骤均为优选。应当理解的是，如对本领域技术人员显然的是，此处任何元素、部分、与步骤均可由其他元素、部分、与步骤所代替，或者一起删除。
宽泛地讲，本文至少公开了一种场效应晶体管（FET），其包括：III族氮化物沟道层；III族氮化物势垒层，其位于沟道层之上，其中势垒层的能带带隙大于沟道层的能带带隙；源极，其与一个III族氮化物层电耦接；漏极，其与一个III族氮化物层电耦接；栅极绝缘层叠层，其用于将栅极与势垒层和沟道层电绝缘，该栅极绝缘层叠层包括例如SiN的绝缘层和AlN层；以及栅极，其位于源极与漏极之间的区域，并与绝缘层接触；以及其中AlN层与一个III族氮化物层接触。
构思
本文公开了以下构思
构思1.一种场效应晶体管（FET），包括：
III族氮化物沟道层；
III族氮化物势垒层，位于所述沟道层之上，其中势垒层的能带带隙大于沟道层的能带带隙；
源极，与一个III族氮化物层电耦接；
漏极，与一个III族氮化物层电耦接；
栅极绝缘层叠层，用于将栅极与所述势垒层和所述沟道层电绝缘，所述栅极绝缘层叠层包括：
例如SiN的绝缘层；以及
AlN层；以及
栅极，位于所述源极与所述漏极之间的区域，并与所述绝缘层接触；
其中所述AlN层与一个III族氮化物层接触。
构思2.构思1所述FET，其中：
所述绝缘层厚度为1-50纳米；以及
所述AlN层厚度为1-50纳米。
构思3.构思1或2所述的FET，还包括：
栅极沟槽，位于源极与漏极之间，且延伸至所述势垒层中或延伸至所述沟道层中；
其中，所述栅极沟槽的底部位于所述势垒层中或所述沟道层中级工；
其中，所述AlN层位于所述栅极沟槽底部；以及
其中，所述绝缘层位于所述AlN层上方。
构思4.构思1、2或3所述的FET，其中：
所述AlN层在所述势垒层之上；以及
所述绝缘层位于所述AlN层上方。
构思5.前述任一构思所述的FET，还包括：
衬底，其包括硅（Si）、碳化硅（SiC）、蓝宝石、氮化镓（GaN）、或氮化铝（AlN）；以及
缓冲层，其位于所述衬底与所述沟道层之间。
构思6.前述任一构思所述的FET，其中：
所述沟道层包括GaN；以及
所述势垒层包括AlGaN。
构思7.前述任一构思所述的FET，其中所述AlN层包括单晶材料、非晶材料、或多晶材料。
构思8.前述任一构思所述的FET，其中阈值电压大于1伏（V）。
构思9.构思1-7中任一构思所述的FET，其中阈值电压滞回小于0.5V。
构思10.前述任一构思所述的FET，其中在栅极偏压为-5V至5V的范围内，栅极泄漏电流密度小于10μA/mm。
构思11.前述任一构思所述的FET，其中在栅极偏压为0V时，截止状态漏极泄露电流密度小于10μA/mm。
构思12.前述任一构思所述的FET，其中最大漏极电流密度大于150mA/mm。
构思13.一种制造场效应晶体管（FET）的方法，包括：
在衬底上方形成III族氮化物沟道层；
在沟道层上形成III族氮化物势垒层，其中所述势垒层的能带带隙大于所述沟道层的能带带隙；
形成与一个III族氮化物层电耦接的源极；
形成与一个III族氮化物层电耦接的漏极；
形成栅极绝缘层叠层，用于将栅极与所述势垒层和所述沟道层电绝缘，所述栅极绝缘层叠层包括：
例如SiN的绝缘层；以及
AlN层；以及
在源极与漏极之间的区域的绝缘层上形成栅极；
其中所述AlN层与一个III族氮化物层接触。
构思14.构思13所述的方法，其中
所述绝缘层厚度为1-50纳米；以及
所述AlN层厚度为1-50纳米。
构思15.构思13或14所述的方法，还包括
在所述源极与所述漏极之间形成栅极沟槽，所述栅极沟槽延伸至所述势垒层中或延伸至所述沟道层中；
其中，所述栅极沟槽的底部位于所述势垒层中或所述沟道层中；
其中，所述AlN层位于所述栅极沟槽底部；以及
其中，所述绝缘层位于所述AlN层上方。
构思16.构思15所述的方法，其中形成栅极沟槽包括刻蚀或等离子体刻蚀。
构思17.构思13、14或15所述的方法，其中：
在所述势垒层上形成所述AlN层；以及
在所述AlN层上方形成所述绝缘层。
构思18.前述任一构思所述的方法，还包括：
提供衬底，所述衬底包括硅（Si）、碳化硅（SiC）、蓝宝石、氮化镓（GaN）、或氮化铝（AlN）；以及
在所述衬底与所述沟道层之间形成缓冲层。
构思19.前述任一构思所述的方法，其中所述AlN层由单晶材料、非晶材料、或多晶材料形成。
构思20.前述任一构思所述的方法，其中形成所述栅极绝缘层叠层包括：
使用化学气相淀积（CVD）生长所述AlN层与所述绝缘层，生长温度高于300摄氏度。
构思21.前述任一构思所述的方法，其中形成所述栅极绝缘层叠层包括：
使用金属有机物化学气相淀积（CVD）生长所述AlN层，生长温度低于800摄氏度；
其中所述AlN层为非晶材料或多晶材料。
构思22.前述任一构思所述的方法，其中：
形成III族氮化物沟道层，包括：
使用化学气相淀积或分子束外延生长所述沟道层；
其中所述沟道层厚度为5纳米至3微米；以及
形成III族势垒层，包括：
使用化学气相淀积或分子束外延生长所述势垒层；
其中所述势垒层厚度为5纳米至50纳米。
权利要求书(按照条约第19条的修改)
1.一种场效应晶体管（FET），包括：
III族氮化物沟道层；
III族氮化物势垒层，位于所述沟道层之上，其中势垒层的能带带隙大于沟道层的能带带隙；
源极，其与一个III族氮化物层电耦接；
漏极，其与一个III族氮化物层电耦接；
栅极沟槽，位于源极与漏极之间，且延伸至所述势垒层中或延伸至所述沟道层中；
栅极绝缘层叠层，用于将栅极与所述势垒层和所述沟道层电绝缘，所述栅极绝缘层叠层包括：
在栅极沟槽的底部的AlN层；以及
位于AlN层上方的例如SiN的绝缘层；以及
栅极，位于所述源极与所述漏极之间的区域，并与所述绝缘层接触；
其中所述AlN层与一个III族氮化物层接触；以及
其中所述场效应晶体管为常闭型场效应晶体管。
2.如权利要求1所述的FET，其中：
所述绝缘层厚度为1-50纳米；以及
所述AlN层厚度为1-50纳米。
3.如权利要求1所述的FET，
其中，所述栅极沟槽的所述底部位于所述势垒层中或所述沟道层中。
4.如权利要求1所述的FET，其中：
所述AlN层在所述势垒层之上；以及
所述绝缘层位于所述AlN层上方。
5.如权利要求1所述的FET，还包括：
衬底，其包括硅（Si）、碳化硅（SiC）、蓝宝石、氮化镓（GaN）、或氮化铝（AlN）；以及
缓冲层，其位于所述衬底与所述沟道层之间。
6.如权利要求1所述的FET，其中：
所述沟道层包括GaN；以及
所述势垒层包括AlGaN。
7.如权利要求1所述的FET，其中所述AlN层包括单晶材料、非晶材料、或多晶材料。
8.如权利要求1所述的FET，其中阈值电压大于1伏（V）。
9.如权利要求1所述的FET，其中阈值电压滞回小于0.5V。
10.如权利要求1所述的FET，其中在栅极偏压为-5V至5V的范围内，栅极泄漏电流密度小于10μA/mm。
11.如权利要求1所述的FET，其中在栅极偏压为0V时，截止状态漏极泄露电流密度小于10μA/mm。
12.如权利要求1所述的FET，其中最大漏极电流密度大于150mA/mm。
13.一种制造场效应晶体管（FET）的方法，包括：
在衬底上方形成III族氮化物沟道层；
在沟道层上形成III族氮化物势垒层，其中所述势垒层的能带带隙大于所述沟道层的能带带隙；
形成与一个III族氮化物层电耦接的源极；
形成与一个III族氮化物层电耦接的漏极；
在所述源极与所述漏极之间形成栅极沟槽，所述栅极沟槽延伸至所述势垒层中或延伸至所述沟道层中；
形成栅极绝缘层叠层，用于将栅极与所述势垒层和所述沟道层电绝缘，所述栅极绝缘层叠层包括：
在栅极沟槽底部形成AlN层；以及
在AlN层上方形成例如SiN的绝缘层；以及
在源极与漏极之间的区域的绝缘层上形成所述栅极；
其中所述AlN层与一个III族氮化物层接触。
14.如权利要求13所述的方法，其中
所述绝缘层厚度为1-50纳米；以及
所述AlN层厚度为1-50纳米。
15.如权利要求13所述的方法，
其中，所述栅极沟槽的所述底部位于所述势垒层中或所述沟道层中。
16.如权利要求15所述的方法，其中形成栅极沟槽包括刻蚀或等离子体刻蚀。
17.如权利要求13所述的方法，其中：
在所述势垒层上形成所述AlN层；以及
在所述AlN层上方形成所述绝缘层。
18.如权利要求13所述的方法，还包括：
提供衬底，所述衬底包括硅（Si）、碳化硅（SiC）、蓝宝石、氮化镓（GaN）、或氮化铝（AlN）；以及
在所述衬底与所述沟道层之间形成缓冲层。
19.如权利要求13所述的方法，其中所述AlN层由单晶材料、非晶材料、或多晶材料形成。
20.如权利要求13所述的方法，其中形成所述栅极绝缘层叠层包括：
使用化学气相淀积（CVD）生长所述AlN层与所述绝缘层，生长温度高于300摄氏度。
21.如权利要求13所述的方法，其中形成所述栅极绝缘层叠层包括：
使用金属有机物化学气相淀积（CVD）生长所述AlN层，生长温度低于800摄氏度；
其中所述AlN层为非晶材料或多晶材料。
22.如权利要求13所述的方法，其中：
形成III族氮化物沟道层，包括：
使用化学气相淀积或分子束外延生长所述沟道层；
其中所述沟道层厚度为5纳米至3微米；以及
形成III族氮化物势垒层，包括：
使用化学气相淀积或分子束外延生长所述势垒层；
其中所述势垒层厚度为5纳米至50纳米。

Claims (22)

1.一种场效应晶体管（FET），包括：
III族氮化物沟道层；
III族氮化物势垒层，位于所述沟道层之上，其中势垒层的能带带隙大于沟道层的能带带隙；
源极，其与一个III族氮化物层电耦接；
漏极，其与一个III族氮化物层电耦接；
栅极绝缘层叠层，用于将栅极与所述势垒层和所述沟道层电绝缘，所述栅极绝缘层叠层包括：
例如SiN的绝缘层；以及
AlN层；以及
栅极，位于所述源极与所述漏极之间的区域，并与所述绝缘层接触；
其中所述AlN层与一个III族氮化物层接触。
2.如权利要求1所述的FET，其中：
所述绝缘层厚度为1-50纳米；以及
所述AlN层厚度为1-50纳米。
3.如权利要求1所述的FET，还包括：
栅极沟槽，位于源极与漏极之间，且延伸至所述势垒层中或延伸至所述沟道层中；
其中，所述栅极沟槽的底部位于所述势垒层中或所述沟道层中；
其中，所述AlN层位于所述栅极沟槽底部；以及
其中，所述绝缘层位于所述AlN层上方。
4.如权利要求1所述的FET，其中：
所述AlN层在所述势垒层之上；以及
所述绝缘层位于所述AlN层上方。
5.如权利要求1所述的FET，还包括：
衬底，其包括硅（Si）、碳化硅（SiC）、蓝宝石、氮化镓（GaN）、或氮化铝（AlN）；以及
缓冲层，其位于所述衬底与所述沟道层之间。
6.如权利要求1所述的FET，其中：
所述沟道层包括GaN；以及
所述势垒层包括AlGaN。
7.如权利要求1所述的FET，其中所述AlN层包括单晶材料、非晶材料、或多晶材料。
8.如权利要求1所述的FET，其中阈值电压大于1伏（V）。
9.如权利要求1所述的FET，其中阈值电压滞回小于0.5V。
10.如权利要求1所述的FET，其中在栅极偏压为-5V至5V的范围内，栅极泄漏电流密度小于10μA/mm。
11.如权利要求1所述的FET，其中在栅极偏压为0V时，截止状态漏极泄露电流密度小于10μA/mm。
12.如权利要求1所述的FET，其中最大漏极电流密度大于150mA/mm。
13.一种制造场效应晶体管（FET）的方法，包括：
在衬底上方形成III族氮化物沟道层；
在沟道层上形成III族氮化物势垒层，其中所述势垒层的能带带隙大于所述沟道层的能带带隙；
形成与一个III族氮化物层电耦接的源极；
形成与一个III族氮化物层电耦接的漏极；
形成栅极绝缘层叠层，用于将栅极与所述势垒层和所述沟道层电绝缘，所述栅极绝缘层叠层包括：
例如SiN的绝缘层；以及
AlN层；以及
在源极与漏极之间的区域的绝缘层上形成栅极；
其中所述AlN层与一个III族氮化物层接触。
14.如权利要求13所述的方法，其中
所述绝缘层厚度为1-50纳米；以及
所述AlN层厚度为1-50纳米。
15.如权利要求13所述的方法，还包括：
在所述源极与所述漏极之间形成栅极沟槽，所述栅极沟槽延伸至所述势垒层中或延伸至所述沟道层中；
其中，所述栅极沟槽的底部位于所述势垒层中或所述沟道层中；
其中，所述AlN层位于所述栅极沟槽底部；以及
其中，所述绝缘层位于所述AlN层上方。
16.如权利要求15所述的方法，其中形成栅极沟槽包括刻蚀或等离子体刻蚀。
17.如权利要求13所述的方法，其中：
在所述势垒层上形成所述AlN层；以及
在所述AlN层上方形成所述绝缘层。
18.如权利要求13所述的方法，还包括：
提供衬底，所述衬底包括硅（Si）、碳化硅（SiC）、蓝宝石、氮化镓（GaN）、或氮化铝（AlN）；以及
在所述衬底与所述沟道层之间形成缓冲层。
19.如权利要求13所述的方法，其中所述AlN层由单晶材料、非晶材料、或多晶材料形成。
20.如权利要求13所述的方法，其中形成所述栅极绝缘层叠层包括：
使用化学气相淀积（CVD）生长所述AlN层与所述绝缘层，生长温度高于300摄氏度。
21.如权利要求13所述的方法，其中形成所述栅极绝缘层叠层包括：
使用金属有机物化学气相淀积（CVD）生长所述AlN层，生长温度低于800摄氏度；
其中所述AlN层为非晶材料或多晶材料。
22.如权利要求13所述的方法，其中：
形成III族氮化物沟道层，包括：
使用化学气相淀积或分子束外延生长所述沟道层；
其中所述沟道层厚度为5纳米至3微米；以及
形成III族势垒层，包括：
使用化学气相淀积或分子束外延生长所述势垒层；
其中所述势垒层厚度为5纳米至50纳米。
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