KR101750158B1 - Hemt-호환가능 측면 정류기 구조물 - Google Patents

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Abstract

본 개시물은 고 전자 이동도 트랜지스터(high electron mobility transistor)-호환가능 전력 측면 전계 효과 정류기(L-FER, lateral field-effect rectifier) 디바이스와 관련된다. 몇몇 실시예들에서, 정류기 디바이스는 애노드 단자와 캐소드 단자 사이의 위치에서 반도체 재료의 층 위에 위치된 전자 공급 층을 갖는다. 도핑된 Ⅲ-N 반도체 재료의 층은 전자 공급 층 위에 배치된다. 패시베이션 층은 전자 공급 층 및 도핑된 Ⅲ-N 반도체 재료의 층 위에 위치된다. 게이트 구조물은 도핑된 Ⅲ-N 반도체 재료의 층 및 패시베이션 층 위에 배치된다. 도핑된 Ⅲ-N 반도체 재료의 층은 정류기 디바이스의 문턱 전압을 조절하는 한편, 패시베이션 층은 고온 역방향 바이어스(HTRB, high-temperature reverse bias) 스트레스로 인한 전류 저하를 완화시키킴으로써, L-FER 디바이스의 신뢰성을 향상시킨다.

Description

HEMT-호환가능 측면 정류기 구조물{HEMT-COMPATIBLE LATERAL RECTIFIER STRUCTURE}
이 출원은 2013년 8월 1일자로 출원된 "HEMT-COMPATIBLE LATERAL RECTIFIER STRUCTURE"라는 제목의 미국 특허 출원 13/956,902호의 부분 연속 출원이다.
전력 반도체 디바이스는 파워 일렉트로닉스(power electronics)의 스위치 또는 정류기로서 사용되는 반도체 디바이스(예를 들어, 전력 컨버터들)이다. 저전력 MOSFET 디바이스들에 비해, 전력 반도체 디바이스들(예를 들어, 전력 다이오드들, 사이리스터들, 전력 MOSFET들 등)은 더 큰 전류를 다루고, 더 큰 반전 바이어스 전압들을 지원하도록 구성된다.
종래의 전력 반도체 디바이스들은 실리콘을 사용하여 형성된다. 그러나, 최근에 반도체 산업은 갈륨 질화물(GaN)계 전력 디바이스들을 개발하는데 상당한 노력을 기울여 왔다. 종래의 실리콘계 전력 디바이스들에 비해, GaN-계 전력 디바이스들은 더 낮은 온-저항(on-resistance) 및 고주파수 동작들을 수행하는 능력과 같은 특징들을 특색으로 한다.
본 개시물은 고-이동도 및 낮은 게이트 누설을 제공하는 고 전자 이동도 트랜지스터(HEMT)-호환가능 전력 측면 전계 효과 정류기(L-FER) 디바이스와 관련된다.
몇몇 실시예들에서, 본 개시물은 고 전자 이동도 트랜지스터(HEMT)-호환가능 전력 측면 전계 효과 정류기(L-FER) 디바이스와 관련된다. L-FER 디바이스는 기판 위에 배치되는 반도체 재료의 층, 및 애노드 단자와 캐소드 단자 사이의 위치에서 반도체 재료의 층 위에 배치되는 전자 공급 층을 포함한다. 도핑된 Ⅲ-N(Ⅲ-질화물) 반도체 재료의 층은 전자 공급 층 위에 배치되고, 패시베이션 층은 전자 공급 층 및 도핑된 Ⅲ-N 반도체 재료의 층 위에 배치된다. 게이트 구조물은 도핑된 Ⅲ-N 반도체 재료의 층 및 패시베이션 층 위에 수직하게 놓이는 위치에 배치된다.
다른 실시예들에서, 본 개시물은 측면 전계 효과 정류기(L-FER) 디바이스와관련된다. L-FER 디바이스는 기판 위에 배치되는 반도체 재료의 층, 및 애노드 단자와 캐소드 단자 사이에 측방으로 배열되는 위치에서 반도체 재료의 층 위에 배치되는 전자 공급 층을 포함한다. 도핑된 Ⅲ-N(Ⅲ-질화물) 반도체 재료의 층은 전자 공급 층 위에 배치되고, 질화물계 패시베이션 층은 도핑된 Ⅲ-N 반도체 재료의 층 및 전자 공급 층 상에 그와 접촉하여 배치된다. 게이트 절연 재료의 층은 도핑된 Ⅲ-N 반도체 재료의 층 위에 놓이는 위치에서 패시베이션 층 위에 배치되고, 게이트 구조물은 게이트 절연 재료의 층 위에 배치된다.
또 다른 실시예들에서, 본 개시물은 측면 전계 효과 정류기(L-FER) 디바이스를 형성하는 방법에 관련된다. 방법은 반도체 재료의 층과 전자 공급 층 사이에 에피택셜 헤테로접합부(epitaxial heterojunction)를 갖는 기판을 제공하는 단계, 및 전자 공급 층의 대향 단부들에 저항성 콘택 영역들을 포함하는 애노드 단자 및 캐소드 단자를 형성하는 단계를 포함한다. 방법은 전자 공급 층 위에 도핑된 Ⅲ-N(Ⅲ-질화물) 반도체 재료의 층을 선택적으로 형성하는 단계를 더 포함한다. 방법은 전자 공급 층 및 도핑된 Ⅲ-N 반도체 재료 위에 패시베이션 층을 형성하는 단계를 더 포함한다. 방법은 도핑된 Ⅲ-N 반도체 재료의 층 위에 놓이는 위치에 게이트 구조물을 형성하는 단계를 더 포함한다.
도 1은 고 전자 이동도 트랜지스터(HEMT, high-electron mobility transistor) 호환가능 측면 전계 효과 정류기(L-FER, lateral field effect rectifier) 디바이스의 몇몇 실시예들의 단면도를 예시한다.
도 2는 개시된 HEMT 호환가능 갈륨-질화물(GaN) 정류기 디바이스의 몇몇 실시예들의 퍼포먼스 파라미터들을 보여주는 그래프를 예시한다.
도 3은 개시된 노멀리-오프(normally-off) HEMT와 통합된 L-FER를 포함하는 집적 회로의 몇몇 실시예들의 단면도를 예시한다.
도 4는 패시베이션 층을 갖는 HEMT 호환가능 L-FER 디바이스의 몇몇 실시예들의 단면도를 예시한다.
도 5는 패시베이션 층을 갖는 HEMT 호환가능 L-FER 디바이스의 몇몇 대안적 실시예들의 단면도를 예시한다.
도 6은 HEMT 호환가능 L-FER 디바이스를 형성하는 방법의 몇몇 실시예들의 흐름도를 예시한다.
도 7-13b는 HEMT 호환가능 측면 전계 효과 정류기(L-FER, lateral field-effect rectifier) 디바이스를 형성하는 방법이 수행되는 예시적인 기판의 몇몇 실시예들의 단면도들을 예시한다.
본 명세서에서의 설명은 도면들을 참조로 하여 이루어지며, 유사한 참조 번호들은 일반적으로 명세서 전반에 걸쳐 유사한 엘리먼트들을 지칭하는데 이용되고, 다양한 구조물들은 반드시 축적에 따라 도시되지는 않는다. 다음의 개시에서, 설명을 목적으로, 여러 특정 세부사항들이 이해를 용이하게 하기 위하여 진술된다. 그러나 본 명세서에 설명된 하나 이상의 양상들이 더 적은 정도의 이러한 특정 세부사항들로 실행될 수도 있음이 본 기술분야의 당업자에게 명백할 것이다. 다시 말해, 공지된 구조물들 및 디바이스들은 이해를 용이하게 하기 위하여 블록도 형태로 도시된다.
최근에, 갈륨 질화물(GaN) 트랜지스터들이 복수의 고전력 애플리케이션들(예를 들어, 전력 스위치들)에 대해 실리콘계 트랜지스터들에 대한 유망한 대안으로서 출현하였다. 알루미늄 갈륨 질화물/갈륨 질화물(AlGaN/GaN) 헤테로구조들을 갖는 GaN 트랜지스터들은 종래의 실리콘 디바이스들에 대해 복수의 성능 이점들을 제공한다. 예를 들어, GaN 반도체들은 종래의 실리콘 전력 디바이스들보다 더 낮은 온-저항 및 더 높은 스위칭 주파수를 제공할 수 있다.
GaN HEMT(high electron mobility transistor)와 호환성인 우수한 성능(예를 들어, 높은 역방향 항복 전압, 낮은 순방향 턴-온 전압 및 낮은 특정 온-저항)을 갖는 2-단자 GaN 전력 정류기를 제공하기 위한 노력이 이루어지고 있다. 그러나, 그러한 노력들은 대체로 실패했다. 예를 들어, 도핑된 벌크 GaN 상의 p-i-n 다이오드들 및 쇼트키 배리어 다이오드들의 형성은 높은 항복 전압들 및 낮은 온 저항 피쳐들을 나타내나, 쇼트키 배리어 다이오드들 및 p-i-n 다이오드들의 에피택셜 구조들은 현저한 성능 손실(예를 들어, 더 높은 턴 온 전압들 및 온 저항들) 없이 GaN HEMT의 에피택셜 구조와 호환가능하지 않다. 대안적으로, HEMT 호환가능한 전력 정류기들은 열등한 오프 누설 전류를 갖고, 이는 쇼트키 콘택 역방향 바이어싱 누설 전류에 의해 제한된다.
따라서, 본 개시물은 높은 역방향 항복 전압 및 낮은 게이트 누설을 제공하는 고 전자 이동도 트랜지스터(HEMT)-호환가능 측면 전계 효과 정류기 디바이스와 관련된다. 몇몇 실시예들에서, 정류기 디바이스는 애노드 단자와 캐소드 단자 사이의 위치에서 반도체 재료의 층 위에 위치된 전자 공급 층을 포함한다. 도핑된 Ⅲ-N 반도체 재료의 층은 전자 공급 층 위에 배치된다. 게이트 절연 재료의 층은 도핑된 Ⅲ-N 반도체 재료의 층 위에 위치된다. 게이트 구조물이 게이트 절연 재료의 층 및 도핑된 Ⅲ-N 반도체 재료의 층에 의해 전자 공급 층으로부터 분리되도록, 게이트 구조물은 게이트 절연 재료 위에 배치된다. 도핑된 Ⅲ-N 반도체 재료의 층은 정류기 디바이스의 문턱 전압을 조절하는 한편, 게이트 절연 재료의 층은 낮은 누설 및 높은 역방향 항복 전압을 정류기 디바이스에 제공하는 배리어를 제공한다.
도 1은 고 전자 이동도 트랜지스터(HEMT) 호환가능 측면 전계 효과 정류기(L-FER) 디바이스(100)의 몇몇 실시예들의 단면도를 예시한다.
L-FER 디바이스(100)는 기판(102)(예를 들어, 사파이어 기판, 실리콘 기판, 실리콘 탄화물 기판 등) 위에 배치되는 반도체 재료의 층(104)을 포함한다. 몇몇 실시예들에서, 반도체 재료의 층(104)은 Ⅲ-V 반도체 재료 또는 Ⅲ-질화물(Ⅲ-N) 반도체 재료를 포함할 수 있다. 예를 들어, L-FER 디바이스(100)가 갈륨 질화물 정류기 디바이스를 포함하는 몇몇 실시예들에서, 반도체 재료의 층(104)은 갈륨 질화물(GaN) 층(예를 들어, 프로세스 오염물들로부터 초래된 도핑을 갖는 의도치 않게 도핑된 GaN 층)을 포함할 수 있다.
전자 공급 층(106)은 반도체 재료의 층(104) 위에 배치된 저항성 콘택 영역들을 각각 포함하는, 애노드 및 캐소드 단자들(108 및 110) 사이에서 연장되는 위치에 반도체 재료의 층(104) 위에 위치된다. 전자 공급 층(106)은 HEMT 호환가능 L-FER 디바이스(100)의 채널 영역으로서 역할하는 헤테로접합부가 반도체 재료의 층(104)과 전자 공급 층(106)의 인터페이스를 따라 위치되도록, 아래놓인 반도체 재료의 층(104)의 밴드갭과 동일하지 않은(예를 들어, 더 큰) 밴드 갭을 갖는 재료를 포함한다. 동작 동안에, 헤테로접합부는 전자 공급 층(106)으로 하여금 인터페이스를 따라 형성되는 2-차원 전자 가스(2-DEG, two-dimensional electron gas)(105)에 전하 캐리어들(예를 들어, 전자들)을 공급하게 한다. 2-DEG(105)는 애노드 단자(108)와 캐소드 단자(110) 사이에서 자유롭게 이동하는 고 이동성 전자들을 갖는다. 몇몇 실시예들에서, 전자 공급 층(106)은 알루미늄 갈륨 질화물(AlGaN)을 포함한다. 몇몇 실시예들에서, AlGaN의 박막은 캐리어들을 2-DEG(105)에 제공하는 도핑을 갖도록 고의적으로 도핑될 수 있다.
절연 재료의 층(112)은 애노드 단자(108), 캐소드 단자(110) 및 전자 공급 층(106) 위에 배치될 수 있다. 몇몇 실시예들에서, 절연 재료의 층(112)은 예를 들어, 실리콘 질화물(Si3N4)을 포함할 수 있다. 몇몇 실시예들에서, 절연 재료의 층(112)은 애노드 단자(108), 캐소드 단자(110) 및 전자 공급 층(106)의 일부분 상에 있고, 그와 직접 접촉할 수 있다.
도핑된 Ⅲ-N 반도체 재료의 층(114)은 전자 공급 층(106) 위에 위치설정된다. 도핑된 Ⅲ-N 반도체 재료의 층(114)은 드리프트 길이(LD)만큼 캐소드 단자(110)로부터 측방으로 분리된다. 다양한 실시예들에서, 도핑된 Ⅲ-N 반도체 재료의 층(114)은 p-타입 도핑 및/또는 n-타입 도핑을 포함할 수 있다. 몇몇 실시예들에서, 도핑된 Ⅲ-N 반도체 재료의 층(114)은 절연 재료의 층(112)과 애노드 단자(108) 사이에 측방으로 배치된다. 도핑된 Ⅲ-N 반도체 재료의 층은 갈륨-질화물(GaN)을 포함한다. 몇몇 실시예들에서, GaN은 제1 도핑 타입(예를 들어, p-타입 도핑)을 갖는 GaN의 하부층, 및 제1 도핑 타입과 상이한 제2 도핑 타입(예를 들어, n-타입 도핑)을 갖는, GaN의 하부층 위에 놓인 GaN의 상부층을 포함할 수 있다.
게이트 절연 재료의 층(116)은 도핑된 Ⅲ-N 반도체 재료의 층(114) 위에 위치된다. 몇몇 실시예들에서, 게이트 절연 재료의 층(116)은 예를 들어, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 갈륨 산화물(Ga2O3), 알루미늄 산화물(Al2O3), 스칸듐 산화물(Sc2O3), 하프늄 산화물(HfO2), 또는 알루미늄 질화물(AlN)을 포함할 수 있다. 다양한 실시예들에서, 게이트 절연 재료의 층(116)은 대략 5 옹스트롬 내지 대략 30 옹스트롬의 범위의 두께를 가질 수 있다. 몇몇 실시예들에서, 게이트 절연 재료의 층(116)은 또한 절연 재료의 층(112) 위에 위치될 수 있다. 게이트 절연 층은 게이트 누설 전류를 억제하고, 그에 의해 게이트 안정성을 향상시키고, L-FER 디바이스(100)에 낮은 턴-온 전압, 낮은 온-저항 및 높은 역방향 항복 전압을 제공한다.
게이트 절연 재료의 층(116)이 아래 놓인 도핑된 Ⅲ-N 반도체 재료(114)로부터 게이트 구조물(118)을 분리하도록, 게이트 구조물(118)은 도핑된 Ⅲ-N 반도체 재료의 층(114) 위에 놓이는 위치에서 게이트 절연 재료(116) 위에 위치된다. 몇몇 실시예들에서, 게이트 구조물(118)은 금속 게이트 구조물을 포함할 수 있다. 예를 들어, 게이트 구조물(118)은 예컨대 티타늄(Ti), 니켈(Ni), 알루미늄(Al), 니켈 알루미늄(NiAl), 또는 텅스텐(W), 텅스텐 질화물(WN), 또는 이들의 몇몇 조합들 중 하나 이상을 포함할 수 있다. 다양한 실시예들에서, 게이트 구조물(118)은 대략 1,000 옹스트롬 내지 대략 5,000 옹스트롬 범위의 두께(높이)를 가질 수 있다.
유전체 재료(120)는 게이트 구조물(118) 위에 놓인 위치에서 기판 위에 배치된다. 유전체 재료(120)는 로우-k(low-k) ILD(inter-level dielectric) 재료, 예컨대, 실리콘 이산화물(SiO2), 실리콘 탄화물 도핑 산화물(SiCO) 등을 포함할 수 있다. 유전체 재료(120)는 L-FER 디바이스(100)의 애노드 단자(108), 캐소드 단자(110) 및 게이트 구조물(118)에 대한 전기적 연결을 제공하도록 구성되는 하나 이상의 금속 상호접속 층들(122)을 포함한다. 몇몇 실시예들에서, 하나 이상의 금속 상호접속 층들(122)은 수직 연결을 제공하도록 구성되는 하나 이상의 금속 비아들(122a) 및 횡방향(lateral) 연결을 제공하도록 구성되는 하나 이상의 금속 와이어들(122b)을 포함할 수 있다.
하나 이상의 금속 상호접속 층들(122)은 게이트 구조물(118)을 애노드 단자(108)에 전기적으로 결합하도록 구성된다. 게이트 구조물(118)을 애노드 단자(108)에 연결함으로써, 3 단자 디바이스(애노드 단자(108), 캐소드 단자(110) 및 게이트 구조물(118))는 드리프트 길이(LD)를 갖는 2 단자 측면 정류기로 변환되고, 그에 의해 L-FER 디바이스(100)의 순방향 턴-온 전압이 (애노드 단자(108)의 쇼트키 배리어보다는 차라리) 채널의 문턱 전압에 의해 결정되도록 허용한다. 동작 동안, 하나 이상의 금속 상호접속 층들(122)은 동작의 순방향 바이어스 모드로 또는 동작의 역방향 바이어스 모드로 L-FER 디바이스(100)를 바이어싱하도록 작동될 수 있다. 예를 들어, 게이트 구조물(118)에 순방향 바이어스를 인가하는 것은 채널이 턴 온되게 하는 반면, 게이트 구조물(118)에 역방향 바이어스를 인가하는 것은 채널이 턴 오프되게 한다.
도 2는 개시된 HEMT 호환가능 갈륨-질화물(GaN) 측면 정류기 디바이스의 몇몇 실시예들의 성능 파라미터들을 보여주는 그래프(200)를 예시한다. 제1 y-축은 온-저항(즉, 저항 드레인 대 소스) 대 드리프트 길이(LD)(x-축)를 예시한다. 제2 y-축은 항복 전압 대 드리프트 길이(LD)(x-축)를 예시한다.
그래프(200)에 예시된 바와 같이, 9 ㎛의 드리프트 길이(LD)에서, GaN 측면 정류기 디바이스는 660 V의 역방향 항복 전압 및 3.72 mOhm*cm2의 온-저항(Ron, sp)을 나타낸다. 결과적인 전력 성능 지수(power figure of merit)(BV2/ Ron,sp)는 117 MW*cm-2이며, 이는 HEMT와 호환가능하지 않은 최신식 GaN 정류기들에 필적할 수 있다.
도 3은 노멀리-오프 HEMT(304)와 통합된 개시된 L-FER(302)을 포함하는 집적 회로(300)의 몇몇 실시예들의 단면도를 예시한다.
L-FER(302)은 도 1과 관련하여 상기 설명된다. 노멀리-오프 HEMT(304)는 헤테로접합부(예를 들어, AlGaN/GaN 헤테로접합부) 위에 배치되는 소스 단자(306), 드레인 단자(308) 및 게이트 구조물(310)을 포함한다. 도시된 바와 같이, L-FER(302) 및 노멀리-오프 HEMT(304)는 기판(102) 위에 형성된 공통 에피택셜 반도체 재료의 층(104)을 공유한다. 몇몇 실시예들에서, L-FER(302) 및 노멀리-오프 HEMT(304)는 동일한 제조 프로세스를 사용하여 (예를 들어, 동일한 집적 칩 상에) 집적 구조물로서 제조될 수 있다.
도 4는 패시베이션 층(402)을 갖는 고 전자 이동도 트랜지스터(HEMT) 호환가능 측면 전계 효과 정류기(L-FER)의 몇몇 실시예들의 단면도를 예시한다.
HEMT 호환가능 L-FER 디바이스(400)는 도핑된 Ⅲ-N 반도체 재료(114) 및 전자 공급 층(106) 위에 배치되는 패시베이션 층(402)을 포함한다. 몇몇 실시예들에서, 패시베이션 층(402)은 애노드 단자(108)로부터 캐소드 단자(110)로 연속해서 연장된다. 몇몇 실시예들에서, 패시베이션 층(402)은 전자 공급 층(106)의 상부면, 도핑된 Ⅲ-N 반도체 재료(114)의 상부면, 및 도핑된 Ⅲ-N 반도체 재료(114)의 측벽에 인접한다. 몇몇 실시예들에서, 패시베이션 층(402)은 또한 애노드 단자(108) 및 캐소드 단자(110)의 측벽들에 인접할 수 있다.
패시베이션 층(402)은 아래 놓인 전자 공급 층(106) 및 도핑된 Ⅲ-N 반도체 재료(114)의 표면 트랩들 및 결함들을 패시베이징하도록 구성된다. 표면 트랩들 및 결함들을 패시베이징함으로써, 패시베이션 층(402)은 디바이스 신뢰성 및 DC 성능을 증가시킬 수 있다. 예를 들어, 통상적으로 고온 역방향 바이어스(HTRB, high-temperature reverse bias) 스트레스 동안 표면 트랩들 및 결함들은 활성화되어, HEMT 호환가능 L-FER 디바이스(400)의 전류 저하를 야기한다. HTRB 스트레스 이전 및 이후의 전류가 실질적으로 동일하도록, 패시베이션 층(402)은 HEMT 호환가능 L-FER 디바이스(400) 상의 HTRB 스트레스에 의하여 야기된 전류 저하를 감소시킨다(즉, 패시베이션 층(402)은 HTRB 스트레스로 인한 전류 저하를 완화시킴).
몇몇 실시예들에서, 패시베이션 층(402)은 질화물계 패시베이션 층을 포함한다. 예를 들어, 몇몇 실시예들에서, 패시베이션 층(402)은 알루미늄 질화물(AlN) 또는 실리콘 질화물(Si3N4)을 포함할 수 있다. 패시베이션 층(402)은 예를 들어, 대략 5 옹스트롬 내지 대략 100 옹스트롬 범위인 두께(t)를 가질 수 있다.
절연 재료의 층(112)은 패시베이션 층(402) 위에 위치된다. 게이트 절연 재료(116)는 절연 재료의 층(112) 및 패시베이션 층(402) 위에 배열된다. 게이트 구조물(404)은 게이트 절연 재료(116) 위에 배치된다. 몇몇 실시예들에서, 게이트 구조물(404)은 절연 재료의 층(112)의 섹션들 사이에 측방으로 배치되는 위치에 배치된다. 몇몇 실시예들에서, 게이트 구조물(404)은 아래 놓인 게이트 절연 재료(116)의 측벽과 수직으로 정렬되고, 절연 재료의 층(112) 및 게이트 절연 재료(116)과 인접하는 측벽을 가질 수 있다. 그러한 실시예들에서, 패시베이션 층(402)은 게이트 구조물(404)을 지나 측방으로 연장될 수 있다. 몇몇 실시예들에서, 게이트 구조물(404)은 절연 재료의 층(112)에 의하여 애노드 단자(108)로부터 측방으로 분리된다.
도 5는 고 전자 이동도 트랜지스터(HEMT) 호환가능 측면 전계 효과 정류기(L-FER) 디바이스(500)의 몇몇 실시예들의 단면도를 예시한다.
HEMT 호환가능 L-FER 디바이스(500)는 도핑된 Ⅲ-N 반도체 재료(502)로 하여금 애노드 단자(108) 위에 캐소드 단자(110)에 대해 수직인 위치로 연장하게 하는 높이(h)를 갖는 도핑된 Ⅲ-N 반도체 재료(502)를 보여준다. 도핑된 Ⅲ-N 반도체 재료(502)의 높이는 L-FER 디바이스의 문턱 전압을 튜닝하는 것이 인식될 것이다. HEMT 호환가능 L-FER 디바이스(500)에 도시된 바와 같이, 도핑된 Ⅲ-N 반도체 재료(502)의 높이는 패시베이션 층(504)이 도핑된 Ⅲ-N 반도체 재료(502)의 대향 측벽들에 인접하게 한다.
도 6은 HEMT 호환가능 측면 전계 효과 정류기(L-FER) 디바이스를 형성하는 방법(600)의 몇몇 실시예들의 흐름도를 예시한다.
개시된 방법(600)은 일련의 동작들 또는 이벤트들로서 하기에 예시되고 설명되나, 예시된 그러한 동작들 또는 이벤트들의 순서는 제한으로 해석되지 않을 것임이 인식될 것이다. 예를 들어, 몇몇 동작들은 여기에 예시 및/또는 설명된 것과 다른 동작들 또는 이벤트들과 동시에 및/또는 상이한 순서로 발생할 수 있다. 또한, 본 명세서의 설명의 실시예들 또는 하나 이상의 양상들을 구현하기 위해 필요한 모든 동작들이 예시되지는 않을 수 있다. 뿐만 아니라, 본 명세서에 개시된 하나 이상의 동작들은 하나 이상의 개별 동작들 및/또는 위상들에서 실행될 수 있다.
602에서, 반도체 재료의 층과 전자 공급 층 사이에 에피택셜 헤테로접합부를 갖는 기판이 제공된다. 몇몇 실시예들에서, 기판은 반도체 재료(예를 들어, Ⅲ-V 반도체 재료)의 층 및 기판(예를 들어, 사파이어 기판, 실리콘 기판, 실리콘 탄화물 기판 등) 위에 에피택셜하게 성장된 아래 놓인 전자 공급 층을 포함한다. 반도체 재료의 층 및 전자 공급 층은 헤테로접합부의 형성을 초래하는 상이한 밴드갭들을 갖는다.
604에서, 애노드 단자 및 캐소드 단자는 전자 공급 층의 대향 단부들에 형성된다. 애노드 단자 및 캐소드 단자는 저항성 콘택 영역들을 포함한다.
606에서, 도핑된 Ⅲ-N 반도체 재료의 층은 전자 공급 층 위에 선택적으로 형성된다. 몇몇 실시예들에서, 도핑된 Ⅲ-N 반도체 재료의 층은 p-타입 도핑 및/또는 n-타입 도핑을 갖는 도핑된 갈륨 질화물(GaN) 재료를 포함할 수 있다.
608에서, 패시베이션 층은 몇몇 실시예들에서 도핑된 Ⅲ-N 반도체 재료 및 전자 공급 층 위에 형성될 수 있다. 몇몇 실시예들에서, 패시베이션 층은 도핑된 Ⅲ-N 반도체 재료의 층 및 전자 공급 층 상에 그에 접촉하여 형성될 수 있다.
610에서, 절연 재료의 층은 애노드 단자, 캐소드 단자, 도핑된 Ⅲ-N 반도체 재료 및/또는 전자 공급 층 위에 놓인 위치에서 기판 위에 선택적으로 형성된다. 몇몇 실시예들에서, 절연 재료의 층은 패시베이션 층 상에 그와 접촉하여 형성될 수 있다.
610에서, 절연 재료의 층은 도핑된 Ⅲ-N 반도체 재료 또는 패시베이션 층을 노출시키기 위하여 선택적으로 에칭된다.
614에서, 게이트 절연 재료의 층은 절연 재료의 층 및 도핑된 Ⅲ-N 반도체 재료의 층 또는 패시베이션 층 위에 형성된다.
616에서, 게이트 구조물은 도핑된 Ⅲ-N 반도체 재료의 층 위에 놓이는 위치에서 게이트 절연 재료의 층 위에 형성된다.
618에서, 하나 이상의 금속 상호접속 층들이 애노드 단자 및 게이트 구조물을 전기적으로 결합하기 위하여 ILD(inter-level dielectric) 재료 내에 형성된다.
도 7-13b는 방법(600)에 대응하는, 측면 전계 효과 정류기(L-FER) 디바이스를 형성하는 방법이 수행되는 기판의 단면도들의 몇몇 실시예들을 예시한다. 도 7-13b는 방법(600)과 관련하여 설명되나, 도 7-13b에 개시된 구조물들은 그러한 방법으로 제한되는 것이 아니라, 대신에 구조물로서 독립될 수 있다는 것이 인식될 것이다.
도 7은 동작들(602-604)에 대응하는 기판의 몇몇 실시예들의 단면(700)을 예시한다.
단면도(700)에 보여지는 바와 같이, 반도체 재료의 층(104)및 전자 공급 층(106)은 기판(102)(예를 들어, 실리콘, 실리콘 탄화물, 사파이어 등) 위에 에피택셜하게 성장된다. 반도체 재료의 층(104) 및 전자 공급 층(106)은 상이한 밴드갭들을 갖고, 그에 의해 에피택셜 헤테로접합부를 형성한다. 몇몇 실시예들에서, 반도체 재료의 층(104)은 갈륨-질화물(GaN) 층을 포함하며, 전자 공급 층(106)은 알루미늄 갈륨 질화물(AlGaN) 층을 포함한다.
애노드 단자(108) 및 캐소드 단자(110)는 전자 공급 층(106)의 대향 단부들에 형성된다. 몇몇 실시예들에서, 애노드 단자(108) 및 캐소드 단자(110)는 성막 기법(예를 들어, 화학 기상 증착, 물리 기상 증착 등)에 의하여 금속(예를 들어, 텅스텐, 알루미늄 등)을 아래 놓인 반도체 재료의 층(104) 위에 성막하고, 성막된 금속을 선택적으로 에칭함으로써 형성될 수 있다.
도 8a는 동작(606)에 대응하는 기판의 몇몇 실시예들의 단면도(800a)를 예시한다.
단면도(800a)에 도시된 바와 같이, 도핑된 Ⅲ-N 반도체 재료의 층(114)(예를 들어, GaN)은 전자 공급 층(106) 위에 선택적으로 형성된다. 몇몇 실시예들에서, 도핑된 Ⅲ-N 반도체 재료의 층(114)은 n/p 갈륨 질화물(GaN)의 층을 포함할 수 있다. n/p GaN의 층은 전자 공급 층(106) 위에 배치되는 제1 도핑 타입(예를 들어, n-타입 도핑)을 갖는 GaN의 제1 층(114a), 및 GaN의 제1 층(114a) 위에 배치되는 제2 도핑 타입(예를 들어, p-타입 도핑)을 갖는 GaN의 제2 층(114b)을 포함한다. 예를 들어, n/p GaN의 층은 p-타입 도핑을 갖는 GaN의 하부 제1 층(114a) 및 n-타입 도핑을 갖는 위에 놓인 GaN의 상부 제2 층(114b)을 포함할 수 있다. 도핑된 Ⅲ-N 반도체 재료의 층(114)은 L-FER 디바이스의 문턱 전압을 조절하는 값을 갖도록 선택될 수 있는 도핑 및 두께를 가질 수 있다.
도 8b는 동작들(606-608)에 대응하는 기판의 몇몇 실시예들의 단면도(800b)를 예시한다.
단면도(800b)에 도시된 바와 같이, 도핑된 Ⅲ-N 반도체 재료의 층(114)(예를 들어, GaN)은 전자 공급 층(106) 위에 선택적으로 형성된다. 패시베이션 층(402)은 도핑된 Ⅲ-N 반도체 재료(114) 및 전자 공급 층(106) 위에 형성된다. 몇몇 실시예들에서, 패시베이션 층(402)은 전자 공급 층(106)의 상부면, 도핑된 Ⅲ-N 반도체 재료(114)의 상부면, 도핑된 Ⅲ-N 반도체 재료(114)의 하나 이상의 측벽들에 인접하는 위치에 형성된다. 몇몇 실시예들에서, 패시베이션 층(402)은 애노드 단자(108)로부터 캐소드 단자(110)로 연속해서 연장될 수 있다.
다양한 실시예들에서, 패시베이션 층(402)은 성막 기법(예를 들어, 워자 층 증착(ALD), 화학 기상 증착(CVD), 또는 물리 기상 증착(PVD) 등)에 의하여 예를 들어, 대략 5 옹스트롬 내지 대략 100 옹스트롬 범위의 두께로 성막될 수 있다. 몇몇 실시예들에서, 패시베이션 층(402)은 질소계 패시베이션 층을 포함할 수 있다. 예를 들어, 패시베이션 층(402)은 알루미늄 질화물(AlN) 또는 실리콘 질화물(Si3N4)을 포함할 수 있다.
도 9a-9b은 동작(610)에 대응하는 기판의 몇몇 실시예들의 단면도들(900a 및 900b)을 예시한다.
단면도(900a)에 도시된 바와 같이, 절연 재료의 층(112)은 애노드 단자(108), 캐소드 단자(110) 및 전자 공급 층(106) 위에 놓인 위치에 형성된다. 몇몇 실시예들에서, 절연 재료의 층(112)은 기상 증착 기법에 의하여 성막된 실리콘 질화물(SiN)을 포함할 수 있다.
단면도(900b)에 도시된 바와 같이, 절연 재료의 층(112)은 애노드 단자(108), 캐소드 단자(110) 및 패시베이션 층(402) 상에 있고 그와 접촉하는 위치에 형성된다. 몇몇 실시예들에서, 패시베이션 층(402) 및 절연 재료의 층은 상이한 재료들이다. 예를 들어, 몇몇 실시예들에서 패시베이션 층(402)은 SiN을 포함할 수 있는 반면, 절연 재료의 층(112)은 AlN을 포함할 수 있다.
도 10a-10b는 동작(612)에 대응하는 기판의 몇몇 실시예들의 단면도들(1000a 및 1000b)을 예시한다.
단면도(1000a)에 도시된 바와 같이, 마스킹 층(1002)은 절연 재료의 층(112) 위에 형성된다. 마스킹 층(1002)은 도핑된 Ⅲ-N 반도체 재료(114) 위에 놓이는 위치(예를 들어, 게이트 구조물이 후속하여 형성될 위치)에 개구(1004)를 포함한다. 몇몇 실시예들에서, 절연 재료의 층(112)은 절연 재료의 층(112)의 일부분을 제거하기 위하여 그리고 그에 의해 아래 놓인 도핑된 Ⅲ-N 반도체 재료의 층(114)을 노출시키기 위하여, 마스킹 층(1002)을 따라 에천트(1006)에 선택적으로 노출된다.
몇몇 실시예들에서, 에천트(1006)는 플라즈마 에천트(예를 들어, 고 에너지 이온들이 절연 재료의 층(112)을 에칭 제거하는 유도 결합 플라즈마 반응성 이온 에천트)를 포함할 수 있다. 예를 들어, 에천트(1006)는 저압 에칭 챔버 내에서 수행되는 RIE 플라즈마 건식 에칭 프로세스에 의하여 생성될 수 있다.
단면도(1000b)에 도시된 바와 같이, 절연 재료의 층(112)은 절연 재료의 층(112)의 일부분을 제거하기 위하여 그리고 그에 의해 아래 놓인 패시베이션 층(402)을 노출시키기 위하여, 마스킹 층(1002)을 따라 에천트(1006)에 선택적으로 노출된다.
도 11a-11b는 동작(614)에 대응하는 기판의 몇몇 실시예들의 단면도들(1100a 및 1100b)을 예시한다.
단면도(1100a)에 도시된 바와 같이, 게이트 절연 재료의 층(116)은 절연 재료의 층(112) 위에 그리고 도핑된 Ⅲ-N 반도체 재료의 층(114) 위에 형성된다. 몇몇 실시예들에서, 게이트 절연 재료의 층(116)은 마스킹 층(1002)을 따라 절연 재료(112)를 선택적으로 에칭함으로써 형성되는 개구(1102) 내의 도핑된 Ⅲ-N 반도체 재료의 층에 인접한다. 게이트 절연 재료의 층(116)은 후속하여 형성된 게이트 구조물(404)과 도핑된 Ⅲ-N 반도체 재료의 층(114) 사이에 배리어를 제공하고, 그에 의해 게이트 누설을 감소시킨다. 게이트 절연 재료의 층(116)은 또한 하나 이상의 상호접속 층들의 형성에서 사용되는 BEOL 열적 프로세스들 동안에, 후속하여 형성된 게이트 구조물(404)로부터 아래 놓인 도핑된 Ⅲ-N 반도체 재료의 층(114)까지 원자들의 확산을 방지한다.
게이트 절연 재료의 층(116)은 기상 증착 프로세스(예를 들어, ALD, CVD, PVD, 등)에 의하여대략 5 옹스트롬 내지 대략 30 옹스트롬 범위의 두께로 성막될 수 있다. 몇몇 실시예들에서, 게이트 절연 재료의 층(116)은 예컨대, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 갈륨 산화물(Ga2O3), 알루미늄 산화물(Al2O3), 스칸듐 산화물(Sc2O3), 하프늄 산화물(HfO2), 또는 알루미늄 질화물(AlN)을 포함할 수 있다.
단면도(1100b)에 도시된 바와 같이, 게이트 절연 재료의 층(116)은 절연 재료의 층(112) 위에 그리고 패시베이션 층(402) 위에 형성된다. 몇몇 실시예들에서, 게이트 절연 재료의 층(116)은 마스킹 층(1002)을 따라 절연 재료(112)를 선택적으로 에칭함으로써 형성된 개구(1102) 내의 패시베이션 층(402)에 인접한다.
도 12a-12b는 동작(616)에 대응하는 기판의 몇몇 실시예들의 단면도들(1200a 및 1200b)을 예시한다.
단면도들(1200a 및 1200b)에 도시된 바와 같이, 게이트 구조물(118)은 게이트 절연 재료의 층(116) 위에 직접 형성된다. 게이트 구조물(118)은 예를 들어, 스퍼터링 또는 물리 기상 증착을 사용하여 금속(예를 들어, Ti, Ni, Al, NiAl, W, WN, 등)을 성막함으로써 형성될 수 있다. 금속은 그 후 금속의 일부분을 제거하도록 그리고 게이트 구조물(118)을 형성하도록 선택적으로 에칭된다.
도 13a-13b는 동작(618)에 대응하는 기판의 몇몇 실시예들의 단면도들(1300a 및 1300b)을 예시한다.
단면도들(1300a 및 1300b)에 도시된 바와 같이, 하나 이상의 금속 상호접속 층들(122)이 형성된다. 하나 이상의 금속 상호접속 층들(122)은 게이트 구조물(118)에 대해 애노드 단자(108)를 단락시키도록 구성된다. 애노드 단자(108)를 게이트 구조물에 연결함으로써, 3 단자 디바이스는 2 단자 측면 정류기로 변환된다.
몇몇 실시예들에서, 하나 이상의 금속 상호접속 층들(122)은 기판 위에 유전체 재료(120)를 성막하고 유전체 재료(120)를 선택적으로 에칭하여, 하나 이상의 트렌치들을 형성함으로써 형성될 수 있다. 트렌치들은 하나 이상의 금속 상호접속 층들(122)을 형성하기 위하여 후속하여 금속으로 충진된다.
본 명세서에 설명된 방법들의 양상들의 논의에 있어 예시적인 구조물들(예를 들어, 도 6에 진술된 방법을 논의하면서 도 7-13b에 제시되는 구조)에 대해 이 문서 전반에 걸친 참조가 이루어진 한편, 그러한 방법들이 제시된 대응 구조들에 의해 제한되지 않을 것임이 인식될 것이다. 그보다는 차라리, 방법들(및 구조들)은 서로 독립적으로 고려될 것이고, 분리될 수 있으며, 도면에 개시된 특정 양상들 중 임의의 것과 관련하지 않고 실행될 수 있다. 부가적으로, 본 명세서에 설명된 층들은 임의의 적절한 방식으로, 예컨대 스핀 온, 스퍼터링, 성장 및/또는 성막 기법들 등으로 형성될 수 있다.
또한, 등가적 변경들 및/또는 수정들은 명세서 및 첨부 도면들에 대한 판독 및 이해에 기반하여 본 기술분야의 당업자들에게 발생할 수 있다. 본 명세서의 개시내용은 모든 그러한 수정들 및 변경들을 포함하며, 일반적으로 그에 의해 제한되는 것으로 의도되지 않는다. 예를 들어, 본 명세서에 제공되는 도면들은 특정 도핑 타입을 갖는 것으로 예시되고 설명되나, 본 기술분야의 당업자에 의해 인식될 것과 같이 대안적 도핑 타입들이 이용될 수 있다는 것이 인식될 것이다.
또한, 수 개의 구현예들 중 단 하나와 관련하여 특정 피쳐 또는 양상이 개시되었을 수 있으나, 그러한 피쳐 또는 양상은 원하는 바에 따라 다른 구현예들의 하나 이상의 다른 피쳐들 및/또는 양상들과 결합될 수 있다. 뿐만 아니라, 용어들 "포함한다", "갖는", " 갖는다", "구비한" 및/또는 이들의 변형들이 본 명세서에서 사용되는 경우에, 그러한 용어들은 "포함하는"과 같은 의미에 포함되는 것으로 의도된다. 또한, "예시적인"은 최상이라기보다는 단지 예시를 의미하는 것이다. 본 명세서에 개시된 피쳐들, 층들 및/또는 엘리먼트들은 간략화 및 이해의 용이성을 목적으로 서로에 관해 특정 치수들 및/또는 배향들로 예시되고, 실제 치수들 및/또는 배향들은 본 명세서에 예시된 것과 실질적으로 상이할 수 있는 것으로 또한 인식될 것이다.

Claims (10)

  1. 고 전자 이동도 트랜지스터(HEMT, high electron mobility transistor)-호환가능 전력 측면 전계 효과 정류기(L-FER, lateral field-effect rectifier) 디바이스에 있어서,
    기판 위에 배치되는 반도체 재료의 층;
    애노드 단자와 캐소드 단자 사이의 위치에서 상기 반도체 재료의 층 위에 배치되는 전자 공급 층;
    상기 전자 공급 층 위에 배치되는 도핑된 Ⅲ-N(Ⅲ-질화물) 반도체 재료의 층;
    상기 전자 공급 층의 상면 상에 배치되며 상기 전자 공급 층의 상면과 접촉하는 패시베이션 층 - 상기 패시베이션 층은 상기 도핑된 Ⅲ-N 반도체 재료의 층의 상면 및 측벽과 접촉함 - ; 및
    상기 도핑된 Ⅲ-N 반도체 재료의 층 및 상기 패시베이션 층 위에 배치되는 게이트 구조물을 포함하고, 상기 게이트 구조물이 상기 도핑된 Ⅲ-N 반도체 재료의 층과 접촉하지 않도록 상기 패시베이션 층은 상기 게이트 구조물을 상기 도핑된 Ⅲ-N 반도체 재료의 층으로부터 분리하는 것인, 고 전자 이동도 트랜지스터(HEMT)-호환가능 전력 측면 전계 효과 정류기(L-FER) 디바이스.
  2. 제1항에 있어서,
    상기 반도체 재료의 층 및 상기 패시베이션 층의 상면들과 접촉하여 배열되는 절연 재료의 층;
    상기 패시베이션 층과 상기 게이트 구조물 사이에 수직으로 배치되는 게이트 절연 재료의 층 - 상기 게이트 절연 재료의 층은 상기 절연 재료의 층의 상부 표면 상에 배열되고 상기 절연 재료의 층의 상부 표면에 접촉하며, 상기 기판을 등지는(face away) 비평탄 상면을 가짐 - ; 및
    상기 게이트 구조물 및 상기 게이트 절연 재료의 층의 상부 표면들 상에 배열되며, 상기 게이트 구조물 및 상기 게이트 절연 재료의 층의 상부 표면들과 접촉하는 ILD(inter-level dielectric) 층을 더 포함하는, 고 전자 이동도 트랜지스터(HEMT)-호환가능 전력 측면 전계 효과 정류기(L-FER) 디바이스.
  3. 제2항에 있어서,
    상기 게이트 절연 재료의 층은 상기 도핑된 Ⅲ-N 반도체 재료의 층 위에 놓이는 위치에서 상기 패시베이션 층과 인접한 것인, 고 전자 이동도 트랜지스터(HEMT)-호환가능 전력 측면 전계 효과 정류기(L-FER) 디바이스.
  4. 제1항에 있어서,
    상기 패시베이션 층은 상기 애노드 단자로부터 상기 캐소드 단자까지 연속해서 연장되는 것인, 고 전자 이동도 트랜지스터(HEMT)-호환가능 전력 측면 전계 효과 정류기(L-FER) 디바이스.
  5. 제1항에 있어서, 상기 패시베이션 층은 알루미늄 질화물(AlN) 또는 실리콘 질화물(Si3N4)을 포함하는 것인, 고 전자 이동도 트랜지스터(HEMT)-호환가능 전력 측면 전계 효과 정류기(L-FER) 디바이스.
  6. 제1항에 있어서,
    상기 패시베이션 층의 상면 상에 배열되고 상기 패시베이션 층의 상면과 접촉하는 절연 재료의 층을 더 포함하며, 상기 절연 재료의 층은 상기 패시베이션 층에 의해 상기 도핑된 Ⅲ-N 반도체 재료의 층으로부터 측방향으로 분리되는 것인, 고 전자 이동도 트랜지스터(HEMT)-호환가능 전력 측면 전계 효과 정류기(L-FER) 디바이스.
  7. 측면 전계 효과 정류기(L-FER) 디바이스에 있어서,
    기판 위에 배치되는 반도체 재료의 층;
    애노드 단자와 캐소드 단자 사이에 측방으로 배열된 위치에서 상기 반도체 재료의 층 위에 배치되는 전자 공급 층;
    상기 전자 공급 층 위에 배치되는 도핑된 Ⅲ-N(Ⅲ-질화물) 반도체 재료의 층;
    상기 도핑된 Ⅲ-N 반도체 재료의 층 및 상기 전자 공급 층 위에 배치되는 질소계 패시베이션 층;
    상기 패시베이션 층의 제1 상면 상에 배열되며 상기 패시베이션 층의 제1 상면과 접촉하는 절연 재료의 층;
    상기 도핑된 Ⅲ-N 반도체 재료의 층 위에 놓인 위치에서 상기 패시베이션 층의 제2 상면 상에 배치되고, 상기 도핑된 Ⅲ-N 반도체 재료의 층 위에 놓인 위치에서 상기 패시베이션 층의 제2 상면과 접촉하는 게이트 절연 재료의 층 - 상기 게이트 절연 재료의 층은 상기 절연 재료의 층의 상면 상에 배열되며 상기 절연 재료의 층의 상면과 접촉함 - ; 및
    상기 게이트 절연 재료의 층 위에 배치되는 게이트 구조물
    을 포함하는, 측면 전계 효과 정류기(L-FER) 디바이스.
  8. 제7항에 있어서,
    상기 절연 재료의 층은, 상기 패시베이션 층, 상기 애노드 단자 및 상기 캐소드 단자의 상면들 및 상기 패시베이션 층의 측벽 상에 배치되고, 상기 패시베이션 층, 상기 애노드 단자 및 상기 캐소드 단자의 상면들 및 상기 패시베이션 층의 측벽과 접촉하는 것인, 측면 전계 효과 정류기(L-FER) 디바이스.
  9. 제7항에 있어서,
    상기 패시베이션 층은 알루미늄 질화물(AlN) 또는 실리콘 질화물(Si3N4)을 포함하는 것인, 측면 전계 효과 정류기(L-FER) 디바이스.
  10. 측면 전계 효과 정류기(L-FER) 디바이스를 형성하는 방법에 있어서,
    반도체 재료의 층과 전자 공급 층 사이에 에피택셜 헤테로접합부(epitaxial heterojunction)를 갖는 기판을 제공하는 단계;
    상기 전자 공급 층의 대향 단부들에 저항성 콘택 영역들을 포함하는 애노드 단자 및 캐소드 단자를 형성하는 단계;
    전자 공급 층 위에 도핑된 Ⅲ-N(Ⅲ-질화물) 반도체 재료의 층을 선택적으로 형성하는 단계;
    상기 전자 공급 층의 상면 상에서 상기 전자 공급 층의 상면과 접촉하며, 상기 도핑된 Ⅲ-N 반도체 재료의 층의 측벽과 접촉하는 패시베이션 층을 형성하는 단계; 및
    상기 패시베이션 층 및 상기 도핑된 Ⅲ-N 반도체 재료의 층 위에 놓이는 위치에 게이트 구조물을 형성하는 단계를 포함하고, 상기 게이트 구조물이 상기 도핑된 Ⅲ-N 반도체 재료의 층과 접촉하지 않도록 상기 패시베이션 층은 상기 게이트 구조물을 상기 도핑된 Ⅲ-N 반도체 재료의 층으로부터 분리하는 것인, 측면 전계 효과 정류기(L-FER) 디바이스를 형성하는 방법.
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