KR20150013346A - 다중 게이트 유전체 층을 갖는 헤테로구조 트랜지스터 - Google Patents

다중 게이트 유전체 층을 갖는 헤테로구조 트랜지스터 Download PDF

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KR20150013346A
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마이클 머피
린린 리우
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파워 인티그레이션즈, 인크.
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Abstract

헤테로구조 반도체 디바이스는 제1 활성층, 및 제1 활성층 상에 배치된 제2 활성층을 포함한다. 제1 및 제2 활성층 사이에 2-차원 전자 기체층이 형성된다. 제2 활성층 상에 제1 게이트 유전체 층이 배치된다. 제1 게이트 유전체 층 상에 제2 게이트 유전체 층이 배치된다. 제2 게이트 유전체 층 상에 패시베이션층이 배치된다. 게이트는 패시베이션층을 통하여 제2 게이트 유전체 층까지 연장된다. 제1 및 제2 오믹 콘택은 제2 활성층에 전기적으로 연결된다. 제1 및 제2 오믹 콘택은, 제1 및 제2 오믹 콘택 사이에 게이트가 배치되어, 측방으로 이격된다.

Description

다중 게이트 유전체 층을 갖는 헤테로구조 트랜지스터{HETEROSTRUCTURE TRANSISTOR WITH MULTIPLE GATE DIELECTRIC LAYERS}
본 발명은 일반적으로 고전압 전계 효과 트랜지스터(FET)에 관한 것이며; 더 구체적으로, 고 전자 이동도 트랜지스터(HEMT) 및 헤테로구조 전계 효과 트랜지스터(HFET), 및 그러한 파워 트랜지스터 디바이스의 제조 방법에 관한 것이다.
고전압 FET의 한 종류가, 고 전자 이동도 트랜지스터(HEMT)로도 지칭되는 헤테로구조 FET(HFET)이다. 질화 갈륨(GaN) 및 다른 광대역 밴드갭 III-질화물계 직접 천이 반도체 재료, 예를 들어 탄화 규소(SiC)를 기반으로 한 HFET는 실리콘계 디바이스에 비해 우수한 그의 물리적 특성으로 인해 특정 전자 디바이스에서 유리하게 사용된다. 예를 들어, GaN-계 재료 및 디바이스 구조에 의해 제공된 높은 전자 이동도, 높은 항복 전압 및 높은 전자 포화 속도 특성으로 인해, GaN 및 AlGaN/GaN 트랜지스터가 고속 스위칭 및 고전력 응용(예를 들어, 전력 스위치 및 전력 컨버터)에 흔히 사용된다. HFET의 물리적 특성으로 인해, HFET는 동일한 전압에서 동일한 전류를 전도하는 다른 반도체 스위치보다 실질적으로 더 빨리 상태를 변경시킬 수 있으며 광대역 밴드갭은 상승 온도에서 HFET의 성능을 개선할 수 있다.
GaN-계 HFET 디바이스는 통상적으로 박막 게이트 유전체(예를 들어 산화물) 재료 상에 형성된 게이트 부재를 포함한다. 과거에는, 게이트 산화물과 기저의 GaN 층 간의 계면 상태가 GaN-계 HFET의 안정성 및 전기적 신뢰성에 주요한 역할을 하였다. 고전압 구동(예를 들어, 600 V)을 달성하기 위해 게이트 안정성을 개선하는 것이 필요하다. 통상적인 종래 기술의 HFET 게이트 구조는 게이트 산화물을 갖지 않거나, 단일 박막 게이트 산화물 층을 갖는 쇼트키 게이트를 포함한다. 이들 구조는 통상적으로 20-40 V 범위인 낮은 임계 전압을 겪는다. 임계 전압(VCRIT)은 게이트 누설 전류가 비교적 급격하게 상승하는 게이트-소스 전압(gate-to-source voltage)(VGS)으로 정의된다.
게이트 유전체의 특성은 또한 HFET의 다른 변수 및 특성에 영향을 미친다. 예를 들어, 게이트 유전체 층의 두께뿐만 아니라 기저의 배리어층의 두께는 고전압 HFET의 게이트 문턱 전압을 부분적으로 결정한다. 더 두꺼운 게이트 유전체는 증가된 온도 또는 증가된 인가된 게이트 전압과 함께 게이트 누설 전류를 감소시키는 반면, 게이트 유전체의 두께는 문턱 전압에 기여한다. 이와 같이, 열적 및 전압 안정성 대 HFET 디바이스를 위한 일정한 문턱 전압을 제공하는 능력 간에는 트레이드-오프(trade-off)가 존재한다.
하기 도면을 참조로 비-제한적이며 비-포괄적인(non-exhaustive) 본 발명의 실시예를 설명하며, 달리 특정되지 않으면 각종 도면에 걸쳐 유사한 참조 부호는 유사한 부품을 지칭한다.
도 1은 다층 게이트 유전체 구조를 갖는 예시적 반도체 디바이스의 횡단면도이다.
도 2는 다층 게이트 유전체 구조를 갖는 반도체 디바이스를 제조하기 위한 예시적 공정 흐름을 예시하는 도해이다.
도 3은 다층 게이트 유전체 구조를 갖는 반도체 디바이스를 제조하기 위한 다른 예시적 공정 흐름을 예시하는 도해이다.
도 4는 각종 반도체 디바이스에 있어서 예시적 게이트 누설 증가량 대 인가된 게이트 전압을 예시하는 그래프이다.
수 개의 도면에 걸쳐 상응하는 참조 부호는 상응하는 구성요소를 나타낸다. 도면의 요소들은 단순성 및 명료성을 위해 예시되며 반드시 일정한 비율로 그려지지는 않았음을 당업자는 이해할 것이다. 예를 들어, 본 발명의 각종 실시예의 이해를 향상시키도록 돕기 위해 도면의 일부 요소들의 크기는 다른 요소들에 비해 과장될 수 있다. 또한, 상업적으로 실현가능한 실시예에서 유용하거나 필요한 통상적이지만 잘 알려진 요소들은, 본 발명의 상기 각종 실시예들이 방해를 덜 받고 도시되는 것을 용이하게 하기 위해, 종종 묘사되지 않는다.
하기 설명에서, 다수의 구체적인 상세 내용은 본 발명의 완전한 이해를 제공하기 위해 제시된다. 하지만, 본 발명을 실시하기 위해 그 구체적인 상세 내용이 이용될 필요는 없음이 당업자에게 명백할 것이다. 다른 경우에, 본 발명을 불명료하게 하는 것을 방지하기 위해 공지된 재료 또는 방법은 상세히 설명하지 않는다.
본 명세서 전반에서, "한 실시예(one embodiment)", "실시예(an embodiment)", "한 예(one example)" 또는 "예(an example)"라고 지칭하는 것은 그 실시예 또는 예와 관련하여 설명된 특정 피처, 구조 또는 특징이 본 발명의 적어도 한 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전반에 걸쳐 도처에서 문구 "한 실시예에서(in one embodiment)", "실시예에서(in an embodiment)", "한 예(one example)" 또는 "예(an example)"라고 표현하는 것이 반드시 모두 동일한 실시예 또는 예를 지칭하는 것은 아니다. 또한, 하나 이상의 실시예 또는 예에서 특정 피처, 구조 또는 특징은 임의의 적절한 조합 및/또는 하위-조합으로 조합될 수 있다. 특정 피처, 구조 또는 특징은 집적 회로, 전자 회로, 조합 논리 회로, 또는 설명된 기능을 제공하는 다른 적절한 구성요소에 포함될 수 있다. 또한, 본 명세서에 제공된 도면은 당업자에게 설명하기 위한 목적이며 도면이 반드시 일정한 비율로 그려지는 것은 아님이 이해된다.
본 명세서에 사용된 바와 같이, HFET 디바이스의 "임계 전압" 또는 "임계 게이트 전압"은 게이트 누설 전류가 비교적 급격하게 상승하는 게이트-소스 전압(gate-to-source voltage)으로서 정의된다. 열 안정성은 디바이스의 게이트 누설 전류가 온도에 따라 얼마나 많이 증가하는 지에 관한 것이다.
상술한 바와 같이, 통상적인 HFET 게이트 구조는, 게이트 산화물을 갖지 않거나 단일 박막 게이트 산화물 층을 갖는 쇼트키 게이트를 포함한다. 이들 구조는 통상적으로 20-40 V 범위의 낮은 임계 전압을 겪는다. 임계 전압(VCRIT)은 게이트 누설 전류가 비교적 급격하게 상승하는 게이트-소스 전압(VGS)으로서 정의된다. 높은 신뢰성 및 높은 GOI(gate oxide integrity)를 달성하기 위해, 임계 전압은 현재의 20-40 V 범위에서 증가할 필요가 있다. 또한, 디바이스가 고온(예를 들어, 120 ℃)에서 구동될 경우, 단일 박막 게이트 산화물 층을 갖는 디바이스는 게이트 누설 전류가 실온에서의 누설 전류보다 2배 또는 3배 더 크게 증가할 수 있다.
본 발명의 실시예에 따라, 다층 게이트 유전체 구조를 포함하는, GaN-계 HFET 디바이스 및 그의 제조 방법이 개시된다. 한 실시예에서, HFET 디바이스는 제1 및 제2 활성층 및 그 사이에 형성된 2-차원 전자 기체층을 갖는다. 제1 게이트 유전체 층이 제2 활성층 상에 배치된다. 제1 게이트 유전체 층(108)에 대해, 질화 규소(SiN), 질화 탄소(CN) 또는 질화 붕소(BN)와 같은 질화물계 화합물을 사용할 수 있다. 제1 게이트 유전체 층 상에 제2 게이트 유전체 층이 배치된다. 한 예에서, 제2 게이트 유전체 층에 대해, 산화 알루미늄(Al2O3)을 사용할 수 있다. 제2 게이트 유전체 층 상에 게이트가 배치된다. 제1 및 제2 게이트 유전체 층을 통해 디바이스의 오믹 콘택(소스 및 드레인)이 연장된다.
각종 실시예에서, 상기 다중 게이트 유전체 구조는 매우 높은 임계 전압 구동(예를 들어, >80 V)을 초래할 수 있다. 또한, 다중 게이트 유전체 구조를 사용하는 디바이스는 열 안정성이 개선될 수 있다. 디바이스가 200 ℃까지 상승하는 온도에서 구동되는 경우 디바이스는 누설 전류가 실질적으로 변경되지 않을 수 있다. 더 안정하고 견고한 게이트 유전체 구조를 생성하는 것에 추가하여, 관찰되는 다른 장점은 더 낮은 게이트 누설 및 좀더 균일한 게이트 문턱 전압을 포함한다. 또한 다층 게이트 유전체 구조로 인해 HFET 디바이스가 게이트 누설 전류를 최소화하면서 일정한 문턱 전압을 유지하는 것이 가능하다.
한 실시예에서, ALD(Atomic Layer Deposition) 반응 챔버 기법을 사용하여 활성 트랜지스터 디바이스 층 상에 질화물 화합물(예를 들어, SiN)의 박층을 계내(in-situ) 형성한 직후에, ALD에 의해 박막 Al2O3를 퇴적한다. 용어 "계내"는 웨이퍼를 장비 또는 챔버 외부의 환경에 노출시키지 않고 단일 장비 또는 반응 챔버 내에서 수행되는 공정을 지칭한다. 또한, 용어 "계외(ex-situ)"는 단일 장비 내에서 수행되지 않는 공정을 지칭할 수 있다. MOCVD(metal-organic chemical vapor decomposition)를 이용하여 제1 게이트 유전체(108)도 또한 퇴적될 수 있다. 또한, 제1 게이트 유전체(108)는 제1 및 제2 활성층(102 및 106) 각각과 함께 계내 퇴적될 수 있다. 다른 실시예에서, 제1 게이트 유전체(108)는 ALD를 통해 각각의 제1 및 제2 활성층(102 및 106)으로부터 계외 퇴적될 수 있다. 도 1에 구성된 바와 같이, 다층 게이트 유전체 구조는 Si3N4 층의 최상부에 배치된 Al2O3 층을 포함한다.
하기 설명에서, 예시적 HFET는 설명의 목적으로 사용된다. 하지만, 본 발명의 실시예는 MOSFET(metal oxide semiconductor FET) 또는 MISFET(metal insulator semiconductor FET) 디바이스와 같은 다른 종류의 FET와 함께 사용될 수 있음이 이해되어야 한다.
도 1은 제1 활성층(102), 제2 활성층(106), 제1 게이트 유전체(108), 제2 게이트 유전체(110), 패시베이션층(112), 오믹 콘택(116 및 118), 및 게이트(114)를 포함하는 반도체 디바이스(100)(예를 들어, GaN HFET)의 횡단면도를 예시한다. 도 1에 추가로 도시된 것은 제1 활성층(102)과 제2 활성층(106) 간의 밴드갭 차이로 인해 두 층 사이에 형성될 수 있는 전하 층(104)의 층이다. 전하 층(104)의 층은, 제1 및 제2 활성 층(102 및 106) 간의 밴드갭 차이로부터 초래되는 양자 우물에 포획된 전자들이 2차원에서는 자유롭게 이동하지만 3차원에서는 단단히 구속되므로 때로는 2차원 전자 기체(2DEG) 층(104)으로 지칭되는, 측방 전도 채널을 정의한다. 또한, 제1 활성층(102)은 때로는 채널 층으로 지칭되는 한편, 제2 활성층(106)은 때로는 배리어 층 또는 도너 층(donor layer)으로 지칭된다.
제2 활성층(106)은 제1 활성층(102) 상에 배치된다. 제1 게이트 유전체 층(108)은 제2 활성층(106) 상에 배치된다. 제2 게이트 유전체 층(110)은 제1 게이트 유전체 층(108) 상에 배치된다. 패시베이션층(112)은 제2 게이트 유전체 층(110) 상에 배치된다. 게이트(114)는 패시베이션층(112)을 통해 제2 게이트 유전체 층(110)까지 수직 하향으로 연장된다. 각 소스 및 드레인 오믹 콘택(116 및 118)은 패시베이션층(112), 제2 게이트 유전체 층(110) 및 제1 게이트 유전체 층(108)을 통해 수직 하향으로 연장되어 제2 활성층(106)까지 전기적으로 연결됨이 도시된다. 도시된 바와 같이, 소스 및 드레인 오믹 콘택(116 및 118)은 게이트(114)가 소스 및 드레인 오믹 콘택(116 및 118) 사이에 배치된 채 측방으로 이격된다.
제1 활성층(102)는 통상적으로, 사파이어(Al2O3), 실리콘(Si), GaN 또는 탄화 규소(SiC)와 같은 다수의 상이한 재료 중 임의의 하나로 형성된 기판(미도시) 상에 배치된다. 한 실시예에서, 제1 활성층(102)은 에피택셜 GaN 층을 포함한다. 격자 불일치 및/또는 열팽창 계수의 차이와 같은 가능한 문제들을 방지하기 위해, 기판과 제1 활성층(102) 사이에 하나 이상의 추가 층을 배치할 수 있다. 예를 들어, 선택적인 박막 핵형성 층을 기판과 제1 활성층(102) 사이에 형성할 수 있다. 다른 예에서, 제1 활성층(102)은 다른 III 족 원소의 질화물 화합물을 포함하는 다른 반도체 재료를 포함할 수 있다. 제1 활성층(102)은 기판상에서 성장되거나 퇴적될 수 있다.
도 1의 예에서, 제2 활성층(106)은 질화 알루미늄 갈륨(AlGaN)을 포함한다. 다른 예에서, 제2 활성층(106)에 대해 질화 알루미늄 인듐(AlInN) 및 질화 알루미늄 인듐 갈륨(AlInGaN)과 같은 다른 III 족 질화물 반도체 재료를 사용할 수 있다. 다른 실시예에서, 제2 활성층(106)의 재료는 비-화학량론적 화합물일 수 있다. 그러한 재료에서, 원소들의 비는 통상의 정수로 나타내기가 쉽지 않다. 예를 들어, 제2 활성층(106)은 AlXGa1-XN(상기에서, 0<X<1)와 같은 III족 질화물 반도체 재료의 비-화학량론적 화합물일 수 있다. 제2 활성층(106)은 제1 활성층(102) 상에서 성장되거나 퇴적될 수 있다.
도 1에 또한 도시된 것은 제2 활성층(106) 상에 배치된 제1 게이트 유전체 층(108)이다. 한 실시예에서, 제1 게이트 유전체 층(108)은 질화 규소(SiN)를 포함한다. 다른 실시예에서, 제1 게이트 유전체 층(108)은 Si3N4를 포함할 수 있다. 또 다른 예에서, 제1 게이트 유전체 층(108)에 대해 질화 탄소(CN) 또는 질화 붕소(BN)와 같은 다른 질화물계 화합물을 사용할 수 있다. 제1 게이트 유전체 층(108)은 제2 활성층(106)과 함께 원자 배열을 보존할 수 있는 질화물계 재료일 수 있다. 또한, 제1 게이트 유전체 층(108)은 절연성일 수 있으며 적어도 3 eV(electron volts)의 밴드갭을 갖는다. 한 예에서, 제1 게이트 유전체 층(108)의 두께는 실질적으로 1-5 nm 두께 사이일 수 있다. 제1 게이트 유전체 층은 제1 및 제2 활성층(102 및 106) 각각과 함께 계내 퇴적될 수 있다. 제1 게이트 유전체(108)는 MOCVD를 이용하여 퇴적될 수 있다. 다른 실시예에서, 제1 게이트 유전체(108)는 ALD를 통해 제1 및 제2 활성층(102 및 106)으로부터 계외 퇴적될 수 있다.
도시된 바와 같이, 제2 게이트 유전체 층(110)은 제1 게이트 유전체 층(108) 상에 퇴적된다. 한 예에서, 제2 게이트 유전체 층(110)은 산화 알루미늄(Al2O3)을 포함한다. 또 다른 예에서, 제2 게이트 유전체 층(110)에 대해 ZrO, HfO, SiO2 및 GdO와 같은 다른 산화물 재료를 사용할 수 있다. 한 실시예에서, 제2 게이트 유전체 층(110)의 두께는 약 10-20 nm 두께의 범위이다. 한 실시예에서, 제2 게이트 유전체 층(110)은 제1 게이트 유전체 층(108)보다 더 두껍다. 예를 들어, 제1 게이트 유전체 층의 두께는 약 10-50 Å의 범위일 수 있다. 한 예시적 제조 공정에서, 제2 게이트 유전체 층(110)은 ALD를 이용하여 제1 및 제2 활성층(102 및 106) 각각으로부터 계외 퇴적될 수 있다.
패시베이션층(112)은 제2 게이트 유전체 층(110) 상에 배치되며 오믹 콘택(116,118) 및 게이트(114)를 측방으로 둘러싼다. 한 실시예에서, 패시베이션층(112)은 질화 규소(SiN)와 같은 유전체 재료를 포함할 수 있다. 추가 실시예에서, 패시베이션층(112)은 다층의 재료를 포함할 수 있다. 패시베이션층(112)은 디바이스의 표면을 주변의 전기적 및 화학적 오염물로부터 분리시킴으로써 디바이스의 전기적 특성의 안정성을 제공한다. 패시베이션층(112)은 LPCVD(low pressure chemical vapor deposition) 또는 PECVD(plasma-enhanced chemical vapor deposition)와 같은 화학 기상 증착을 통해 퇴적될 수 있다.
제1 및 제2 게이트 유전체 층(108 및 110)은 게이트(114)를 제2 활성층(106)으로부터 분리시킨다. 도시된 바와 같이, 게이트(114)는 패시베이션층(112)을 통해 제2 게이트 유전체 층(110)과 접촉하도록 배치된다. 한 실시예에서, 게이트(114)는 니켈 금(NiAu) 합금을 포함한다. 다른 실시예에서, 게이트(114)는 티타늄 금(TiAu) 합금 또는 몰리브덴 금(MoAu) 합금을 포함한다. 다른 예에서, 게이트(114)는 게이트 전극 및 게이트 필드 플레이트를 포함할 수 있다. 구동시, 게이트(114)는 오믹 소스 및 드레인 콘택(116 및 118) 사이의 순방향 전도 경로를 제어한다. 예시적 제조 공정에서, 게이트(114)는 패시베이션층(112)에 개구부를 식각한 다음 게이트 금속을 퇴적함으로써 형성할 수 있다. 도 1의 예에서, 패시베이션층(112) 위이고 오믹 드레인 콘택(118)을 향해 측방으로 연장되는 게이트(114)의 부분은 게이트 필드 플레이트로서 작용하고, 이는 (오믹 콘택(118)에 가장 가까운) 모서리에서 전기장 강도를 경감시키는 기능을 한다.
오믹 콘택(116 및 118)은 패시베이션층(112), 제2 게이트 유전체 층(110) 및 제1 게이트 유전체 층(108)을 통해 제2 활성층(106)과 접촉하도록 배치된다. 오믹 콘택(116)은 소스 콘택의 한 예인 한편, 오믹 콘택(118)은 드레인 콘택의 한 예이다. 한 실시예에서, 오믹 콘택(116 및 118)은, 패시베이션층(112), 제2 게이트 유전체 층(110) 및 제1 게이트 유전체 층(108)에 개구부를 식각한 다음 금속 퇴적 및 어닐링 단계에 의해 형성될 수 있다. 다른 예시적 제조 공정에서, 오믹 콘택(116 및 118)은 제2 게이트 유전체 층(110) 및 패시베이션층(112)을 퇴적하기 전에 형성될 수 있다.
도시된 바와 같이, 도 1은 오믹 금속 콘택(116 및 118)을 형성한 직후의 제조 공정 시점에서의 디바이스 구조를 예시하며, 이는 GaN HFET 디바이스(100)의 소스 및 드레인 전극을 각각 포함한다. 도 1은 제2 활성층(106) 상에 직접 형성된 오믹 금속 콘택(116 및 118)을 도시한다. 다른 실시예에서, 오믹 금속 콘택(116 및 113)은, 제2 활성층(106)으로 수직 하향하여 연장되는 리세스(recesses) 내에 형성될 수 있다. 다른 실시예에서, 오믹 금속 콘택(116 및 118)은 제2 활성층(106)을 통해 수직 하향하여 연장되어 제1 활성층(102)과 접촉하는 리세스 내에 형성될 수 있다.
HFET 디바이스(100)가 파워 스위치로서 사용되도록 구성될 경우, 게이트(114) 및 오믹 콘택(116 및 118)은 통상적으로 단자를 통해 결합되어 외부 회로에 대한 전기적 연결을 형성한다. 구동시, 2DEG 층(104)의 전하는 오믹 콘택(116 및 118)들 사이에서 측방으로 흘러 외부 회로에서 전류가 된다. 전하 흐름, 및 따라서 전류는 게이트(114)와 오믹 콘택(116) 사이에서 전기적으로 연결된 외부 회로로부터의 전압에 의해 제어될 수 있다.
본 명세서에서 사용된 바와 같이, 전기적 연결은 오믹 연결이다. 오믹 연결은 전압과 전류 간의 관계가 실질적으로 선형(linear)이며 전류의 양방향에 대해 대칭인 것이다. 예를 들어, 금속을 통해서만 각각 접촉하는 2개의 금속 패턴이 전기적으로 연결된다. 반대로, 오믹 콘택(116 및 118)은, 이들 두 콘택 간의 임의의 연결이 반도체 재료의 채널을 통한 것이고 그의 도전 경로가 게이트(114)에 의해 제어되므로, HFET 디바이스(100)에서 서로 전기적으로 연결되지 않는다. 유사하게, 제1 및 제2 게이트 유전체 층(108 및 110)이 게이트(114)를 기저의 활성층들로부터 절연시키므로 게이트(114)는 제2 활성층(106)에 전기적으로 연결되지 않는다.
상술한 실시예에서, 제1 및 제2 게이트 유전체 층(108 및 110)의 두께는, HFET 디바이스(100)의 정상 구동 동안의 온도에 대해 게이트 누설 전류가 실질적으로 일정하게 유지되도록 하는 두께이다. 달리 말하자면, 디바이스가 120 ℃에서 구동하는 경우 HFET 디바이스(100)에서 게이트 누설 전류는 실질적으로 변경되지 않는다. 또한, 본 발명의 각종 실시예는 게이트 누설 전류의 상당한 변경 없이 200 ℃까지 구동될 수 있다.
또한, 본 발명자들은 본 명세서에 설명된 다중 게이트 유전체 층 구조가 HFET 디바이스의 전압 안정성을 개선함을 관찰하였다. 예를 들어, HFET 디바이스(100)의 임계 전압은 약 100-130 V의 범위까지 종래 기술의 디바이스 구조에 비해 상당히 증가한다.
도 2는 도 1에 도시된 HFET 디바이스(100)와 같은 반도체 디바이스를 제조하기 위한 예시적 공정 흐름을 예시하는 도해(200)이다. 도시된 예에서, 공정은 제1 및 제2 활성층 모두가 기판상에 퇴적되거나 성장된 후에 시작한다. 시작하기 위해, SiN을 포함하는 제1 게이트 유전체 층을 계내 성장시킨다(단계 202). 한 실시예에서, 800-1050 ℃ 사이의 온도 범위에서 수행된 MOCVD 기법을 이용하여 제1 게이트 유전체 층을 퇴적한다. 제1 게이트 유전체 층은 약 1-5 nm의 두께로 형성되고, 웨이퍼의 표면 상에서 연속적이다. 한 실시예에서, 게이트 유전체 층의 두께는 약 4 nm이다. 다른 실시예에서, 제1 게이트 유전체 층은 제1 및 제2 활성층과 함께 계내 형성된다. 예를 들어, 제1 및 제2 활성층을 형성하기 위해 사용된 것과 동일한 머신(MOCVD)을 제1 게이트 유전체 층을 형성하기 위해서도 사용할 수 있다. 다른 실시예에서, 제1 게이트 유전체 층은 제1 및 제2 활성층으로부터 계외 퇴적될 수 있다.
이어서, 단계(204)에서, 제2 게이트 유전체 층은 제1 게이트 유전체 층의 최상부에 퇴적된다. 한 실시예에서, 제2 게이트 유전체 층은 ALD를 이용하여 300 ℃에서 제1 게이트 유전체 층, 제1 및 제2 활성층으로부터 계외로 웨이퍼 표면상에 퇴적된다. 한 실시예에서, 제2 게이트 유전체 층은 Al(CH3)3 전구체 및 O2 플라즈마로 ALD를 이용하여 퇴적된다. 제2 게이트 유전체 층은 약 10-20 nm 범위의 두께까지 형성된다. 특정 구현에서, 제2 게이트 유전체 층은 약 15 nm 두께이다.
다른 실시예에서, 제1 및 제2 게이트 유전체 층은 제1 및 제2 활성층으로부터 계외 퇴적될 수 있다. 예를 들어, 제1 및 제2 게이트 유전체 층 모두 동일한 ALD 챔버를 이용하여 웨이퍼 표면상에 퇴적될 수 있다.
공정은 단계(206)에서 계속되며, 이 시점에서 제2 게이트 유전체 층에 고온 어닐링을 수행하여 제2 게이트 유전체 층의 막 및 계면 품질을 개선한다. 예시로서, 어닐링 단계는 약 5-10 분간 450-750 ℃의 온도 범위에서 퍼니스 내에서 수행될 수 있다. 어닐링은 또한 RTA(rapid temperature annealing) 장비와 같은 다수의 다른 장비를 이용하여 수행될 수도 있다.
어닐링 후, 제2 게이트 유전체 층 상에 패시베이션층을 퇴적한다(단계 208). 한 실시예에서, 패시베이션층은 PECVD를 이용하여 퇴적될 수 있다. 패시베이션층은 또한 LPCVD를 이용하여 퇴적될 수도 있다. 패시베이션층은 통상적으로 약 100-150 nm 범위의 두께로 형성된다. 상기 논의된 바와 같이, 패시베이션층은 질화 규소(SiN) 또는 유사한 특성을 갖는 다른 재료를 포함할 수 있다.
단계(210)에서, 패시베이션층(112)의 표면에 메사 분리 식각(mesa isolation etching)을 수행하여 오믹 콘택(116 및 118)의 활성 영역을 정의한다. 즉, 메사 분리 식각은 오믹 콘택(116 및 118)의 풋프린트(footprint)를 정의한다. 메사 분리는 RIE(reactive-ion etching) 시스템을 이용하여 수행될 수 있다. 또한, 메사 분리는 ICP(inductively coupled plasma) RIE를 이용하여 수행될 수 있다.
메사 분리에 이어, 패시베이션층, 제2 게이트 유전체 층 및 제1 게이트 유전체 층을 통하여 오믹 소스 및 드레인 콘택을 형성한다(단계 212). 이는 먼저 상술한 층들을 통해 개구부를 형성하는 단계, 및 이어서 금속 또는 금속 합금을 퇴적하여 개구부를 충진하는 단계를 수반한다. 한 예시적 제조 시퀀스에서, 오믹 콘택을 위해 사용된 금속은 전자빔 금속 증착(e-beam metal evaporation)을 이용하여 퇴적된다. 예시적 오믹 콘택 금속은 TiAlMoAu이다. 이어서 약 600-900 ℃의 온도 범위에서 RTA 장비를 이용하여 금속 오믹 콘택을 어닐링한다(단계 214).
게이트는 오믹 콘택과 유사한 방식으로 형성될 수 있다. 즉, 게이트는 먼저 패시베이션층을 통해 개구부를 식각하여 제2 게이트 유전체 층을 노출시킴으로써 형성될 수 있다(단계 216). 한 실시예에서, CF4 또는 SF6와 같은 기체를 이용하여 건식 식각을 수행한다. 식각 공정에 의해 제2 게이트 유전체 층을 노출시킨 후에, 게이트 금속 또는 금속 합금 퇴적(단계 218)을 수행하여 식각된 개구부를 충진시킨다. 한 예에서, NiAu를 게이트 금속으로 사용한다. 도 1에 도시된 바와 같이, 상부 부분이 가장 먼 (드레인) 오믹 콘택을 향해 패시베이션층 상에서 측방으로 연장되도록 게이트 금속을 마스킹 또는 식각함으로써 필드 플레이트 부분을 형성할 수 있다.
반도체 기술분야의 당업자는, 웨이퍼 표면상에 금속(예를 들어, 패터닝된 라인 또는 트레이스) 형성, 웨이퍼 백그라인딩(백래핑(backlapping) 또는 웨이퍼 박형화로도 지칭됨), 다이 분리 및 패키징을 포함하는, 다른 표준 후-제조 또는 후위 공정 단계들을 수행할 수 있음을 이해할 것이다.
도 3은 다층 게이트 유전체 구조를 갖는 HFET 반도체 디바이스를 제조하기 위한 다른 예시적 공정 흐름을 예시하는 도해(300)이다. 흐름도(300)는 오믹 콘택을 형성하기 위한 공정이 패시베이션 이전에 수행되는 것을 제외하고는 흐름도(200)와 유사하다.
공정은 제1 활성층 및 제2 활성층을 기판상에 퇴적하거나 성장시킨 후에 시작된다. 단계(302)에서, 제1 게이트 유전체 층은 계내 퇴적된다. 제1 게이트 유전체 층은 800 내지 1050 ℃ 사이의 온도 범위에서 MOCVD를 이용하여 퇴적될 수 있다. 제1 게이트 유전체 층(108)의 두께는 실질적으로 1-5 nm 사이이며 웨이퍼 표면상에서 연속적이다. 한 실시예에서, 게이트 유전체 층의 두께는 4 nm이다. 하지만, 상술한 바와 유사하게, 제1 게이트 유전체 층은 제1 및 제2 활성층으로부터 계외 퇴적될 수 있다. 또한, 제1 게이트 유전체 층은 제2 게이트 유전체 층과 동일한 머신으로 퇴적될 수 있다.
제1 게이트 유전체를 성장시킨 후, 제1 게이트 유전체 층의 표면에 메사 분리 식각을 수행하여 오믹 콘택의 활성 영역을 정의한다(단계 304). 메사 분리는 RIE 시스템을 이용하여 수행될 수 있다. 다른 제조 방법에서, 메사 분리는 ICP RIE를 이용하여 수행될 수 있다. 이 시점의 공정 흐름에서, 제1 게이트 유전체 층을 통해 오믹 비아 개구부를 선택적으로 형성한 다음, 오믹 금속화, 및 약 1분간 850 ℃에서 어닐링을 수행할 수 있다(단계 306).
이어서, 제2 게이트 유전체 층을 제1 게이트 유전체 층 상에 퇴적한다(단계 308). 제2 게이트 유전체 층은 또한 소스 및 드레인 오믹 콘택 상에 퇴적될 수 있다. 한 실시예에서, 제2 게이트 유전체 층은 300 ℃에서 ALD를 이용하여 웨이퍼 표면상에 퇴적된다. 제2 게이트 유전체 층은 약 10-20 nm의 두께까지 성장될 수 있다. 한 실시예에서, 제2 게이트 유전체 층의 퇴적은 제1 및 제2 활성층으로부터 계외로 수행될 수 있다.
제2 게이트 유전체 층이 퇴적된 후에 고온 어닐링을 수행할 수 있다(단계 310). 어닐링의 온도는 500 내지 700 ℃ 사이일 수 있으며 퍼니스 또는 RTA 장비 중 하나를 이용하여 적용될 수 있다. 이 어닐링 단계는 제2 게이트 유전체 층의 필름 및 계면 품질을 개선시킨다.
어닐링에 이어, 제2 게이트 유전체 층 상에 패시베이션층을 형성한다(단계 312). 한 실시예에서, 패시베이션층은 PECVD를 이용하여 퇴적될 수 있다. 패시베이션층은 또한 LPCVD를 이용하여 퇴적될 수도 있다. 패시베이션층의 두께는 약 100-150 nm 두께 사이일 수 있다. 상술한 바와 같이, 패시베이션층은 질화 규소(SiN)를 포함할 수 있다.
이어서 단계(314)에서 게이트 비아 형성이 수행되는 것이 도시된다. 이 단계는 패시베이션층을 통해 개구부가 형성되도록 패시베이션층을 마스킹한 다음 식각하여 제2 게이트 유전체 층을 노출시킴으로써 수행된다. 한 실시예에서, CF4 또는 SF6와 같은 기체를 이용하여 건식 식각으로 패시베이션층을 통해 식각할 수 있다. 단계(316)에서, 게이트 비아 개구부에 게이트 금속을 퇴적한다. 한 예에서, 게이트 금속으로서 NiAu를 이용한다. 도 1에 도시된 바와 같이, 게이트 부재는 드레인 오믹 콘택을 향해 연장된 필드 플레이트 부분을 포함한다. 한 실시예에서, 패시베이션층 및 제2 게이트 유전체 층은, 추가 식각 및 금속 퇴적을 수행하여 두 오믹 콘택을 위한 필드 플레이트 부분을 포함할 수 있다.
도 4는 각각 상이한 게이트 유전체 구조를 갖는 각종 HFET 디바이스에 있어서 예시적 게이트 누설 증가량 대 인가된 게이트 전압을 예시하는 그래프이다. 도시된 바와 같이, x-축은 절대 게이트 전압(404)을 나타내는 한편, y-축은 게이트 누설 증가량 비(402)이다. y-축 상에 도시된 게이트 누설 전류의 비(402)는 응력받기 전의 디바이스 누설 전류에 대한 응력하에서의 디바이스 누설 전류의 비를 나타낸다. 그래프(400)는 임계 문턱 수준(406)을 추가로 도시한다. 임계 문턱(406)은, 게이트 누설 증가량의 비(402)가 더 이상 허용가능하지 않고 디바이스가 항복 상태인 것으로 간주될 경우의 문턱으로 정의될 수 있다. 도시된 예에 있어서, 임계 문턱(406)은 실질적으로 10이다. 또한, 임계 전압은 특정 디바이스에 대한 게이트 누설 증가량의 비가 임계 문턱(406)에 도달하는 게이트 전압을 지칭한다.
도시된 바와 같이, 그래프(400)는 제1 디바이스 그룹(408) 및 제2 디바이스 그룹(410)의 성능을 예시한다. 게이트 누설 증가량의 비(402)를 측정하는 동안 각종 디바이스 그룹 각각에 대한 게이트 전압은 증가한다. 제1 디바이스 그룹(408)에 있어서, 임계 전압은 대략 30-40 V이다. 제2 디바이스 그룹(410)에 있어서, 임계 전압은 대략 95-100 V이다. 제1 디바이스 그룹(408)은 단일 게이트 유전체 층(Al2O3)을 갖는 디바이스를 나타내는 반면, 제2 그룹(410)은 다중 게이트 유전체 층을 갖는 디바이스를 나타낸다. 예시된 바와 같이, 제2 디바이스 그룹(410)은 각각 약 4 nm 두께의 제1 게이트 유전체 층을 갖는 디바이스들을 나타낸다. 도 4에 예시된 바와 같이, 본 발명의 실시예에 따라 다중 게이트 유전체 층이 사용될 경우 임계 전압은 실질적으로 증가할 수 있다.
요약 부분에 설명된 것을 포함하여, 본 발명의 예시된 예의 상기 설명은 총망라하거나, 개시된 정확한 형태로 한정되는 것을 의도하지 않는다. 본 발명의 특정 실시예 및 예시는 본 명세서에서 예시적 목적으로 설명되며, 본 발명의 더 광범위한 사상 및 범위로부터 벗어남이 없이 동등한 각종 변형이 가능하다. 사실상, 구체적인 예시적 전압, 두께, 재료 종류 등은 설명 목적으로 제공되며 본 발명의 교시에 따라 다른 값들도 또한 다른 실시예 및 예에서 사용될 수 있음이 이해된다.

Claims (35)

  1. 헤테로구조 반도체 디바이스로서,
    제1 활성층;
    상기 제1 활성층 상에 배치된 제2 활성층 - 상기 제1 활성층과 상기 제2 활성층 사이에 2-차원 전자 기체층(electron gas layer)이 형성됨 -;
    상기 제2 활성층 상에 배치된 제1 게이트 유전체 층;
    상기 제1 게이트 유전체 층 상에 배치된 제2 게이트 유전체 층;
    상기 제2 게이트 유전체 층 위에 배치된 패시베이션층;
    상기 패시베이션층을 통해 상기 제2 게이트 유전체 층으로 연장되는 게이트; 및
    상기 제2 활성층에 전기적으로 연결되는 제1 및 제2 오믹 콘택(ohmic contacts)
    을 포함하고,
    상기 제1 및 제2 오믹 콘택은 측방향으로 이격되고, 상기 게이트는 상기 제1 오믹 콘택과 상기 제2 오믹 콘택 사이에 배치되는 헤테로구조 반도체 디바이스.
  2. 제1항에 있어서, 상기 제2 게이트 유전체 층은 산화 알루미늄(Al2O3)을 포함하는 헤테로구조 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 게이트 유전체 층은 제1 두께를 갖고, 상기 제2 게이트 유전체 층은 제2 두께를 가지며, 상기 제2 두께는 상기 제1 두께보다 더 두꺼운 헤테로구조 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 게이트 유전체 층은 질화물계 화합물을 포함하는 헤테로구조 반도체 디바이스.
  5. 제1항에 있어서, 상기 제1 게이트 유전체 층은 질화 규소(SiN)를 포함하는 헤테로구조 반도체 디바이스.
  6. 제1항에 있어서, 상기 제1 게이트 유전체 층은 질화 탄소(CN)를 포함하는 헤테로구조 반도체 디바이스.
  7. 제1항에 있어서, 상기 제1 게이트 유전체 층은 질화 붕소(BN)를 포함하는 헤테로구조 반도체 디바이스.
  8. 제1항에 있어서, 상기 제1 게이트 유전체 층은 약 1-5 nm 두께 범위의 제1 두께를 갖는 헤테로구조 반도체 디바이스.
  9. 제1항에 있어서, 상기 제2 게이트 유전체 층은 약 10-20 nm 두께 범위의 제2 두께를 갖는 헤테로구조 반도체 디바이스.
  10. 제1항에 있어서, 상기 제1 게이트 유전체 층은 제1 두께를 갖고, 상기 제2 게이트 유전체 층은 제2 두께를 가지며, 상기 제1 두께 및 상기 제2 두께는, 헤테로접합 반도체 디바이스의 정상 동작 동안에 온도에 대해 상기 게이트를 통한 누설 전류가 실질적으로 일정하도록 설정되는 헤테로구조 반도체 디바이스.
  11. 제1항에 있어서, 상기 제1 게이트 유전체 층은 제1 두께를 갖고, 상기 제2 게이트 유전체 층은 제2 두께를 가지며, 상기 제1 두께 및 상기 제2 두께는, 헤테로접합 반도체 디바이스의 정상 동작 동안에 온도에 대해 문턱 전압이 실질적으로 일정하도록 설정되는 헤테로구조 반도체 디바이스.
  12. 제1항에 있어서, 상기 제1 활성층은 질화 갈륨(GaN)을 포함하는 헤테로구조 반도체 디바이스.
  13. 제1항에 있어서, 상기 제2 활성층은 질화 알루미늄 갈륨(AlGaN)을 포함하는 헤테로구조 반도체 디바이스.
  14. 제1항에 있어서, 상기 제1 활성층 및 상기 제2 활성층은 분리된 메사(isolated mesa)로서 정의되는 헤테로구조 반도체 디바이스.
  15. 제1항에 있어서, 상기 게이트는 게이트 금속을 포함하는 헤테로구조 반도체 디바이스.
  16. 제15항에 있어서, 상기 게이트 금속은 니켈 금(NiAu) 합금을 포함하는 헤테로구조 반도체 디바이스.
  17. 제15항에 있어서, 상기 게이트 금속은 드레인 오믹 콘택을 향해 연장되는 게이트 필드 플레이트를 포함하는 헤테로구조 반도체 디바이스.
  18. 제1항에 있어서, 상기 패시베이션층은 질화 규소(SiN)를 포함하는 헤테로구조 반도체 디바이스.
  19. 제1항에 있어서, 상기 게이트 금속은 티타늄 금(TiAu) 합금 또는 몰리브덴 금(MoAu) 합금을 포함하는 헤테로구조 반도체 디바이스.
  20. 헤테로구조 반도체 디바이스의 제조 방법으로서,
    기판 상에 제1 활성층을 형성하는 단계;
    상기 제1 활성층 상에 제2 활성층을 형성하는 단계 - 상기 제1 활성층 및 상기 제2 활성층은, 이들 사이에 2-차원 전자 기체층이 형성되도록 상이한 밴드갭을 가짐 -;
    상기 제2 활성층 상에 제1 게이트 유전체 층을 형성하는 단계 - 상기 제1 게이트 유전체 층은 제1 두께를 가짐 -;
    상기 제1 게이트 유전체 층 상에 제2 게이트 유전체 층을 형성하는 단계 - 상기 제2 게이트 유전체 층은 상기 제1 두께보다 더 두꺼운 제2 두께를 가짐 -;
    상기 제2 게이트 유전체 층 및 상기 제1 게이트 유전체 층을 통해 수직으로 각각 연장되는 제1 및 제2 오믹 콘택을 형성하는 단계 - 상기 제1 및 제2 오믹 콘택은 측방향으로 이격되며, 상기 제2 활성층에 전기적으로 연결됨 -; 및
    상기 제1 오믹 콘택과 상기 제2 오믹 콘택 사이에서 측방향 위치에 상기 제2 유전체 층과 접촉하는 게이트를 형성하는 단계
    를 포함하는 방법.
  21. 제20항에 있어서, 상기 제1 및 제2 오믹 콘택을 형성하는 단계 전에, 상기 제2 게이트 유전체 층 위에 패시베이션층을 퇴적하는 단계를 더 포함하는 방법.
  22. 제20항에 있어서, 상기 제2 게이트 유전체 층을 어닐링하는 단계를 더 포함하는 방법.
  23. 제20항에 있어서, 상기 제1 및 제2 오믹 콘택을 어닐링하는 단계를 더 포함하는 방법.
  24. 제20항에 있어서, 상기 제1 두께 및 상기 제2 두께는, 상기 헤테로구조 반도체 디바이스의 정상 동작 동안에 온도에 대해 게이트 누설 전류가 실질적으로 일정하게 유지되도록 선택되는 방법.
  25. 제20항에 있어서, 상기 제1 게이트 유전체 층은 질화 규소를 포함하는 방법.
  26. 제20항에 있어서, 상기 제2 게이트 유전체 층은 산화 알루미늄을 포함하는 방법.
  27. 제20항에 있어서, 상기 제1 활성층은 질화 갈륨을 포함하는 방법.
  28. 제20항에 있어서, 상기 제2 활성층은 질화 알루미늄 갈륨을 포함하는 방법.
  29. 제20항에 있어서, 상기 제1 게이트 유전체 층은 상기 제1 활성층 및 상기 제2 활성층과 함께 계내(in-situ) 형성되는 방법.
  30. 제20항에 있어서, 상기 제1 게이트 유전체 층은 상기 제1 활성층 및 상기 제2 활성층과 함께 계외(ex-situ) 형성되는 방법.
  31. 제20항에 있어서, 상기 제1 두께는 약 1-5 nm 두께의 범위에 있는 방법.
  32. 제20항에 있어서, 상기 제2 두께는 약 10-20 nm 두께의 범위에 있는 방법.
  33. 제20항에 있어서, 상기 제2 게이트 유전체 층을 형성하는 단계는 Al(CH3)3 전구체 및 O2 플라즈마를 갖는 ALD(Atomic Layer Deposition) 반응 챔버를 이용하여 수행되는 방법.
  34. 제20항에 있어서, 상기 제1 및 제2 오믹 콘택을 형성하는 단계는 금(Au)을 포함하는 금속을 퇴적하는 단계를 포함하는 방법.
  35. 제34항에 있어서, 상기 금속은 TiAlMoAu를 포함하는 방법.
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