KR102582484B1 - 소스-드레인 엔지니어링을 이용한 2d-채널 트랜지스터 구조물 - Google Patents

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단야쿠마르 마하비어 사타이야
카더바드 므루날 아비지스
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Abstract

반도체 디바이스들 및 그 형성 방법들이 제공된다. 방법은 반도체 구조물을 갖는 워크피스를 제공하는 단계; 반도체 구조물 위에 2차원(2D) 재료 층을 성막하는 단계; 반도체 구조물 및 2D 재료 층에 전기적으로 연결되는 소스 피처 및 드레인 피처를 형성하는 단계 ― 소스 피처 및 드레인 피처는 반도체 재료를 포함함 ― ; 및 2차원 재료 층 위에 있고 소스 피처와 드레인 피처 사이에 개재되는 게이트 구조물을 형성하는 단계를 포함한다. 게이트 구조물, 소스 피처, 드레인 피처, 반도체 구조물 및 2D 재료 층은 전계 효과 트랜지스터를 형성하도록 구성된다. 반도체 구조물 및 2D 재료 층은 각각 소스 피처와 드레인 피처 사이에서 제1 채널 및 제2 채널로서 기능한다.

Description

소스-드레인 엔지니어링을 이용한 2D-채널 트랜지스터 구조물{2D-CHANNEL TRANSISTOR STRUCTURE WITH SOURCE-DRAIN ENGINEERING}
우선권
본 출원은 2020년 8월 7일자로 "2D-CHANNEL FIELD-EFFECT TRANSISTOR WITH SOURCE DRAIN ENGINEERING"(대리인 도켓 넘버 P2020-3049 / 24061.4282PV01)라는 제목으로 출원된 미국 가특허 출원 제63/062,840에 대한 우선권을 주장하며, 그 전체 내용은 참조로서 본 명세서에 통합된다. 본 출원은 2020년 7월 23일자로 "DUAL CHANNEL STRUCTURE"(대리인 도켓 넘버 2P2019-4482 / 24061.4160us01)라는 제목으로 출원된 미국 특허 출원 제16/937,277에 관련되며, 그 전체 내용은 참조로서 본 명세서에 통합된다.
반도체 집적 회로(IC, integrated circuit) 산업은 기하급수적인 성장을 경험하였다. IC 재료들 및 디자인에 있어서의 기술적 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로들을 갖는 IC 세대를 생산해 냈다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 개수)는 일반적으로 증가한 반면, 기하학적 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해 왔다. 이러한 스케일링 다운 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점들을 제공한다. 이러한 스케일링 다운은 또한 IC의 프로세싱 및 제조의 복잡성을 증가시켰다.
예를 들어, 집적 회로(IC) 기술들이 더 작은 기술 노드들로 발전함에 따라, 게이트 채널 커플링을 증가시키고, 오프(off)-상태 전류를 감소시키며, 단 채널 효과(SCE, short-channel effect)들을 감소시킴으로써 게이트 제어를 향상시키기 위해 다중 게이트 디바이스들이 도입되었다. 다중 게이트 디바이스는 일반적으로 채널 영역의 하나 초과의 측 위에 배치된 게이트 구조물 또는 그 일부를 갖는 디바이스를 지칭한다. 핀형 전계 효과 트랜지스터(FinFET, Fin-like field effect transistor) 및 다중 브리지 채널(MBC, multi-bridge-channel) 트랜지스터는 고성능 및 저 누설 애플리케이션들을 위한 인기 있고 유망한 후보들이 된 다중 게이트 디바이스들의 예들이다. FinFET은 하나 초과의 측 상에 게이트에 의해 랩핑된 상승된(elevated) 채널을 가지고 있다(예를 들어, 게이트는 기판으로부터 연장되는 반도체 재료의 "핀"의 상단 및 측벽들을 랩핑한다). MBC 트랜지스터는 둘 이상의 측 상에서 채널 영역에 대한 액세스를 제공하기 위해 채널 영역 주위에서 부분적으로 또는 완전히 연장될 수 있는 게이트 구조물을 갖는다. 그 게이트 구조물이 채널 영역들을 둘러싸고 있기 때문에, MBC 트랜지스터는 주변 게이트 트랜지스터(SGT, surrounding gate transistor) 또는 게이트 올 어라운드(GAA, gate-all-around) 트랜지스터로도 또한 지칭될 수 있다. MBC 트랜지스터의 채널 영역은 나노와이어들, 나노시트들, 다른 나노구조물들 및/또는 다른 적합한 구조물들로 형성될 수 있다. 채널 영역의 형상들은 또한 나노시트 트랜지스터 또는 나노와이어 트랜지스터와 같은 MBC 트랜지스터 대체 이름들을 부여했다. 스케일링 다운이 계속됨에 따라, MBC 트랜지스터들은 만족스러운 구동 전류를 제공하지 못할 수 있다. 따라서 기존의 다중 게이트 구조물들은 일반적으로 의도된 목적에 적합할 수 있지만, 모든 양상에서 만족스럽지는 않다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점이 강조된다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시물의 하나 이상의 양상에 따른 반도체 디바이스의 사시도를 예시한다.
도 2는 본 개시물의 하나 이상의 양상에 따른 반도체 디바이스를 제조하는 제1 방법의 흐름도를 예시한다.
도 3a 내지 도 3h는 본 개시물의 하나 이상의 양상에 따른, 도 2의 제1 방법의 다양한 제조 스테이지들에서의 워크피스의 부분 단면도들을 예시한다.
도 4는 본 개시물의 하나 이상의 양상에 따른 반도체 디바이스를 제조하는 제2 방법의 흐름도를 예시한다.
도 5a 내지 도 5h는 본 개시물의 하나 이상의 양상에 따른, 도 4의 제2 방법의 다양한 제조 스테이지들에서의 워크피스의 부분 단면도들을 예시한다.
도 6은 본 개시물의 하나 이상의 양상에 따른 반도체 디바이스를 제조하는 제3 방법의 흐름도를 예시한다.
도 7a 내지 도 7o는 본 개시물의 하나 이상의 양상에 따른, 도 6의 제3 방법의 다양한 제조 스테이지들에서의 워크피스의 부분 단면도들을 예시한다.
도 8은 본 개시물의 하나 이상의 양상에 따른 반도체 디바이스를 제조하는 제4 방법의 흐름도를 예시한다.
도 9a 내지 도 9n은 본 개시물의 하나 이상의 양상에 따른, 도 8의 제4 방법의 다양한 제조 스테이지들에서의 워크피스의 부분 단면도들을 예시한다.
도 10은 본 개시물의 하나 이상의 양상에 따른 반도체 디바이스를 제조하는 제5 방법의 흐름도를 예시한다.
도 11a 내지 도 11p는 본 개시물의 하나 이상의 양상에 따른, 도 10의 제5 방법의 다양한 제조 스테이지들에서의 워크피스의 부분 단면도들을 예시한다.
도 12는 본 개시물의 하나 이상의 양상에 따른 반도체 디바이스를 제조하는 제6 방법의 흐름도를 예시한다.
도 13a 내지 도 13n은 본 개시물의 하나 이상의 양상에 따른, 도 12의 제6 방법의 다양한 제조 스테이지들에서의 워크피스의 부분 단면도들을 예시한다.
도 14는 본 개시물의 하나 이상의 양상에 따른 반도체 디바이스를 제조하는 제7 방법의 흐름도를 예시한다.
도 15a 내지 도 15n은 본 개시물의 하나 이상의 양상에 따른, 도 14의 제7 방법의 다양한 제조 스테이지들에서의 워크피스의 부분 단면도들을 예시한다.
도 16은 본 개시물의 하나 이상의 양상에 따른 반도체 디바이스를 제조하는 제8 방법의 흐름도를 예시한다.
도 17a 내지 도 17p는 본 개시물의 하나 이상의 양상에 따른, 도 16의 제8 방법의 다양한 제조 스테이지들에서의 워크피스의 부분 단면도들을 예시한다.
도 18은 본 개시물의 하나 이상의 양상에 따른 반도체 디바이스를 제조하는 제9 방법의 흐름도를 예시한다.
도 19a 내지 도 19l은 본 개시물의 하나 이상의 양상에 따른, 도 18의 제9 방법의 다양한 제조 스테이지들에서의 워크피스의 부분 단면도들을 예시한다.
도 20은 본 개시물의 하나 이상의 양상에 따른 반도체 디바이스의 단면도를 예시한다.
아래의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다. 또한, 숫자 또는 숫자의 범위가 "약", "대략"등으로 기술될 때, 용어는 달리 명시되지 않는 한 기술된 숫자의 +/- 10 % 내에 있는 숫자들을 포함하는 것으로 의도된다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm의 치수 범위를 포함한다.
본 개시물은 일반적으로 다중 게이트 트랜지스터들 및 제조 방법들에 관한 것으로, 특히 제1 채널 층에 추가하여 2차원 재료로 형성된 제2 채널 층을 포함하는 채널 부재를 갖는 다중 게이트 트랜지스터들에 관한 것이다.
다중 게이트 디바이스들은 채널 영역의 적어도 2 면 상에 게이트 구조물들이 형성되는 트랜지스터들을 포함한다. 다중 게이트 디바이스들의 예들은 핀형 구조물들을 갖는 핀형 전계 효과 트랜지스터(FinFET, fin-like field effect transistor)들 및 복수의 채널 부재들을 갖는 MBC 트랜지스터들을 포함한다. 위에서 설명한 바와 같이, MBC 트랜지스터들은 SGT들, GAA 트랜지스터들, 나노시트 트랜지스터들 또는 나노와이어 트랜지스터들로도 지칭될 수 있다. 이러한 다중 게이트 디바이스들은 n 타입 또는 p 타입일 수 있다. MBC 트랜지스터는 채널 영역의 4 면 상에 형성된(예를 들어, 채널 영역의 일부를 둘러싸는) 게이트 구조물 또는 그 일부를 갖는 임의의 디바이스를 포함한다. 본 개시물에 따른 MBC 디바이스들은 나노와이어 채널 부재들, 바 형상 채널 부재들, 나노시트 채널 부재들, 나노구조물 채널 부재들, 브리지 형상 채널 부재들 및/또는 다른 적합한 채널 구성들에 배치된 채널 영역들을 가질 수 있다. 스케일링 다운이 계속됨에 따라 n MBC 트랜지스터의 채널 부재들의 치수들은 만족스러운 수준의 구동 전류를 지원하지 않을 수 있다.
본 개시물은 채널 부재가 실리콘, 게르마늄, III-V족 반도체 또는 II-VI족 반도체로 형성된 제1 채널 층 및 2 차원(2D) 재료로 형성된 제2 채널 층을 포함하는 반도체 디바이스의 실시예들을 제공한다. 제2 채널 층은 제1 채널 층과 유사한 밴드 갭을 갖도록 구성된다. 이와 같이, 제1 채널 층 및 제2 채널 층은 동시에 턴온될 수 있다. 제2 채널 층은 반도체 디바이스의 전체 구동 전류를 증가시키기 위한 구동 전류 부스터 역할을 한다. 제1 채널 층 및 제2 채널 층의 구현으로 인해, 본 개시물의 반도체 디바이스들은 이중 채널 트랜지스터(DCT)들, 이중 채널 전계 효과 트랜지스터(DCFET)들 또는 이중 모드 전계 효과 트랜지스터(DMFET)들로 지칭될 수 있다. DCFET는 평면 디바이스, FinFET 또는 MBC 트랜지스터일 수 있다. FinFET들 및 MBC 트랜지스터들의 실시예들이 여기에서 예시되고 설명된다.
이제, 본 개시물의 다양한 양상들이 다양한 도면들을 참조하여 더 상세하게 설명될 것이다. 도 1은 FinFET 또는 MBC 트랜지스터일 수있는 반도체 디바이스(100)의 사시도를 예시한다. 반도체 디바이스(100)는 워크피스로 형성되기 때문에, 문맥상 워크피스(100)로 지칭될 수 있다. 도 1에서 도시된 바와 같이, 반도체 디바이스(42)는 기판(102)을 포함한다. 일 실시예에서, 기판(102)은 실리콘 기판일 수 있다. 몇몇 다른 실시예들에서, 기판(102)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), III-V족 반도체 재료 또는 II-VI족 반도체 재료와 같은 다른 반도체들을 포함할 수 있다. 예시적인 III-V 반도체 재료들은 갈륨 비화물(GaAs), 인듐 인화물(InP), 갈륨 인화물(GaP), 갈륨 질화물(GaN), 갈륨 비화물 인화물(GaAsP), 알루미늄 인듐 비화물(AlInAs), 알루미늄 갈륨 비화물(AlGaAs), 갈륨 인듐 인화물(GaInP), 및 인듐 갈륨 비화물(InGaAs)을 포함할 수 있다. 예 II-VI족 반도체 재료들은 카드뮴 셀렌화물(CdSe), 카드뮴 황화물(CdS), 카드뮴 텔루라이드(CdTe), 아연 셀렌화물(ZnSe), 아연 황화물(ZnS) 및 아연 텔루라이드(ZnTe)를 포함할 수 있다.
도 1의 반도체 디바이스(100)는 기판(102)으로부터 연장되는 베이스 부분(104B) 위에 배치되는 하나 이상의 채널 부재(104, 도 1에는 도시되지 않았지만 도 3g, 도 3h, 도 5g, 도 5h, 도 7m, 도 9m, 도 11n, 도 13m, 도 15l, 도 17n, 도 19l 및 도 20에는 도시됨)를 포함한다. 베이스 부분들(104B)만이 도 1에 예시되어 있음에 유의한다. 채널 부재들은 다른 구조물들의 존재로 인해 도 1에 표시되지 않는다. 하나 이상의 채널 부재 및 베이스 부분들(104B)은 X 방향을 따라 길이 방향으로 연장된다. 반도체 디바이스(100)는 또한 이웃하는 베이스 부분들(104B)을 격리시키는 격리 피처(106)를 포함한다. 베이스 부분들(104B) 각각은 2 개의 소스 및 드레인(또는 소스/드레인) 영역들(104SD) 사이에 걸쳐있는 채널 영역(104C)을 포함한다. 채널 부재는 채널 영역(104C) 위에 배치되고 소스 및 드레인(또는 소스/드레인) 피처들(108)은 소스/드레인 영역들(104SD) 위에 배치된다. Y 방향(X 방향에 수직인)을 따라 연장되는 게이트 구조물은 채널 영역들(104C) 위에 채널 부재들에 배치된다. 게이트 구조물은 게이트 스택(110) 및 게이트 스페이서 층(118)을 포함한다. 게이트 스택(110)은 계면 층(112), 계면 층(112) 위의 하이-k 유전체 층(114), 및 하이-k 유전체 층(114) 위의 게이트 전극(116)을 포함할 수 있다. 몇몇 실시예들에서, 게이트 스택(110)은 게이트 스페이서 층(118)에 의해 소스/드레인 피처들(108)로부터 이격될 수 있다.
격리 피처(106)는 또한 쉘로우 트렌치 격리(STI, shallow trench isolation) 피처(106)로도 지칭될 수 있다. 격리 피처(106)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG, fluorine-doped silicate glass), 로우-k 유전체, 이들의 조합들 및/또는 다른 적합한 재료들을 포함할 수 있다. 소스/드레인 피처들(108)은 인(P) 또는 비소(As)와 같은 n 타입 도펀트, 또는 붕소(B)와 같은 p 타입 도펀트로 도핑된 반도체 재료를 포함할 수 있다. 소스/드레인 피처들(108)을 위한 반도체 재료는 실리콘 또는 실리콘 게르마늄을 포함할 수 있다. 반도체 디바이스(100)가 n 타입인 일 실시예에서, 소스/드레인 피처들(108)은 실리콘을 포함할 수 있고 인(P)으로 도핑될 수 있다. 반도체 디바이스(100)가 p 타입인 다른 실시예에서, 소스/드레인 피처들(108)은 붕소(B)로 도핑된 실리콘 게르마늄을 포함할 수 있다.
게이트 스택(110)의 계면 층(112)은 실리콘 산화물, 하프늄 실리케이트 또는 실리콘 산질화물과 같은 유전체 재료를 포함할 수 있다. 몇몇 실시예들에서, 2D 재료들을 더 잘 인터페이싱하기 위해, 계면 층(112)은 육각형 붕소 질화물을 포함할 수 있다. 게이트 스택(110)의 하이-k 유전체 층(114)은 약 3.9인 실리콘 이산화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 재료를 갖는 하이-k 유전체 재료를 포함할 수 있다. 몇몇 경우에, 하이-k 유전체 층(114)은 금속 산화물 또는 금속 질화물, 예컨대 하프늄 산화물, 지르코늄 산화물, 지르코늄 알루미늄 산화물, 하프늄 알루미늄 산화물, 하프늄 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈룸 산화물, 란타늄 산화물, 이트륨 산화물, 탄탈룸 탄질화물, 지르코늄 질화물, 이들의 조합들, 또는 다른 적합한 재료를 포함할 수 있다. 몇몇 예시들에서, 하이-k 유전체 층(114)은 약 5 nm 내지 약 30 nm의 두께를 가질 수 있다. 게이트 스택(110)의 게이트 전극(116)은 단일 층 또는 대안적으로 다층 구조물, 예컨대 디바이스 성능을 향상시키기 위해(예컨대 문턱 전압을 감소시키기 위해) 선택된 일함수를 갖는 금속 층, 라이너 층, 습윤 층, 접착 층, 금속 합금 또는 금속 실리사이드의 다양한 조합들을 포함할 수 있다. 예로서, 게이트 전극(116)은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 다른 적합한 금속 재료들 또는 이들의 조합을 포함할 수 있다. 게이트 스페이서 층(118)은 유전체 층이고 단일 층 또는 다층일 수 있다. 일부 예들에서, 게이트 스페이서 층(118)은 실리콘 산화물, 실리콘 산탄화물, 실리콘 탄질화물, 실리콘 질화물, 지르코늄 산화물, 알루미늄 산화물, 적합한 로우-k 유전체 재료, 또는 적합한 유전체 재료를 포함할 수 있다.
반도체 디바이스(100)가 FinFET인지 MBC 트랜지스터인지에 따라, 채널 부재들은 단독으로 기판(102)으로부터 또는 기판(102) 상의 에피택셜 층들의 스택으로부터 형성될 수있다. 반도체 디바이스(100)가 FinFET인 경우, 채널 부재(104)는 도 3g, 도 3h, 도 5g, 도 5h, 도 7m, 도 9m, 도 19l 및 도 20에 대표적으로 도시된 바와 같이 핀과 유사할 수 있다. 반도체 디바이스(100)가 MBC 트랜지스터인 경우, 채널 부재(104)는 도 11n, 도 13m, 도 15l 및 도 17n에 대표적으로 도시된 바와 같이 시트 또는 와이어와 유사할 수 있다. 다시 도 1을 참조하면, 채널 부재(104)의 형상에 관계 없이, 채널 부재(104)(도 3g, 도 3h, 도 5g, 도 5h, 도 7m, 도 9m, 도 11n, 도 13m, 도 15l, 도 17n, 도 19l 및 도 20에 도시됨)는 게이트 스택(110)의 양측 상의 2개의 소스/드레인 피처들(108) 사이에서 연장된다.
본 개시물에 따르면, 반도체 디바이스(100)의 채널 부재(104)는 2 차원(2D) 재료로 형성된 하나 이상의 층을 포함한다. 여기서 2D 재료는 얇고(즉, 약 1 Å 내지 약 30 Å의 두께를 갖는) 2차원 평면을 따라서만 도전성이 있는 반도체 재료를 지칭한다. 2D 재료는 전자들과 같은 전하 캐리어들이 2 차원 평면을 따라서만 자유롭게 이동할 수 있기 때문에, 2차원 평면을 따라서만 도전성이다. 일부 사례들에서, 2D 재료는 단일층 재료로 또한 지칭될 수 있다. 본 개시물은 도 3g, 도 3h, 도 5g, 도 5h, 도 7m, 도 9m, 도 19l 및 도 20에 도시된 FinFET 실시예들 및 도 11n, 도 13m, 도 15l 및 도 17n에 도시된 MBC 트랜지스터 실시예들을 포함하는 여러 실시예들을 제공한다. 또한, 본 개시물은 이들 실시예들 각각을 제조하기 위한 여러 방법들을 제공한다. 예를 들어, 본 개시물은 도 2에 도시된 제1 방법(200), 도 4에 도시된 제2 방법(300), 도 6에 도시된 제3 방법(400), 도 8에 도시된 제4 방법(500), 도 10에 도시된 제5 방법(600), 도 12에 도시된 제6 방법 (700), 도 14에 도시된 제7 방법(800), 도 16에 도시된 제8 방법(900) 및 도 18에 도시된 제9 방법(930)을 제공한다. 이들 방법들은 단지 예들이며 여기에 명시적으로 기재된 것으로 본 개시내용을 한정하려는 의도는 아니다. 추가 단계들은 이들 방법들 이전에, 그 동안에, 그리고 그 후에 제공될 수 있으며, 설명된 몇몇 단계들은 방법들의 추가 실시예들을 위해 교체, 제거, 또는 이동될 수 있다. 단순화를 위해 모든 단계들이 여기에 자세히 설명되지는 않는다. 이러한 방법들 각각은 도 1에 표시된 단면 I-I', J-J' 또는 K-K'을 따라 부분 단면도들과 함께 아래에 설명되어 있다. 이와 관련하여, 제1 방법(200)은 도 3a 내지 도 3h와 함께 이하에서 설명된다. 제2 방법(300)은 도 5a 내지 도 5h와 함께 이하에서 설명된다. 제3 방법(400)은 도 7a 내지 도 7o와 함께 이하에서 설명된다. 제4 방법(500)은 도 9a 내지 도 9n과 함께 이하에서 설명된다. 제5 방법(600)은 도 11a 내지 도 11p와 함께 이하에서 설명된다. 제6 방법(700)은 도 13a 내지 도 13o와 함께 이하에서 설명된다. 제7 방법(800)은 도 15a 내지 도 15n과 함께 이하에서 설명된다. 제8 방법(900)은 도 17a 내지 도 17p와 함께 이하에서 설명된다. 제9 방법(930)은 도 19a 내지 도 19l과 함께 이하에서 설명된다.
도 2는 FinFET를 제조하기 위한 제1 방법(200)의 흐름도를 예시한다. 도 2 및 도 3a를 참조하면, 제1 방법(200)은 워크피스(100)가 제공되는 블록(202)을 포함한다. 도 3a에서 도시된 바와 같이, 워크피스(100)는 핀 구조물(103)을 포함한다. 도 3a의 핀 구조물(103)은 기판(102)으로부터 형성될 수 있고 기판(102)으로부터 연속적으로 연장될 수 있다. 도 1과 관련하여 전술한 바와 같이, 핀 구조물(103)은 X 방향을 따라 길이 방향으로 연장된다. 몇몇 실시예들에서, 핀 구조물(102)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), III-V족 반도체 재료, 또는 II-VI족 반도체 재료를 포함할 수 있다. 몇몇 실시예들에서, 핀 구조물(103)은 인(P), 비소(As) 또는 붕소(B)와 같은 도펀트로 도핑될 수 있다. 핀 구조물(103)은 Y 방향을 따라 상이한 두께를 가질 수 있다.
도 2 및 도 3b를 참조하면, 제1 방법(200)은 2D 재료 층(1000)이 워크피스(100) 상에 성막되는 블록(204)을 포함한다. 도 3b에 도시된 바와 같이, 블록(204)에서, 2D 재료 층(1000)은 핀 구조물(103) 위에 성막된다. 도시된 실시예에서, 2D 재료 층은 단일 원자 층으로 구성된 결정 재료들과 같은 단일 층 재료이다. 몇몇 실시예들에서, 2D 재료 층(1000)은 그래핀, 텅스텐 황화물(WS2), 텅스텐 텔루라이드(WTe2), 텅스텐 셀렌화물(WSe2), 몰리브덴 황화물(MoS2), 몰리브덴 텔루라이드(MoTe2), 몰리브덴 셀렌화물(MoSe2), 흑인, 또는 핀 구조물(103)의 반도체 재료와 실질적인 밴드 정렬을 갖는 적합한 2D 재료를 포함할 수 있다. 여기서, 실질적인 밴드 정렬은 핀 구조물(103)의 밴드 갭과 2D 재료의 밴드 갭의 중첩을 지칭한다. 재료의 밴드 갭은 재료의 가전자대(Ev)와 재료의 전도대(Ec) 간의 차이를 지칭한다. 예를 들어, 실리콘은 -5.17eV에서 가전자대, -4.05eV에서 전도대, -5.17eV 내지 -4.05eV에서 1.12eV의 밴드 갭을 갖는다. 텅스텐 텔루라이드(WTe2)는 약 -4.5eV에서 가전자대, 약 -3.7eV에서 전도대, 및 -4.5eV 내지 약 -3.7eV에서 0.8eV의 밴드 갭을 갖는다. 이 예에서, 텅스텐 텔루라이드의 밴드 갭이 실리콘의 밴드 갭과 중첩하기 때문에, 텅스텐 텔루라이드 및 실리콘은 실질적 밴드 정렬을 갖는다. 핀 구조물(103)과 마찬가지로, 2D 재료 층은 황(S), 셀레늄(Se), 텔루륨(Te), 지르코늄(Zr), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo), 붕소(B), 산소(O), 질소(N), 탄소(C), 실리콘(Si) 또는 주석(Sn)과 같은 도펀트로 도핑될 수 있다. 핀 구조물(103) 및 2D 재료 층(1000) 둘 다와 관련하여, 막 두께 및 도핑으로 인한 전자적 구속(confinement)은 밴드 갭 및 이에 따라 밴드 정렬에 영향을 미칠 수 있다. 본 개시물은 핀 구조물(103)과 2D 재료 층(1000) 사이의 밴드 정렬을 달성하기 위해 전자 제한 및 도핑을 사용하여 밴드 갭들의 튜닝을 구상한다. 핀 구조물(103)과 2D 재료 간의 밴드 갭 정렬은 전술한 도펀트들로 2D 재료들을 도핑함으로써 및/또는 인(P)과 같은 n 타입 도펀트들 또는 붕소(B)와 같은 p 타입 도펀트들을 사용하여 핀 구조물(103)을 도핑함으로써 달성될 수 있다.
몇몇 실시예들에서, 2D 재료 층(1000)은 에피택셜 성장, 화학 기상 증착(CVD), 원자 층 증착(ALD), 또는 이들의 조합에 의해 워크피스(100) 위에 성막될 수 있다. 도 3b에 도시된 바와 같이, 핀 구조물(103) 및 기판(102)이 재료로 형성되기 때문에, 2D 재료 층(1000)은 핀 구조물(103)의 상부면 및 측벽 상에 뿐만 아니라 기판(102)의 상부면 상에도 성막된다. 몇몇 예들에서, 2D 재료 층(1000)은 약 2 Å 내지 약 10 Å와 같이 약 1 Å 내지 약 30 Å의 두께를 가질 수 있다. 실리콘, 게르마늄, 실리콘 게르마늄, III-V족 반도체 또는 II-VI족 반도체에 비해, 2D 재료 층(1000)의 2D 재료는 더 높은 역전하 밀도(Qinv)로 인해 더 높은 상태 밀도(DoS)를 갖는다.
도 2 및 도 3c를 참조하면, 제1 방법(200)은 격리 피처(106)가 형성되는 블록(206)을 포함한다. 몇몇 실시예들에서, 격리 피처(106)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG, fluorine-doped silicate glass), 로우-k 유전체, 이들의 조합들 및/또는 다른 적합한 재료들과 같은 유전체 재료를 포함할 수 있다. 예시적인 프로세스에서, 격리 피처(106)의 유전체 재료는 먼저 스핀-온 코팅 또는 CVD에 의해 워크피스(100) 위에 블랭킷 성막된다. 그 후, 블랭킷 성막된 유전체 재료는 화학 기계적 연마(CMP) 프로세스와 같은 평탄화 프로세스에서 평탄화된다. 평탄화된 유전체 재료는 그 후 도 3c에 도시된 바와 같이 핀 구조물(103)이 격리 피처(106) 위로 상승하도록 선택적으로 리세스되거나 에치백된다. 블록(206)에서, 격리 피처(106)가 2D 재료 층(1000)의 성막 후에 형성되기 때문에, 격리 피처(106)는 베이스 부분(104B)의 측벽들 및 기판(102)의 상부면과 직접 접촉하지 않는다. 달리 말하면, 격리 피처(106)는 2D 재료 층(1000)에 의해 베이스 부분(104B) 및 기판(102)으로부터 이격된다. 도 3c에서, 격리 피처(106)에 의해 덮이지 않은 2D 재료 층(1000) 및 핀 구조물(103)은 총괄적으로 채널 부재(104)로 지칭될 수 있다.
도 2 및 도 3d를 참조하면, 제1 방법(200)은 더미 게이트 구조물을 형성하기 위한 블록(208)을 포함한다. 명시적으로 도시되지는 않았지만, 더미 게이트 구조물의 형성은 블록(206)에서의 격리 피처(106)의 형성과 (후술될) 블록(210)에서의 소스 및 드레인 피처들(108)의 형성 사이에서 수행될 수 있다. 몇몇 실시예들에서, 더미 게이트 구조물은 게이트 스택(1002) 및 게이트 스페이서 층(118)을 포함한다. 더미 게이트 구조물의 형성은 채널 부재(104) 위에 더미 게이트 스택(1002)을 형성하는 단계를 포함하며, 이는 더미 게이트 재료들의 성막 및 하나 이상의 더미 게이트 스택을 형성하기 위한 더미 게이트 재료의 패터닝을 더 포함한다. 블록(208)은 게이트 스페이서 층(118)을 성막함으로써 더미 게이트 스택(1002)의 측벽들 상에 게이트 스페이서 층(118)을 형성하는 단계 및 플라즈마 에칭과 같은 이방성 에칭에 의해 게이트 스페이서 층(118)을 에칭백하는 단계를 더 포함할 수 있다. 게이트-라스트(last) 프로세스가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1002)은 도 3d에 예시된 바와 같이 계면 층(112), 하이-k 유전체 층(114), 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다. 하이-k-라스트 프로세스가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1002)은 실리콘 산화물과 같은 유전체 층 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다.
도 2 및 도 3e를 참조하면, 제1 방법(200)은 소스/드레인 피처들(108)을 형성하기 위한 블록(210)을 포함한다. 소스/드레인 피처들(108)의 형성은 소스/드레인 영역(104SD)의 리세싱 및 소스/드레인 피처들(108)의 에피택셜 성장을 포함할 수 있다. 특히, 소스/드레인 피처들(108)은 채널 부재(104)에 대한 접촉 저항이 감소된 채널 부재(104)(특히, 2D 재료 층(1000))와의 더 나은 통합을 제공하기 위해 하나 이상의 반도체 재료를 포함한다. 이는 2D 재료 층(1000)의 두께가 제한되고 소스/드레인 피처와의 접촉 면적이 감소되기 때문이다. 몇몇 실시예들에서, 소스/드레인 피처들(108)은 n 타입 FET들에 대해 인 또는 비소로 도핑된 실리콘 또는 p 타입 FET들에 대해 붕소로 도핑된 실리콘 게르마늄을 포함한다. 소스/드레인 피처들(108)의 형성은 다양한 실시예에 따라 추후에 더 설명될 것이다. 몇몇 실시예들에서, 게이트 스페이서 층(118) 아래에 놓인 2D 재료 층(1000)의 부분들(1101)은 도핑되어 저농도 도핑된 소스/드레인(LDD) 피처들(1010)을 형성할 수 있으며, 이는 더미 게이트 전극(1004)의 형성과 게이트 스페이서 층(118)의 형성 사이에 구현된 이온 주입 프로세스에 의해 형성될 수 있다. LDD 피처들(1010)은 소스/드레인 피처들(108)과 동일한 타입의 도펀트로 도핑되지만, 소스/드레인 피처들(108)보다 적은 도펀트 농도로 도핑된다.
도 2 및 도 3f를 참조하면, 제1 방법(200)은 게이트 스택(110)이 채널 부재(104) 위에 형성되는 블록(212)을 포함한다. 상기 설명된 바와 같이, 게이트 스택(110)은 계면 층(112), 계면 층(112) 위의 하이-k 유전체 층(114), 및 하이-k 유전체 층(114) 위의 게이트 전극(116)을 포함할 수 있다. 게이트 스택(110)의 계면 층(112)은 실리콘 산화물, 하프늄 실리케이트 또는 실리콘 산질화물과 같은 유전체 재료를 포함할 수 있다. 몇몇 실시예들에서, 2D 재료들을 더 잘 인터페이싱하기 위해, 계면 층(112)은 육각형 붕소 질화물을 포함할 수 있다. 게이트 스택(110)의 하이-k 유전체 층(114)은 약 3.9인 실리콘 이산화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 재료를 갖는 하이-k 유전체 재료를 포함할 수 있다. 몇몇 경우에, 하이-k 유전체 층(114)은 하프늄 산화물, 지르코늄 산화물, 지르코늄 알루미늄 산화물, 하프늄 알루미늄 산화물, 하프늄 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈룸 산화물, 란타늄 산화물, 이트륨 산화물, 탄탈룸 탄질화물, 지르코늄 질화물, 이들의 조합들, 또는 다른 적합한 재료를 포함할 수 있다. 몇몇 예시들에서, 하이-k 유전체 층(114)은 약 5 nm 내지 약 30 nm의 두께를 가질 수 있다. 게이트 스택(110)의 게이트 전극(116)은 단일 층 또는 대안적으로 다층 구조물, 예컨대 디바이스 성능을 향상시키기 위해 선택된 일함수를 갖는 금속 층(일함수 금속 층), 라이너 층, 습윤 층, 접착 층, 금속 합금 또는 금속 실리사이드의 다양한 조합들을 포함할 수 있다. 예로서, 게이트 전극(116)은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 다른 적합한 금속 재료들 또는 이들의 조합을 포함할 수 있다. 몇몇 실시예들에서, 계면 층(112)은 열 산화에 의해 형성되거나 CVD 또는 ALD를 사용하여 성막될 수 있다. 하이-k 유전체 층(114)은 CVD 또는 ALD를 사용하여 성막될 수 있다. 게이트 전극(116)은 물리 기상 증착(PVD), CVD, ALD 또는 무전해 도금을 사용하여 성막될 수 있다. 계면 층(112) 및 하이-k 유전체 층(114)은 모두 게이트 전극(116)에 의해 채널 부재를 제어하기 위해 게이트 유전체로서 집합적으로 기능한다는 점에 유의한다.
도 3f에 도시된 바와 같이, 게이트 스택(110)은 핀 구조물(103) 및 2D 재료 층(1000)을 포함하는 채널 부재(104) 위에 배치된다. 2D 재료 층(1000)과 핀 구조물(103) 사이의 실질적 밴드 정렬로 인해, 게이트 스택(110)에서의 단일 문턱 전압은 핀 구조물(103)의 채널 뿐만 아니라 2D 재료 층(1000)의 채널을 활성화할 수 있다. 이러한 의미에서, 격리 피처(106) 위의 핀 구조물(103)은 제1 채널 층으로서 기능하고 2D 재료 층(1000)은 제2 채널 층으로서 기능한다. 핀 구조물(103)에 형성된 채널은 2D 재료 층(1000)에 형성된 채널과 상호 작용하지 않는다. 이것은 2D 재료 층(1000)의 2D 특성으로 인한 것이다. 2D 재료 층(1000)의 2D 결정 층들은 원자가 결합이 아닌 반 데르 발스 힘에 의해 함께 유지되기 때문에, 2D 결정 평면에 수직인 방향을 따른 밴드 갭은 2D 결정 평면의 방향을 따른 것보다 몇 배 더 클 수 있다. 핀 구조물(103)이 2D 결정 평면에 있지 않기 때문에, 큰 밴드 갭은 핀 구조물(103)로부터 2D 재료 층(1000)을 차폐하고 그 반대의 경우도 마찬가지이다. 그 결과, 2D 재료 층(1000)이 핀 구조물(103) 상에 직접 형성된다는 사실에도 불구하고, 핀 구조물(103) 및 2D 재료 층(1000)은 동일한 게이트 스택(110)에 의해 동시에 활성화될 수 있는 2 개의 독립적인 채널들을 제공한다. 따라서, 반도체 디바이스(100)는 이중 채널 트랜지스터(DCT, dual-channel transistor)들, 이중 채널 전계 효과 트랜지스터(DCFET, dual-channel field effect transistor)들, 또는 이중 모달리티 전계 효과 트랜지스터(DMFET, dual-modality field effect transistor)들로 지칭될 수 있다. 핀 구조물(103)에 형성된 채널과 2D 재료 층(1000)에 형성된 채널에 전류가 흐르도록 허용되고 2D 재료 층(1000)이 핀 구조물(103)의 측벽들을 따라 연장되기 때문에, 채널 영역에 2D 재료 층(1000)을 갖지 않는 유사한 반도체 디바이스에 비해 유효 채널 폭은 약 1.8 내지 2 배 증가될 수 있고 온(on) 상태 전류도 또한 약 1.8 내지 2 배 증가될 수 있다.
게이트 스택(110)의 형성은 게이트 대체를 포함할 수 있으며, 여기서 더미 게이트 스택은 제거되고 게이트 스택(110)으로 대체된다. 몇몇 실시예들에서, 게이트 스택(110)의 형성은 워크피스(100) 위에 콘택 에칭 스탑 층(CESL, contact etch stop layer)의 성막, 워크피스(100) 위에 층간 유전체(ILD) 층의 성막, ILD 층의 평탄화, 및 더미 게이트 스택의 제거와 같은 다른 중간 프로세스들을 더 포함할 수 있다. 더미 게이트 스택의 제거는 게이트 스페이서 층(118)에 의해 규정되는 게이트 트렌치를 남긴다. 블록(210)에서 형성될 게이트 스택(110)은 게이트 트렌치에 배치된다. 게이트 스택(110)의 형성은 게이트 재료들을 게이트 트렌치에 채우기 위한 성막 후에 CMP 프로세스를 더 포함할 수 있다. CMP 프로세스는 ILD 층에 성막된 과도한 게이트 재료들을 제거하고 워크피스의 상부면을 평탄화한다.
이제 도 2 및 도 3g를 참조하면, 제1 방법(200)은 추가 프로세스들이 수행되는 블록(214)을 포함한다. 몇몇 실시예들에서, 이러한 추가 프로세스들은 도 3e에 예시된 바와 같은 소스/드레인 콘택들(또는 소스/드레인 금속 피처들)(1006)의 형성, 게이트 콘택들의 형성, 추가 ILD 층의 형성, 소스/드레인 콘택 비아들의 형성, 및 추가 상호연결 구조물들의 형성을 포함한다. 소스/드레인 금속 피처들(1006)은 리소그래피 프로세스 및 에칭을 포함하는 금속 성막 및 패터닝에 의해 형성될 수 있다. 대안적으로, 소스/드레인 금속 피처들(1006)은 층간 유전체(ILD) 층을 형성하는 단계; ILD 층을 패터닝하여 개구를 형성하는 단계; ILD 층의 개구에 하나 이상의 금속을 성막하는 단계; 및 CMP 프로세스를 수행하는 단계에 의해 형성될 수 있다.
대안적으로, 반도체 디바이스(100)는 도 3h에 예시된 바와 같이 2D 재료 층(1000) 아래에 배치된 유전체 층(1008)을 더 포함할 수 있다. 특히, 유전체 층(1008)은 제1 채널 층(격리 피처(106) 위의 핀 구조물(103))과 제2 채널 층(2D 재료 층(1000)) 사이에 개재된다. 유전체 층(1008)은 실리콘 산화물, 다른 적합한 유전체 재료 또는 이들의 조합을 포함할 수 있다. 도 3h에서 삽입된 유전체 층(1008)을 갖는 반도체 디바이스(100)는 임의의 적합한 방법에 의해 형성될 수 있다. 몇몇 실시예들에서, 제1 방법(200)은 후술하는 바와 같이 도 3h의 반도체 디바이스(100)를 형성하도록 수정된다. 블록(204)은 기판 상의 실리콘 게르마늄 층; 실리콘 게르마늄 층 상의 실리콘 층; 및 그 후 실리콘 층 상의 2D 재료 층(1000)을 에피택셜 성장시키는 단계를 포함한다. 블록(210)은 소스/드레인 영역들(104SD)에 트렌치들을 형성하기 위해 핀 구조물(103)을 패터닝하는 단계; 트렌치들을 통해 실리콘 게르마늄 층을 제거하기 위하여 선택적 에칭 프로세스를 수행하는 단계; 트렌치들에 유전체 층(예컨대, 실리콘 산화물)을 성막하는 단계; 및 그 후 에피택셜 성장을 수행하여 소스 및 드레인 피처들(108)를 형성하는 단계를 포함한다. 선택적 에칭 프로세스는 실리콘 게르마늄 층을 선택적으로 산화시키는 단계 및 산화된 실리콘 게르마늄 층을 선택적으로 에칭하는 단계를 더 포함할 수 있다. 대안적인 실시예들에서, 블록(210)은 소스/드레인 영역들(104SD)에 트렌치들을 형성하도록 핀 구조물(103)을 패터닝하는 단계; 트렌치를 통해 실리콘 게르마늄 층을 산화시키기 위해 선택적 산화 프로세스를 수행하여 유전체 층(1008)으로서 실리콘 게르마늄 산화물을 형성하는 단계; 및 그 후 에피택셜 성장을 수행하여 소스 및 드레인 피처들(108)을 형성하는 단계를 포함한다. 몇몇 실시예들에서, 유전체 층(1008)은 방법(930), 특히 도 18의 블록(934)에 설명된 것과 같은 다른 방법에 의해 형성될 수 있다. 본 실시예에서, 유전체 층(1008)은 2D 재료 층(1000)만이 대응 트랜지스터에 대한 단일 채널로서 기능하는 동작 모드를 제공한다. 실시예의 추가로, 절연체 상의 단일 2D 채널 만이 SOI(silicon on insulator) 디바이스와 유사한 디바이스 거동을 제공한다. 유전체 층(1008)은 적절한 두께는 하단 실리콘 평면 디바이스(또는 제2 채널)의 턴온을 억제하도록 기능하는 적절한 두께를 갖는 실리콘 산화물 또는 다른 적합한 유전체 재료와 같은 매립 유전체 층이며, 이는 단 채널 효과(SCE, short-channel-effect)가 강력하고 게이트 길이가 15nm 미만인 FET와 같은 스케일링된 MOSFET 디바이스들에는 적합하지 않기 때문이다. 따라서 대응 디바이스는 특히 게이트 길이가 15nm 미만인 스케일링된 전계 효과 트랜지스터들의 경우 단 채널 문제를 줄이거나 제거했다. 몇몇 실시예들에서, 유전체 층(1008)은 10 nm 내지 20 nm 범위의 두께를 포함한다. 트랜지스터들이 단일 채널 층으로서 2D 재료 층(1000)만을 갖는 몇몇 실시예들에서, 2D 재료 층(1000) 아래 놓이는 핀 구조물은 제2 채널을 제거하고 따라서 단 채널 문제를 제거하기 위한 격리 피처로서 기능하기 위한 유전체 핀이다.
몇몇 실시예들에서, 유전체 층(1008)은 유전체 층(1008)의 두께 및 고전압의 크기에 따라, 2D 재료 층(1000)만이 낮은 작동 전압 동안 단일 채널로서 그리고 높은 작동 전압 동안 이중 채널로서 기능하는 다중 작동 모드를 제공한다.
반도체 디바이스(100)는 또한 도 4에 도시된 제2 방법(300)과 같은 방법을 사용하여 형성될 수 있다. 도 4 및 도 5a를 참조하면, 제2 방법(300)은 워크피스(100)가 제공되는 블록(302)을 포함한다. 워크피스(100)가 제1 방법(200)과 관련하여 위에서 설명되었으므로, 여기서 워크피스(100)의 세부사항들은 간결함을 위해 생략된다.
도 4 및 도 5b를 참조하면, 제2 방법(300)은 격리 피처(106)가 형성되는 블록(304)을 포함한다. 블록(304)에서의 동작들은 격리 피처(106)가 2D 재료 층(1000)의 성막 전에 형성된다는 점을 제외하고는 제1 방법(200)의 블록(206)에서의 동작들과 유사하다. 격리 피처(106)의 조성 및 형성에 대한 상세한 설명은 간결함을 위해 여기서 생략된다. 도 5b에 도시된 바와 같이, 격리 피처(106)는 베이스 부분(104B)의 측벽들 및 기판(102)의 상부면과 직접 접촉한다. 2D 재료 층(1000)은 기판(102)과 격리 피처(106) 사이에 배치되지 않는다.
도 4 및 도 5c를 참조하면, 제2 방법(300)은 2D 재료 층(1000)이 핀 구조물(103) 상에 선택적으로 성막되는 블록(306)을 포함한다. 제1 방법(200)의 블록(204)에서의 동작들과 달리, 블록(306)에서의 2D 재료 층(1000)의 성막은 핀 구조물(103)에 대해 선택적이고 2D 재료 층(1000)은 실질적으로 격리 피처(106) 위에 형성되지 않는다. 일부 구현들에서, 선택적 성막은 2D 재료 층(1000)이 2D 재료 층(1000)과 더 큰 격자 부정합을 갖는 격리 피처(106) 상에 성막되지 않는 프로세스 온도에서 일어날 수 있다. 오히려, 2D 재료 층(1000)은 2D 재료 층(1000)과 더 작은 격자 부정합을 갖는 핀 구조물(103) 상에 선택적으로 성막된다. 몇몇 실시예들에서, 2D 재료 층(1000)은 그래핀, 텅스텐 황화물(WS2), 텅스텐 텔루라이드(WTe2), 텅스텐 셀렌화물(WSe2), 몰리브덴 황화물(MoS2), 몰리브덴 텔루라이드(MoTe2), 몰리브덴 셀렌화물(MoSe2), 흑인, 또는 핀 구조물(103)의 반도체 재료와 실질적인 밴드 정렬을 갖는 적합한 2D 재료를 포함할 수 있다. 2D 재료 층(1000)은 황(S), 셀레늄(Se), 텔루륨(Te), 지르코늄(Zr), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo), 붕소(B), 산소(O), 질소(N), 탄소(C), 실리콘(Si) 또는 주석(Sn)과 같은 도펀트로 도핑될 수 있다. 블록(306)에서, 2D 재료 층(1000)은 에피택셜 성장 또는 ALD를 사용하여 성막될 수 있다. 도 3c에서, 격리 피처(106)에 의해 덮이지 않은 2D 재료 층(1000) 및 핀 구조물(103)은 총괄적으로 채널 부재(104)로 지칭될 수 있다. 이 경우, 2D 재료 층(1000)은 이후 스테이지에서 더미 게이트 구조물을 형성하는 동안 더미 게이트 스택과 정렬되도록 패터닝된다.
몇몇 실시예들에서, 2D 재료 층(1000)은 다른 적합한 프로세스에 의해 채널 영역(104C)에 형성된다. 리소그래피 프로세스 및 에칭에 의해 워크피스(100) 상에 패터닝된 마스크가 형성된다. 패터닝된 마스크는 채널 영역(104C)에 정렬된 개구를 포함한다. 그 후, 에칭 프로세스는 에칭 마스크로서 패터닝된 마스크를 사용하여 패터닝된 마스크의 개구를 통해 핀 구조물(103)에 적용되고, 이에 의해 채널 영역(104C) 내의 핀 구조물 상에 리세스를 형성한다. 그 후, 2D 재료 층(1000)은 2D 재료 층(1000)의 상부면이 핀 구조물(103)의 상부면과 실질적으로 동일 평면 상에 있도록 리세스 내에 성막된다.
도 4 및 도 5d를 참조하면, 제2 방법(300)은 더미 게이트 구조물을 형성하기 위한 블록(308)을 포함한다. 명시적으로 도시되지는 않았지만, 더미 게이트 구조물의 형성은 블록(306)에서의 2D 재료 층(1000)의 형성과 (후술될) 블록(310)에서의 소스 및 드레인 피처들(108)의 형성 사이에서 수행될 수 있다. 몇몇 실시예들에서, 더미 게이트 구조물은 게이트 스택(1002) 및 게이트 스페이서 층(118)을 포함한다. 더미 게이트 구조물의 형성은 채널 부재(104) 위에 더미 게이트 스택(1002)을 형성하는 단계를 포함하며, 이는 더미 게이트 재료의 성막, 및 리소그래피 프로세스 및 에칭을 포함하는 프로시저에 의해 더미 게이트 스택(1002)을 형성하기 위해 더미 게이트 재료를 패터닝하는 것을 더 포함하고 에칭 마스크로서 하드 마스크를 사용하는 것을 더 포함할 수 있다. 특히, 더미 게이트 재료의 패터닝은 2D 재료 층(1000)이 더미 게이트 스택(1002)과 정렬되도록 2D 재료 층(1000)을 패터닝하기 위해 대응 에칭 프로세스를 계속하는 것을 포함한다. 이 경우, 에칭 프로세스는 더미 게이트 재료 및 2D 재료 층(1000)을 포함하는 각각의 재료 층들을 에칭하기 위해 상이한 에천트들을 이용한 다수의 에칭 단계들을 포함할 수 있다. 몇몇 실시예들에서, 더미 게이트 스택(1002) 및 더미 게이트 스택(1002)과 정렬되도록 패터닝된 2D 재료 층(1000)을 형성하기 위한 패터닝 프로세스 후에, 에피택셜 성장이 적용되어 반도체 재료 층(1012)을 선택적으로 성막하여, 반도체 재료 층(1012)이 핀 구조물(103)의 표면 상에 선택적으로 성장된다. 선택적 에피택셜 성장은 반도체 재료 층(1012)을 도 5e에 예시된 바와 같이 2D 재료 층(1000)의 상부면과 실질적으로 매칭되는 레벨로 성장시키도록 제어된다. 본 실시예에서, 반도체 재료 층(1012)은 실리콘과 같은 기판(102)과 동일한 반도체 재료를 포함한다.
게이트-라스트(last) 프로세스(여기서 게이트 전극이 형성되어 더미 게이트 스택의 더미 게이트 전극을 대체함)가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1002)은 도 5d에 예시된 바와 같이 계면 층(112), 하이-k 유전체 층(114), 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다. 하이-k-라스트 프로세스(여기서 게이트 전극 및 게이트 유전체 층 모두가 형성되어 더미 게이트 스택을 대체함)가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1002)은 실리콘 산화물과 같은 유전체 층 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다.
블록(308)은 이온 주입과 같은 적합한 방법에 의해 반도체 재료 층(1012)에 LDD 피처(1010)를 형성하는 단계를 더 포함할 수 있다. 도시된 실시예에서, LDD 피처들(1010)의 형성은 더미 게이트 전극(1004)의 형성 후에 그리고 (후술될) 게이트 스페이서 층(118)의 형성 전에 구현된다.
블록(308)은 도 5e에 예시된 바와 같이, 게이트 스페이서 층(118)을 성막함으로써 더미 게이트 스택(1002)의 측벽들 상에 게이트 스페이서 층(118)을 형성하는 단계 및 플라즈마 에칭과 같은 이방성 에칭에 의해 게이트 스페이서 층(118)을 에칭백하는 단계를 더 포함할 수 있다.
도 4 및 도 5e를 참조하면, 제2 방법(300)은 소스/드레인 피처들(108)을 형성하기 위한 블록(310)을 포함한다. 소스/드레인 피처들(108)의 형성은 소스/드레인 영역(104SD)의 리세싱 및 소스/드레인 피처들(108)의 에피택셜 성장을 포함할 수 있다. 특히, 소스/드레인 피처들(108)은 채널 부재(104)에 대한 접촉 저항이 감소된 LDD 피처들(101) 및 채널 부재(104)(특히, 2D 재료 층(1000))와의 더 나은 통합을 제공하기 위해 하나 이상의 반도체 재료를 포함한다. 이는 2D 재료 층(1000)의 두께가 제한되고 소스/드레인 피처와의 접촉 면적이 감소되기 때문이다. 몇몇 실시예들에서, 소스/드레인 피처들(108)은 n 타입 FET들에 대해 인 또는 비소로 도핑된 실리콘 또는 p 타입 FET들에 대해 붕소로 도핑된 실리콘 게르마늄을 포함한다.
도 4 및 도 5f를 참조하면, 제1 방법(300)은 게이트 스택(110)이 채널 부재(104) 위에 형성되는 블록(312)을 포함한다. 게이트 스택(110)의 조성 및 형성이 제1 방법(200)의 블록(212)에 대하여 상기 설명되었으므로, 여기서 게이트 스택(110)의 세부적 설명은 간결함을 위해 생략된다. 도 3f에 도시된 반도체 디바이스(100)와 유사하게, 도 5f의 게이트 스택(110)은 2D 재료 층(1000) 및 핀 구조물(103)을 포함하는 채널 부재(104) 위에 배치된다. 핀 구조물(103) 및 2D 재료 층(1000)은 동일한 게이트 스택(110)에 의해 동시에 활성화될 수 있는 2개의 독립적인 채널들을 제공한다. 유사한 이유로, 도 5d의 반도체 디바이스(100)는 DCFET이다. 핀 구조물(103)에 형성된 채널과 2D 재료 층(1000)에 형성된 채널에 전류가 흐르도록 허용되기 때문에, 채널 영역에 2D 재료 층(1000)을 갖지 않는 유사한 반도체 디바이스에 비해 유효 채널 폭은 약 1.8 내지 2 배 증가될 수 있고 온(on) 상태 전류도 또한 약 1.8 내지 2 배 증가될 수 있다.
이제 도 4 및 도 5g를 참조하면, 제2 방법(300)은 추가 프로세스들이 수행되는 블록(314)을 포함한다. 몇몇 실시예들에서, 이러한 추가 프로세스들은 소스/드레인 콘택들(1006)의 형성, 게이트 콘택들의 형성, 추가 ILD 층의 형성, 소스/드레인 콘택 비아들의 형성, 및 추가 상호연결 구조물들의 형성을 포함한다.
다른 실시예들에서, 2D 재료 층(1000)은 블록(312)에서 형성된다. 블록(312)은 더미 게이트 스택(1002)을 제거하여 게이트 트렌치를 생성하는 단계; 에칭에 의해 게이트 트렌치에서 핀 구조물(103)을 리세싱하는 단계; 게이트 트렌치에 2D 재료 층을 선택적으로 성막하는 단계; 게이트 스택(110)을 형성하기 위해 게이트 재료들을 성막하는 단계; 및 CMP 프로세스를 수행하는 단계를 포함한다.
대안적으로, 반도체 디바이스(100)는 도 5h에 예시된 바와 같이 2D 재료 층(1000) 아래에 배치된 유전체 층(1008)을 더 포함할 수 있다. 특히, 유전체 층(1008)은 제1 채널 층(격리 피처(106) 위의 핀 구조물(103))과 제2 채널 층(2D 재료 층(1000)) 사이에 개재된다. 유전체 층(1008)은 실리콘 산화물, 다른 적합한 유전체 재료 또는 이들의 조합을 포함할 수 있다. 도 5h에서 삽입된 유전체 층(1008)을 갖는 반도체 디바이스(100)는 임의의 적합한 방법에 의해 형성될 수 있다. 몇몇 실시예들에서, 제2 방법(300)은 후술하는 바와 같이 도 5h의 반도체 디바이스(100)를 형성하도록 수정된다. 블록(306)은 기판 상에 실리콘 게르마늄 층을 에피택셜하기 성장시키는 단계; 및 그 후 실리콘 게르마늄 층 상에 2D 재료 층(1000)을 성막하는 단계를 포함하도록 수정된다. 블록(310)은 소스/드레인 영역들(104SD)에 트렌치들을 형성하기 위해 핀 구조물(103)을 패터닝하는 단계; 트렌치들을 통해 실리콘 게르마늄 층을 제거하기 위하여 선택적 에칭 프로세스를 수행하는 단계; 트렌치들에 유전체 층(예컨대, 실리콘 산화물)을 성막하는 단계; 및 그 후 에피택셜 성장을 수행하여 소스 및 드레인 피처들(108)를 형성하는 단계를 포함한다. 선택적 에칭 프로세스는 실리콘 게르마늄 층을 선택적으로 산화시키는 단계 및 산화된 실리콘 게르마늄 층을 선택적으로 에칭하는 단계를 더 포함할 수 있다. 대안적인 실시예들에서, 블록(310)은 소스/드레인 영역들(104SD)에 트렌치들을 형성하도록 핀 구조물(103)을 패터닝하는 단계; 트렌치를 통해 실리콘 게르마늄 층을 산화시키기 위해 선택적 산화 프로세스를 수행하여 유전체 층(1008)으로서 실리콘 게르마늄 산화물을 형성하는 단계; 및 그 후 에피택셜 성장을 수행하여 소스 및 드레인 피처들(108)을 형성하는 단계를 포함한다. 몇몇 실시예들에서, 유전체 층(1008)은 방법(930), 특히 도 18의 블록(934)에 설명된 것과 같은 다른 방법에 의해 형성될 수 있다. 도 3h와 함께 전술한 바와 같이, 유전체 층(1008)이 존재하고 충분히 두꺼울 때, 채널 부재(104)는 단일 채널로서 2D 재료 층(1000)만을 포함하는 반면, 유전체 층(1008) 아래에 놓인 벌크 반도체는 억제되고 턴온되지 않는다.
반도체 디바이스(100)는 또한 도 6에 도시된 제3 방법(400)과 같은 방법을 사용하여 형성될 수 있다. 도 6, 도 7a 및 도 7e를 참조하면, 제3 방법(400)은 워크피스(100)가 제공되는 블록(402)을 포함한다. 워크피스(100)가 제1 방법(200)과 관련하여 위에서 설명되었으므로, 여기서 워크피스(100)의 세부사항들은 간결함을 위해 생략된다.
도 6 및 도 7b를 참조하면, 제3 방법(400)은 격리 피처(106)가 형성되는 블록(404)을 포함한다. 블록(404)에서의 동작들은 제2 방법(300)의 블록(304)에서의 동작들과 유사하다. 격리 피처(106)의 조성 및 형성에 대한 상세한 설명은 간결함을 위해 여기서 생략된다. 도 7b에 도시된 바와 같이, 격리 피처(106)는 베이스 부분(104B)의 측벽들 및 기판(102)의 상부면과 직접 접촉한다. 2D 재료 층(1000)은 기판(102)과 격리 피처(106) 사이에 배치되지 않는다.
도 6, 도 7c, 도 7d 및 도 7f를 참조하면, 제3 방법(400)은 2D 재료 층(1000)이 핀 구조물(103) 및 격리 피처(106) 상에 성막되는 블록(406)을 포함한다. 몇몇 실시예들에서, 블록(406)에서의 성막은 핀 구조물(103)에 대해 선택적이지 않고 핀 구조물(103) 및 격리 피처(106)의 상부면 상에 2D 재료 층(1000)을 블랭킷 성막한다. 몇몇 실시예들에서, 2D 재료 층(1000)은 그래핀, 텅스텐 황화물(WS2), 텅스텐 텔루라이드(WTe2), 텅스텐 셀렌화물(WSe2), 몰리브덴 황화물(MoS2), 몰리브덴 텔루라이드(MoTe2), 몰리브덴 셀렌화물(MoSe2), 흑인, 또는 핀 구조물(103)의 반도체 재료와 실질적인 밴드 정렬을 갖는 적합한 2D 재료를 포함할 수 있다. 2D 재료 층(1000)은 황(S), 셀레늄(Se), 텔루륨(Te), 지르코늄(Zr), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo), 붕소(B), 산소(O), 질소(N), 탄소(C), 실리콘(Si) 또는 주석(Sn)과 같은 도펀트로 도핑될 수 있다. 블록(406)에서, 2D 재료 층(1000)은 에피택셜 성장, CVD 또는 ALD를 사용하여 성막될 수 있다. 실시예들의 추가로, 2D 재료 층(1000)은 도 7d에 예시된 바와 같이 격리 피처(106) 상에 배치된 2D 재료 층(1000)의 부분들이 제거되도록 추가로 패터닝될 수 있다. 패터닝 프로세스는 리소그래피 프로세스 및 에칭을 포함한다.
몇몇 실시예들에서, 블록(406)에서의 성막은 도 7d에 예시된 바와 같이 핀 구조물(103) 상에 2D 재료 층(1000)을 선택적으로 성막하는 선택적 성막이다. 이 경우, 블록(406)에서의 동작들은 블록(306)에서의 동작들과 유사하다. 2D 재료 층(1000)의 조성 및 형성에 대한 상세한 설명은 간결함을 위해 여기서 생략된다.
도 6 및 도 7g를 참조하면, 제3 방법(400)은 더미 게이트 구조물을 형성하기 위한 블록(408)을 포함한다. 몇몇 실시예들에서, 더미 게이트 구조물은 게이트 스택(1002) 및 게이트 스페이서 층(118)을 포함한다. 더미 게이트 구조물의 형성은 채널 부재(104) 위에 더미 게이트 스택(1002)을 형성하는 단계를 포함하며, 이는 더미 게이트 재료의 성막, 및 리소그래피 프로세스 및 에칭을 포함하는 프로시저에 의해 더미 게이트 스택(1002)을 형성하기 위해 더미 게이트 재료를 패터닝하는 것을 더 포함하고 에칭 마스크로서 하드 마스크를 사용하는 것을 더 포함할 수 있다. 게이트-라스트 프로세스가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1002)은 계면 층(112), 하이-k 유전체 층(114), 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다. 하이-k-라스트 프로세스가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1102)은 실리콘 산화물과 같은 유전체 층 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다.
블록(408)은 이온 주입과 같은 적합한 방법에 의해 2D 재료 층(1000)에 LDD 피처들(1010)을 형성하는 단계를 더 포함할 수 있다. 도시된 실시예에서, LDD 피처들(1010)의 형성은 더미 게이트 스택(1002)의 형성과 (후술될) 게이트 스페이서 층(118)의 형성 사이에 구현된다. 핀 구조물(103)과 마찬가지로, 2D 재료 층은 황(S), 셀레늄(Se), 텔루륨(Te), 지르코늄(Zr), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo), 붕소(B), 산소(O), 질소(N), 탄소(C), 실리콘(Si) 또는 주석(Sn)과 같은 도펀트로 도핑될 수 있다.
블록(408)은 도 7g에 예시된 바와 같이, 게이트 스페이서 층(118)을 성막함으로써 더미 게이트 스택(1002)의 측벽들 상에 게이트 스페이서 층(118)을 형성하는 단계 및 플라즈마 에칭과 같은 이방성 에칭에 의해 게이트 스페이서 층(118)을 에칭백하는 단계를 더 포함할 수 있다. 게이트 스페이서 층(118)의 형성은 LDD 피처들(1010)의 형성 후에 수행된다.
도 6 및 도 7h를 참조하면, 제3 방법(400)은 핀 구조물(103)을 패터닝하여 소스/드레인 영역들(104SD) 내에 트렌치들(1020)을 형성하는 블록(410)을 포함한다. 블록(410)에서 핀 구조물에 적용된 패터닝 프로세스는 리소그래피 프로세스 및 에칭을 포함하고 패터닝된 마스크를 에칭 마스크로서 사용할 수 있다. 더미 게이트 구조물은 또한 트렌치들(1020)이 게이트 스페이서 층(118)의 에지들에 정렬되도록 패터닝 프로세스 동안 에칭 마스크로서 기능한다.
도 6 및 도 7i를 참조하면, 제3 방법(400)은 예컨대 에피택셜 성장에 의해 소스/드레인 피처들(108)을 형성하기 위한 블록(412)을 포함한다. 특히, 소스/드레인 피처들(108)은 채널 부재(104)에 대한 접촉 저항이 감소된 LDD 피처들(101) 및 채널 부재(104)(특히, 2D 재료 층(1000))와의 더 나은 통합을 제공하기 위해 하나 이상의 반도체 재료를 포함한다. 이는 2D 재료 층(1000)의 두께가 제한되고 소스/드레인 피처와의 접촉 면적이 감소되기 때문이다. 몇몇 실시예들에서, 소스/드레인 피처들(108)은 n 타입 FET들에 대해 인 또는 비소로 도핑된 실리콘 또는 p 타입 FET들에 대해 붕소로 도핑된 실리콘 게르마늄을 포함한다. 도시된 실시예에서, 에피택셜 성장은 소스 및 드레인 피처들(108)이 도 7i에 예시된 바와 같이 더미 게이트 스택(1002)의 상부면과 실질적으로 매칭되를 상부면을 갖게끔 형성되도록 제어된다.
도 6, 도 7j 및 도 7k를 참조하면, 제3 방법(400)은 게이트 스택(110)이 채널 부재(104) 위에 형성되는 블록(414)을 포함한다. 게이트 스택(110)의 조성 및 형성이 제1 방법(200)의 블록(212)에 대하여 상기 설명되었으므로, 여기서 게이트 스택(110)의 세부적 설명은 간결함을 위해 생략된다. 도 3f에 도시된 반도체 디바이스(100)와 유사하게, 도 7k의 게이트 스택(110)은 2D 재료 층(1000) 및 핀 구조물(103)을 포함하는 채널 부재(104) 위에 배치된다. 핀 구조물(103) 및 2D 재료 층(1000)은 동일한 게이트 스택(110)에 의해 동시에 활성화될 수 있는 2개의 독립적인 채널들을 제공한다. 유사한 이유로, 도 7k의 반도체 디바이스(100)는 DCFET이다. 핀 구조물(103)에 형성된 채널과 2D 재료 층(1000)에 형성된 채널에 전류가 흐르도록 허용되기 때문에, 채널 영역에 2D 재료 층(1000)을 갖지 않는 유사한 반도체 디바이스에 비해 유효 채널 폭은 약 1.8 내지 2 배 증가될 수 있고 온(on) 상태 전류도 또한 약 1.8 내지 2 배 증가될 수 있다.
블록(414)에서의 동작들은 더미 게이트 스택(1002)을 제거하여 도 7j에 예시된 바와 같이 게이트 트렌치들(1022)를 생성하는 단계; 및 도 7k에 예시된 바와 같은 게이트 구조물(116)의 형성을 포함한다. 특히, 게이트 트렌치(1022)는 소스 및 드레인 피처들(108)이 더미 게이트 스택(1002)의 상부면까지 연장될 때 게이트 스페이서 층(118) 및 소스 및 드레인 피처(108)의 측벽들에 의해 규정된다. 게이트 스택(110)의 형성은 게이트 유전체(1024) 및 게이트 전극(116)을 성막하는 단계; 및 게이트 스페이서 층(118) 및 소스 및 드레인 피처들(108) 상에 배치된 과도한 게이트 재료들을 제거하고 상부면을 평탄화하는 CMP 프로세스를 수행하는 단계를 포함한다. 몇몇 실시예들에서, 게이트 유전체(1024)는 계면 층(112) 및 하이-k 유전체 층(114)을 포함하고, 게이트 전극(116)은 일함수 금속 층 및 충전 금속 층과 같은 다중 도전성 재료를 포함한다. 따라서, 소스 및 드레인 피처들(108)은 게이트 스택(110)의 상부면과 동일 평면인 상부면을 갖는다.
이제 도 6 및 도 7l을 참조하면, 제3 방법(400)은 추가 프로세스들이 수행되는 블록(416)을 포함한다. 몇몇 실시예들에서, 이러한 추가 프로세스들은 소스/드레인 콘택들(1006)의 형성, 게이트 콘택들의 형성, 추가 ILD 층의 형성, 소스/드레인 콘택 비아들의 형성, 및 추가 상호연결 구조물들의 형성을 포함한다.
도 7l의 반도체 디바이스(100)는 도 7m, 도 7n 및 도 7o에 추가로 예시된다. 도 7m은 반도체 디바이스(100)의 단면도이고, 7n은 점선 NN'을 따른 도 7l의 반도체 디바이스(100)의 단면도이고; 도 7o는 점선 OO'을 따른 도 7l의 반도체 디바이스(100)의 단면도이다. 특히, 게이트 유전체 층(1024)은 계면 층(112) 및 하이-k 유전체 층(114)을 포함한다. 하이-k 유전체 층(114)은 게이트 전극(116)을 감싸도록 U자형이다.
도 1의 반도체 디바이스(100)는 또한 도 8에 도시된 제4 방법(500)과 같은 방법을 사용하여 형성될 수 있다. 도 8, 도 9a 및 도 9c를 참조하면, 제4 방법(500)은 워크피스(100)가 제공되는 블록(502)을 포함한다. 워크피스(100)가 제1 방법(200)과 관련하여 위에서 설명되었으므로, 여기서 워크피스(100)의 세부사항들은 간결함을 위해 생략된다.
도 8 및 도 9b를 참조하면, 제4 방법(500)은 격리 피처(106)가 형성되는 블록(504)을 포함한다. 블록(504)에서의 동작들은 제2 방법(300)의 블록(304)에서의 동작들과 유사하다. 격리 피처(106)의 조성 및 형성에 대한 상세한 설명은 간결함을 위해 여기서 생략된다. 도 9b에 도시된 바와 같이, 격리 피처(106)는 베이스 부분(104B)의 측벽들 및 기판(102)의 상부면과 직접 접촉한다. 2D 재료 층(1000)은 기판(102)과 격리 피처(106) 사이에 배치되지 않는다.
도 8 및 도 9d를 참조하면, 제4 방법(500)은 더미 게이트 구조물을 형성하기 위한 블록(506)을 포함한다. 몇몇 실시예들에서, 더미 게이트 구조물은 게이트 스택(1002) 및 게이트 스페이서 층(118)을 포함한다. 더미 게이트 구조물의 형성은 핀 구조물(103) 위에 더미 게이트 스택(1002)을 형성하는 단계를 포함하며, 이는 더미 게이트 재료의 성막, 및 리소그래피 프로세스 및 에칭을 포함하는 프로시저에 의해 더미 게이트 스택(1002)을 형성하기 위해 더미 게이트 재료를 패터닝하는 것을 더 포함하고 에칭 마스크로서 하드 마스크를 사용하는 것을 더 포함할 수 있다. 게이트-라스트 프로세스가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1002)은 계면 층(112), 하이-k 유전체 층(114), 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다. 하이-k-라스트 프로세스가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1102)은 실리콘 산화물과 같은 유전체 층 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다.
블록(506)은 도 9d에 예시된 바와 같이, 게이트 스페이서 층(118)을 성막함으로써 더미 게이트 스택(1002)의 측벽들 상에 게이트 스페이서 층(118)을 형성하는 단계 및 플라즈마 에칭과 같은 이방성 에칭에 의해 게이트 스페이서 층(118)을 에칭백하는 단계를 더 포함할 수 있다. 더미 게이트 스택(1002) 및 게이트 스페이서 층(118)은 핀 구조물(103) 상에 배치되어 그와 직접 접촉한다.
도 8 및 도 9e를 참조하면, 제4 방법(500)은 핀 구조물(103)을 패터닝하여 소스/드레인 영역들(104SD) 내에 트렌치들(리세스들)(1020)을 형성하는 블록(508)을 포함한다. 블록(410)에서 핀 구조물에 적용된 패터닝 프로세스는 리소그래피 프로세스 및 에칭을 포함하고 패터닝된 마스크를 에칭 마스크로서 사용할 수 있다. 더미 게이트 구조물은 또한 트렌치들(1020)이 게이트 스페이서 층(118)의 에지들에 정렬되도록 패터닝 프로세스 동안 에칭 마스크로서 기능한다.
도 8 및 도 9f를 참조하면, 제4 방법(500)은 예컨대 에피택셜 성장에 의해 소스/드레인 피처들(108)을 형성하기 위한 블록(510)을 포함한다. 특히, 소스/드레인 피처들(108)은 하나 이상의 반도체 재료를 포함한다. 몇몇 실시예들에서, 소스/드레인 피처들(108)은 n 타입 FET들에 대해 인 또는 비소로 도핑된 실리콘 또는 p 타입 FET들에 대해 붕소로 도핑된 실리콘 게르마늄을 포함한다. 도시된 실시예에서, 에피택셜 성장은 소스 및 드레인 피처들(108)이 도 9f에 예시된 바와 같이 더미 게이트 스택(1002)의 상부면과 실질적으로 매칭되를 상부면을 갖게끔 형성되도록 제어된다.
도 8 및 도 9g를 참조하면, 제4 방법(500)은 더미 게이트 스택(1002)이 에칭 프로세스에 의해 제거되어 게이트 트렌치(1022)를 생성하는 블록(512)을 포함한다. 게이트 트렌치(1022)는 게이트 스페이서 층(118) 및 소스 및 드레인 피처들(108)에 의해 규정된다.
도 8, 도 9h 및 도 9i를 참조하면, 제4 방법(500)은 게이트 트렌치(1022)와 함께 핀 구조물(103) 상에 2D 재료 층(1000)이 성막되는 블록(514)을 포함한다. 몇몇 실시예들에서, 블록(514)에서의 동작은 적합한 에칭 프로세스에 의해 게이트 트렌치(1022) 내에 핀 구조물(103)을 추가로 리세싱하는 단계를 포함한다. 예를 들어, KOH 솔루션은 핀 구조물(103)의 상부 부분이 실리콘인 핀 구조물(103)을 리세스하는 데 사용될 수 있으며, 이에 의해 도 9h에 예시된 바와 같이 게이트 트렌치(1022)에 핀 구조물의 리세스(1026)를 형성한다.
블록(514)에서의 동작들은 또한 선택적 성막과 같은 적합한 방법에 의해 핀 구조물(103)의 리세스(1026)에 2D 재료 층(1000)을 성막하는 단계를 포함한다. 선택적 성막은 핀 구조물(103)의 표면 상에 선택적으로 2D 재료 층(1000)을 성막하지만 다른 재료들(게이트 스페이서 층(118) 포함) 상에는 성막하지 않는다. 몇몇 실시예들에서, 2D 재료 층(1000)이 소스 및 드레인 피처들(108)의 상부면 상에 추가로 성막될 수 있는데 이는 소스 및 드레인 피처들(108) 및 핀 구조물(103)이 유사하거나 동일한 재료(예를 들어, 실리콘)를 포함할 수 있기 때문이다. 소스 및 드레인 피처들(108) 상의 2D 재료 층(1000)의 이러한 부분들은 이방성에 의해 제거될 수 있지만, (후술될) 게이트 스택(110)을 형성하기 위한 동작들 동안 CMP 프로세스와 같은 추후 스테이지에서 제거된다. 에피택셜 성장은 도 9j에 예시된 바와 같이, 2D 재료 층(1000)이 리세스(1026)를 실질적으로 채우고 리세싱 프로세스 전에 핀 구조물(103)의 실질적으로 동일한 높이에 도달하도록 제어될 수 있다. 몇몇 실시예들에서, 2D 재료 층(1000)은 그래핀, 텅스텐 황화물(WS2), 텅스텐 텔루라이드(WTe2), 텅스텐 셀렌화물(WSe2), 몰리브덴 황화물(MoS2), 몰리브덴 텔루라이드(MoTe2), 몰리브덴 셀렌화물(MoSe2), 흑인, 또는 핀 구조물(103)의 반도체 재료와 실질적인 밴드 정렬을 갖는 적합한 2D 재료를 포함할 수 있다. 2D 재료 층(1000)은 황(S), 셀레늄(Se), 텔루륨(Te), 지르코늄(Zr), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo), 붕소(B), 산소(O), 질소(N), 탄소(C), 실리콘(Si) 또는 주석(Sn)과 같은 도펀트로 도핑될 수 있다. 블록(508)에서, 2D 재료 층(1000)은 에피택셜 성장, CVD 또는 ALD를 사용하여 성막될 수 있다.
도 8 및 도 9j를 참조하면, 제4 방법(500)은 게이트 스택(110)이 채널 부재(104) 위에 형성되는 블록(516)을 포함한다. 특히, 게이트 유전체(1024) 및 게이트 전극(116)을 포함하는 게이트 스택이 성막들에 의해 게이트 트렌치(1022)에 형성된다. 도시된 실시예에서, 게이트 전극(116) 및 게이트 유전체(1024)는 2D 재료 층(1000)과 정렬된다. 게이트 전극(116), 게이트 유전체(1024) 및 2D 재료 층(1000) 각각은 X 방향을 따라 게이트 스페이서 층(118)의 내부 에지들 사이에 걸쳐 있다. 또한, 2D 재료 층(1000)의 상부면은 도시된 실시예에 따라 게이트 스페이서 층(118)의 하부면과 동일 평면 상에 있다. 게이트 유전체(1024)가 게이트 트렌치(1022)에 성막되고 게이트 트렌치(1022)의 하부면 및 측벽들 상에 배치됨에 따라, 게이트 유전체 층(1024)은 게이트 유전체(1024)의 프로파일에 컨포멀한 U자형일 수 있다.
게이트 트렌치(1022)는 소스 및 드레인 피처들(108)이 게이트 스페이서 층(118)의 상부면까지 연장될 때 게이트 스페이서 층(118) 및 소스 및 드레인 피처(108)의 측벽들에 의해 규정된다. 게이트 스택(110)의 형성은 게이트 유전체(1024) 및 게이트 전극(116)을 성막하는 단계; 및 소스 및 드레인 피처들(108) 상에 배치된 과도한 게이트 재료들을 제거하고 상부면을 평탄화하는 CMP 프로세스를 수행하는 단계를 포함한다. CMP 프로세스는 또한 소스 및 드레인 피처들(108) 상에 배치되는 경우 2D 재료 층(1000)을 제거할 수 있다. 몇몇 실시예들에서, 게이트 유전체(1024)는 계면 층(112) 및 하이-k 유전체 층(114)을 포함하고, 게이트 전극(116)은 일함수 금속 층 및 충전 금속 층과 같은 다중 도전성 재료를 포함한다. 따라서, 소스 및 드레인 피처들(108)은 게이트 스택(110)의 상부면과 동일 평면인 상부면을 갖는다. 게이트 스택(110)의 조성 및 형성이 제1 방법(200)의 블록(212)에 대하여 상기 설명되었으므로, 여기서 게이트 스택(110)의 세부적 설명은 간결함을 위해 생략된다. 도 3f에 도시된 반도체 디바이스(100)와 유사하게, 도 9k의 게이트 스택(110)은 2D 재료 층(1000) 및 핀 구조물(103)을 포함하는 채널 부재(104) 위에 배치된다. 핀 구조물(103) 및 2D 재료 층(1000)은 동일한 게이트 스택(110)에 의해 동시에 활성화될 수 있는 2개의 독립적인 채널들을 제공한다. 유사한 이유로, 도 9k의 반도체 디바이스(100)는 DCFET이다. 핀 구조물(103)에 형성된 채널과 2D 재료 층(1000)에 형성된 채널에 전류가 흐르도록 허용되기 때문에, 채널 영역에 2D 재료 층(1000)을 갖지 않는 유사한 반도체 디바이스에 비해 유효 채널 폭은 약 1.8 내지 2 배 증가될 수 있고 온(on) 상태 전류도 또한 약 1.8 내지 2 배 증가될 수 있다.
이제 도 8 및 도 9k를 참조하면, 제4 방법(500)은 추가 프로세스들이 수행되는 블록(518)을 포함한다. 몇몇 실시예들에서, 이러한 추가 프로세스들은 소스/드레인 콘택들(1006)의 형성, 게이트 콘택들의 형성, 추가 ILD 층의 형성, 소스/드레인 콘택 비아들의 형성, 및 추가 상호연결 구조물들의 형성을 포함한다.
도 9l의 반도체 디바이스(100)는 도 9l, 도 9m 및 도 9n에 추가로 예시된다. 도 9l은 반도체 디바이스(100)의 단면도이고; 도 9m은 점선 MM'을 따른 도 9l의 반도체 디바이스(100)의 단면도이고; 도 9n은 점선 NN'을 따른 도 9l의 반도체 디바이스(100)의 단면도이다. 특히, 게이트 유전체 층(1024)은 계면 층(112) 및 하이-k 유전체 층(114)을 포함한다. 하이-k 유전체 층(114)은 게이트 전극(116)을 감싸도록 U자형이다.
도 1의 반도체 디바이스(100)가 MBC 트랜지스터일 때, 반도체 디바이스(100)는 또한 도 10에 도시된 제5 방법(600)과 같은 방법을 사용하여 형성될 수 있다. 도 10, 도 11a 및 도 11d를 참조하면, 제5 방법(600)은 제1 스택(1100)이 기판(102) 상에 성막되는 블록(602)을 포함한다. 도 11a에 도시된 바와 같이, 제1 스택(1100)은 각각이 제1 반도체 층(124) 및 제2 반도체 층(126)을 포함하는 복수의 반복 유닛을 포함한다. 도 11a에 도시된 실시예에서, 제1 스택(1100)은 각각이 제1 반도체 층(124) 및 제2 반도체 층(126)을 갖는 3 개의 반복 유닛들을 포함한다. 몇몇 실시예들에서, 제1 반도체 층(124)은 희생 층(124)으로 지칭될 수 있고 실리콘 게르마늄(SiGe)을 포함할 수 있다. 몇몇 실시예들에서, 제2 반도체 층(126)은 채널 층(126)으로 지칭될 수 있고 실리콘(Si)을 포함할 수 있다. 블록(602)에서, 제1 반도체 층(124) 및 제2 반도체 층(126)은 에피택셜 성장을 사용하여 성막될 수 있다.
도 10 및 도 11b를 참조하면, 제5 방법(600)은 기판(102) 및 제1 스택(1100)이 제1 핀형 구조물(1040)로 패터닝되는 블록(604)을 포함한다. 도 11b에 도시된 바와 같이, 제1 핀형 구조물(1040)은 제1 스택(1100)으로부터 형성된 상단 부분 및 베이스 부분(104B)을 포함한다. 제1 핀형 구조물(1040)은 X 방향을 따라 길이 방향으로 연장된다. 따라서 상단 부분은 희생 층들(124) 및 채널 층들(126)을 포함한다. 몇몇 실시예들에서, 블록(604)에서의 패터닝은 반응성 이온 에칭(RIE) 프로세스와 같은 이방성 에칭 프로세스를 포함할 수 있다. 예시적인 RIE 프로세스는 탄소 사불화물(CF4), 트리플루오로메탄(CHF3), 옥타플루오로프로판(C3H8), 또는 황 육불화물(SF6)과 같은 플루오로카본을 사용할 수 있다.
도 10 및 도 11c를 참조하면, 제5 방법(600)은 격리 피처(106)가 형성되는 블록(606)을 포함한다. 몇몇 실시예들에서, 격리 피처(106)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG, fluorine-doped silicate glass), 로우-k 유전체, 이들의 조합들 및/또는 다른 적합한 재료들과 같은 유전체 재료를 포함할 수 있다. 예시적인 프로세스에서, 격리 피처(106)의 유전체 재료는 먼저 스핀-온 코팅, CVD 또는 다른 적합한 성막 방법에 의해 제1 핀형 구조물(1040)을 포함하는 워크피스(100) 위에 블랭킷 성막된다. 그 후, 블랭킷 성막된 유전체 재료는 화학 기계적 연마(CMP) 프로세스와 같은 평탄화 프로세스에서 평탄화된다. 평탄화된 유전체 재료는 그 후 도 11c에 도시된 바와 같이 베이스 부분(104B)만이 격리 피처(106)에 배치되도록 선택적으로 리세스되거나 에치백된다. 격리 피처(106)는 베이스 부분(104B)의 측벽들 및 기판(102)의 상부면과 직접 접촉한다.
도 10 및 도 11e를 참조하면, 제5 방법(600)은 더미 게이트 구조물을 형성하기 위한 블록(608)을 포함한다. 몇몇 실시예들에서, 더미 게이트 구조물은 게이트 스택(1002) 및 게이트 스페이서 층(118)을 포함한다. 더미 게이트 구조물의 형성은 핀 구조물(103) 위에 더미 게이트 스택(1002)을 형성하는 단계를 포함하며, 이는 더미 게이트 재료의 성막, 및 리소그래피 프로세스 및 에칭을 포함하는 프로시저에 의해 더미 게이트 스택(1002)을 형성하기 위해 더미 게이트 재료를 패터닝하는 것을 더 포함하고 에칭 마스크로서 하드 마스크를 사용하는 것을 더 포함할 수 있다. 게이트-라스트 프로세스가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1002)은 계면 층(112), 하이-k 유전체 층(114), 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다. 하이-k-라스트 프로세스가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1102)은 실리콘 산화물과 같은 유전체 층 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다.
블록(608)은 도 11d에 예시된 바와 같이, 게이트 스페이서 층(118)을 성막함으로써 더미 게이트 스택(1002)의 측벽들 상에 게이트 스페이서 층(118)을 형성하는 단계 및 플라즈마 에칭과 같은 이방성 에칭에 의해 게이트 스페이서 층(118)을 에칭백하는 단계를 더 포함할 수 있다. 더미 게이트 스택(1002) 및 게이트 스페이서 층(118)은 제1 스택(1100) 상에 배치되어 그와 직접 접촉한다.
도 10 및 도 11f를 참조하면, 제5 방법(600)은 제1 스택(1100)을 패터닝하여 소스/드레인 영역들(104SD) 내에 트렌치들(1020)을 형성하는 블록(610)을 포함한다. 블록(610)에서 제1 스택(1100)에 적용된 패터닝 프로세스는 리소그래피 프로세스 및 에칭을 포함하고 부가적으로 패터닝된 마스크를 에칭 마스크로서 사용할 수 있다. 더미 게이트 구조물은 또한 트렌치들(1020)이 게이트 스페이서 층(118)의 에지들에 정렬되도록 패터닝 프로세스 동안 에칭 마스크로서 기능한다.
도 10 및 도 11g를 참조하면, 제5 방법(600)은 예컨대 에피택셜 성장에 의해 소스/드레인 피처들(108)을 형성하기 위한 블록(612)을 포함한다. 특히, 소스/드레인 피처들(108)은 하나 이상의 반도체 재료를 포함한다. 몇몇 실시예들에서, 소스/드레인 피처들(108)은 n 타입 FET들에 대해 인 또는 비소로 도핑된 실리콘 또는 p 타입 FET들에 대해 붕소로 도핑된 실리콘 게르마늄을 포함한다. 도시된 실시예에서, 에피택셜 성장은 소스 및 드레인 피처들(108)이 도 11g에 예시된 바와 같이 모든 제2 반도체 층들(126)에 소스 및 드레인 피처들(108)이 연결되게끔 제1 스택(1100)의 상부면보다 더 높은 상부면으로 형성되도록 제어된다.
도 10 및 도 11h를 참조하면, 제5 방법(600)은 더미 게이트 구조물이 에칭 프로세스에 의해 제거되어 게이트 트렌치(1022)를 생성하는 블록(614)을 포함한다. 특히, 더미 게이트 스택(1002) 및 게이트 스페이서 층(118)은 하나 이상의 에칭 단계에 의해 블록(614)에서 제거된다. 게이트 트렌치(1022)는 소스 및 드레인 피처들(108)에 의해 규정되고 그 사이에 걸쳐진다.
블록(614)에서, 제1 반도체 층들(124)은 복수의 제2 반도체 층들(126)을 릴리즈하기 위해 게이트 트렌치(1022)로부터 선택적으로 제거된다. 제1 반도체 층(124)이 실리콘 게르마늄으로 형성되고 제2 반도체 층(126)이 실리콘으로 형성되는 실시예들에서, 제1 반도체 층들(124)의 선택적 제거는 SiGe 산화 프로세스에 이은 SiGe 산화물 제거를 포함할 수 있다. 이들 실시예들에서, SiGe 산화 프로세스는 오존의 사용을 포함할 수 있다. 몇몇 구현들에서, 제1 반도체 층(124)의 선택적 제거는 선택적 등방성 에칭 프로세스(예를 들어, 선택적 건식 에칭 프로세스 또는 선택적 습식 에칭 프로세스)의 사용을 포함할 수 있다. 몇몇 실시예들에서, 선택적 건식 에칭 프로세스는 불소 가스 또는 하이드로플루오로카본과 같은 하나 이상의 불소 기반 에천트의 사용을 포함할 수 있다. 몇몇 실시예들에서, 선택적 습식 에칭 프로세스는 플루오르화수소(HF) 또는 NH4OH 에천트를 포함할 수 있다. 도 11d에 도시된 바와 같이, 제1 스택(1100)에서 반복 유닛의 배열로 인해, 제1 반도체 층들(124)(즉, 희생 층들(124))의 제거는 복수의 채널 부재들(104)을 릴리즈한다. 채널 부재들(104) 각각은 제2 반도체 층(126)(즉, 채널 층(126))을 포함한다.
도 10 및 도 11i를 참조하면, 제5 방법(600)은 선택적 성막과 같은 적합한 방법에 의해 게이트 트렌치(1022)를 통해 제2 반도체 층들(126)의 표면들 상에 2D 재료 층(1000)이 형성되는 블록(616)을 포함한다. 2D 재료 층(1000)의 조성 및 형성이 제4 방법(500)의 블록(514)에 대하여 상기에 설명되었으므로, 여기서 2D 재료 층들(1000)의 세부적 설명은 간결함을 위해 생략된다. 특히, 2차원 재료 층들(1000)은 제2 반도체 층들(126) 각각의 상부면 및 하부면 상에 형성된다. 따라서, 채널 부재들(104) 각각은 대응 제2 반도체 층(126)의 상부면 및 하부면 상에 배치된 제2 반도체 층(126)(즉, 채널 층(126)) 및 2D 재료 층들(1000)을 포함한다.
도 10, 도 11j 및 도 11k를 참조하면, 제5 방법(600)은 스페이서 층(128)이 게이트 트렌치(1022)를 통해 소스 및 드레인 피처들(108)의 측벽들 상에 형성되는 블록(618)을 포함한다. 스페이서 층(128)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적합한 유전체 재료 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함한다. 스페이서 층(128)의 형성은 도 11j에 예시된 바와 같이 게이트 트렌치(1022)를 채우기 위한 스페이서 층(128)의 성막; 및 도 11K에 예시된 바와 같이 스페이서 층(128)을 패터닝하여 다양한 스페이서들을 형성하는 단계를 포함한다. 몇몇 실시예들에서, 스페이서 층(128)의 성막 후에, 상부면을 평탄화하기 위해 CMP 프로세스가 스페이서 층(128)에 추가로 적용될 수 있다. 패터닝 프로세스는 리소그래피 프로세스 및 에칭을 포함하며, 추가적으로 패터닝된 마스크 층을 사용할 수 있다. 따라서 스페이서들의 폭은 적절히 제어될 수 있다. 몇몇 실시예들에서, 스페이서 층(128)의 패터닝은 스페이서 층(128)에 적용되는 이방성 에칭 프로세스를 포함할 수 있다. 따라서, 스페이서 층(128)은 소스 및 드레인 피처들(108)의 측벽들 상의 부분들을 제외하고 2D 재료 층들(1000)로부터 실질적으로 제거된다. 따라서, 패터닝된 스페이서 층(128)은 내부 스페이서들(제2 반도체 층들(126) 사이의 부분들) 및 게이트 스페이서(제2 반도체 층(126)의 상단 위 부분들)로서 기능한다.
도 10 및 도 11l을 참조하면, 제5 방법(600)은 게이트 스택(110)이 복수의 채널 부재들(104) 각각의 위에 그리고 주위에 형성되는 블록(620)을 포함한다. 전술한 바와 같이, 게이트 스택(110)은 게이트 유전체 층(1024) 및 게이트 유전체 층(1024) 위의 게이트 전극(116)을 포함한다. 도시된 실시예에서, 게이트 유전체 층(1024)은 계면 층(112) 및 계면 층(112) 위의 하이-k 유전체 층(114)을 포함할 수 있다. 계면 층(112), 하이-k 유전체 층(114) 및 게이트 전극(116)의 조성들은 제1 방법(200)의 블록(210)과 관련하여 위에서 설명되었기 때문에, 계면 층(112), 하이-k 유전체 층(114) 및 게이트 전극(116)에 대한 상세한 설명은 여기서는 간략화를 위해 생략한다. 도 11l에 도시된 바와 같이, 하이-k 유전체 층(114), 계면 층(112)을 포함하는 게이트 유전체 층(1024)은 CVD 또는 ALD를 사용하여 채널 부재들(104) 주위에 순차적으로 성막될 수 있다. 그 후, 도 11l에 도시된 바와 같이, 게이트 전극(116)은 PVD, CVD, ALD 또는 무전해 도금을 사용하여 성막될 수 있다. 전술한 2D 재료 층(1000)의 2D 특성들로 인해, 채널 부재들(104) 각각의 채널 층(126)은 제1 채널 층으로서 기능하고, 채널 부재들(104) 각각의 2D 재료 층(1000)은 제2 채널 층으로서 기능한다. 제1 채널 층 및 제2 채널 층은 실질적인 밴드 정렬로 인해 동시에 그리고 독립적으로 턴온될 수 있다. 유사한 이유로, 도 11l의 반도체 디바이스(100)는 DCFET이다. 채널 층들(126)에 형성된 채널과 2D 재료 층(1000)에 형성된 채널에 전류가 흐르도록 허용되기 때문에, 채널 영역에 2D 재료 층(1000)을 갖지 않는 유사한 반도체 디바이스에 비해 채널 부재들(104) 각각의 유효 채널 폭은 약 1.2 내지 1.5 배 증가될 수 있고 온(on) 상태 전류도 또한 약 1.2 내지 1.5 배 증가될 수 있다.
이제 도 10 및 도 11m을 참조하면, 제5 방법(600)은 추가 프로세스들이 수행되는 블록(622)을 포함한다. 몇몇 실시예들에서, 이러한 추가 프로세스들은 소스/드레인 콘택들(1006)의 형성, 게이트 콘택들의 형성, 추가 ILD 층의 형성, 소스/드레인 콘택 비아들의 형성, 및 추가 상호연결 구조물들의 형성을 포함한다.
도 11m의 반도체 디바이스(100)는 도 11n, 도 11o 및 도 11p에 추가로 예시된다. 도 11n은 반도체 디바이스(100)의 단면도이고; 도 11o은 점선 OO'를 따른 도 11n의 반도체 디바이스(100)의 단면도이고; 도 11p는 점선 PP'를 따른 도 11n의 반도체 디바이스(100)의 단면도이다. 특히, 게이트 유전체 층(1024)은 계면 층(112) 및 하이-k 유전체 층(114)을 포함한다. 하이-k 유전체 층(114)은 게이트 전극(116)을 감싸도록 U자형이다.
반도체 디바이스(100)는 또한 도 12에 도시된 제6 방법(700)과 같은 방법을 사용하여 형성될 수 있다. 도 12, 도 13a 및 도 13d를 참조하면, 제6 방법(700)은 제1 스택(1100)이 기판(102) 상에 성막되는 블록(702)을 포함한다. 도 13a에 도시된 바와 같이, 제1 스택(1100)은 각각이 제1 반도체 층(124) 및 제2 반도체 층(126)을 포함하는 복수의 반복 유닛을 포함한다. 도 13a에 도시된 실시예에서, 제1 스택(1100)은 각각이 제1 반도체 층(124) 및 제2 반도체 층(126)을 갖는 3 개의 반복 유닛들을 포함한다. 몇몇 실시예들에서, 제1 반도체 층(124)은 희생 층(124)으로 지칭될 수 있고 실리콘 게르마늄(SiGe)을 포함할 수 있다. 몇몇 실시예들에서, 제2 반도체 층(126)은 채널 층(126)으로 지칭될 수 있고 실리콘(Si)을 포함할 수 있다. 블록(702)에서, 제1 반도체 층(124) 및 제2 반도체 층(126)은 에피택셜 성장을 사용하여 성막될 수 있다.
도 12 및 도 13b를 참조하면, 제6 방법(700)은 기판(102) 및 제1 스택(1100)이 제1 핀형 구조물(1040)로 패터닝되는 블록(704)을 포함한다. 도 13b에 도시된 바와 같이, 제1 핀형 구조물(1040)은 제1 스택(1100)으로부터 형성된 상단 부분 및 베이스 부분(104B)을 포함한다. 제1 핀형 구조물(1040)은 X 방향을 따라 길이 방향으로 연장된다. 따라서 상단 부분은 희생 층들(124) 및 채널 층들(126)을 포함한다. 몇몇 실시예들에서, 블록(604)에서의 패터닝은 반응성 이온 에칭(RIE) 프로세스와 같은 이방성 에칭 프로세스를 포함할 수 있다. 예시적인 RIE 프로세스는 탄소 사불화물(CF4), 트리플루오로메탄(CHF3), 옥타플루오로프로판(C3H8), 또는 황 육불화물(SF6)과 같은 플루오로카본을 사용할 수 있다.
도 12 및 도 11c를 참조하면, 제6 방법(700)은 격리 피처(106)가 형성되는 블록(706)을 포함한다. 몇몇 실시예들에서, 격리 피처(106)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG, fluorine-doped silicate glass), 로우-k 유전체, 이들의 조합들 및/또는 다른 적합한 재료들과 같은 유전체 재료를 포함할 수 있다. 예시적인 프로세스에서, 격리 피처(106)의 유전체 재료는 먼저 스핀-온 코팅, CVD 또는 다른 적합한 성막 방법에 의해 제1 핀형 구조물(1040)을 포함하는 워크피스(100) 위에 블랭킷 성막된다. 그 후, 블랭킷 성막된 유전체 재료는 화학 기계적 연마(CMP) 프로세스와 같은 평탄화 프로세스에서 평탄화된다. 평탄화된 유전체 재료는 그 후 도 13c에 도시된 바와 같이 베이스 부분(104B)만이 격리 피처(106)에 배치되도록 선택적으로 리세스되거나 에치백된다. 격리 피처(106)는 베이스 부분(104B)의 측벽들 및 기판(102)의 상부면과 직접 접촉한다.
도 12 및 도 13e를 참조하면, 제6 방법(700)은 더미 게이트 구조물을 형성하기 위한 블록(708)을 포함한다. 몇몇 실시예들에서, 더미 게이트 구조물은 게이트 스택(1002) 및 게이트 스페이서 층(118)을 포함한다. 더미 게이트 구조물의 형성은 핀 구조물(103) 위에 더미 게이트 스택(1002)을 형성하는 단계를 포함하며, 이는 더미 게이트 재료의 성막, 및 리소그래피 프로세스 및 에칭을 포함하는 프로시저에 의해 더미 게이트 스택(1002)을 형성하기 위해 더미 게이트 재료를 패터닝하는 것을 더 포함하고 에칭 마스크로서 하드 마스크를 사용하는 것을 더 포함할 수 있다. 게이트-라스트 프로세스가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1002)은 계면 층(112), 하이-k 유전체 층(114), 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다. 하이-k-라스트 프로세스가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1102)은 실리콘 산화물과 같은 유전체 층 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다. 블록(708)은 도 13d에 예시된 바와 같이, 게이트 스페이서 층(118)을 성막함으로써 더미 게이트 스택(1002)의 측벽들 상에 게이트 스페이서 층(118)을 형성하는 단계 및 플라즈마 에칭과 같은 이방성 에칭에 의해 게이트 스페이서 층(118)을 에칭백하는 단계를 더 포함할 수 있다. 더미 게이트 스택(1002) 및 게이트 스페이서 층(118)은 제1 스택(1100) 상에 배치되어 그와 직접 접촉한다.
도 12 및 도 13f를 참조하면, 제6 방법(700)은 제1 스택(1100)을 패터닝하여 소스/드레인 영역들(104SD) 내에 트렌치들(1020)을 형성하는 블록(710)을 포함한다. 블록(710)에서 제1 스택(1100)에 적용된 패터닝 프로세스는 리소그래피 프로세스 및 에칭을 포함하고 부가적으로 패터닝된 마스크를 에칭 마스크로서 사용할 수 있다. 더미 게이트 구조물은 또한 트렌치들(1020)이 게이트 스페이서 층(118)의 에지들에 정렬되도록 패터닝 프로세스 동안 에칭 마스크로서 기능한다.
도 12 및 도 13g를 참조하면, 제6 방법(700)은 제1 반도체 층들(124)의 측면들 상에 내부 스페이서들(130)을 형성하기 위한 블록(712)을 포함한다. 내부 스페이서(130)의 형성은 제1 반도체 층(124)이 게이트 스페이서 층(118) 아래에 놓인 언더컷들을 형성하도록 측방향으로 리세스되도록 제1 반도체 층(124)에 선택적 에칭 프로세스를 수행하는 것을 포함할 수 있다. 그 후, 하나 이상의 적합한 유전체 재료 층이 언더컷들에 성막되고, 그 후 이방성 에칭 프로세스(예컨대, 플라즈마 에칭)가 수행되어 제2 반도체 층들(126)의 측벽들 상에 성막된 과도한 스페이서 재료를 제거한다. 따라서, 내부 스페이서들(130)의 외부 에지들은 제2 반도체 층들(126)의 에지들과 실질적으로 정렬된다. 내부 스페이서 층(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적합한 유전체 재료 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함한다.
도 12 및 도 13h를 참조하면, 제6 방법(700)은 예컨대 에피택셜 성장에 의해 소스/드레인 피처들(108)을 형성하기 위한 블록(714)을 포함한다. 특히, 소스/드레인 피처들(108)은 하나 이상의 반도체 재료를 포함한다. 몇몇 실시예들에서, 소스/드레인 피처들(108)은 n 타입 FET들에 대해 인 또는 비소로 도핑된 실리콘 또는 p 타입 FET들에 대해 붕소로 도핑된 실리콘 게르마늄을 포함한다. 도시된 실시예에서, 에피택셜 성장은, 도 11g에 예시된 바와 같이 소스 및 드레인 피처들(108)이 모든 제2 반도체 층들(126)에 연결되고 내부 스페이서들(130)에 의해 제1 반도체 층들(124)로부터 분리되게끔 소스 및 드레인 피처들(108)이 제1 스택(1100)의 상부면보다 더 높은 상부면으로 형성되도록 제어된다.
도 12 및 도 13i를 참조하면, 제6 방법(700)은 더미 게이트 스택(1002)이 에칭 프로세스에 의해 제거되어 게이트 트렌치(1022)를 생성하는 블록(716)을 포함한다. 특히, 단지 더미 게이트 스택(1002)만이 블록(716)에서 제거되고 게이트 스페이서 층(118)이 남는다. 게이트 트렌치(1022)는 게이트 스페이서 층(118)에 의해 규정되고 그 사이에 걸쳐진다.
블록(716)에서, 제1 반도체 층들(124)은 복수의 제2 반도체 층들(126)을 릴리즈하기 위해 게이트 트렌치(1022)로부터 선택적으로 제거된다. 제1 반도체 층(124)이 실리콘 게르마늄으로 형성되고 제2 반도체 층(126)이 실리콘으로 형성되는 실시예들에서, 제1 반도체 층들(124)의 선택적 제거는 SiGe 산화 프로세스에 이은 SiGe 산화물 제거를 포함할 수 있다. 이들 실시예들에서, SiGe 산화 프로세스는 오존의 사용을 포함할 수 있다. 몇몇 구현들에서, 제1 반도체 층(124)의 선택적 제거는 선택적 등방성 에칭 프로세스(예를 들어, 선택적 건식 에칭 프로세스 또는 선택적 습식 에칭 프로세스)의 사용을 포함할 수 있다. 몇몇 실시예들에서, 선택적 건식 에칭 프로세스는 불소 가스 또는 하이드로플루오로카본과 같은 하나 이상의 불소 기반 에천트의 사용을 포함할 수 있다. 몇몇 실시예들에서, 선택적 습식 에칭 프로세스는 플루오르화수소(HF) 또는 NH4OH 에천트를 포함할 수 있다. 도 13d에 도시된 바와 같이, 제1 스택(1100)에서 반복 유닛의 배열로 인해, 제1 반도체 층들(124)(즉, 희생 층들(124))의 제거는 복수의 채널 부재들(104)을 릴리즈한다. 채널 부재들(104) 각각은 제2 반도체 층(126)(즉, 채널 층(126))을 포함한다.
도 12 및 도 13j를 참조하면, 제6 방법(700)은 선택적 성막과 같은 적합한 방법에 의해 게이트 트렌치(1022)를 통해 제2 반도체 층들(126)의 표면들 상에 2D 재료 층(1000)이 형성되는 블록(718)을 포함한다. 2D 재료 층(1000)의 조성 및 형성이 제4 방법(500)의 블록(514)에 대하여 상기에 설명되었으므로, 여기서 2D 재료 층들(1000)의 세부적 설명은 간결함을 위해 생략된다. 특히, 2차원 재료 층들(1000)은 제2 반도체 층들(126) 각각의 상부면 및 하부면 상에 형성된다. 따라서, 채널 부재들(104) 각각은 대응 제2 반도체 층(126)의 상부면 및 하부면 상에 배치된 제2 반도체 층(126)(즉, 채널 층(126)) 및 2D 재료 층들(1000)을 포함한다. 도 11i의 2D 재료 층들(1000)과 달리, 도 13j의 2D 재료 층들(1000)은 X 방향을 따라 내부 스페이서들(130) 사이에 걸쳐 있고 내부 스페이서(130)와 제2 반도체 층들(126) 사이의 계면으로 연장되지 않는다.
도 12o 및 도 13k를 참조하면, 제6 방법(700)은 게이트 스택(110)이 복수의 채널 부재들(104) 각각의 위에 그리고 주위에 형성되는 블록(720)을 포함한다. 전술한 바와 같이, 게이트 스택(110)은 게이트 유전체 층(1024) 및 게이트 유전체 층(1024) 위의 게이트 전극(116)을 포함한다. 도시된 실시예에서, 게이트 유전체 층(1024)은 계면 층(112) 및 계면 층(112) 위의 하이-k 유전체 층(114)을 포함할 수 있다. 계면 층(112), 하이-k 유전체 층(114) 및 게이트 전극(116)의 조성들은 제1 방법(200)의 블록(210)과 관련하여 위에서 설명되었기 때문에, 계면 층(112), 하이-k 유전체 층(114) 및 게이트 전극(116)에 대한 상세한 설명은 여기서는 간략화를 위해 생략한다. 하이-k 유전체 층(114), 계면 층(112)을 포함하는 게이트 유전체 층(1024)은 CVD 또는 ALD를 사용하여 채널 부재들(104) 주위에 순차적으로 성막될 수 있다. 그 후, 도 13k에 도시된 바와 같이, 게이트 전극(116)은 PVD, CVD, ALD 또는 무전해 도금을 사용하여 성막될 수 있다. 전술한 2D 재료 층(1000)의 2D 특성들로 인해, 채널 부재들(104) 각각의 채널 층(126)은 제1 채널 층으로서 기능하고, 채널 부재들(104) 각각의 2D 재료 층(1000)은 제2 채널 층으로서 기능한다. 제1 채널 층 및 제2 채널 층은 실질적인 밴드 정렬로 인해 동시에 그리고 독립적으로 턴온될 수 있다. 유사한 이유로, 도 13k의 반도체 디바이스(100)는 DCFET이다. 채널 층들(126)에 형성된 채널과 2D 재료 층(1000)에 형성된 채널에 전류가 흐르도록 허용되기 때문에, 채널 영역에 2D 재료 층(1000)을 갖지 않는 유사한 반도체 디바이스에 비해 채널 부재들(104) 각각의 유효 채널 폭은 약 1.2 내지 1.5 배 증가될 수 있고 온(on) 상태 전류도 또한 약 1.2 내지 1.5 배 증가될 수 있다.
이제 도 12 및 도 13l을 참조하면, 제6 방법(700)은 추가 프로세스들이 수행되는 블록(722)을 포함한다. 몇몇 실시예들에서, 이러한 추가 프로세스들은 소스/드레인 콘택들(1006)의 형성, 게이트 콘택들의 형성, 추가 ILD 층의 형성, 소스/드레인 콘택 비아들의 형성, 및 추가 상호연결 구조물들의 형성을 포함한다. 블록(722)에서의 동작들이 블록(622)에서의 동작들과 유사하기 때문에, 블록(722)에서의 동작들에 대한 상세한 설명은 간결함을 위해 생략된다.
도 13l의 반도체 디바이스(100)는 도 13m, 도 13n 및 도 13o에 추가로 예시된다. 도 13m은 반도체 디바이스(100)의 단면도이고; 13n은 점선 NN'를 따른 도 13m의 반도체 디바이스(100)의 단면도이고; 도 13o는 점선 OO'를 따른 도 13m의 반도체 디바이스(100)의 단면도이다. 특히, 게이트 유전체 층(1024)은 계면 층(112) 및 하이-k 유전체 층(114)을 포함한다. 하이-k 유전체 층(114)은 게이트 전극(116)을 감싸도록 U자형이다.
반도체 디바이스(100)는 또한 도 14에 도시된 제7 방법(800)과 같은 방법을 사용하여 형성될 수 있다. 방법(800)에서, 2D 재료 층(1000)은 반도체 스택에 성막되고 통합된다. 도 14, 도 15a 및 도 15d를 참조하면, 제7 방법(800)은 제2 스택(1200)이 기판(102) 상에 성막되는 블록(802)을 포함한다. 도 15a 및 도 15d에 도시된 바와 같이, 제2 스택(1200)은 각각 제1 반도체 층(124), 제1 반도체 층 위의 2D 재료 층(1000), 2D 재료 층(1000) 위의 제2 반도체 층(126), 및 제2 반도체 층(126) 위의 또 다른 2D 재료 층(1000)을 포함하는 복수의 반복 유닛들을 포함한다. 다르게 말하면, 제2 반도체 층들(126) 각각은 2개의 2D 재료 층들 사이에 직접 샌드위칭된다. 도 15a에 제시된 실시예들에서, 제2 스택(1200)은 2 개의 2D 재료 층들(1000) 사이에 샌드위칭된 제2 반도체 층(126)을 각각 갖는 3 개의 반복 유닛들을 포함하고 인접한 2D 재료 층(1000)은 제1 반도체 층(124)에 의해 이격된다. 몇몇 실시예들에서, 제1 반도체 층(124)은 희생 층(124)으로 지칭될 수 있고 실리콘 게르마늄(SiGe)을 포함할 수 있으며, 제2 반도체 층(126)은 채널 층(126)으로 지칭될 수 있고 실리콘(Si)을 포함할 수 있다. 몇몇 실시예들에서, 2D 재료 층(1000)은 그래핀, 텅스텐 황화물(WS2), 텅스텐 텔루라이드(WTe2), 텅스텐 셀렌화물(WSe2), 몰리브덴 황화물(MoS2), 몰리브덴 텔루라이드(MoTe2), 몰리브덴 셀렌화물(MoSe2), 흑인, 또는 제2 반도체 층(126)의 반도체 재료와 실질적인 밴드 정렬을 갖는 적합한 2D 재료를 포함할 수 있다. 2D 재료 층(1000)은 황(S), 셀레늄(Se), 텔루륨(Te), 지르코늄(Zr), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo), 붕소(B), 산소(O), 질소(N), 탄소(C), 실리콘(Si) 또는 주석(Sn)과 같은 도펀트로 도핑될 수 있다. 블록(702)에서, 제1 반도체 층(124), 제2 반도체 층(126) 및 2D 재료 층(1000)은 에피택셜 성장을 사용하여 성막될 수 있다.
도 14 및 도 15b를 참조하면, 제7 방법(800)은 기판(102) 및 제2 스택(1200)이 제2 핀형 구조물(1042)로 패터닝되는 블록(804)을 포함한다. 도 15b에 도시된 바와 같이, 제2 핀형 구조물(1042)은 제2 스택(1200)으로부터 형성된 상단 부분 및 베이스 부분(104B)을 포함한다. 제2 핀형 구조물(1042)은 X 방향을 따라 길이 방향으로 연장된다. 상단 부분은 따라서 희생 층들(124), 채널 층들(126), 및 채널 층들(126)을 샌드위칭하는 2D 재료 층들(1000)을 포함한다. 몇몇 실시예들에서, 블록(704)에서의 패터닝은 반응성 이온 에칭(RIE) 프로세스와 같은 이방성 에칭 프로세스를 포함할 수 있다. 예시적인 RIE 프로세스는 탄소 사불화물(CF4), 트리플루오로메탄(CHF3), 옥타플루오로프로판(C3H8), 또는 황 육불화물(SF6)과 같은 플루오로카본을 사용할 수 있다.
도 14 및 도 15c를 참조하면, 제7 방법(800)은 격리 피처(106)가 형성되는 블록(806)을 포함한다. 블록(806)에서의 동작들이 블록(706)에서의 동작들과 유사하기 때문에, 블록(806)에서의 동작들에 대한 상세한 설명은 간결함을 위해 생략된다.
도 14 및 도 15e를 참조하면, 제7 방법(800)은 더미 게이트 구조물을 형성하기 위한 블록(808)을 포함한다. 몇몇 실시예들에서, 더미 게이트 구조물은 게이트 스택(1002) 및 게이트 스페이서 층(118)을 포함한다. 더미 게이트 구조물의 형성은 핀 구조물(103) 위에 더미 게이트 스택(1002)을 형성하는 단계를 포함하며, 이는 더미 게이트 재료의 성막 및 더미 게이트 스택(1002)을 형성하기 위한 더미 게이트 재료의 패터닝을 더 포함한다. 게이트-라스트 프로세스가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1002)은 계면 층(112), 하이-k 유전체 층(114), 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다. 하이-k-라스트 프로세스가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1102)은 실리콘 산화물과 같은 유전체 층 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다. 블록(808)은 도 15e에 예시된 바와 같이, 게이트 스페이서 층(118)을 성막함으로써 더미 게이트 스택(1002)의 측벽들 상에 게이트 스페이서 층(118)을 형성하는 단계 및 플라즈마 에칭과 같은 이방성 에칭에 의해 게이트 스페이서 층(118)을 에칭백하는 단계를 더 포함할 수 있다. 더미 게이트 스택(1002) 및 게이트 스페이서 층(118)은 제2 스택(1200) 상에 배치되어 그와 직접 접촉한다.
도 14 및 도 15f를 참조하면, 제7 방법(800)은 제2 스택(1200)을 패터닝하여 소스/드레인 영역들(104SD) 내에 트렌치들(1020)을 형성하기 위한 블록(810)을 포함한다. 더미 게이트 구조물은 또한 트렌치들(1020)이 게이트 스페이서 층(118)의 에지들에 정렬되도록 패터닝 프로세스 동안 에칭 마스크로서 기능한다.
도 14 및 도 15g를 참조하면, 제7 방법(800)은 제1 반도체 층들(124)의 측면들 상에 내부 스페이서들(130)을 형성하기 위한 블록(812)을 포함한다. 내부 스페이서(130)의 형성은 제1 반도체 층(124)이 게이트 스페이서 층(118) 아래에 놓인 언더컷들을 형성하도록 측방향으로 리세스되도록 제1 반도체 층(124)에 선택적 에칭 프로세스를 수행하는 것을 포함할 수 있다. 그 후, 하나 이상의 적합한 유전체 재료 층이 언더컷들에 성막되고, 그 후 이방성 에칭 프로세스(예컨대, 플라즈마 에칭)가 수행되어 제2 반도체 층들(126)의 측벽들 상에 성막된 과도한 스페이서 재료를 제거한다. 따라서, 내부 스페이서들(130)의 외부 에지들은 제2 반도체 층들(126)의 에지들과 실질적으로 정렬된다. 내부 스페이서 층(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적합한 유전체 재료 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함한다.
도 14 및 도 15h를 참조하면, 제7 방법(800)은 예컨대 에피택셜 성장에 의해 소스/드레인 피처들(108)을 형성하기 위한 블록(814)을 포함한다. 특히, 소스/드레인 피처들(108)은 하나 이상의 반도체 재료를 포함한다. 몇몇 실시예들에서, 소스/드레인 피처들(108)은 n 타입 FET들에 대해 인 또는 비소로 도핑된 실리콘 또는 p 타입 FET들에 대해 붕소로 도핑된 실리콘 게르마늄을 포함한다. 도시된 실시예에서, 에피택셜 성장은, 도 15h에 예시된 바와 같이 소스 및 드레인 피처들(108)이 제2 반도체 층들(126)에 연결되고 내부 스페이서들(130)에 의해 제1 반도체 층들(124)로부터 분리되게끔 소스 및 드레인 피처들(108)이 제2 스택(1200)의 상부면보다 더 높은 상부면으로 형성되도록 제어된다.
도 14 및 도 15i를 참조하면, 제7 방법(800)은 더미 게이트 스택(1002)이 에칭 프로세스에 의해 제거되어 게이트 트렌치(1022)를 생성하는 블록(816)을 포함한다. 특히, 단지 더미 게이트 스택(1002)만이 블록(816)에서 제거되고 게이트 스페이서 층(118)이 남는다. 게이트 트렌치(1022)는 게이트 스페이서 층(118)에 의해 규정되고 그 사이에 걸쳐진다.
블록(816)에서, 제1 반도체 층들(124)은 복수의 제2 반도체 층들(126)을 릴리즈하기 위해 게이트 트렌치(1022)로부터 선택적으로 제거된다. 제1 반도체 층(124)이 실리콘 게르마늄으로 형성되고 제2 반도체 층(126)이 실리콘으로 형성되는 실시예들에서, 제1 반도체 층들(124)의 선택적 제거는 SiGe 산화 프로세스에 이은 SiGe 산화물 제거를 포함할 수 있다. 이들 실시예들에서, SiGe 산화 프로세스는 오존의 사용을 포함할 수 있다. 몇몇 구현들에서, 제1 반도체 층(124)의 선택적 제거는 선택적 등방성 에칭 프로세스(예를 들어, 선택적 건식 에칭 프로세스 또는 선택적 습식 에칭 프로세스)의 사용을 포함할 수 있다. 몇몇 실시예들에서, 선택적 건식 에칭 프로세스는 불소 가스 또는 하이드로플루오로카본과 같은 하나 이상의 불소 기반 에천트의 사용을 포함할 수 있다. 몇몇 실시예들에서, 선택적 습식 에칭 프로세스는 플루오르화수소(HF) 또는 NH4OH 에천트를 포함할 수 있다. 도 15d에 도시된 바와 같이, 제1 스택(1100)에서 반복 유닛의 배열로 인해, 제1 반도체 층들(124)(즉, 희생 층들(124))의 제거는 복수의 채널 부재들(104)을 릴리즈한다. 채널 부재들(104) 각각은 제2 반도체 층(126)(즉, 채널 층(126))을 포함한다.
도 14 및 도 15j를 참조하면, 제7 방법(800)은 게이트 스택(110)이 복수의 채널 부재들(104) 각각의 위에 그리고 주위에 형성되는 블록(818)을 포함한다. 전술한 바와 같이, 게이트 스택(110)은 게이트 유전체 층(1024) 및 게이트 유전체 층(1024) 위의 게이트 전극(116)을 포함한다. 도시된 실시예에서, 게이트 유전체 층(1024)은 계면 층(112) 및 계면 층(112) 위의 하이-k 유전체 층(114)을 포함할 수 있다. 계면 층(112), 하이-k 유전체 층(114) 및 게이트 전극(116)의 조성들은 제1 방법(200)의 블록(210)과 관련하여 위에서 설명되었기 때문에, 계면 층(112), 하이-k 유전체 층(114) 및 게이트 전극(116)에 대한 상세한 설명은 여기서는 간략화를 위해 생략한다. 하이-k 유전체 층(114), 계면 층(112)을 포함하는 게이트 유전체 층(1024)은 CVD 또는 ALD를 사용하여 채널 부재들(104) 주위에 순차적으로 성막될 수 있다. 그 후, 도 15j에 도시된 바와 같이, 게이트 전극(116)은 PVD, CVD, ALD 또는 무전해 도금을 사용하여 성막될 수 있다. 전술한 2D 재료 층(1000)의 2D 특성들로 인해, 채널 부재들(104) 각각의 채널 층(126)은 제1 채널 층으로서 기능하고, 채널 부재들(104) 각각의 2D 재료 층들(1000)은 제2 채널 층들로서 기능한다. 제1 채널 층 및 제2 채널 층은 실질적인 밴드 정렬로 인해 동시에 그리고 독립적으로 턴온될 수 있다. 유사한 이유로, 도 15k의 반도체 디바이스(100)는 DCFET이다. 채널 층들(126)에 형성된 채널과 2D 재료 층(1000)에 형성된 채널에 전류가 흐르도록 허용되기 때문에, 채널 영역에 2D 재료 층(1000)을 갖지 않는 유사한 반도체 디바이스에 비해 채널 부재들(104) 각각의 유효 채널 폭은 약 1.2 내지 1.5 배 증가될 수 있고 온(on) 상태 전류도 또한 약 1.2 내지 1.5 배 증가될 수 있다.
이제 도 14 및 도 15k를 참조하면, 제7 방법(800)은 추가 프로세스들이 수행되는 블록(820)을 포함한다. 몇몇 실시예들에서, 이러한 추가 프로세스들은 소스/드레인 콘택들(1006)의 형성, 게이트 콘택들의 형성, 추가 ILD 층의 형성, 소스/드레인 콘택 비아들의 형성, 및 추가 상호연결 구조물들의 형성을 포함한다. 블록(820)에서의 동작들이 블록(622)에서의 동작들과 유사하기 때문에, 블록(820)에서의 동작들에 대한 상세한 설명은 간결함을 위해 생략된다.
도 15k의 반도체 디바이스(100)는 도 15l, 도 15m 및 도 15n에 추가로 예시된다. 도 15l은 반도체 디바이스(100)의 단면도이고; 도 15m은 점선 MM'을 따른 도 15l의 반도체 디바이스(100)의 단면도이고; 도 15n은 점선 NN'을 따른 도 15l의 반도체 디바이스(100)의 단면도이다. 특히, 게이트 유전체 층(1024)은 계면 층(112) 및 하이-k 유전체 층(114)을 포함한다. 하이-k 유전체 층(114)은 게이트 전극(116)을 감싸도록 U자형이다.
반도체 디바이스(100)는 또한 도 16에 도시된 제8 방법(900)과 같은 방법을 사용하여 형성될 수 있다. 방법(900)에서, 내부 스페이서들은 상이한 방법에 의해 그리고 상이한 순서로 형성된다. 도 16, 도 17a 및 도 17d를 참조하면, 제8 방법(900)은 제2 스택(1200)이 기판(102) 상에 성막되는 블록(902)을 포함한다. 도 17a 및 도 17d에 도시된 바와 같이, 제2 스택(1200)은 각각 제1 반도체 층(124), 제1 반도체 층 위의 2D 재료 층(1000), 2D 재료 층(1000) 위의 제2 반도체 층(126), 및 제2 반도체 층(126) 위의 또 다른 2D 재료 층(1000)을 포함하는 복수의 반복 유닛들을 포함한다. 다르게 말하면, 제2 반도체 층들(126) 각각은 2개의 2D 재료 층들 사이에 직접 샌드위칭된다. 도 17a에 제시된 실시예들에서, 제2 스택(1200)은 2 개의 2D 재료 층들(1000) 사이에 샌드위칭된 제2 반도체 층(126)을 각각 갖는 3 개의 반복 유닛들을 포함하고 인접한 2D 재료 층(1000)은 제1 반도체 층(124)에 의해 이격된다. 몇몇 실시예들에서, 제1 반도체 층(124)은 희생 층(124)으로 지칭될 수 있고 실리콘 게르마늄(SiGe)을 포함할 수 있으며, 제2 반도체 층(126)은 채널 층(126)으로 지칭될 수 있고 실리콘(Si)을 포함할 수 있다. 몇몇 구현들에서, 2D 재료 층(1000)은 그래핀, 텅스텐 황화물(WS2), 텅스텐 텔루라이드(WTe2), 텅스텐 셀렌화물(WSe2), 몰리브덴 황화물(MoS2), 몰리브덴 텔루라이드(MoTe2), 몰리브덴 셀렌화물(MoSe2), 흑인, 또는 제2 반도체 층(126)의 반도체 재료와 실질적인 밴드 정렬을 갖는 적합한 2D 재료를 포함할 수 있다. 2D 재료 층(1000)은 황(S), 셀레늄(Se), 텔루륨(Te), 지르코늄(Zr), 하프늄(Hf), 텅스텐(W), 몰리브덴(Mo), 붕소(B), 산소(O), 질소(N), 탄소(C), 실리콘(Si) 또는 주석(Sn)과 같은 도펀트로 도핑될 수 있다. 블록(702)에서, 제1 반도체 층(124), 제2 반도체 층(126) 및 2D 재료 층(1000)은 에피택셜 성장을 사용하여 성막될 수 있다.
도 16 및 도 17b를 참조하면, 제8 방법(900)은 기판(102) 및 제2 스택(1200)이 제2 핀형 구조물(1042)로 패터닝되는 블록(904)을 포함한다. 도 17b에 도시된 바와 같이, 제2 핀형 구조물(1042)은 제2 스택(1200)으로부터 형성된 상단 부분 및 베이스 부분(104B)을 포함한다. 제2 핀형 구조물(1042)은 X 방향을 따라 길이 방향으로 연장된다. 상단 부분은 따라서 희생 층들(124), 채널 층들(126), 및 채널 층들(126)을 샌드위칭하는 2D 재료 층들(1000)을 포함한다. 몇몇 실시예들에서, 블록(704)에서의 패터닝은 반응성 이온 에칭(RIE) 프로세스와 같은 이방성 에칭 프로세스를 포함할 수 있다. 예시적인 RIE 프로세스는 탄소 사불화물(CF4), 트리플루오로메탄(CHF3), 옥타플루오로프로판(C3H8), 또는 황 육불화물(SF6)과 같은 플루오로카본을 사용할 수 있다.
도 16 및 도 17c를 참조하면, 제8 방법(900)은 격리 피처(106)가 형성되는 블록(906)을 포함한다. 블록(906)에서의 동작들이 블록(706)에서의 동작들과 유사하기 때문에, 블록(906)에서의 동작들에 대한 상세한 설명은 간결함을 위해 생략된다.
도 16 및 도 17e를 참조하면, 제8 방법(900)은 더미 게이트 구조물을 형성하기 위한 블록(908)을 포함한다. 몇몇 실시예들에서, 더미 게이트 구조물은 게이트 스택(1002) 및 게이트 스페이서 층(118)을 포함한다. 더미 게이트 구조물의 형성은 핀 구조물(103) 위에 더미 게이트 스택(1002)을 형성하는 단계를 포함하며, 이는 더미 게이트 재료의 성막 및 더미 게이트 스택(1002)을 형성하기 위한 더미 게이트 재료의 패터닝을 더 포함한다. 게이트-라스트 프로세스가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1002)은 계면 층(112), 하이-k 유전체 층(114), 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다. 하이-k-라스트 프로세스가 채택되는 몇몇 실시예들에서, 더미 게이트 스택(1102)은 실리콘 산화물과 같은 유전체 층 및 폴리실리콘 층과 같은 더미 게이트 전극(1004)을 포함할 수 있다. 블록(908)은 도 17e에 예시된 바와 같이, 게이트 스페이서 층(118)을 성막함으로써 더미 게이트 스택(1002)의 측벽들 상에 게이트 스페이서 층(118)을 형성하는 단계 및 플라즈마 에칭과 같은 이방성 에칭에 의해 게이트 스페이서 층(118)을 에칭백하는 단계를 더 포함한다. 더미 게이트 스택(1002) 및 게이트 스페이서 층(118)은 제2 스택(1200) 상에 배치되어 그와 직접 접촉한다.
도 16 및 도 17f를 참조하면, 제8 방법(900)은 제2 스택(1200)을 패터닝하여 소스/드레인 영역들(104SD) 내에 트렌치들(1020)을 형성하기 위한 블록(910)을 포함한다. 더미 게이트 구조물은 또한 트렌치들(1020)이 게이트 스페이서 층(118)의 에지들에 정렬되도록 패터닝 프로세스 동안 에칭 마스크로서 기능한다.
도 16, 도 17g 및 도 17h를 참조하면, 제8 방법(900)은 소스/드레인 영역들(104SD) 내에 트렌치들(1020)을 통해 LDD 피처들(1010)을 형성하기 위한 블록(912)을 포함한다. LDD 피처들(1010)의 형성은 도 17g에 예시된 바와 같이 제2 반도체 층들(126) 및 2D 재료 층들(1000)을 포함하는 채널 부재들을 측방향으로 리세싱하여 게이트 스페이서 층(118) 아래 놓인 언더컷들을 형성하기 위한 에칭 프로세스를 수행하는 것을 포함한다. 에칭 프로세스는 에천트를 사용하여 제2 반도체 층들(126) 및 2D 재료 층들(1000)을 선택적으로 에칭한다. 측방향 리세싱은 희생 층(제1 반도체 층(124)) 대신에 채널 부재(104)를 측방향 리세스하도록 설계된다는 점에 유의한다. 블록(912)은 또한 반도체 재료를 성막하여 언더컷들을 채우고, 이에 의해 도 17h에 예시된 바와 같이 LDD 피처들(1010)을 형성하는 것을 포함한다. 도시된 실시예에서, 반도체 재료는 실리콘을 포함한다. 성막은 적절한 도펀트(예를 들어, nFET들의 경우 인 또는 pFET들의 경우 붕소) 및 도핑 적량(dosage)으로 LDD 피처들(1010)을 형성하기 위해 인 시투 도핑을 이용한 선택적 에피택셜 성장을 포함한다. 예를 들어, 에피택셜 성장은 (추후 스테이지에서 형성될) 소스 및 드레인 피처들(108)의 도핑 농도보다 낮은 LDD 피처들(1010)의 예상 도핑 농도를 달성하기 위해 특정 부분 압력들로 실리콘 함유 가스 및 도펀트 함유 가스를 포함하는 전구체를 사용한다. 대안적으로, 에피택셜 성장은 제1 반도체 층(124)에 대해 선택적이지 않고 제1 반도체 층들(124) 상에 반도체 재료를 형성할 수 있다. 이 경우에, 플라즈마 에칭과 같은 이방성 에칭 프로세스가 따라서 제1 반도체 층(124)의 측벽들 상에 성막된 과도한 반도체 재료를 제거하기 위해 적용된다.
도 16 및 도 17i를 참조하면, 제8 방법(900)은 예컨대 에피택셜 성장에 의해 소스/드레인 피처들(108)을 형성하기 위한 블록(914)을 포함한다. 특히, 소스/드레인 피처들(108)은 하나 이상의 반도체 재료를 포함한다. 몇몇 실시예들에서, 소스/드레인 피처들(108)은 n 타입 FET들에 대해 인 또는 비소로 도핑된 실리콘 또는 p 타입 FET들에 대해 붕소로 도핑된 실리콘 게르마늄을 포함한다. 도시된 실시예에서, 에피택셜 성장은, 도 15i에 예시된 바와 같이 소스 및 드레인 피처들(108)이 모든 제2 반도체 층들(126)에 연결되고 내부 스페이서들(130)에 의해 제1 반도체 층들(124)로부터 분리되게끔 소스 및 드레인 피처들(108)이 제2 스택(1200)의 상부면보다 더 높은 상부면으로 형성되도록 제어된다.
도 16 및 도 17j를 참조하면, 제8 방법(900)은 더미 게이트 구조물이 에칭 프로세스에 의해 제거되어 게이트 트렌치(1022)를 생성하는 블록(916)을 포함한다. 특히, 더미 게이트 스택(1002) 및 게이트 스페이서 층(118) 모두는 블록(916)에서 제거된다. 게이트 트렌치(1022)는 소스 및 드레인 피처들(108)에 의해 규정되고 그 사이에 걸쳐진다.
블록(916)에서, 제1 반도체 층들(124)은 복수의 제2 반도체 층들(126)을 릴리즈하기 위해 게이트 트렌치(1022)로부터 선택적으로 제거된다. 제1 반도체 층(124)이 실리콘 게르마늄으로 형성되고 제2 반도체 층(126)이 실리콘으로 형성되는 실시예들에서, 제1 반도체 층들(124)의 선택적 제거는 SiGe 산화 프로세스에 이은 SiGe 산화물 제거를 포함할 수 있다. 이들 실시예들에서, SiGe 산화 프로세스는 오존의 사용을 포함할 수 있다. 몇몇 구현들에서, 제1 반도체 층(124)의 선택적 제거는 선택적 등방성 에칭 프로세스(예를 들어, 선택적 건식 에칭 프로세스 또는 선택적 습식 에칭 프로세스)의 사용을 포함할 수 있다. 몇몇 실시예들에서, 선택적 건식 에칭 프로세스는 불소 가스 또는 하이드로플루오로카본과 같은 하나 이상의 불소 기반 에천트의 사용을 포함할 수 있다. 몇몇 실시예들에서, 선택적 습식 에칭 프로세스는 플루오르화수소(HF) 또는 NH4OH 에천트를 포함할 수 있다. 도 15d에 도시된 바와 같이, 제1 스택(1100)에서 반복 유닛의 배열로 인해, 제1 반도체 층들(124)(즉, 희생 층들(124))의 제거는 복수의 채널 부재들(104)을 릴리즈한다. 채널 부재들(104) 각각은 제2 반도체 층(126)(즉, 채널 층(126))을 포함한다.
도 16 및 도 17k를 참조하면, 제8 방법(900)은 소스 및 드레인 피처들(108)의 측벽들 상에 스페이서 층(132)을 형성하기 위한 블록(918)을 포함한다. 채널 부재들(104) 사이의 스페이서 층(132)의 부분들은 내부 스페이서들로 지칭되고 제2 스택(1200) 위의 부분들은 게이트 스페이서로 지칭된다. 스페이서 층(132)의 형성은 게이트 트렌치에 유전체 층을 성막하는 단계; 및 소스 및 드레인 피쳐(108)의 측벽들 상의 부분들 만이 남도록 스페이서 층(132)에 대해 이방성 에칭 프로세스를 수행하는 단계를 포함할 수 있다. 스페이서 층(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적합한 유전체 재료 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함한다.
도 16 및 도 17l을 참조하면, 제8 방법(900)은 게이트 스택(110)이 복수의 채널 부재들(104) 각각의 위에 그리고 주위에 형성되는 블록(920)을 포함한다. 전술한 바와 같이, 게이트 스택(110)은 게이트 유전체 층(1024) 및 게이트 유전체 층(1024) 위의 게이트 전극(116)을 포함한다. 도시된 실시예에서, 게이트 유전체 층(1024)은 계면 층(112) 및 계면 층(112) 위의 하이-k 유전체 층(114)을 포함할 수 있다. 계면 층(112), 하이-k 유전체 층(114) 및 게이트 전극(116)의 조성들은 제1 방법(200)의 블록(210)과 관련하여 위에서 설명되었기 때문에, 계면 층(112), 하이-k 유전체 층(114) 및 게이트 전극(116)에 대한 상세한 설명은 여기서는 간략화를 위해 생략한다. 하이-k 유전체 층(114), 계면 층(112)을 포함하는 게이트 유전체 층(1024)은 CVD 또는 ALD를 사용하여 채널 부재들(104) 주위에 순차적으로 성막될 수 있다. 그 후, 도 17l에 도시된 바와 같이, 게이트 전극(116)은 PVD, CVD, ALD 또는 무전해 도금을 사용하여 성막될 수 있다. 전술한 2D 재료 층(1000)의 2D 특성들로 인해, 채널 부재들(104) 각각의 채널 층(126)은 제1 채널 층으로서 기능하고, 채널 부재들(104) 각각의 2D 재료 층들(1000)은 제2 채널 층들로서 기능한다. 제1 채널 층 및 제2 채널 층은 실질적인 밴드 정렬로 인해 동시에 그리고 독립적으로 턴온될 수 있다. 유사한 이유로, 도 17l의 반도체 디바이스(100)는 DCFET이다. 채널 층들(126)에 형성된 채널과 2D 재료 층(1000)에 형성된 채널에 전류가 흐르도록 허용되기 때문에, 채널 영역에 2D 재료 층(1000)을 갖지 않는 유사한 반도체 디바이스에 비해 채널 부재들(104) 각각의 유효 채널 폭은 약 1.2 내지 1.5 배 증가될 수 있고 온(on) 상태 전류도 또한 약 1.2 내지 1.5 배 증가될 수 있다.
이제 도 16 및 도 17m을 참조하면, 제8 방법(900)은 추가 프로세스들이 수행되는 블록(922)을 포함한다. 몇몇 실시예들에서, 이러한 추가 프로세스들은 소스/드레인 콘택들(1006)의 형성, 게이트 콘택들의 형성, 추가 ILD 층의 형성, 소스/드레인 콘택 비아들의 형성, 및 추가 상호연결 구조물들의 형성을 포함한다. 블록(922)에서의 동작들이 블록(622)에서의 동작들과 유사하기 때문에, 블록(922)에서의 동작들에 대한 상세한 설명은 간결함을 위해 생략된다.
도 17m의 반도체 디바이스(100)는 도 17n, 도 17o 및 도 17p에 추가로 예시된다. 도 17n은 반도체 디바이스(100)의 단면도이고; 도 17o은 점선 OO'를 따른 도 17n의 반도체 디바이스(100)의 단면도이고; 도 17p는 점선 PP'를 따른 도 17n의 반도체 디바이스(100)의 단면도이다. 특히, 게이트 유전체 층(1024)은 계면 층(112) 및 하이-k 유전체 층(114)을 포함한다. 하이-k 유전체 층(114)은 게이트 전극(116)을 감싸도록 U자형이다.
반도체 디바이스(100)는 또한 도 18에 도시된 제9 방법(930)과 같은 방법을 사용하여 형성될 수 있다. 방법(930)은 블록(402)을 포함하는 제3 방법(400)과 유사하다. 다양한 동작들이 제3 방법(400)과 관련하여 위에서 설명되었으므로, 여기서 제3 방법(400)의 이러한 동작들의 세부사항들은 간결함을 위해 생략된다. 아래에서는 상이한 동작들만이 설명된다. 특히, 블록(402)은 희생 층 및 희생 층 상의 2D 재료 층(1000)을 성막하는 것을 포함하는 블록(932)으로 수정된다. 도시된 실시예에서, 희생 층은 선택적 에피택셜 성장에 의해 성막된 실리콘 게르마늄 층(124)이다. 제9 방법(930)은 또한 블록(410)에서 소스/드레인 영역들(104SD)에 트렌치들을 형성하기 위해 핀 구조물을 패터닝하는 것과 블록(412)에서 소스 및 드레인 피처들(108)을 형성하는 것 사이에 구현되는 블록(934)을 포함한다. 블록(934)에서, 도 19h에 예시된 바와 같이 유전체 층(1008)이 형성된다. 유전체 층(1008)의 형성은 실리콘 게르마늄 층(124)을 선택적으로 에칭하는 단계; 유전체 층(1008)을 성막하는 단계; 선택적 에칭에 의해 유전체 층을 측방향으로 리세싱하는 단계; 및 리세스들을 채우기 위해 실리콘을 에피택셜 성장시키는 단계를 포함할 수 있다.
몇몇 실시예들에서, 반도체 디바이스(100)는 도 19l의 반도체 디바이스(100)의 구조물과 유사한 도 20에 예시된 구조물을 갖는다. 그러나, 2D 재료 층(1000)은 소스 및 드레인 피처들(108)로 연장되고 LDD 피처들로서 부분들(1010)을 더 포함할 수 있다. 본 구조물에서, 2D 재료 층(1000)은 소스/드레인 피처들(108)에 대한 접촉 면적을 증가시키고 S/D 피처들로부터 2D 재료 층(1000)의 채널까지의 개선된 전류 확산(더 적은 전류 혼잡)으로 인해 접촉 저항을 감소시키며, 이는 단일 2D 막 또는 여러 2D 막들을 포함할 수 있다. 또한, 2D 재료 층(1000)의 밴드 갭은 2D 막들의 수에 의해 변조될 수 있으며, 이는 S/D 피처들과의 더 나은 Ec/Ev 밴드 정렬을 위해 사용될 수 있다. 몇몇 실시예들에서, 반도체 디바이스(100)의 구조물은 도 8 및 도 9a 내지 도 9k에 예시된 것과 유사한 방법으로 형성된다. 특히, 블록(514)에서, 동작들은 적합한 에칭 프로세스에 의해 게이트 트렌치(1022) 내에 핀 구조물(103)을 리세싱하여 리세스(1026)를 형성하는 단계; 적합한 측방향 에칭 프로세스를 수행하여 리세스를 소스/드레인 영역들로 확장시키는 단계; 및 2D 재료 층(1000)을 성막하는 단계를 포함한다.
본 개시물은 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제1 채널 층과 제1 채널 층 위의 제2 채널 층을 갖는 채널 부재, 및 채널 부재 위의 게이트 구조물을 포함한다. 제1 채널 층은 실리콘, 게르마늄, III-V족 반도체, 또는 II-VI족 반도체를 포함하고, 제2 채널 층은 2차원 재료를 포함한다. 몇몇 실시예들에서, 유전체 층이 2D 재료 층 아래에 놓이도록 배치되어 디바이스와 기판 사이에 격리를 제공한다. 또한, 소스 및 드레인 피처들이 에피택셜 성장에 의해 반도체 재료로 형성되며, 이는 2D 채널 층에 더 나은 집적을 제공하고 접촉 저항을 감소시킨다.
하나의 예시적 양상에서, 본 개시물은 반도체 제조를 위한 방법을 제공한다. 방법은 반도체 구조물을 포함하는 워크피스를 제공하는 단계; 반도체 구조물 위에 2차원(2D) 재료 층을 성막하는 단계; 반도체 구조물 및 2D 재료 층에 전기적으로 연결되는 소스 피처 및 드레인 피처를 형성하는 단계 ― 소스 피처 및 드레인 피처는 반도체 재료를 포함함 ― ; 및 2차원 재료 층 위에 있고 소스 피처와 드레인 피처 사이에 개재되는 게이트 구조물을 형성하는 단계를 포함한다. 게이트 구조물, 소스 피처, 드레인 피처, 반도체 구조물 및 2D 재료 층은 전계 효과 트랜지스터를 형성하도록 구성된다. 반도체 구조물 및 2D 재료 층은 각각 소스 피처와 드레인 피처 사이에서 제1 채널 및 제2 채널로서 기능한다.
하나의 예시적 양상에서, 본 개시물은 반도체 제조를 위한 방법을 제공한다. 방법은 교번식으로 구성되는 제1 반도체 층들 및 제2 반도체 층들을 포함하는 반도체 스택을 형성하는 단계 ― 제1 반도체 층들 및 제2 반도체 층들은 조성이 상이함 ― ; 제2 반도체 층들 상에 2차원(2D) 재료 층을 성막하는 단계; 제2 반도체 층들 및 2D 재료 층에 전기적으로 연결되는 소스 피처 및 드레인 피처를 형성하는 단계 ― 소스 피처 및 드레인 피처는 반도체 재료를 포함함 ― ; 제1 반도체 층들을 선택적으로 제거하는 단계; 및 2차원 재료 층 위에 있고 제2 반도체 층들 각각 주위를 둘러싸도록 연장되는 게이트 구조물을 형성하는 단계를 포함한다.
하나의 예시적 양상에서, 본 개시물은 반도체 구조물을 제공한다. 반도체 디바이스는 제1 채널 층 및 제1 채널 층 위의 제2 채널 층을 포함하는 채널 부재; 채널 부재 위의 게이트 구조물; 및 반도체 재료의 소스 피처 및 드레인 피처를 포함한다. 제1 채널 층은 실리콘, 게르마늄, III-V족 반도체, 또는 II-VI족 반도체를 포함한다. 2차원 재료는 그래핀, 텅스텐 황화물(WS2), 텅스텐 텔루라이드(WTe2), 텅스텐 셀렌화물(WSe2), 몰리브덴 황화물(MoS2), 몰리브덴 텔루라이드(MoTe2), 흑인(black phosphorous), 또는 몰리브덴 셀렌화물(MoSe2)을 포함한다. 제2 채널 층은 2차원 재료를 포함한다. 소스 및 드레인 피처들의 반도체 재료는 제1 채널 층 및 제2 채널 층에 전기적으로 연결된다.
본 개시물의 양상들을 본 기술분야의 당업자들이 보다 잘 이해할 수 있도록, 앞에서는 여러 실시예들의 피처들을 약술한다. 본 기술분야의 당업자들은 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서, 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예1. 방법에 있어서,
반도체 구조물을 갖는 워크피스를 제공하는 단계;
상기 반도체 구조물 위에 2차원(2D) 재료 층을 성막하는 단계;
상기 반도체 구조물 및 상기 2D 재료 층에 전기적으로 연결되는 소스 피처 및 드레인 피처를 형성하는 단계 ― 상기 소스 피처 및 드레인 피처는 반도체 재료를 포함함 ― ; 및
상기 2차원 재료 층 위에 있고 상기 소스 피처와 상기 드레인 피처 사이에 개재되는 게이트 구조물을 형성하는 단계 ― 상기 게이트 구조물, 상기 소스 피처, 상기 드레인 피처, 상기 반도체 구조물 및 상기 2D 재료 층은 전계 효과 트랜지스터를 형성하도록 구성되고, 상기 반도체 구조물 및 상기 2D 재료 층은 각각 상기 소스 피처와 상기 드레인 피처 사이에서 제1 채널 및 제2 채널로서 기능함 ―
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 반도체 구조물은 실리콘, 게르마늄, III-V족 반도체, 또는 II-VI족 반도체를 포함하고,
상기 2D 재료 층은 그래핀, 텅스텐 황화물(WS2), 텅스텐 텔루라이드(WTe2), 텅스텐 셀렌화물(WSe2), 몰리브덴 황화물(MoS2), 몰리브덴 텔루라이드(MoTe2), 흑인(black phosphorous), 및 몰리브덴 셀렌화물(MoSe2) 중 하나를 포함하는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 소스 피처 및 상기 드레인 피처를 형성하는 단계는:
소스/드레인 영역들에 트렌치들을 형성하기 위하여 상기 반도체 구조물을 패터닝하는 단계; 및
상기 트렌치들 내를 채우도록 반도체 재료를 에피택셜 성장시키는 단계 ― 상기 에피택셜 성장시키는 단계에 의해 상기 소스 피처 및 상기 드레인 피처를 형성함 ―
를 포함하는 것인, 방법.
실시예 4. 실시예 3에 있어서,
상기 반도체 구조물을 패터닝하는 단계는 상기 2D 재료 층을 패터닝하는 단계를 더 포함하고,
상기 반도체 재료를 에피택셜 성장시키는 단계는 상기 2D 재료 층의 에지들과 직접 접촉하도록 상기 반도체 재료를 에피택셜 성장시키는 단계를 포함하는 것인, 방법.
실시예 5. 실시예 4에 있어서,
상기 게이트 구조물은, 게이트 스택 및 상기 게이트 스택의 양 측벽들 상에 배치된 제1 스페이서 및 제2 스페이서를 갖는 게이트 스페이서 층을 포함하고,
상기 2D 재료 층을 패터닝하는 단계는, 상기 패터닝된 2D 재료 층이 상기 게이트 스페이서 층의 상기 제1 스페이서와 상기 제2 스페이서 사이에 걸쳐지도록 상기 2D 재료 층을 패터닝하는 단계를 포함하는 것인, 방법.
실시예 6. 실시예 5에 있어서,
상기 2D 재료 층을 패터닝하는 단계는, 상기 패터닝된 2D 재료 층의 대향 에지들이 각각 상기 제1 스페이서 및 상기 제2 스페이서의 외부 측면들과 정렬되도록 상기 2D 재료 층을 패터닝하는 단계를 포함하는 것인, 방법.
실시예 7. 실시예 3에 있어서,
상기 소스 피처 및 상기 드레인 피처를 형성하는 단계는:
상기 2D 재료 층의 성막 이전에, 상기 반도체 구조물 상에 희생 반도체 층을 형성하는 단계; 및
소스/드레인 영역들에 상기 트렌치들을 형성하기 위한 상기 반도체 구조물의 패터닝 이후에 상기 트렌치들을 통해 상기 희생 반도체 층을 유전체 층으로 대체하는 단계
를 포함하는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 2D 재료 층을 성막하는 단계는:
상기 반도체 구조물 위의 더미 게이트 스택, 및 상기 더미 게이트 스택의 양 측벽들 상에 배치된 제1 스페이서 및 제2 스페이서를 갖는 게이트 스페이서 층을 형성하는 단계;
상기 소스 피처 및 상기 드레인 피처의 형성 이후에 상기 더미 게이트 스택을 제거하여, 상기 제1 스페이서 및 상기 제2 스페이서에 의해 게이트 트렌치가 규정되게 하는 단계 ― 상기 반도체 구조물은 상기 게이트 트렌치 내에 노출됨 ― ; 및
상기 2D 재료 층이 상기 제1 스페이서 및 상기 제2 스페이서의 내부 측면들 사이에 각각 걸쳐지도록, 상기 게이트 트렌치 내에 노출된 상기 반도체 구조물 상에 상기 2D 재료를 선택적으로 성막하는 단계
를 포함하는 것인, 방법.
실시예 9. 실시예 8에 있어서,
상기 게이트 트렌치 내에서 상기 2D 재료 층 상에 상기 게이트 구조물을 형성하는 단계를 더 포함하는, 방법.
실시예 10. 실시예 1에 있어서,
상기 2D 재료 층을 성막하는 단계는, 약 2 Å 내지 약 10 Å의 두께로 상기 2D 재료 층을 성막하는 단계를 포함하는 것인, 방법.
실시예 11. 실시예 1에 있어서,
상기 2D 재료 층과 상기 반도체 구조물 사이에 개재되는 유전체 피처를 형성하는 단계를 더 포함하는, 방법.
실시예 12. 방법에 있어서,
교번식으로 구성되는 제1 반도체 층들 및 제2 반도체 층들을 포함하는 반도체 스택을 형성하는 단계 ― 상기 제1 반도체 층들 및 상기 제2 반도체 층들은 조성이 상이함 ― ;
상기 제2 반도체 층들 상에 2차원(2D) 재료 층을 성막하는 단계;
상기 제2 반도체 층들 및 상기 2D 재료 층에 전기적으로 연결되는 소스 피처 및 드레인 피처를 형성하는 단계 ― 상기 소스 피처 및 드레인 피처는 반도체 재료를 포함함 ― ;
상기 제1 반도체 층들을 선택적으로 제거하는 단계; 및
상기 2차원 재료 층 위에 있고 상기 제2 반도체 층들 각각 주위를 둘러싸도록 연장되는 게이트 구조물을 형성하는 단계
를 포함하는, 방법.
실시예 13. 실시예 12에 있어서,
상기 제2 반도체 층은 실리콘, 게르마늄, III-V족 반도체, 및 II-VI족 반도체 중 하나를 포함하고,
상기 2D 재료 층은 그래핀, 텅스텐 황화물(WS2), 텅스텐 텔루라이드(WTe2), 텅스텐 셀렌화물(WSe2), 몰리브덴 황화물(MoS2), 몰리브덴 텔루라이드(WTe2), 흑인, 및 몰리브덴 셀렌화물(WSe2) 중 하나를 포함하는 것인, 방법.
실시예 14. 실시예 12에 있어서,
상기 소스 피처 및 상기 드레인 피처를 형성하는 단계는:
소스/드레인 영역들에 트렌치들을 형성하기 위하여 상기 반도체 구조물을 패터닝하는 단계; 및
상기 트렌치들 내를 채우도록 반도체 재료를 에피택셜 성장시키는 단계 ― 상기 에피택셜 성장시키는 단계에 의해 상기 소스 피처 및 상기 드레인 피처를 형성하고, 상기 제2 반도체 층들은 상기 소스 피처와 상기 드레인 피처 사이에 걸쳐짐 ―
를 포함하는 것인, 방법.
실시예 15. 실시예 14에 있어서,
상기 2차원 재료 층 위에 있고 상기 제2 반도체 층들 각각 주위를 둘러싸도록 연장되는 게이트 구조물을 형성하는 단계는:
상기 소스 피처 및 상기 드레인 피처의 형성 이전에 상기 반도체 스택 위에 더미 게이트 구조물을 형성하는 단계;
상기 소스 피처 및 상기 드레인 피처의 형성 이후에 상기 더미 게이트 구조물을 제거하여, 게이트 트렌치를 초래하는 단계; 및
상기 게이트 트렌치 내에 있고 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 걸쳐지는 게이트 스택을 형성하는 단계 ― 상기 제1 반도체 층들을 선택적으로 제거하는 단계는, 상기 더미 게이트 구조물의 제거 이후에 상기 게이트 트렌치를 통해 상기 제1 반도체 층들을 선택적으로 제거하는 단계를 포함함 ―
를 포함하는 것인, 방법.
실시예 16. 실시예 15에 있어서,
상기 2차원 재료 층 위에 있고 상기 제2 반도체 층들 각각 주위를 둘러싸도록 연장되는 게이트 구조물을 형성하는 단계는:
상기 더미 게이트 구조물의 제거 이후에, 상기 게이트 트렌치 내에 유전체 재료 층을 성막하는 단계; 및
상기 게이트 스택의 형성 이전에 상기 유전체 재료에 이방성 에칭 프로세스를 수행하여, 상기 소스 피처의 측벽 상에 제1 게이트 스페이서를 그리고 상기 드레인 피처의 측벽 상에 제2 게이트 스페이서를 형성하는 단계
를 더 포함하는 것인, 방법.
실시예 17. 실시예 16에 있어서,
상기 제1 반도체 층들을 선택적으로 제거하는 단계는, 상기 더미 게이트 구조물의 제거 이후에 상기 게이트 트렌치를 통해 상기 제1 반도체 층들을 선택적으로 제거하는 단계를 포함하고,
상기 2D 재료 층을 성막하는 단계는, 상기 제2 반도체 층들 각각 주위를 둘러싸도록 상기 2D 재료 층을 성막하는 단계를 포함하며,
상기 게이트 트렌치 내에 상기 유전체 재료 층을 성막하는 단계는, 상기 제2 반도체 층들 각각 주위를 둘러싸도록 상기 2D 재료 층 상에 상기 유전체 재료 층을 성막하는 단계를 포함하는 것인, 방법.
실시예 18. 실시예 16에 있어서,
상기 유전체 재료 층에 상기 이방성 에칭 프로세스를 수행하는 단계는, 상기 유전체 재료 층에 이방성 에칭 프로세스를 수행하여 상기 제1 반도체 층들 중 인접한 2개의 제1 반도체 층들 사이에 내부 스페이서들을 형성하는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 12에 있어서,
상기 제2 반도체 층들 상에 상기 2D 재료 층을 성막하는 단계는, 상기 제2 반도체 층들 각각의 상부면 및 하부면 상에 상기 제2 재료 층을 성막하는 단계를 포함하는 것인, 방법.
실시예 20. 반도체 디바이스에 있어서,
제1 채널 층 및 상기 제1 채널 층 위의 제2 채널 층을 포함하는 채널 부재
상기 채널 부재 위의 게이트 구조물; 및
반도체 재료의 소스 피처 및 드레인 피처
를 포함하며,
상기 제1 채널 층은 실리콘, 게르마늄, III-V족 반도체, 또는 II-VI족 반도체를 포함하고,
상기 제2 채널 층은 2차원 재료를 포함하고,
상기 2차원 재료는 그래핀, 텅스텐 황화물(WS2), 텅스텐 텔루라이드(WTe2), 텅스텐 셀렌화물(WSe2), 몰리브덴 황화물(MoS2), 몰리브덴 텔루라이드(MoTe2), 흑인, 또는 몰리브덴 셀렌화물(MoSe2)을 포함하고,
상기 소스 피처 및 상기 드레인 피처의 상기 반도체 재료는 상기 제1 채널 층 및 상기 제2 채널 층에 전기적으로 연결되는 것인, 반도체 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 구조물을 갖는 워크피스를 제공하는 단계;
    상기 반도체 구조물 위에 2차원(2D) 재료 층을 성막하는 단계;
    상기 2D 재료 층과 상기 반도체 구조물 사이에 삽입되는 유전체 피처를 형성하는 단계;
    상기 반도체 구조물 및 상기 2D 재료 층에 전기적으로 연결되는 소스 피처 및 드레인 피처를 형성하는 단계 ― 상기 소스 피처 및 드레인 피처는 반도체 재료를 포함함 ― ; 및
    상기 2차원 재료 층 위에 있고 상기 소스 피처와 상기 드레인 피처 사이에 개재되는 게이트 구조물을 형성하는 단계 ― 상기 게이트 구조물, 상기 소스 피처, 상기 드레인 피처, 상기 반도체 구조물 및 상기 2D 재료 층은 전계 효과 트랜지스터를 형성하도록 구성되고, 상기 반도체 구조물 및 상기 2D 재료 층은 각각 상기 소스 피처와 상기 드레인 피처 사이에서 제1 채널 및 제2 채널로서 기능함 ―
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 반도체 구조물은 실리콘, 게르마늄, III-V족 반도체, 또는 II-VI족 반도체를 포함하고,
    상기 2D 재료 층은 그래핀, 텅스텐 황화물(WS2), 텅스텐 텔루라이드(WTe2), 텅스텐 셀렌화물(WSe2), 몰리브덴 황화물(MoS2), 몰리브덴 텔루라이드(MoTe2), 흑인(black phosphorous), 및 몰리브덴 셀렌화물(MoSe2) 중 하나를 포함하는 것인, 방법.
  3. 제1항에 있어서,
    상기 소스 피처 및 상기 드레인 피처를 형성하는 단계는:
    소스/드레인 영역들에 트렌치들을 형성하기 위하여 상기 반도체 구조물을 패터닝하는 단계; 및
    상기 트렌치들 내를 채우도록 반도체 재료를 에피택셜 성장시키는 단계 ― 상기 에피택셜 성장시키는 단계에 의해 상기 소스 피처 및 상기 드레인 피처를 형성함 ―
    를 포함하는 것인, 방법.
  4. 제3항에 있어서,
    상기 반도체 구조물을 패터닝하는 단계는 상기 2D 재료 층을 패터닝하는 단계를 더 포함하고,
    상기 반도체 재료를 에피택셜 성장시키는 단계는 상기 2D 재료 층의 에지들과 직접 접촉하도록 상기 반도체 재료를 에피택셜 성장시키는 단계를 포함하는 것인, 방법.
  5. 방법에 있어서,
    반도체 구조물을 갖는 워크피스를 제공하는 단계;
    상기 반도체 구조물 위에 2차원(2D) 재료 층을 성막하는 단계;
    상기 반도체 구조물 및 상기 2D 재료 층에 전기적으로 연결되는 소스 피처 및 드레인 피처를 형성하는 단계 ― 상기 소스 피처 및 드레인 피처는 반도체 재료를 포함함 ― ; 및
    상기 2차원 재료 층 위에 있고 상기 소스 피처와 상기 드레인 피처 사이에 개재되는 게이트 구조물을 형성하는 단계 ― 상기 게이트 구조물, 상기 소스 피처, 상기 드레인 피처, 상기 반도체 구조물 및 상기 2D 재료 층은 전계 효과 트랜지스터를 형성하도록 구성되고, 상기 반도체 구조물 및 상기 2D 재료 층은 각각 상기 소스 피처와 상기 드레인 피처 사이에서 제1 채널 및 제2 채널로서 기능함 ―
    를 포함하고,
    상기 소스 피처 및 상기 드레인 피처를 형성하는 단계는:
    소스/드레인 영역들에 트렌치들을 형성하기 위하여 상기 반도체 구조물을 패터닝하는 단계; 및
    상기 트렌치들 내를 채우도록 반도체 재료를 에피택셜 성장시키는 단계 ― 상기 에피택셜 성장시키는 단계에 의해 상기 소스 피처 및 상기 드레인 피처를 형성함 ―
    를 포함하고,
    상기 방법은:
    상기 2D 재료 층의 성막 이전에, 상기 반도체 구조물 상에 희생 반도체 층을 형성하는 단계; 및
    소스/드레인 영역들에 상기 트렌치들을 형성하기 위한 상기 반도체 구조물의 패터닝 이후에 상기 트렌치들을 통해 상기 희생 반도체 층을 유전체 층으로 대체하는 단계
    를 더 포함하는 것인, 방법.
  6. 방법에 있어서,
    반도체 구조물을 갖는 워크피스를 제공하는 단계;
    상기 반도체 구조물 위에 2차원(2D) 재료 층을 성막하는 단계;
    상기 반도체 구조물 및 상기 2D 재료 층에 전기적으로 연결되는 소스 피처 및 드레인 피처를 형성하는 단계 ― 상기 소스 피처 및 드레인 피처는 반도체 재료를 포함함 ― ; 및
    상기 2차원 재료 층 위에 있고 상기 소스 피처와 상기 드레인 피처 사이에 개재되는 게이트 구조물을 형성하는 단계 ― 상기 게이트 구조물, 상기 소스 피처, 상기 드레인 피처, 상기 반도체 구조물 및 상기 2D 재료 층은 전계 효과 트랜지스터를 형성하도록 구성되고, 상기 반도체 구조물 및 상기 2D 재료 층은 각각 상기 소스 피처와 상기 드레인 피처 사이에서 제1 채널 및 제2 채널로서 기능함 ―
    를 포함하고,
    상기 2D 재료 층을 성막하는 단계는:
    상기 반도체 구조물 위의 더미 게이트 스택, 및 상기 더미 게이트 스택의 양 측벽들 상에 배치된 제1 스페이서 및 제2 스페이서를 갖는 게이트 스페이서 층을 형성하는 단계;
    상기 소스 피처 및 상기 드레인 피처의 형성 이후에 상기 더미 게이트 스택을 제거하여, 상기 제1 스페이서 및 상기 제2 스페이서에 의해 게이트 트렌치가 규정되게 하는 단계 ― 상기 반도체 구조물은 상기 게이트 트렌치 내에 노출됨 ― ; 및
    상기 2D 재료 층이 상기 제1 스페이서 및 상기 제2 스페이서의 내부 측면들 사이에 각각 걸쳐지도록, 상기 게이트 트렌치 내에 노출된 상기 반도체 구조물 상에 2D 재료를 선택적으로 성막하는 단계
    를 포함하는 것인, 방법.
  7. 제1항에 있어서,
    상기 2D 재료 층을 성막하는 단계는, 2 Å 내지 10 Å의 두께로 상기 2D 재료 층을 성막하는 단계를 포함하는 것인, 방법.
  8. 제4항에 있어서,
    상기 게이트 구조물은, 게이트 스택 및 상기 게이트 스택의 양 측벽들 상에 배치된 제1 스페이서 및 제2 스페이서를 갖는 게이트 스페이서 층을 포함하고,
    상기 2D 재료 층을 패터닝하는 단계는, 상기 패터닝된 2D 재료 층이 상기 게이트 스페이서 층의 상기 제1 스페이서와 상기 제2 스페이서 사이에 걸쳐지도록 상기 2D 재료 층을 패터닝하는 단계를 포함하는 것인, 방법.
  9. 방법에 있어서,
    교번식으로 구성되는 제1 반도체 층들 및 제2 반도체 층들을 포함하는 반도체 스택을 형성하는 단계 ― 상기 제1 반도체 층들 및 상기 제2 반도체 층들은 조성이 상이함 ― ;
    상기 제2 반도체 층들 상에 2차원(2D) 재료 층을 성막하는 단계;
    상기 제2 반도체 층들 및 상기 2D 재료 층에 전기적으로 연결되는 소스 피처 및 드레인 피처를 형성하는 단계 ― 상기 소스 피처 및 드레인 피처는 반도체 재료를 포함함 ― ;
    상기 제1 반도체 층들을 선택적으로 제거하는 단계; 및
    상기 2차원 재료 층 위에 있고 상기 제2 반도체 층들 각각 주위를 둘러싸도록 연장되는 게이트 구조물을 형성하는 단계
    를 포함하는, 방법.
  10. 반도체 디바이스에 있어서,
    제1 채널 층 및 상기 제1 채널 층 위의 제2 채널 층을 포함하는 채널 부재;
    상기 채널 부재 위의 게이트 구조물; 및
    반도체 재료의 소스 피처 및 드레인 피처
    를 포함하며,
    상기 제1 채널 층은 실리콘, 게르마늄, III-V족 반도체, 또는 II-VI족 반도체를 포함하고,
    상기 제2 채널 층은 2차원 재료를 포함하고,
    상기 2차원 재료는 그래핀, 텅스텐 황화물(WS2), 텅스텐 텔루라이드(WTe2), 텅스텐 셀렌화물(WSe2), 몰리브덴 황화물(MoS2), 몰리브덴 텔루라이드(MoTe2), 흑인, 또는 몰리브덴 셀렌화물(MoSe2)을 포함하고,
    상기 소스 피처 및 상기 드레인 피처의 상기 반도체 재료는 상기 제1 채널 층 및 상기 제2 채널 층에 전기적으로 연결되고,
    상기 게이트 구조물은 게이트 스택 및 게이트 스페이서 층을 포함하고, 상기 게이트 스페이서 층은 상기 게이트 스택의 양 측벽들 상에 배치된 제1 스페이서 및 제2 스페이서를 포함하고,
    상기 제2 채널 층은 상기 제1 스페이서 및 상기 제2 스페이서 아래에 놓인 저농도 도핑된 소스/드레인(LDD) 피처들을 포함하는 것인, 반도체 디바이스.
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