DE102021108344A1 - 2d-kanal-transistorstruktur mit source-drain-engineering - Google Patents

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Dhanyakumar Mahaveer Sathaiya
Khaderbad Mrunal Abhijith
Tzer-Min Shen
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Es werden Halbleitervorrichtungen und Verfahren zum Bilden derselben bereitgestellt. Ein Verfahren umfasst: Bereitstellen eines Werkstücks, das eine Halbleiterstruktur aufweist; Abscheiden einer zweidimensionalen Materialschicht (2D-Materialschicht) über der Halbleiterstruktur; Bilden eines Source-Elements und eines Drain-Elements, die elektrisch mit der Halbleiterstruktur und der 2D-Materialschicht verbunden sind, wobei das Source-Element und das Drain-Element ein Halbleitermaterial enthalten; und Bilden einer Gate-Struktur, die zwischen dem Source-Element und dem Drain-Element angeordnet ist, über der zweidimensionalen Materialschicht. Die Gate-Struktur, das Source-Element, das Drain-Element, die Halbleiterstruktur und die 2D-Materialschicht sind so eingerichtet, dass sie einen Feldeffekttransistor bilden. Die Halbleiterstruktur und die 2D-Materialschicht fungieren als ein erster Kanal bzw. ein zweiter Kanal zwischen dem Source-Element und dem Drain-Element.

Description

  • PRIORITÄTSDATEN
  • Diese Anmeldung beansprucht die Priorität der am 7. August 2020 eingereichten vorläufigen US-Patentanmeldung Nr. 63/062,840 mit dem Titel „2D-CHANNEL FIELD-EFFECT TRANSISTOR WITH SOURCE DRAIN ENGINEERING“ (Anwaltsregister Nr. P2020-3049 / 24061.4282PV01), deren gesamte Offenbarung hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird. Diese Anmeldung bezieht sich auf die am 23. Juli 2020 eingereichte US-Patentanmeldung Nr. 16/937,277 mit dem Titel „DUAL CHANNEL STRUCTURE“ (Anwaltsregister Nr. P2019-4482 / 24061.4160us01), deren gesamte Offenbarung hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
  • HINTERGRUND
  • Die Branche der integrierten Halbleiterschaltkreise (ICs) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (das heißt, die Anzahl der miteinander verbundenen Vorrichtungen pro Chipfläche) allgemein zugenommen, während die Geometriegröße (das heißt, die kleinste Komponente (oder Leitung), die mittels eines Fertigungsprozesses gebildet werden kann) kleiner geworden ist. Dieser Prozess der Verkleinerung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt. Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Im Zuge der Entwicklung der Technologie der integrierten Schaltkreise (ICs) in Richtung kleinerer Technologieknoten wurden beispielsweise Multi-Gate-Vorrichtungen eingeführt, um die Gate-Steuerung zu verbessern, indem die Gate-Kanal-Kopplung erhöht, der Strom im Aus-Zustand reduziert und die Kurzkanaleffekte (Short-Channel Effects, SCEs) verringert wurden. Eine Multi-Gate-Vorrichtung bezieht sich allgemein auf eine Vorrichtung, die eine Gate-Struktur aufweist, oder einen Abschnitt davon, die über mehr als einer Seite einer Kanalregion angeordnet ist. Finnen-artige Feldeffekttransistoren (FinFETs) und Multi-Bridge-Channel-Transistoren (MBC-Transistoren) sind Beispiele für Multi-Gate-Vorrichtungen, die zu populären und vielversprechenden Kandidaten für Anwendungen mit hoher Leistung und geringem Leckstrom geworden sind. Ein FinFET hat einen erhöhten Kanal, der auf mehr als einer Seite von einem Gate umhüllt ist (das Gate umhüllt zum Beispiel die Oberseite und die Seitenwände einer „Finne“ aus Halbleitermaterial, die sich von einem Substrat aus erstreckt). Ein MBC-Transistor hat eine Gate-Struktur, die sich - teilweise oder vollständig - um eine Kanalregion herum erstrecken kann, um Zugang zu der Kanalregion auf zwei oder mehr Seiten zu ermöglichen. Da seine Gate-Struktur die Kanalregionen umgibt, kann ein MBC-Transistor auch als „Surrounding-Gate-Transistor“ (SGT) oder „Gate-All-Around-Transistor“ (GAA) bezeichnet werden. Die Kanalregion des MBC-Transistors kann aus Nanodrähten, Nanolagen, anderen Nanostrukturen und/oder anderen geeigneten Strukturen gebildet werden. Die Formen der Kanalregion haben einem MBC-Transistor auch alternative Namen gegeben, wie zum Beispiel Nanolagen-Transistor oder Nanodraht-Transistor. Es ist möglich, dass MBC-Transistoren aufgrund der fortschreitenden Verkleinerung keinen zufriedenstellenden Treiberstrom bereitstellen. Daher sind die bisherigen Mehrgate-Strukturen zwar im Allgemeinen für ihre vorgesehenen Zwecke ausreichend gewesen, doch sie sind nicht in jeder Hinsicht vollständig zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und allein veranschaulichenden Zwecken dienen. Die Abmessungen der verschiedenen Elemente können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 veranschaulicht eine perspektivische Ansicht einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 2 veranschaulicht ein Flussdiagramm eines ersten Verfahrens zur Fertigung einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 3A-3H veranschaulichen fragmentarische Querschnittsansichten eines Werkstücks auf verschiedenen Fertigungsstufen des ersten Verfahrens in 2 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 4 veranschaulicht ein Flussdiagramm eines zweiten Verfahrens zur Fertigung einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 5A-5H veranschaulichen fragmentarische Querschnittsansichten eines Werkstücks auf verschiedenen Fertigungsstufen des zweiten Verfahrens in 4 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 6 veranschaulicht ein Flussdiagramm eines dritten Verfahrens zur Fertigung einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 7A-7O veranschaulichen fragmentarische Querschnittsansichten eines Werkstücks auf verschiedenen Fertigungsstufen des dritten Verfahrens in 6 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 8 veranschaulicht ein Flussdiagramm eines vierten Verfahrens zur Fertigung einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 9A-9N veranschaulichen fragmentarische Querschnittsansichten eines Werkstücks auf verschiedenen Fertigungsstufen des vierten Verfahrens in 8 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 10 veranschaulicht ein Flussdiagramm eines fünften Verfahrens zur Fertigung einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 11A-11P veranschaulichen fragmentarische Querschnittsansichten eines Werkstücks auf verschiedenen Fertigungsstufen des fünften Verfahrens in 10 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 12 veranschaulicht ein Flussdiagramm eines sechsten Verfahrens zur Fertigung einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 13A-13N veranschaulichen fragmentarische Querschnittsansichten eines Werkstücks auf verschiedenen Fertigungsstufen des sechsten Verfahrens in 12 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 14 veranschaulicht ein Flussdiagramm eines siebenten Verfahrens zur Fertigung einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 15A-15N veranschaulichen fragmentarische Querschnittsansichten eines Werkstücks auf verschiedenen Fertigungsstufen des siebenten Verfahrens in 14 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 16 veranschaulicht ein Flussdiagramm eines siebenten Verfahrens zur Fertigung einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 17A-17P veranschaulichen fragmentarische Querschnittsansichten eines Werkstücks auf verschiedenen Fertigungsstufen des siebenten Verfahrens in 14 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 18 veranschaulicht ein Flussdiagramm eines siebenten Verfahrens zur Fertigung einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 19A-19L veranschaulichen fragmentarische Querschnittsansichten eines Werkstücks auf verschiedenen Fertigungsstufen des siebenten Verfahrens in 14 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 20 veranschaulicht eine Schnittansicht einer Halbleitervorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, so dass das erste und das zweite Element nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. Des Weiteren soll, wenn eine Zahl oder ein Bereich von Zahlen mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff auch Zahlen umfassen, die innerhalb ±10 % der genannten Zahl liegen, sofern nichts anderes angegeben ist. Zum Beispiel umfasst der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm.
  • Die vorliegende Offenbarung betrifft allgemein Mehrgate-Transistoren und Fertigungsverfahren, und betrifft insbesondere Mehrgate-Transistoren, die ein Kanalelement aufweisen, das zusätzlich zu einer ersten Kanalschicht eine zweite Kanalschicht aufweist, aus einem zweidimensionalen Material gebildet ist.
  • Zu Multi-Gate-Transistoren gehören jene Transistoren, deren Gate-Strukturen auf mindestens zwei Seiten einer Kanalregion ausgebildet sind. Beispiele für Multi-Gate-Vorrichtungen sind Finnen-artige Feldeffekttransistoren (FinFETs), die Finnen-artige Strukturen aufweisen, und MBC-Transistoren, die mehrere Kanalelemente aufweisen. Wie oben beschrieben, können MBC-Transistoren auch als SGTs, GAA-Transistoren, Nanolagen-Transistoren oder Nanodraht-Transistoren bezeichnet werden. Diese Multi-Gate-Vorrichtungen können entweder vom n-Typ oder vom p-Typ sein. Ein MBC-Transistor umfasst jede Vorrichtung, deren Gate-Struktur (oder ein Abschnitt davon) auf 4 Seiten einer Kanalregion (zum Beispiel um einen Abschnitt einer Kanalregion herum) ausgebildet ist. MBC-Vorrichtungen gemäß der vorliegenden Offenbarung können Kanalregionen haben, die in Nanodraht-Kanalelementen, stabförmigen Kanalelementen, Nanolagen-Kanalelementen, Nanostruktur-Kanalelementen, brückenförmigen Kanalelementen und/oder anderen geeigneten Kanalkonfigurationen angeordnet sind. Es ist möglich, dass die Abmessungen von Kanalelementen in einem MBC-Transistor aufgrund der fortschreitenden Verkleinerung keinen zufriedenstellenden Treiberstrom unterstützen.
  • Die vorliegende Offenbarung stellt Ausführungsformen einer Halbleitervorrichtung bereit, deren Kanalelement eine erste Kanalschicht aufweist, die aus Silizium, Germanium, einem III-V-Halbleiter oder einem II-VI-Halbleiter gebildet ist, und eine zweite Kanalschicht aufweist, die aus einem zweidimensionalen Material (2D-Material) gebildet ist. Die zweite Kanalschicht ist so eingerichtet, dass sie einen Bandabstand aufweist, der dem der ersten Kanalschicht ähnlich ist. Somit können die erste Kanalschicht und die zweite Kanalschicht gleichzeitig eingeschaltet werden. Die zweite Kanalschicht fungiert als ein Treiberstromverstärker, um den Gesamttreiberstrom der Halbleitervorrichtung zu erhöhen. Aufgrund der Implementierung der ersten Kanalschicht und der zweiten Kanalschicht können die Halbleitervorrichtungen der vorliegenden Offenbarung als Zweikanaltransistoren (Dual-Channel Transistors, DCTs), Zweikanal-Feldeffekttransistoren (Dual-Channel Field Effect Transistors, DCFETs) oder Dualmodalitäts-Feldeffekttransistoren (Dual-Modality Field Effect Transistors, DMFETs) bezeichnet werden. Ein DCFET kann eine planare Vorrichtung, ein FinFET oder ein MBC-Transistor sein. Im vorliegenden Text werden Ausführungsformen von FinFETs und MBC-Transistoren veranschaulicht und beschrieben.
  • Die verschiedenen Aspekte der vorliegenden Offenbarung werden nun unter Bezug auf verschiedene Figuren ausführlicher beschrieben. 1 veranschaulicht eine perspektivische Ansicht einer Halbleitervorrichtung 100, die ein FinFET oder ein MBC-Transistor sein kann. Da die Halbleitervorrichtung 100 aus einem Werkstück gebildet wird, kann es je nach Kontext als ein Werkstück 100 bezeichnet werden. Wie in 1 gezeigt, weist die Halbleitervorrichtung 100 ein Substrat 102 auf. In einer Ausführungsform kann das Substrat 102 ein Siliziumsubstrat sein. In einigen anderen Ausführungsformen kann das Substrat 102 andere Halbleiter wie zum Beispiel Germanium (Ge), Silizium-Germanium (SiGe), ein III-V-Halbleitermaterial oder ein II-VI-Halbleitermaterial enthalten. Zu Beispielen für III-V-Halbleitermaterialien können gehören: Galliumarsenid (GaAs), Indiumphosphid (InP), Galliumphosphid (GaP), Galliumnitrid (GaN), Galliumarsenidphosphid (GaAsP), Aluminium-Indium-Arsenid (AlInAs), Aluminium-Gallium-Arsenid (AlGaAs), Gallium-Indium-Phosphid (GaInP) und Indium-Gallium-Arsenid (InGaAs). Zu beispielhaften II-VI-Halbleitermaterialien können Cadmiumselenid (CdSe), Cadmiumsulfid (CdS), Cadmiumtellurid (CdTe), Zinkselenid (ZnSe), Zinksulfid (ZnS) und Zinktellurid (ZnTe) gehören.
  • Die Halbleitervorrichtung 100 in 1 weist ein oder mehrere Kanalelemente auf (104, in 1 nicht gezeigt, aber in den 3G, 3H, 5G, 5H, 7M, 9M, 11N, 13M, 15L, 17N, 19L und 20 gezeigt), die über Basisabschnitten 104B, die sich vom Substrat 102 aus erstrecken, angeordnet sind. Es ist zu beachten, dass in 1 nur die Basisabschnitte 104B veranschaulicht sind. Die Kanalelemente sind in 1 aufgrund des Vorhandenseins anderer Strukturen nicht sichtbar. Das eine oder die mehreren Kanalelemente und die Basisabschnitte 104B erstrecken sich längs entlang der X-Richtung. Die Halbleitervorrichtung 100 weißt außerdem ein Isolationselement 106 auf, das benachbarte Basisabschnitte 104B isoliert. Jeder der Basisabschnitte 104B weist eine Kanalregion 104C auf, die sich zwischen zwei Source- und Drain-Regionen (oder Source/Drain-Regionen) 104SD erstreckt. Die Kanalelemente sind über der Kanalregion 104C angeordnet, und Source- und Drain-Elemente (oder Source/Drain-Elemente) 108 sind über den Source/Drain-Regionen 104SD angeordnet. Eine Gate-Struktur, die sich entlang der Y-Richtung (die senkrecht zur X-Richtung verläuft) erstreckt, ist in den Kanalelementen über den Kanalregionen 104C angeordnet. Die Gate-Struktur weist einen Gate-Stapel 110 und eine Gate-Abstandshalterschicht 118 auf. Der Gate-Stapel 110 kann eine Grenzflächenschicht 112, eine dielektrische Schicht 114 mit hohem k-Wert über der Grenzflächenschicht 112, und eine Gate-Elektrode 116 über der dielektrischen Schicht 114 mit hohem k-Wert enthalten. In einigen Ausführungsformen kann der Gate-Stapel 110 durch die Gate-Abstandshalterschicht 118 von den Source/Drain-Elementen 108 beabstandet sein.
  • Das Isolationselement 106 kann auch als Flachgrabenisolationselement (Shallow Trench Isolation, STI) 106 bezeichnet werden. Das Isolationselement 106 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein Dielektrikum mit niedrigem k-Wert, Kombinationen davon, und/oder andere geeignete Materialien enthalten. Die Source-/Drain-Elemente 108 können ein Halbleitermaterial enthalten, das mit einem Dotanden vom n-Typ, wie zum Beispiel Phosphor (P) oder Arsenid (As), oder einem Dotanden vom p-Typ, wie zum Beispiel Bor (B), dotiert ist. Das Halbleitermaterial für die Source/Drain-Elemente 108 kann Silizium oder Silizium-Germanium enthalten. In einer Ausführungsform, wenn die Halbleitervorrichtung 100 vom n-Typ ist, können die Source/Drain-Elemente 108 Silizium enthalten und können mit Phosphor (P) dotiert sein. In einer anderen Ausführungsform, wenn die Halbleitervorrichtung 100 vom p-Typ ist, können die Source-/Drain-Elemente 108 Silizium-Germanium enthalten, das mit Bor (B) dotiert ist.
  • Die Grenzflächenschicht 112 des Gate-Stapels 110 kann ein dielektrisches Material wie zum Beispiel Siliziumoxid, Hafniumsilikat oder Siliziumoxynitrid enthalten. In einigen Ausführungsformen kann die Grenzflächenschicht 112 hexagonales Bornitrid enthalten, um eine bessere Verbindung zwischen den 2D-Materialien zu schaffen. Die dielektrische Schicht 114 mit hohem k-Wert des Gate-Stapels 110 kann ein dielektrisches Material mit hohem k-Wert enthalten, das ein dielektrisches Material mit einer Dielektrizitätskonstante ist, die größer ist als die von Siliziumdioxid, die etwa 3,9 beträgt. In einigen Fällen kann die dielektrische Schicht 114 mit hohem k-Wert Metalloxid oder Metallnitrid enthalten, wie zum Beispiel Hafniumoxid, Zirkoniumoxid, Zirkoniumaluminiumoxid, Hafniumaluminiumoxid, Hafniumsiliziumoxid, Aluminiumoxid, Titanoxid, Tantaloxid, Lanthanoxid, Yttriumoxid, Tantalcarbonitrid, Zirkoniumnitrid, Kombinationen davon, oder ein anderes geeignetes Material. In einigen Fällen kann die dielektrische Schicht 114 mit hohem k-Wert eine Dicke zwischen etwa 5 nm und etwa 30 nm aufweisen. Die Gate-Elektrode 116 des Gate-Stapels 110 kann eine Einzelschicht- oder alternativ eine Mehrschichtstruktur aufweisen, wie zum Beispiel verschiedene Kombinationen einer Metallschicht mit einer ausgewählten Austrittsarbeit zum Verbessern der Leistung der Vorrichtung (zum Beispiel eine Verringerung der Schwellenspannung), einer Auskleidungsschicht, einer Benetzungsschicht, einer Haftschicht, einer Metalllegierung oder eines Metallsilicids. Zum Beispiel kann die Gate-Elektrodenschicht 116 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, andere geeignete Metallmaterialien oder eine Kombination davon enthalten. Die Gate-Abstandshalterschicht 118 ist eine dielektrische Schicht und kann eine einzelne Schicht oder eine Mehrfachschicht sein. In einigen Fällen kann die Gate-Abstandshalterschicht 118 Siliziumoxid, Siliziumoxycarbid, Siliziumcarbonitrid, Siliziumnitrid, Zirkoniumoxid, Aluminiumoxid, ein geeignetes dielektrisches Material mit niedrigem k Wert oder ein geeignetes dielektrisches Material enthalten.
  • Je nachdem, ob die Halbleitervorrichtung 100 ein FinFET oder ein MBC-Transistor ist, können die Kanalelemente aus dem Substrat 102 allein oder aus einem Stapel von Epitaxialschichten auf dem Substrat 102 gebildet werden. Wenn die Halbleitervorrichtung 100 ein FinFET ist, so kann das Kanalelement 104 einer Finne ähneln, wie repräsentativ in den 3G, 3H, 5G, 5H, 7M, 9M, 19L und 20 gezeigt ist. Wenn die Halbleitervorrichtung 100 ein MBC-Transistor ist, so kann das Kanalelement 104 einer Lage oder einem Draht ähneln, wie repräsentativ in den 11N, 13M, 15L und 17N gezeigt ist. Wir kehren zu 1 zurück. Ungeachtet der Form des Kanalelements 104 erstreckt sich das Kanalelement 104 (in 3G, 3H, 5G, 5H, 7M, 9M, 11N, 13M, 15L, 17N, 19L und 20 gezeigt) zwischen zwei Source/Drain-Elementen 108 auf gegenüberliegenden Seiten des Gate-Stapels 110.
  • Gemäß der vorliegenden Offenbarung enthält ein Kanalelement 104 der Halbleitervorrichtung 100 eine oder mehrere Schichten, die aus einem zweidimensionalen Material (2D-Material) gebildet sind. Hier meint ein „2D-Material“ ein Halbleitermaterial, das dünn ist (das heißt, eine Dicke zwischen etwa 1 Å und etwa 30 Å aufweist) und nur entlang einer zweidimensionalen Ebene leitfähig ist. Ein 2D-Material ist nur entlang einer zweidimensionalen Ebene leitfähig, weil sich Ladungsträger, wie zum Beispiel Elektronen, nur entlang der zweidimensionalen Ebene frei bewegen können. In einigen Fällen kann ein 2D-Material auch als ein Einzelschichtmaterial bezeichnet werden. Die vorliegende Offenbarung stellt mehrere Ausführungsformen bereit, einschließlich FinFET-Ausführungsformen, die in den 3G, 3H, 5G, 5H, 7M, 9M, 19L und 20 gezeigt sind, sowie MBC-Transistor-Ausführungsformen, die in den 11N, 13M, 15L und 17N gezeigt sind. Darüber hinaus stellt die vorliegende Offenbarung verschiedene Verfahren zum Fertigen jeder dieser Ausführungsformen bereit. Zum Beispiel stellt die vorliegende Offenbarung ein erstes Verfahren 200, das in 2 gezeigt ist, ein zweites Verfahren 300, das in 4 gezeigt ist, ein drittes Verfahren 400, das in 6 gezeigt ist, ein viertes Verfahren 500, das in 8 gezeigt ist, ein fünftes Verfahren 600, das in 10 gezeigt ist, ein sechstes Verfahren 700, das in 12 gezeigt ist, ein siebentes Verfahren 800, das in 14 gezeigt ist, ein achtes Verfahren 900, das in 14 gezeigt ist, und ein neuntes Verfahren 930, das in 18 gezeigt ist, bereit. Diese Verfahren sind lediglich Beispiele und sollen die vorliegende Offenbarung nicht auf das beschränken, was in ihnen explizit gezeigt ist. Zusätzliche Schritte können vor, während und nach diesen Verfahren ausgeführt werden, und einige beschriebene Schritte können ersetzt, weggelassen oder verschoben werden, um zusätzliche Ausführungsformen der Verfahren zu erhalten. Der Einfachheit halber werden hier nicht alle Schritte im Detail beschrieben. Jedes dieser Verfahren wird im Folgenden in Verbindung mit fragmentarischen Querschnittsansichten entlang der in 1 gezeigten Schnittlinien I-I', J-J' oder K-K' beschrieben. In diesem Zusammenhang wird das erste Verfahren 200 im Folgenden in Verbindung mit den 3A-3H beschrieben. Das zweite Verfahren 300 wird im Folgenden in Verbindung mit den 5A-5H beschrieben. Das dritte Verfahren 400 wird im Folgenden in Verbindung mit den 7A-70 beschrieben. Das vierte Verfahren 500 wird im Folgenden in Verbindung mit den 9A-9N beschrieben. Das fünfte Verfahren 600 wird im Folgenden in Verbindung mit den 11A-11P beschrieben. Das sechste Verfahren 700 wird im Folgenden in Verbindung mit den 13A-13O beschrieben. Das siebente Verfahren 800 wird im Folgenden in Verbindung mit den 15A-15N beschrieben. Das achte Verfahren 900 wird im Folgenden in Verbindung mit den 17A-17P beschrieben. Das neunte Verfahren 930 wird im Folgenden in Verbindung mit den 19A-19L beschrieben.
  • 2 veranschaulicht ein Flussdiagramm eines ersten Verfahrens 200 zum Fertigen eines FinFETs. Wie in den 2 und 3A zu sehen, umfasst das erste Verfahren 200 einen Block 202, in dem ein Werkstück 100 bereitgestellt wird. Wie in 3A gezeigt, weist das Werkstück 100 eine Finnenstruktur 103 auf. Die Finnenstruktur 103 in 3A kann aus dem Substrat 102 gebildet werden und sich kontinuierlich von dem Substrat 102 aus erstrecken. Wie oben in Bezug auf 1 beschrieben, erstreckt sich die Finnenstruktur 103 längs entlang der X-Richtung. In einigen Ausführungsformen kann die Finnenstruktur 103 Silizium (Si), Germanium (Ge), Silizium-Germanium (SiGe), ein III-V-Halbleitermaterial oder ein II-VI-Halbleitermaterial enthalten. In einigen Ausführungsformen kann die Finnenstruktur 103 mit einem Dotanden wie zum Beispiel Phosphor (P), Arsenid (As) oder Bor (B) dotiert sein. Die Finnenstruktur 103 kann entlang der Y-Richtung eine andere Dicke aufweisen.
  • Wie in den 2 und 3B gezeigt, umfasst das erste Verfahren 200 einen Block 204, in dem eine 2D-Materialschicht 1000 auf dem Werkstück 100 abgeschieden wird. Wie in 3B gezeigt, wird in Block 204 die 2D-Materialschicht 1000 über der Finnenstruktur 103 abgeschieden. In der gezeigten Ausführungsform ist die 2D-Materialschicht ein Einzelschichtmaterial, wie zum Beispiel kristalline Materialien, die aus einer einzelnen Atomschicht bestehen. In einigen Ausführungsformen kann die 2D-Materialschicht 1000 Graphen, Wolframsulfid (WS2), Wolframtellurid (WTe2), Wolframselenid (WSe2), Molybdänsulfid (MoS2), Molybdäntellurid (WTe2), Molybdänselenid (WSe2), schwarzen Phosphor oder ein geeignetes 2D-Material enthalten, das eine wesentliche Bandausrichtung auf das Halbleitermaterial der Finnenstruktur 103 aufweist. „Wesentliche Bandausrichtung“ meint hier eine Überlappung des Bandabstands der Finnenstruktur 103 und des Bandabstands des 2D-Materials. Der „Bandabstand“ eines Materials meint eine Differenz zwischen einem Valenzband (Ev) des Materials und einem Leitungsband (Ec) des Materials. Zum Beispiel hat Silizium ein Valenzband bei -5,17eV, ein Leitungsband bei -4,05eV und einen Bandabstand von 1,12eV zwischen -5,17eV und -4,05eV. Wolframtellurid (WTe2) hat ein Valenzband bei etwa -4,5 eV, ein Leitungsband bei etwa -3,7 eV und einen Bandabstand von 0,8 eV zwischen -4,5 eV und etwa -3,7 eV. Da der Bandabstand von Wolframtellurid sich mit dem Bandabstand von Silizium überlappt, haben Wolframtellurid und Silizium in diesem Beispiel eine wesentliche Bandausrichtung. Wie die Finnenstruktur 103 kann die 2D-Materialschicht, mit einem Dotanden dotiert sein, wie zum Beispiel Schwefel (S), Selen (Se), Tellur (Te), Zirkonium (Zr), Hafnium (Hf), Wolfram (W), Molybdän (Mo), Bor (B), Sauerstoff (O), Stickstoff (N), Kohlenstoff (C), Silizium (Si) oder Zinn (Sn). Sowohl in Bezug auf die Finnenstruktur 103 als auch die 2D-Materialschicht 1000 kann die elektronische Eingrenzung aufgrund der Filmdicke und der Dotierung die Bandabstände und damit die Bandausrichtung beeinflussen. Die vorliegende Offenbarung sieht eine Abstimmung der Bandabstände durch elektronische Eingrenzung und Dotierung vor, um eine Bandausrichtung zwischen der Finnenstruktur 103 und der 2D-Materialschicht 1000 zu erreichen. Die Bandabstandausrichtung zwischen der Finnenstruktur 103 und der des 2D-Materials kann durch Dotierung der 2D-Materialien mit den oben erwähnten Dotanden und/oder durch Dotierung der Finnenstruktur 103 mittels Dotanden vom n-Typ, wie zum Beispiel Phosphor (P), oder Dotanden vom p-Typ, wie zum Beispiel Bor (B), erreicht werden.
  • In einigen Ausführungsformen kann die 2D-Materialschicht 1000 über dem Werkstück 100 durch epitaxiales Wachstum, chemische Aufdampfung (Chemical Vapor Deposition, CVD), Atomschichtabscheidung (Atomic Layer Deposition, ALD) oder eine Kombination davon abgeschieden werden. Wie in 3B gezeigt, wird die 2D-Materialschicht 1000 nicht nur auf der Oberseite und der Seitenwand der Finnenstruktur 103, sondern auch auf der Oberseite des Substrats 102 abgeschieden, weil die Finnenstruktur 103 und das Substrat 102 aus dem Material gebildet sind. In einigen Fällen kann die 2D-Materialschicht 1000 eine Dicke zwischen etwa 1 Å und etwa 30 Ä aufweisen, wie zum Beispiel zwischen etwa 2 Å und etwa 10 Å. Im Vergleich zu Silizium, Germanium, Silizium-Germanium, einem III-V-Halbleiter oder einem II-VI-Halbleiter hat das 2D-Material der 2D-Materialschicht 1000 aufgrund seiner höheren Inversionsladungsdichte (Qinv) eine höhere Zustandsdichte (Density of States, DoS).
  • Wie in den 2 und 3C zu sehen, umfasst das erste Verfahren 200 einen Block 206, in dem ein Isolationselement 106 gebildet wird. In einigen Ausführungsformen kann das Isolationselement 106 ein dielektrisches Material wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein Dielektrikum mit niedrigem k-Wert, Kombinationen davon und/oder andere geeignete Materialien enthalten. In einem beispielhaften Prozess wird das dielektrische Material des Isolationselements 106 zuerst durch Aufschleuderbeschichtung oder CVD flächendeckend über dem Werkstück 100 abgeschieden. Danach wird das flächendeckend abgeschiedene dielektrische Material in einem Planarisierungsprozess, wie zum Beispiel einem chemisch-mechanischen Polierprozess (CMP-Prozess), planarisiert. Das planarisierte dielektrische Material wird dann selektiv so ausgespart oder zurückgeätzt, dass sich die Finnenstruktur 103 über das Isolationselement 106 erhebt, wie in 3C gezeigt. Weil das Isolationselement 106 nach dem Abscheiden der 2D-Materialschicht 1000 gebildet wird, steht das Isolationselement 106 in Block 206 nicht mit Seitenwänden des Basisabschnitts 104B und der Oberseite des Substrats 102 in direktem Kontakt. Anders ausgedrückt, ist das Isolationselement 106 durch die 2D-Materialschicht 1000 von dem Basisabschnitt 104B und dem Substrat 102 beabstandet. In 3C können die 2D-Materialschicht 1000 und die Finnenstruktur 103, die nicht von dem Isolationselement 106 bedeckt sind, gemeinsam als ein Kanalelement 104 bezeichnet werden.
  • Wie in den 2 und 3D zu sehen, umfasst das erste Verfahren 200 einen Block 208 zum Bilden einer Dummy-Gate-Struktur. Obgleich nicht explizit gezeigt, kann das Bilden der Dummy-Gate-Struktur zwischen dem Bilden des Isolationselements 106 in Block 206 und dem Bilden der Source- und Drain-Elemente 108 in Block 210 erfolgen (was unten noch näher beschrieben wird). In einigen Ausführungsformen weist die Dummy-Gate-Struktur einen Dummy-Gate-Stapel 1002 und eine Gate-Abstandshalterschicht 118 auf. Das Bilden der Dummy-Gate-Struktur umfasst das Bilden eines Dummy-Gate-Stapels 1002 über dem Kanalelement 104, was des Weiteren das Abscheiden von Dummy-Gate-Materialien und das Strukturieren des Dummy-Gate-Materials umfasst, um einen oder mehrere Dummy-Gate-Stapel zu bilden. Der Block 208 kann des Weiteren das Bilden einer Gate-Abstandshalterschicht 118 an Seitenwänden des Dummy-Gate-Stapels 1002 durch Abscheiden der Gate-Abstandshalterschicht 118 und Zurückätzen der Gate-Abstandshalterschicht 118 durch ein anisotropes Ätzen, wie zum Beispiel Plasmaätzen, umfassen. In einigen Ausführungsformen, in denen ein Gate-Last-Prozess verwendet wird, kann der Dummy-Gate-Stapel 1002 die Grenzflächenschicht 112, eine dielektrische Schicht 114 mit hohem k-Wert und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, aufweisen, wie in 3D veranschaulicht. In einigen Ausführungsformen, in denen ein Last-Prozess mit hohem k-Wert verwendet wird, kann der Dummy-Gate-Stapel 1002 eine dielektrische Schicht, wie zum Beispiel Siliziumoxid, und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, aufweisen.
  • Wie in den 2 und 3E gezeigt, umfasst das erste Verfahren 200 einen Block 210 zum Bilden der Source/Drain-Elemente 108. Das Bilden der Source-/Drain-Elemente 108 kann das Aussparen der Source-/Drain-Region 104SD und das epitaxiale Wachstum der Source-/Drain-Elemente 108 umfassen. Insbesondere enthalten die Source-/Drain-Elemente 108 ein oder mehrere Halbleitermaterialien, um eine bessere Integration mit dem Kanalelement 104 (insbesondere der 2D-Materialschicht 1000) mit reduziertem Kontaktwiderstand zu dem Kanalelement 104 zu erreichen. Dies liegt daran, dass die 2D-Materialschicht 1000 eine begrenzte Dicke und eine reduzierte Kontaktfläche mit dem Source-/Drain-Element hat. In einigen Ausführungsformen enthalten die Source-/Drain-Elemente 108 mit Phosphor oder Arsen dotiertes Silizium für n-FETs oder mit Bor dotiertes Silizium-Germanium für p-FETs. Das Bilden der Source-/Drain-Elemente 108 wird später gemäß verschiedenen Ausführungsformen weiter beschrieben. In einigen Ausführungsformen können die Abschnitte 1101 der 2D-Materialschicht 1000, die unter der Gate-Abstandshalterschicht 118 liegen, dotiert werden, um geringfügig dotierte Source/Drain-Elemente (Light Doped source/Drain, LDD-Elemente) 1010 zu bilden, die durch einen Ionenimplantationsprozess gebildet werden können, der zwischen dem Bilden der Dummy-Gate-Elektrode 1004 und dem Bilden der Gate-Abstandshalterschicht 118 implementiert wird. Die LDD-Elemente 1010 werden mit einem Dotanden desselben Typs wie die Source/Drain-Elemente 108 dotiert, jedoch mit einer geringeren Dotandenkonzentration als bei den Source/Drain-Elementen 108.
  • Wie in den 2 und 3F zu sehen, umfasst das erste Verfahren 200 einen Block 212, in dem der Gate-Stapel 110 über dem Kanalelement 104 gebildet wird. Wie oben beschrieben, kann der Gate-Stapel 110 eine Grenzflächenschicht 112, eine dielektrische Schicht 114 mit hohem k-Wert über der Grenzflächenschicht 112, und eine Gate-Elektrode 116 über der dielektrischen Schicht 114 mit hohem k-Wert enthalten. Die Grenzflächenschicht 112 des Gate-Stapels 110 kann ein dielektrisches Material wie zum Beispiel Siliziumoxid, Hafniumsilikat oder Siliziumoxynitrid enthalten. In einigen Ausführungsformen kann die Grenzflächenschicht 112 hexagonales Bornitrid enthalten, um eine bessere Verbindung zwischen den 2D-Materialien zu schaffen. Die dielektrische Schicht 114 mit hohem k-Wert des Gate-Stapels 110 kann ein dielektrisches Material mit hohem k-Wert enthalten, das ein dielektrisches Material mit einer Dielektrizitätskonstante ist, die größer ist als die von Siliziumdioxid, die etwa 3,9 beträgt. In einigen Fällen kann die dielektrische Schicht 114 mit hohem k-Wert Hafniumoxid, Zirkoniumoxid, Zirkoniumaluminiumoxid, Hafniumaluminiumoxid, Hafniumsiliziumoxid, Aluminiumoxid, Titanoxid, Tantaloxid, Lanthanoxid, Yttriumoxid, Tantalcarbonitrid, Zirkoniumnitrid, Kombinationen davon, oder anderes geeignetes Material enthalten. In einigen Fällen kann die dielektrische Schicht 114 mit hohem k-Wert eine Dicke zwischen etwa 5 nm und etwa 30 nm aufweisen. Die Gate-Elektrode 116 des Gate-Stapels 110 kann eine Einzelschicht- oder alternativ eine Mehrschichtstruktur aufweisen, wie zum Beispiel verschiedene Kombinationen einer Metallschicht mit einer ausgewählten Austrittsarbeit zum Verbessern der Leistung der Vorrichtung (Austrittsarbeitsmetallschicht), einer Auskleidungsschicht, einer Benetzungsschicht, einer Haftschicht, einer Metalllegierung oder eines Metallsilicids. Zum Beispiel kann die Gate-Elektrodenschicht 116 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, andere geeignete Metallmaterialien oder eine Kombination davon enthalten. In einigen Ausführungsformen kann die Grenzflächenschicht 112 durch thermische Oxidation gebildet oder mittels CVD oder ALD abgeschieden werden. Die dielektrische Schicht 114 mit hohem k-Wert kann durch CVD oder ALD abgeschieden werden. Die Gate-Elektrode 116 kann mittels physikalischer Aufdampfung (Physical Vapor Deposition, PVD), CVD, ALD oder chemischem Plattieren abgeschieden werden. Es ist anzumerken, dass sowohl die Grenzflächenschicht 112 als auch die dielektrische Schicht 114 mit hohem k-Wert gemeinsam als ein Gate-Dielektrikum fungieren, um das Kanalelement durch die Gate-Elektrode 116 zu steuern.
  • Wie in 3F gezeigt, wird der Gate-Stapel 110 über dem Kanalelement 104 angeordnet, das die Finnenstruktur 103 und die 2D-Materialschicht 1000 aufweist. Aufgrund der wesentlichen Bandausrichtung zwischen der 2D-Materialschicht 1000 und der Finnenstruktur 103 kann eine einzelne Schwellenspannung am Gate-Stapel 110 sowohl einen Kanal in der Finnenstruktur 103 als auch einen Kanal in der 2D-Materialschicht 1000 aktivieren. In diesem Sinne fungiert die Finnenstruktur 103 oberhalb des Isolationselements 106 als eine erste Kanalschicht, und die 2D-Materialschicht 1000 fungiert als eine zweite Kanalschicht. Der in der Finnenstruktur 103 gebildete Kanal interagiert nicht mit dem in der 2D-Materialschicht 1000 gebildeten Kanal. Dies ist auf die Zweidimensionalität der 2D-Materialschicht 1000 zurückzuführen. Weil die 2D-Kristallschichten der 2D-Materialschicht 1000 durch die van-der-Waals-Kraft und nicht durch Valenzbindungen zusammengehalten werden, kann der Bandabstand entlang einer Richtung normal zu der 2D-Kristallebene um Größenordnungen größer sein als entlang einer Richtung in der 2D-Kristallebene. Da die Finnenstruktur 103 nicht in der 2D-Kristallebene liegt, schirmt der große Bandabstand die 2D-Materialschicht 1000 von der Finnenstruktur 103 ab und umgekehrt. Infolgedessen stellen die Finnenstruktur 103 und die 2D-Materialschicht 1000 trotz der Tatsache, dass die 2D-Materialschicht 1000 direkt auf der Finnenstruktur 103 ausgebildet wird, zwei unabhängige Kanäle bereit, die gleichzeitig durch denselben Gate-Stapel 110 aktiviert werden können. Daher kann die Halbleitervorrichtung 100 als ein Zweikanaltransistor (Dual-Channel Transistor, DCT), ein Zweikanal-Feldeffekttransistor (Dual-Channel Field Effect Transistor, DCFET) oder ein Dualmodalitäts-Feldeffekttransistor (Dual-Modality Field Effect Transistor, DMFET) bezeichnet werden. Weil Strom in dem in der Finnenstruktur 103 gebildeten Kanal und dem in der 2D-Materialschicht 1000 gebildeten Kanal fließen kann und sich die 2D-Materialschicht 1000 entlang der Seitenwände der Finnenstruktur 103 erstreckt, kann - im Vergleich zu einer ähnlichen Halbleitervorrichtung, die die 2D-Materialschicht 1000 in der Kanalregion nicht aufweist - die effektive Kanalbreite um einen Faktor zwischen etwa 1,8 und 2 erhöht werden, und der Ein-Zustands-Strom kann ebenfalls um einen Faktor zwischen etwa 1,8 und 2 erhöht werden.
  • Das Bilden des Gate-Stapels 110 kann eine Gate-Ersetzung umfassen, bei der ein Dummy-Gate-Stapel entfernt und durch den Gate-Stapel 110 ersetzt wird. In einigen Ausführungsformen kann das Bilden des Gate-Stapels 110 außerdem andere Zwischenprozesse umfassen, wie zum Beispiel das Abscheiden einer Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) über dem Werkstück 100, das Abscheiden einer Zwischenschichtdielektrikum-Schicht (Interlayer Dielectric, ILD-Schicht) über dem Werkstück 100, das Planarisieren der ILD-Schicht, und das Entfernen des Dummy-Gate-Stapels. Das Entfernen des Dummy-Gate-Stapels hinterlässt einen Gate-Graben, der durch die Gate-Abstandshalterschicht 118 definiert wird. Der in Block 210 zu bildende Gate-Stapel 110 wird in dem Gate-Graben angeordnet. Das Bilden des Gate-Stapels 110 kann des Weiteren einen CMP-Prozess nach dem Abscheiden umfassen, um Gate-Materialien in den Gate-Graben zu füllen. Der CMP-Prozess entfernt überschüssige Gate-Materialien, die auf der ILD-Schicht abgeschieden wurden, und planarisiert die Oberseite des Werkstücks.
  • Wir wenden uns nun den 2 und 3G zu. Das erste Verfahren 200 umfasst einen Block 214, in dem weitere Prozesse ausgeführt werden. In einigen Ausführungsformen können solche weiteren Prozesse das Bilden von Source-/Drain-Kontakten (oder Source-/Drain-Metallmerkmalen) 1006, wie in 3E veranschaulicht, das Bilden von Gate-Kontakten, das Bilden einer weiteren ILD-Schicht, das Bilden von Source-/Drain-Kontaktdurchkontaktierungen, und das Bilden weiterer Interconnect-Strukturen umfassen. Die Source-/Drain-Metallmerkmale 1006 können durch Metallabscheidung und Strukturierung gebildet werden, was einen Lithografieprozess und Ätzen umfasst. Alternativ können die Source/Drain-Metallmerkmale 1006 durch Bilden einer Zwischenschichtdielektrikum-Schicht (ILD-Schicht), Strukturieren der ILD-Schicht, um eine Öffnung zu bilden, Abscheiden eines Metalls in der Öffnung der ILD-Schicht, und Durchführen eines CMP-Prozesses gebildet werden.
  • Alternativ kann die Halbleitervorrichtung 100 des Weiteren eine dielektrische Schicht 1008 aufweisen, die unter der 2D-Materialschicht 1000 angeordnet ist, wie in 3H veranschaulicht. Insbesondere wird die dielektrische Schicht 1008 zwischen der ersten Kanalschicht (der Finnenstruktur 103 oberhalb des Isolationselements 106) und der zweiten Kanalschicht (der 2D-Materialschicht 1000) angeordnet. Die dielektrische Schicht 1008 kann Siliziumoxid, ein anderes geeignetes dielektrisches Material oder eine Kombination davon enthalten. Die Halbleitervorrichtung 100 mit der eingefügten dielektrischen Schicht 1008 in 3H kann durch ein beliebiges geeignetes Verfahren gebildet werden. In einigen Ausführungsformen wird das erste Verfahren 200 modifiziert, um die Halbleitervorrichtung 100 von 3H zu bilden, wie unten beschrieben. Der Block 204 umfasst das epitaxiale Züchten einer Silizium-Germanium-Schicht auf dem Substrat, einer Silizium-Schicht auf der Silizium-Germanium-Schicht, und dann der 2D-Materialschicht 1000 auf der Silizium-Schicht. Der Block 210 umfasst das Strukturieren der Finnenstruktur 103, um Gräben in den Source-/Drain-Regionen 104SD zu bilden, das Durchführen eines selektiven Ätzprozesses, um die Silizium-Germanium-Schicht durch die Gräben hindurch zu entfernen, das Abscheiden einer dielektrischen Schicht (wie zum Beispiel Siliziumoxid) in den Gräben, und danach das Durchführen eines epitaxialen Aufwachsens, um Source- und Drain-Elemente 108 zu bilden. Der selektive Ätzprozess kann des Weiteren das selektive Oxidieren der Silizium-Germanium-Schicht und das selektive Ätzen der oxidierten Silizium-Germanium-Schicht umfassen. In alternativen Ausführungsformen umfasst der Block 210 das Strukturieren der Finnenstruktur 103, um Gräben in den Source-/Drain-Regionen 104SD zu bilden, das Durchführen eines selektiven Oxidationsprozesses, um die Silizium-Germanium-Schicht durch die Gräben hindurch zu oxidieren, wodurch Silizium-Germanium-Oxid als die dielektrische Schicht 1008 gebildet wird, und das anschließende Durchführen eines epitaxialen Aufwachsens, um Source- und Drain-Elemente 108 zu bilden. In einigen Ausführungsformen kann die dielektrische Schicht 1008 durch ein anderes Verfahren gebildet werden, wie zum Beispiel eines, das in dem Verfahren 930, insbesondere in Block 934 von 18, beschrieben ist. In der vorliegenden Ausführungsform stellt die dielektrische Schicht 1008 einen Betriebsmodus bereit, bei dem nur die 2D-Materialschicht 1000 als ein Einzelkanal zu dem entsprechenden Transistor fungiert. In Weiterführung der Ausführungsform stellt nur ein einzelner 2D-Kanal auf einem Isolator ein Vorrichtungsverhalten bereit, das dem einer Silizium-auf-Isolator-Vorrichtung (Silicon On Insulator, SOI-Vorrichtung) ähnelt. Die dielektrische Schicht 1008 ist eine vergrabene dielektrische Schicht, wie zum Beispiel Siliziumoxid oder ein anderes geeignetes dielektrisches Material, mit einer zweckmäßigen Dicke, die bewirkt, dass das Einschalten der unteren planaren Silizium-Vorrichtung (oder des zweiten Kanals) verhindert wird, da es einen starken Kurzkanaleffekt (Short Channel Effect, SCE) aufweist, wodurch es für skalierte MOSFET-Vorrichtungen, wie zum Beispiel einen FET mit einer Gate-Länge von weniger als ein 15 nm, ungeeignet ist. Dementsprechend hat die entsprechende Vorrichtung weniger oder gar keine Kurzkanalprobleme, insbesondere für skalierte Feldeffekttransistoren mit einer Gate-Länge von weniger als ein 15 nm. In einigen Ausführungsformen besitzt die dielektrische Schicht 1008 eine Dicke im Bereich zwischen 10 nm und 20 nm. In einigen Ausführungsformen, in denen der Transistor nur die 2D-Materialschicht 1000 als eine Einzelkanalschicht hat, ist die Finnenstruktur, die sich unter der 2D-Materialschicht 1000 befindet, eine dielektrische Finne, die als ein Isolationselement fungiert, um den zweiten Kanal zu beseitigen und so das Kurzkanalproblem zu beheben.
  • In einigen Ausführungsformen stellt die dielektrische Schicht 1008 mehrere Betriebsmodi bereit, bei denen in Abhängigkeit von der Dicke der dielektrischen Schicht 1008 und der Größenordnung der Hochspannung nur die 2D-Materialschicht 1000 während einer niedrigen Betriebsspannung als ein Einzelkanal und während einer hohen Betriebsspannung als ein Dualkanal fungiert.
  • Die Halbleitervorrichtung 100 kann auch unter Verwendung eines Verfahrens wie dem in 4 gezeigten zweiten Verfahren 300 gebildet werden. Wie in den 4 und 5A zu sehen, umfasst das zweite Verfahren 300 einen Block 302, in dem ein Werkstück 100 bereitgestellt wird. Da das Werkstück 100 oben in Bezug auf das erste Verfahren 200 beschrieben wurde, wird hier der Kürze halber auf Details des Werkstücks 100 verzichtet.
  • Wie in den 4 und 5B zu sehen, umfasst das zweite Verfahren 300 einen Block 304, in dem ein Isolationselement 106 gebildet wird. Die Operationen in Block 304 ähneln denen in Block 206 des ersten Verfahrens 200, mit der Ausnahme, dass das Isolationselement 106 vor dem Abscheiden der 2D-Materialschicht 1000 gebildet wird. Auf eine detaillierte Beschreibung der Zusammensetzung und des Bildens des Isolationselements 106 wird hier der Kürze halber verzichtet. Wie in 5B gezeigt, steht das Isolationselement 106 in direktem Kontakt mit Seitenwänden des Basisabschnitts 104B und der Oberseite des Substrats 102. Zwischen dem Substrat 102 und dem Isolationselement 106 ist keine 2D-Materialschicht 1000 angeordnet.
  • Wie in den 4 und 5C gezeigt, umfasst das zweite Verfahren 300 einen Block 306, in dem die 2D-Materialschicht 1000 selektiv auf die Finnenstruktur 103 abgeschieden wird. Im Unterschied zu den Operationen in Block 204 des ersten Verfahrens 200 erfolgt das Abscheiden der 2D-Materialschicht 1000 in Block 306 selektiv zu der Finnenstruktur 103, und die 2D-Materialschicht 1000 wird nicht nennenswert über dem Isolationselement 106 gebildet. In einigen Implementierungen kann das selektive Abscheiden bei einer Prozesstemperatur erfolgen, bei der sich die 2D-Materialschicht 1000 nicht auf dem Isolationselement 106 abscheidet, das eine größere Gitterfehlanpassung in Bezug auf die 2D-Materialschicht 1000 aufweist. Vielmehr wird die 2D-Materialschicht 1000 selektiv auf der Finnenstruktur 103 abgeschieden, die eine kleinere Gitterfehlanpassung in Bezug auf die 2D-Materialschicht 1000 aufweist. In einigen Ausführungsformen kann die 2D-Materialschicht 1000 Graphen, Wolframsulfid (WS2), Wolframtellurid (WTe2), Wolframselenid (WSe2), Molybdänsulfid (MoS2), Molybdäntellurid (WTe2), Molybdänselenid (WSe2), schwarzen Phosphor oder ein geeignetes 2D-Material enthalten, das eine wesentliche Bandausrichtung auf das Halbleitermaterial der Finnenstruktur 103 aufweist. Die 2D-Materialschicht 1000 kann mit einem Dotanden dotiert sein, wie zum Beispiel Schwefel (S), Selen (Se), Tellur (Te), Zirkonium (Zr), Hafnium (Hf), Wolfram (W), Molybdän (Mo), Bor (B), Sauerstoff (O), Stickstoff (N), Kohlenstoff (C), Silizium (Si) oder Zinn (Sn). In Block 306 kann die 2D-Materialschicht 1000 durch epitaxiales Wachstum oder ALD abgeschieden werden. In 3C können die 2D-Materialschicht 1000 und die Finnenstruktur 103, die nicht von dem Isolationselement 106 bedeckt sind, gemeinsam als ein Kanalelement 104 bezeichnet werden. In diesem Fall wird die 2D-Materialschicht 1000 so strukturiert, dass sie während des späteren Bildens der Dummy-Gate-Struktur auf den Dummy-Gate-Stapel ausgerichtet ist.
  • In einigen Ausführungsformen wird die 2D-Materialschicht 1000 in der Kanalregion 104C durch einen anderen geeigneten Prozess gebildet. Eine strukturierte Maske wird auf dem Werkstück 100 durch einen Lithografieprozess und Ätzen gebildet. Die strukturierte Maske enthält eine Öffnung, die auf die Kanalregion 104C ausgerichtet ist. Dann wird ein Ätzprozess auf die Finnenstruktur 103 durch die Öffnung der strukturierten Maske hindurch angewendet, wobei die strukturierte Maske als eine Ätzmaske verwendet wird, wodurch eine Aussparung auf der Finnenstruktur innerhalb der Kanalregion 104C gebildet wird. Danach wird die 2D-Materialschicht 1000 in der Aussparung so abgeschieden, dass die Oberseite der 2D-Materialschicht 1000 mit der Oberseite der Finnenstruktur 103 im Wesentlichen koplanar ist.
  • Wie in den 4 und 5D zu sehen, umfasst das zweite Verfahren 300 einen Block 308 zum Bilden einer Dummy-Gate-Struktur. Obgleich nicht explizit gezeigt, kann das Bilden der Dummy-Gate-Struktur zwischen dem Bilden der 2D-Materialschicht 1000 in Block 306 und dem Bilden der Source- und Drain-Elemente 108 in Block 310 erfolgen (was unten noch näher beschrieben wird). In einigen Ausführungsformen weist die Dummy-Gate-Struktur einen Dummy-Gate-Stapel 1002 und eine Gate-Abstandshalterschicht 118 auf. Das Bilden der Dummy-Gate-Struktur umfasst das Bilden eines Dummy-Gate-Stapels 1002 über dem Kanalelement 104, was des Weiteren das Abscheiden von Dummy-Gate-Material umfasst, und das Strukturieren des Dummy-Gate-Materials, um den Dummy-Gate-Stapel 1002 zu bilden, durch ein Verfahren, das einen Lithografieprozess und Ätzen umfasst und des Weiteren die Verwendung einer Hartmaske als eine Ätzmaske umfassen kann. Insbesondere umfasst das Strukturieren des Dummy-Gate-Materials das Fortsetzen des entsprechenden Ätzprozesses, um die 2D-Materialschicht 1000 so zu strukturieren, dass die 2D-Materialschicht 1000 auf den Dummy-Gate-Stapel 1002 ausgerichtet ist. In diesem Fall kann der Ätzprozess mehrere Ätzschritte mit verschiedenen Ätzmitteln umfassen, um jeweilige Materialschichten, einschließlich des Dummy-Gate-Materials und der 2D-Materialschicht 1000, zu ätzen. In einigen Ausführungsformen wird nach dem Strukturierungsprozess zum Bilden des Dummy-Gate-Stapels 1002 und der 2D-Materialschicht 1000, die so strukturiert wird, dass sie auf den Dummy-Gate-Stapel 1002 ausgerichtet ist, ein epitaxiales Wachstum angewendet, um eine Halbleitermaterialschicht 1012 selektiv so abzuscheiden, dass die Halbleitermaterialschicht 1012 selektiv auf der Oberfläche der Finnenstruktur 103 gezüchtet wird. Das selektive epitaxiale Wachstum wird so gesteuert, dass die Halbleitermaterialschicht 1012 bis auf eine Ebene gezüchtet wird, das im Wesentlichen mit der Oberseite der 2D-Materialschicht 1000 übereinstimmt, wie in 5E gezeigt. In der vorliegenden Ausführungsform enthält die Halbleitermaterialschicht 1012 ein Halbleitermaterial, das das gleiche ist wie das des Substrats 102, wie zum Beispiel Silizium.
  • In einigen Ausführungsformen, in denen ein Gate-Last-Prozess (bei dem die Gate-Elektrode gebildet wird, um die Dummy-Gate-Elektrode des Dummy-Gate-Stapels zu ersetzen) angewendet wird, kann der Dummy-Gate-Stapel 1002 die Grenzflächenschicht 112, eine dielektrische Schicht 114 mit hohem k-Wert und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, aufweisen, wie in 5D veranschaulicht. In einigen Ausführungsformen, in denen ein Last-Prozess mit hohem k-Wert (bei dem sowohl die Gate-Elektrode als auch die Gate-Dielektrikumschicht gebildet werden, um den Dummy-Gate-Stapel zu ersetzen) verwendet wird, kann der Dummy-Gate-Stapel 1002 eine dielektrische Schicht, wie zum Beispiel Siliziumoxid, und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, enthalten.
  • Der Block 308 kann des Weiteren das Bilden von LDD-Elementen 1010 in der Halbleitermaterialschicht 1012 durch ein geeignetes Verfahren, wie zum Beispiel Ionenimplantation, umfassen. In der gezeigten Ausführungsform wird das Bilden der LDD-Elemente 1010 nach dem Bilden der Dummy-Gate-Elektrode 1004 und vor dem Bilden der Gate-Abstandshalterschicht 118 (was unten noch beschrieben wird) implementiert.
  • Der Block 308 kann des Weiteren das Bilden einer Gate-Abstandshalterschicht 118 an den Seitenwänden des Dummy-Gate-Stapels 1002 durch Abscheiden der Gate-Abstandshalterschicht 118 und Zurückätzen der Gate-Abstandshalterschicht 118 durch ein anisotropes Ätzen, wie zum Beispiel Plasmaätzen, wie in 5E veranschaulicht, umfassen.
  • Wie in den 4 und 5E gezeigt, umfasst das zweite Verfahren 300 einen Block 310 zum Bilden der Source/Drain-Elemente 108. Das Bilden der Source-/Drain-Elemente 108 kann das Aussparen der Source-/Drain-Region 104SD und das epitaxiale Wachstum der Source-/Drain-Elemente 108 umfassen. Insbesondere enthalten die Source-/Drain-Elemente 108 ein oder mehrere Halbleitermaterialien, um eine bessere Integration mit den LDD-Elementen 1010 und dem Kanalelement 104 (insbesondere der 2D-Materialschicht 1000) mit reduziertem Kontaktwiderstand zu dem Kanalelement 104 zu erreichen. Dies liegt daran, dass die 2D-Materialschicht 1000 eine begrenzte Dicke und eine reduzierte Kontaktfläche mit dem Source-/Drain-Element hat. In einigen Ausführungsformen enthalten die Source-/Drain-Elemente 108 mit Phosphor oder Arsen dotiertes Silizium für n-FETs oder mit Bor dotiertes Silizium-Germanium für p-FETs.
  • Wie in den 4 und 5F zu sehen, umfasst das zweite Verfahren 300 einen Block 312, in dem der Gate-Stapel 110 über dem Kanalelement 104 gebildet wird. Da die Zusammensetzung und das Bilden des Gate-Stapels 110 oben in Bezug auf den Block 212 des ersten Verfahrens 200 beschrieben wurden, wird hier der Kürze halber auf eine detaillierte Beschreibung des Gate-Stapels 110 verzichtet. Ähnlich wie bei der in 3F gezeigten Halbleitervorrichtung 100 ist der Gate-Stapel 110 in 5F über dem Kanalelement 104 angeordnet, das die 2D-Materialschicht 1000 und die Finnenstruktur 103 aufweist. Die Finnenstruktur 103 und die 2D-Materialschicht 1000 stellen zwei unabhängige Kanäle bereit, die gleichzeitig durch denselben Gate-Stapel 110 aktiviert werden können. Aus ähnlichen Gründen ist die Halbleitervorrichtung 100 in 5D ein DCFET. Weil Strom in dem in der Finnenstruktur 103 gebildeten Kanal und dem in der 2D-Materialschicht 1000 gebildeten Kanal fließen kann, kann - im Vergleich zu einer ähnlichen Halbleitervorrichtung, die die 2D-Materialschicht 1000 in der Kanalregion nicht aufweist - die effektive Kanalbreite um einen Faktor zwischen etwa 1,8 und 2 erhöht werden, und der Ein-Zustands-Strom kann ebenfalls um einen Faktor zwischen etwa 1,8 und 2 erhöht werden.
  • Wir wenden uns nun den 4 und 5G zu. Das zweite Verfahren 300 umfasst einen Block 314, in dem weitere Prozesse ausgeführt werden. In einigen Ausführungsformen können solche weiteren Prozesse das Bilden von Source/Drain-Kontakten 1006, das Bilden von Gate-Kontakten, das Bilden einer weiteren ILD-Schicht, das Bilden von Source/Drain-Kontaktdurchkontaktierungen, und das Bilden weiterer Interconnect-Strukturen umfassen.
  • In anderen Ausführungsformen wird die 2D-Materialschicht 1000 in Block 312 gebildet. Der Block 312 umfasst das Entfernen des Dummy-Gate-Stapels 1002, wodurch der Gate-Graben entsteht, das Aussparen der Finnenstruktur 103 in dem Gate-Graben durch Ätzen, das selektive Abscheiden der 2D-Materialschicht in dem Gate-Graben, das Abscheiden von Gate-Materialien zum Bilden des Gate-Stapels 110, und das Durchführen eines CMP-Prozesses.
  • Alternativ kann die Halbleitervorrichtung 100 des Weiteren eine dielektrische Schicht 1008 aufweisen, die unter der 2D-Materialschicht 1000 angeordnet ist, wie in 5H veranschaulicht. Insbesondere wird die dielektrische Schicht 1008 zwischen der ersten Kanalschicht (der Finnenstruktur 103 oberhalb des Isolationselements 106) und der zweiten Kanalschicht (der 2D-Materialschicht 1000) angeordnet. Die dielektrische Schicht 1008 kann Siliziumoxid, ein anderes geeignetes dielektrisches Material oder eine Kombination davon enthalten. Die Halbleitervorrichtung 100 mit der eingefügten dielektrischen Schicht 1008 in 5H kann durch ein beliebiges geeignetes Verfahren gebildet werden. In einigen Ausführungsformen wird das zweite Verfahren 300 modifiziert, um die Halbleitervorrichtung 100 von 5H zu bilden, wie unten beschrieben. Der Block 306 wird so modifiziert, dass er das epitaxiale Züchten einer Silizium-Germanium-Schicht auf dem Substrat und anschließend das Abscheiden der 2D-Materialschicht 1000 auf der Silizium-Germanium-Schicht umfasst. Der Block 310 umfasst das Strukturieren der Finnenstruktur 103, um Gräben in den Source-/Drain-Regionen 104SD zu bilden, das Durchführen eines selektiven Ätzprozesses, um die Silizium-Germanium-Schicht durch die Gräben hindurch zu entfernen, das Abscheiden einer dielektrischen Schicht (wie zum Beispiel Siliziumoxid) in den Gräben, und danach das Durchführen eines epitaxialen Aufwachsens, um Source- und Drain-Elemente 108 zu bilden. Der selektive Ätzprozess kann des Weiteren das selektive Oxidieren der Silizium-Germanium-Schicht und das selektive Ätzen der oxidierten Silizium-Germanium-Schicht umfassen. In alternativen Ausführungsformen umfasst der Block 310 das Strukturieren der Finnenstruktur 103, um Gräben in den Source-/Drain-Regionen 104SD zu bilden, das Durchführen eines selektiven Oxidationsprozesses, um die Silizium-Germanium-Schicht durch die Gräben hindurch zu oxidieren, wodurch Silizium-Germanium-Oxid als die dielektrische Schicht 1008 gebildet wird, und das anschließende Durchführen eines epitaxialen Aufwachsens, um Source- und Drain-Elemente 108 zu bilden. In einigen Ausführungsformen kann die dielektrische Schicht 1008 durch ein anderes Verfahren gebildet werden, wie zum Beispiel eines, das in dem Verfahren 930, insbesondere in Block 934 von 18, beschrieben ist. Wie oben in Bezug auf 3H beschrieben, enthält das Kanalelement 104, wenn die dielektrische Schicht 1008 vorhanden und dick genug ist, nur die 2D-Materialschicht 1000 als einen einzelnen Kanal, während der Volumenhalbleiter, der unter der dielektrischen Schicht 1008 liegt, unterdrückt und nicht eingeschaltet wird.
  • Die Halbleitervorrichtung 100 kann auch unter Verwendung eines Verfahrens wie dem in 6 gezeigten dritten Verfahren 400 gebildet werden. Wie in den 6, 7A und 7E zu sehen, umfasst das dritte Verfahren 400 einen Block 402, in dem ein Werkstück 100 bereitgestellt wird. Da das Werkstück 100 oben in Bezug auf das erste Verfahren 200 beschrieben wurde, wird hier der Kürze halber auf Details des Werkstücks 100 verzichtet.
  • Wie in den 6 und 7B zu sehen, umfasst das dritte Verfahren 400 einen Block 404, in dem ein Isolationselement 106 gebildet wird. Die Operationen in Block 404 ähneln denen in Block 304 des zweiten Verfahrens 300. Auf eine detaillierte Beschreibung der Zusammensetzung und des Bildens des Isolationselements 106 wird hier der Kürze halber verzichtet. Wie in 7B gezeigt, steht das Isolationselement 106 in direktem Kontakt mit Seitenwänden des Basisabschnitts 104B und der Oberseite des Substrats 102. Zwischen dem Substrat 102 und dem Isolationselement 106 ist keine 2D-Materialschicht 1000 angeordnet.
  • Wie in den 6, 7C, 7D und 7F gezeigt, umfasst das dritte Verfahren 400 einen Block 406, in dem eine 2D-Materialschicht 1000 auf der Finnenstruktur 103 und dem Isolationselement 106 abgeschieden wird. In einigen Ausführungsformen ist das Abscheiden in Block 406 für die Finnenstruktur 103 nicht selektiv und scheidet die 2D-Materialschicht 1000 flächendeckend auf der Finnenstruktur 103 und der Oberseite des Isolationselements 106 ab. In einigen Ausführungsformen kann die 2D-Materialschicht 1000 Graphen, Wolframsulfid (WS2), Wolframtellurid (WTe2), Wolframselenid (WSe2), Molybdänsulfid (MoS2), Molybdäntellurid (WTe2), Molybdänselenid (WSe2), schwarzen Phosphor oder ein geeignetes 2D-Material enthalten, das eine wesentliche Bandausrichtung auf das Halbleitermaterial der Finnenstruktur 103 aufweist. Die 2D-Materialschicht 1000 kann mit einem Dotanden dotiert sein, wie zum Beispiel Schwefel (S), Selen (Se), Tellur (Te), Zirkonium (Zr), Hafnium (Hf), Wolfram (W), Molybdän (Mo), Bor (B), Sauerstoff (O), Stickstoff (N), Kohlenstoff (C), Silizium (Si) oder Zinn (Sn). In Block 406 kann die 2D-Materialschicht 1000 durch epitaxiales Wachstum, CVD oder ALD abgeschieden werden. In Fortführung der Ausführungsformen kann die 2D-Materialschicht 1000 weiter so strukturiert werden, dass die Abschnitte der 2D-Materialschicht 1000, die auf dem Isolationselement 106 angeordnet sind, entfernt werden, wie in 7D veranschaulicht. Der Strukturierungsprozess umfasst den Lithografieprozess und das Ätzen.
  • In einigen Ausführungsformen ist das Abscheiden in Block 406 ein selektives Abscheiden, das die 2D-Materialschicht 1000 selektiv auf der Finnenstruktur 103 abscheidet, wie in 7D veranschaulicht. In diesem Fall ähneln die Operationen in Block 406 denen in Block 306. Auf eine detaillierte Beschreibung der Zusammensetzung und des Bildens der 2D-Materialschicht 1000 wird hier der Kürze halber verzichtet.
  • Wie in den 6 und 7G zu sehen, umfasst das dritte Verfahren 400 einen Block 408 zum Bilden einer Dummy-Gate-Struktur. In einigen Ausführungsformen weist die Dummy-Gate-Struktur einen Dummy-Gate-Stapel 1002 und eine Gate-Abstandshalterschicht 118 auf. Das Bilden der Dummy-Gate-Struktur umfasst das Bilden eines Dummy-Gate-Stapels 1002 über dem Kanalelement 104, was des Weiteren das Abscheiden von Dummy-Gate-Material umfasst, und das Strukturieren des Dummy-Gate-Materials, um den Dummy-Gate-Stapel 1002 zu bilden, durch ein Verfahren, das einen Lithografieprozess und Ätzen umfasst und des Weiteren die Verwendung einer Hartmaske als eine Ätzmaske umfassen kann. In einigen Ausführungsformen, in denen ein Gate-Last-Prozess verwendet wird, kann der Dummy-Gate-Stapel 1002 die Grenzflächenschicht 112, eine dielektrische Schicht 114 mit hohem k-Wert und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, aufweisen. In einigen Ausführungsformen, in denen ein Last-Prozess mit hohem k-Wert verwendet wird, kann der Dummy-Gate-Stapel 1102 eine dielektrische Schicht, wie zum Beispiel Siliziumoxid, und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, aufweisen.
  • Der Block 408 kann des Weiteren das Bilden von LDD-Elementen 1010 in der 2D-Materialschicht 1000 durch ein geeignetes Verfahren, wie zum Beispiel Ionenimplantation, umfassen. In der gezeigten Ausführungsform wird das Bilden der LDD-Elemente 1010 zwischen dem Bilden der Dummy-Gate-Elektrode 1002 und dem Bilden der Gate-Abstandshalterschicht 118 (was unten noch beschrieben wird) implementiert. Wie die Finnenstruktur 103 kann die 2D-Materialschicht, mit einem Dotanden dotiert sein, wie zum Beispiel Schwefel (S), Selen (Se), Tellur (Te), Zirkonium (Zr), Hafnium (Hf), Wolfram (W), Molybdän (Mo), Bor (B), Sauerstoff (O), Stickstoff (N), Kohlenstoff (C), Silizium (Si) oder Zinn (Sn).
  • Der Block 408 kann des Weiteren das Bilden einer Gate-Abstandshalterschicht 118 an den Seitenwänden des Dummy-Gate-Stapels 1002 durch Abscheiden der Gate-Abstandshalterschicht 118 und Zurückätzen der Gate-Abstandshalterschicht 118 durch ein anisotropes Ätzen, wie zum Beispiel Plasmaätzen, wie in 7G veranschaulicht, umfassen. Das Bilden der Gate-Abstandshalterschicht 118 wird nach dem Bilden der LDD-Elemente 1010 ausgeführt.
  • Wie in den 6 und 7H gezeigt, umfasst das dritte Verfahren 400 einen Block 410 zum Strukturieren der Finnenstruktur 103, um Gräben 1020 innerhalb der Source-/Drain-Bereiche 104SD zu bilden. Der in Block 410 auf die Finnenstruktur angewendete Strukturierungsprozess umfasst einen Lithografieprozess und Ätzen und kann eine strukturierte Maske als eine Ätzmaske verwenden. Die Dummy-Gate-Struktur fungiert auch als eine Ätzmaske während des Strukturierungsprozesses, dergestalt, dass die Gräben 1020 auf die Ränder der Gate-Abstandshalterschicht 118 ausgerichtet sind.
  • Wie in den 6 und 7I gezeigt, umfasst das dritte Verfahren 400 einen Block 412 zum Bilden der Source/Drain-Elemente 108, wie zum Beispiel durch epitaxiales Wachstum. Insbesondere enthalten die Source-/Drain-Elemente 108 ein oder mehrere Halbleitermaterialien, um eine bessere Integration mit den LDD-Elementen 1010 und dem Kanalelement 104 (insbesondere der 2D-Materialschicht 1000) mit reduziertem Kontaktwiderstand zu dem Kanalelement 104 zu erreichen. Dies liegt daran, dass die 2D-Materialschicht 1000 eine begrenzte Dicke und eine reduzierte Kontaktfläche mit dem Source-/Drain-Element hat. In einigen Ausführungsformen enthalten die Source-/Drain-Elemente 108 mit Phosphor oder Arsen dotiertes Silizium für n-FETs oder mit Bor dotiertes Silizium-Germanium für p-FETs. In der gezeigten Ausführungsform wird das epitaxiale Wachstum so gesteuert, dass die Source- und Drain-Elemente 108 mit einer Oberseite gebildet werden, die im Wesentlichen mit der Oberseite des Dummy-Gate-Stapels 1002 übereinstimmt, wie in 7I veranschaulicht.
  • Wie in den 6, 7J und 7K zu sehen, umfasst das dritte Verfahren 400 einen Block 414, in dem der Gate-Stapel 110 über dem Kanalelement 104 gebildet wird. Da die Zusammensetzung und das Bilden des Gate-Stapels 110 oben in Bezug auf den Block 212 des ersten Verfahrens 200 beschrieben wurden, wird hier der Kürze halber auf eine detaillierte Beschreibung des Gate-Stapels 110 verzichtet. Ähnlich wie bei der in 3F gezeigten Halbleitervorrichtung 100 ist der Gate-Stapel 110 in 7K über dem Kanalelement 104 angeordnet, das die 2D-Materialschicht 1000 und die Finnenstruktur 103 aufweist. Die Finnenstruktur 103 und die 2D-Materialschicht 1000 stellen zwei unabhängige Kanäle bereit, die gleichzeitig durch denselben Gate-Stapel 110 aktiviert werden können. Aus ähnlichen Gründen ist die Halbleitervorrichtung 100 in 7K ein DCFET. Weil Strom in dem in der Finnenstruktur 103 gebildeten Kanal und dem in der 2D-Materialschicht 1000 gebildeten Kanal fließen kann, kann die effektive Kanalbreite im Vergleich zu einer ähnlichen Halbleitervorrichtung, die die 2D-Materialschicht 1000 in der Kanalregion nicht aufweist, um einen Faktor zwischen etwa 1,8 und 2 erhöht werden, und der Ein-Zustands-Strom kann ebenfalls um einen Faktor zwischen etwa 1,8 und 2 erhöht werden.
  • Die Operationen in Block 414 umfassen das Entfernen des Dummy-Gate-Stapels 1002, was zu einem Gate-Graben 1022 führt, wie in 7J veranschaulicht, und das Bilden der Gate-Struktur 116, wie in 7K veranschaulicht. Insbesondere wird der Gate-Graben 1022 durch die Seitenwände der Gate-Abstandshalterschicht 118 und die Source- und Drain-Elemente 108 definiert, wenn die Source- und Drain-Elemente 108 bis zur Oberseite des Dummy-Gate-Stapels 1002 erweitert werden. Das Bilden des Gate-Stapels 110 umfasst das Abscheiden des Gate-Dielektrikums 1024 und der Gate-Elektrode 116 und das Durchführen eines CMP-Prozesses, der überschüssige Gate-Materialien, die auf der Gate-Abstandshalterschicht 118 und den Source- und Drain-Elementen 108 angeordnet sind, entfernt und die Oberseite planarisiert. In einigen Ausführungsformen weist das Gate-Dielektrikum 1024 eine Grenzflächenschicht 112 und eine dielektrische Schicht 114 mit hohem k-Wert auf, und die Gate-Elektrode 116 weist mehrere leitfähige Materialien auf, wie zum Beispiel eine Austrittsarbeitsmetallschicht und eine Füllmetallschicht. Dementsprechend weisen die Source- und Drain-Elemente 108 eine Oberseite auf, die koplanar zu der Oberseite des Gate-Stapels 110 verläuft.
  • Wir wenden uns nun den 6 und 7L zu. Das dritte Verfahren 400 umfasst einen Block 416, in dem weitere Prozesse ausgeführt werden. In einigen Ausführungsformen können solche weiteren Prozesse das Bilden von Source/Drain-Kontakten 1006, das Bilden von Gate-Kontakten, das Bilden einer weiteren ILD-Schicht, das Bilden von Source/Drain-Kontaktdurchkontaktierungen, und das Bilden weiterer Interconnect-Strukturen umfassen.
  • Die Halbleitervorrichtung 100 von 7L wird in den 7M, 7N und 7O weiter veranschaulicht. 7M ist eine Schnittansicht der Halbleitervorrichtung 100, 7N ist eine Schnittansicht der Halbleitervorrichtung 100 in 7L entlang der Strichlinie NN', und 7O ist eine Schnittansicht der Halbleitervorrichtung 100 in 7L entlang der Strichlinie OO'. Insbesondere weist die Gate-Dielektrikumschicht 1024 eine Grenzflächenschicht 112 und eine dielektrische Schicht 114 mit hohem k-Wert. Die dielektrische Schicht 114 mit hohem k-Wert ist U-förmig, um sich um die Gate-Elektrode 116 herum zu legen.
  • Die Halbleitervorrichtung 100 in 1 kann auch unter Verwendung eines Verfahrens wie dem in 8 gezeigten vierten Verfahren 500 gebildet werden. Wie in den 8, 9A und 9C zu sehen, umfasst das vierte Verfahren 500 einen Block 502, in dem ein Werkstück 100 bereitgestellt wird. Da das Werkstück 100 oben in Bezug auf das erste Verfahren 200 beschrieben wurde, wird hier der Kürze halber auf Details des Werkstücks 100 verzichtet.
  • Wie in den 8 und 9B zu sehen, umfasst das vierte Verfahren 500 einen Block 504, in dem ein Isolationselement 106 gebildet wird. Die Operationen in Block 504 ähneln denen in Block 304 des zweiten Verfahrens 300. Auf eine detaillierte Beschreibung der Zusammensetzung und des Bildens des Isolationselements 106 wird hier der Kürze halber verzichtet. Wie in 9B gezeigt, steht das Isolationselement 106 in direktem Kontakt mit Seitenwänden des Basisabschnitts 104B und der Oberseite des Substrats 102. Zwischen dem Substrat 102 und dem Isolationselement 106 ist keine 2D-Materialschicht 1000 angeordnet.
  • Wie in den 8 und 9D zu sehen, umfasst das vierte Verfahren 500 einen Block 506 zum Bilden einer Dummy-Gate-Struktur. In einigen Ausführungsformen weist die Dummy-Gate-Struktur einen Dummy-Gate-Stapel 1002 und eine Gate-Abstandshalterschicht 118 auf. Das Bilden der Dummy-Gate-Struktur umfasst das Bilden eines Dummy-Gate-Stapels 1002 über der Finnenstruktur 103, was des Weiteren das Abscheiden von Dummy-Gate-Material umfasst, und das Strukturieren des Dummy-Gate-Materials, um den Dummy-Gate-Stapel 1002 zu bilden, durch ein Verfahren, das einen Lithografieprozess und Ätzen umfasst und des Weiteren die Verwendung einer Hartmaske als eine Ätzmaske umfassen kann. In einigen Ausführungsformen, in denen ein Gate-Last-Prozess verwendet wird, kann der Dummy-Gate-Stapel 1002 die Grenzflächenschicht 112, eine dielektrische Schicht 114 mit hohem k-Wert und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, aufweisen. In einigen Ausführungsformen, in denen ein Last-Prozess mit hohem k-Wert verwendet wird, kann der Dummy-Gate-Stapel 1102 eine dielektrische Schicht, wie zum Beispiel Siliziumoxid, und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, aufweisen.
  • Der Block 506 umfasst des Weiteren das Bilden einer Gate-Abstandshalterschicht 118 an den Seitenwänden des Dummy-Gate-Stapels 1002 durch Abscheiden der Gate-Abstandshalterschicht 118 und Zurückätzen der Gate-Abstandshalterschicht 118 durch ein anisotropes Ätzen, wie zum Beispiel Plasmaätzen, wie in 9D veranschaulicht. Der Dummy-Gate-Stapel 1002 und die Gate-Abstandshalterschicht 118 werden auf der Finnenstruktur 103 angeordnet und haben einen direkten Kontakt mit ihr.
  • Wie in den 8 und 9E gezeigt, umfasst das vierte Verfahren 500 einen Block 508 zum Strukturieren der Finnenstruktur 103, um Gräben (Aussparungen) 1020 innerhalb der Source/Drain-Regionen 104SD zu bilden Der in Block 410 auf die Finnenstruktur angewendete Strukturierungsprozess umfasst einen Lithografieprozess und Ätzen und kann eine strukturierte Maske als eine Ätzmaske verwenden. Die Dummy-Gate-Struktur fungiert auch als eine Ätzmaske während des Strukturierungsprozesses, dergestalt, dass die Gräben 1020 auf die Ränder der Gate-Abstandshalterschicht 118 ausgerichtet sind.
  • Wie in den 8 und 9F gezeigt, umfasst das vierte Verfahren 500 einen Block 510 zum Bilden der Source/Drain-Elemente 108, wie zum Beispiel durch epitaxiales Wachstum. Insbesondere enthalten die Source-/Drain-Elemente 108 ein oder mehrere Halbleitermaterialien. In einigen Ausführungsformen enthalten die Source-/Drain-Elemente 108 mit Phosphor oder Arsen dotiertes Silizium für n-FETs oder mit Bor dotiertes Silizium-Germanium für p-FETs. In der gezeigten Ausführungsform wird das epitaxiale Wachstum so gesteuert, dass die Source- und Drain-Elemente 108 mit einer Oberseite gebildet werden, die im Wesentlichen mit der Oberseite des Dummy-Gate-Stapels 1002 übereinstimmt, wie in 9F veranschaulicht.
  • Wie in den 8 und 9G zu sehen, umfasst das vierte Verfahren 500 einen Block 512, in dem der Dummy-Gate-Stapel 1002 durch einen Ätzprozess entfernt wird, wodurch ein Gate-Graben 1022 entsteht. Der Gate-Graben 1022 wird durch die Gate-Abstandshalterschicht 118 und die Source- und Drain-Elemente 108 definiert.
  • Wie in den 8, 9H und 9I gezeigt, umfasst das vierte Verfahren 500 einen Block 514, in dem eine 2D-Materialschicht 1000 auf der Finnenstruktur 103 mit dem Gate-Graben 1022 abgeschieden wird. In einigen Ausführungsformen umfassen die Operationen in Block 514 das weitere Aussparen der Finnenstruktur 103 innerhalb des Gate-Grabens 1022 durch einen geeigneten Ätzprozess. Zum Beispiel kann eine KOH-Lösung verwendet werden, um die Finnenstruktur 103 dort auszusparen, wo der obere Abschnitt der Finnenstruktur 103 Silizium ist, wodurch eine Aussparung 1026 der Finnenstruktur in dem Gate-Graben 1022 gebildet wird, wie in 9H veranschaulicht.
  • Zu den Operationen in Block 514 gehört auch das Abscheiden der 2D-Materialschicht 1000 in der Ausnehmung 1026 der Finnenstruktur 103 durch ein geeignetes Verfahren, wie zum Beispiel ein selektives Abscheiden. Bei dem selektiven Abscheiden wird die 2D-Materialschicht 1000 selektiv auf der Fläche der Finnenstruktur 103 abgeschieden, aber es erfolgt kein Abscheiden auf anderen Materialien (einschließlich der Gate-Abstandshalterschicht 118). In einigen Ausführungsformen kann die 2D-Materialschicht 1000 zusätzlich auf den Oberseiten der Source- und Drain-Elemente 108 abgeschieden werden, da die Source- und Drain-Elemente 108 und die Finnenstruktur 103 ein ähnliches oder gleiches Material (zum Beispiel Silizium) enthalten können. Diese Abschnitte der 2D-Materialschicht 1000 auf den Source- und Drain-Elementen 108 können anisotrop entfernt werden, werden aber zu einem späteren Zeitpunkt entfernt, wie zum Beispiel durch ein CMP-Verfahren während der Operationen zum Bilden des Gate-Stapels 110 (was später noch beschrieben wird). Das epitaxiale Wachstum kann so gesteuert werden, dass die 2D-Materialschicht 1000 die Ausnehmung 1026 im Wesentlichen ausfüllt und im Wesentlichen die gleiche Höhe der Finnenstruktur 103 vor dem Ausnehmungsprozess erreicht, wie in 9J veranschaulicht. In einigen Ausführungsformen kann die 2D-Materialschicht 1000 Graphen, Wolframsulfid (WS2), Wolframtellurid (WTe2), Wolframselenid (WSe2), Molybdänsulfid (MoS2), Molybdäntellurid (WTe2), Molybdänselenid (WSe2), schwarzen Phosphor oder ein geeignetes 2D-Material enthalten, das eine wesentliche Bandausrichtung auf das Halbleitermaterial der Finnenstruktur 103 aufweist. Die 2D-Materialschicht 1000 kann mit einem Dotanden dotiert sein, wie zum Beispiel Schwefel (S), Selen (Se), Tellur (Te), Zirkonium (Zr), Hafnium (Hf), Wolfram (W), Molybdän (Mo), Bor (B), Sauerstoff (O), Stickstoff (N), Kohlenstoff (C), Silizium (Si) oder Zinn (Sn). In Block 508 kann die 2D-Materialschicht 1000 durch epitaxiales Wachstum, CVD oder ALD abgeschieden werden.
  • Wie in den 8 und 9J zu sehen, umfasst das vierte Verfahren 500 einen Block 516, in dem der Gate-Stapel 110 über dem Kanalelement 104 gebildet wird. Insbesondere wird der Gate-Stapel, der das Gate-Dielektrikum 1024 und die Gate-Elektrode 116 aufweist, in dem Gate-Graben 1022 durch Abscheidungen gebildet. In der gezeigten Ausführungsform sind die Gate-Elektrode 116 und das Gate-Dielektrikum 1024 auf die 2D-Materialschicht 1000 ausgerichtet. Die Gate-Elektrode 116, das Gate-Dielektrikum 1024 und die 2D-Materialschicht 1000 erstrecken sich jeweils zwischen den inneren Rändern der Gate-Abstandshalterschicht 118 entlang der X-Richtung. Außerdem ist die Oberseite der 2D-Materialschicht 1000 gemäß der gezeigten Ausführungsform mit der Unterseite der Gate-Abstandshalterschicht 118 koplanar. Da das Gate-Dielektrikum 1024 in dem Gate-Graben 1022 abgeschieden wird und auf der Bodenfläche und an Seitenwänden des Gate-Grabens 1022 angeordnet wird, kann die Gate-Dielektrikum-Schicht 1024 dem Profil des Gate-Dielektrikums 1024 konform U-förmig sein.
  • Der Gate-Graben 1022 wird durch die Seitenwände der Gate-Abstandshalterschicht 118 und die Source- und Drain-Elemente 108 definiert, wenn die Source- und Drain-Elemente 108 bis zur Oberseite der Gate-Abstandshalterschicht 118 erweitert werden. Das Bilden des Gate-Stapels 110 umfasst das Abscheiden des Gate-Dielektrikums 1024 und der Gate-Elektrode 116 und das Durchführen eines CMP-Prozesses, der überschüssige Gate-Materialien, die auf den Source- und Drain-Elementen 108 angeordnet sind, entfernt und die Oberseite planarisiert. Der CMP-Prozess kann auch die 2D-Materialschicht 1000 entfernen, wenn sie auf den Source- und Drain-Elemente 108 angeordnet ist. In einigen Ausführungsformen weist das Gate-Dielektrikum 1024 eine Grenzflächenschicht 112 und eine dielektrische Schicht 114 mit hohem k-Wert auf, und die Gate-Elektrode 116 weist mehrere leitfähige Materialien auf, wie zum Beispiel eine Austrittsarbeitsmetallschicht und eine Füllmetallschicht. Dementsprechend weisen die Source- und Drain-Elemente 108 eine Oberseite auf, die koplanar zu der Oberseite des Gate-Stapels 110 verläuft. Da die Zusammensetzung und das Bilden des Gate-Stapels 110 oben in Bezug auf den Block 212 des ersten Verfahrens 200 beschrieben wurden, wird hier der Kürze halber auf eine detaillierte Beschreibung des Gate-Stapels 110 verzichtet. Ähnlich wie bei der in 3F gezeigten Halbleitervorrichtung 100 ist der Gate-Stapel 110 in 9K über dem Kanalelement 104 angeordnet, das die 2D-Materialschicht 1000 und die Finnenstruktur 103 aufweist. Die Finnenstruktur 103 und die 2D-Materialschicht 1000 stellen zwei unabhängige Kanäle bereit, die gleichzeitig durch denselben Gate-Stapel 110 aktiviert werden können. Aus ähnlichen Gründen ist die Halbleitervorrichtung 100 in 9K ein DCFET. Weil Strom in dem in der Finnenstruktur 103 gebildeten Kanal und dem in der 2D-Materialschicht 1000 gebildeten Kanal fließen kann, kann die effektive Kanalbreite im Vergleich zu einer ähnlichen Halbleitervorrichtung, die die 2D-Materialschicht 1000 in der Kanalregion nicht aufweist, um einen Faktor zwischen etwa 1,8 und 2 erhöht werden, und der Ein-Zustands-Strom kann ebenfalls um einen Faktor zwischen etwa 1,8 und 2 erhöht werden.
  • Wir wenden uns nun den 8 und 9K zu. Das vierte Verfahren 500 umfasst einen Block 518, in dem weitere Prozesse ausgeführt werden. In einigen Ausführungsformen können solche weiteren Prozesse das Bilden von Source/Drain-Kontakten 1006, das Bilden von Gate-Kontakten, das Bilden einer weiteren ILD-Schicht, das Bilden von Source/Drain-Kontaktdurchkontaktierungen, und das Bilden weiterer Interconnect-Strukturen umfassen.
  • Die Halbleitervorrichtung 100 von 9L wird in den 9L, 9M und 9N weiter veranschaulicht. 9L ist eine Schnittansicht der Halbleitervorrichtung 100, 9M ist eine Schnittansicht der Halbleitervorrichtung 100 in 9L entlang der Strichlinie MM', und 9N ist eine Schnittansicht der Halbleitervorrichtung 100 in 9L entlang der Strichlinie NN'. Insbesondere weist die Gate-Dielektrikumschicht 1024 eine Grenzflächenschicht 112 und eine dielektrische Schicht 114 mit hohem k-Wert. Die dielektrische Schicht 114 mit hohem k-Wert ist U-förmig, um sich um die Gate-Elektrode 116 herum zu legen.
  • Wenn die Halbleitervorrichtung 100 in 1 ein MBC-Transistor ist, so kann die Halbleitervorrichtung 100 unter Verwendung eines Verfahrens wie dem in 10 gezeigten fünften Verfahren 600 gebildet werden. Wie in den 10, 11A und 11D gezeigt, umfasst das fünfte Verfahren 600 einen Block 602, in dem ein erster Stapel 1100 auf einem Substrat 102 abgeschieden wird. Wie in 11A gezeigt, enthält der erste Stapel 1100 mehrere Wiederholungseinheiten, von denen jede eine erste Halbleiterschicht 124 und eine zweite Halbleiterschicht 126 aufweist. In den in 11A dargestellten Ausführungsformen weist der erste Stapel 1100 drei Wiederholungseinheiten auf, die jeweils eine erste Halbleiterschicht 124 und eine zweite Halbleiterschicht 126 aufweisen. In einigen Ausführungsformen kann die erste Halbleiterschicht 124 als eine Opferschicht 124 bezeichnet werden und kann Silizium-Germanium (SiGe) enthalten. In einigen Ausführungsformen kann die zweite Halbleiterschicht 126 als eine Kanalschicht 126 bezeichnet werden und kann Silizium (Si) enthalten. In Block 602 können die erste Halbleiterschicht 124 und die zweite Halbleiterschicht 126 durch epitaxiales Wachstum abgeschieden werden.
  • Wie in den 10 und 11B gezeigt, umfasst das fünfte Verfahren 600 einen Block 604, in dem das Substrat 102 und der erste Stapel 1100 zu einer ersten finnenartigen Struktur 1040 strukturiert werden. Wie in 11B gezeigt, weist die erste finnenartige Struktur 1040 den Basisabschnitt 104B und einen oberen Abschnitt auf, die aus dem ersten Stapel 1100 gebildet wurden. Die erste finnenartige Struktur 1040 erstreckt sich längs entlang der X-Richtung. Der obere Abschnitt weist daher die Opferschichten 124 und die Kanalschichten 126 auf. In einigen Ausführungsformen kann die Strukturierung in Block 604 einen anisotropen Ätzprozess umfassen, wie zum Beispiel einen reaktiven Ionenätzprozess (Reactive-Ion Etching, RIE-Prozess). Ein beispielhafter RIE-Prozess kann einen Fluorkohlenstoff wie zum Beispiel Kohlenstofftetrafluorid (CF4), Trifluormethan (CHF3), Octafluorpropan (C3H8) oder Schwefelhexafluorid (SF6) verwenden.
  • Wie in den 10 und 11C zu sehen, umfasst das fünfte Verfahren 600 einen Block 606, in dem ein Isolationselement 106 gebildet wird. In einigen Ausführungsformen kann das Isolationselement 106 ein dielektrisches Material wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein Dielektrikum mit niedrigem k-Wert, Kombinationen davon und/oder andere geeignete Materialien enthalten. In einem beispielhaften Prozess wird das dielektrische Material des Isolationselements 106 zuerst flächendeckend über dem Werkstück 100, einschließlich der ersten finnenartigen Struktur 1040, durch Aufschleuderbeschichtung, CVD oder ein anderes geeignetes Abscheidungsverfahren abgeschieden Danach wird das flächendeckend abgeschiedene dielektrische Material in einem Planarisierungsprozess, wie zum Beispiel einem chemisch-mechanischen Polierprozess (CMP-Prozess), planarisiert. Das planarisierte dielektrische Material wird dann selektiv so ausgespart oder zurückgeätzt, dass nur der Basisabschnitt 104B in dem Isolationselement 106 angeordnet ist, wie in 11C gezeigt. Das Isolationselement 106 steht mit Seitenwänden des Basisabschnitts 104B und der Oberseite des Substrats 102 in direktem Kontakt.
  • Wie in den 10 und 11E zu sehen, umfasst das fünfte Verfahren 600 einen Block 608 zum Bilden einer Dummy-Gate-Struktur. In einigen Ausführungsformen weist die Dummy-Gate-Struktur einen Dummy-Gate-Stapel 1002 und eine Gate-Abstandshalterschicht 118 auf. Das Bilden der Dummy-Gate-Struktur umfasst das Bilden eines Dummy-Gate-Stapels 1002 über der Finnenstruktur 103, was des Weiteren das Abscheiden von Dummy-Gate-Material umfasst, und das Strukturieren des Dummy-Gate-Materials, um den Dummy-Gate-Stapel 1002 zu bilden, durch ein Verfahren, das einen Lithografieprozess und Ätzen umfasst und des Weiteren die Verwendung einer Hartmaske als eine Ätzmaske umfassen kann. In einigen Ausführungsformen, in denen ein Gate-Last-Prozess verwendet wird, kann der Dummy-Gate-Stapel 1002 die Grenzflächenschicht 112, eine dielektrische Schicht 114 mit hohem k-Wert und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, aufweisen. In einigen Ausführungsformen, in denen ein Last-Prozess mit hohem k-Wert verwendet wird, kann der Dummy-Gate-Stapel 1102 eine dielektrische Schicht, wie zum Beispiel Siliziumoxid, und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, aufweisen.
  • Der Block 608 umfasst des Weiteren das Bilden einer Gate-Abstandshalterschicht 118 an den Seitenwänden des Dummy-Gate-Stapels 1002 durch Abscheiden der Gate-Abstandshalterschicht 118 und Zurückätzen der Gate-Abstandshalterschicht 118 durch ein anisotropes Ätzen, wie zum Beispiel Plasmaätzen, wie in 11D veranschaulicht. Der Dummy-Gate-Stapel 1002 und die Gate-Abstandshalterschicht 118 werden auf dem ersten Stapel 1100 angeordnet und haben einen direkten Kontakt mit ihm.
  • Wie in den 10 und 11F gezeigt, umfasst das fünfte Verfahren 600 einen Block 610 zum Strukturieren des ersten Stapels 1100, um Gräben 1020 innerhalb der Source/Drain-Regionen 104SD zu bilden. Der in Block 610 auf den ersten Stapel 1100 angewendete Strukturierungsprozess umfasst einen Lithografieprozess und Ätzen und kann zusätzlich eine strukturierte Maske als eine Ätzmaske verwenden. Die Dummy-Gate-Struktur fungiert auch als eine Ätzmaske während des Strukturierungsprozesses, dergestalt, dass die Gräben 1020 auf die Ränder der Gate-Abstandshalterschicht 118 ausgerichtet sind.
  • Wie in den 10 und 11G gezeigt, umfasst das fünfte Verfahren 600 einen Block 612 zum Bilden der Source/Drain-Elemente 108, wie zum Beispiel durch epitaxiales Wachstum. Insbesondere enthalten die Source-/Drain-Elemente 108 ein oder mehrere Halbleitermaterialien. In einigen Ausführungsformen enthalten die Source-/Drain-Elemente 108 mit Phosphor oder Arsen dotiertes Silizium für n-FETs oder mit Bor dotiertes Silizium-Germanium für p-FETs. In der gezeigten Ausführungsform wird das epitaxiale Wachstum so gesteuert, dass die Source- und Drain-Elemente 108 mit einer Oberseite ausgebildet werden, die höher liegt als die Oberseite des ersten Stapels 1100, so dass die Source- und Drain-Elemente 108 mit allen zweiten Halbleiterschichten 126 verbunden sind, wie in 11G veranschaulicht.
  • Wie in den 10 und 11H zu sehen, umfasst das fünfte Verfahren 600 einen Block 614, in dem die Dummy-Gate-Struktur durch einen Ätzprozess entfernt wird, wodurch ein Gate-Graben 1022 entsteht. Insbesondere werden sowohl der Dummy-Gate-Stapel 1002 als auch die Gate-Abstandshalterschicht 118 in Block 614 durch einen oder mehrere Ätzschritte entfernt. Der Gate-Graben 1022 wird durch die Source- und Drain-Elemente 108 definiert und erstreckt sich zwischen diesen.
  • In Block 614 werden die ersten Halbleiterschichten 124 selektiv aus dem Gate-Graben 1022 entfernt, um die mehreren zweiten Halbleiterschichten 126 freizugeben. In Ausführungsformen, bei denen die erste Halbleiterschicht 124 aus Silizium-Germanium gebildet wird und die zweite Halbleiterschicht 126 aus Silizium gebildet wird, kann das selektive Entfernen der ersten Halbleiterschichten 124 einen SiGe-Oxidationsprozess umfassen, auf den ein SiGe-Oxidabtrag folgt. In diesen Ausführungsformen kann der SiGe-Oxidationsprozess die Verwendung von Ozon umfassen. In einigen Implementierungen kann das selektive Entfernen der ersten Halbleiterschicht 124 die Verwendung eines selektiven isotropen Ätzprozesses umfassen (zum Beispiel eines selektiven Trockenätzprozesses oder eines selektiven Nassätzprozesses). In einigen Ausführungsformen kann der selektive Trockenätzprozess die Verwendung eines oder mehrerer Ätzmittel auf Fluorbasis, wie zum Beispiel Fluorgas oder Fluorkohlenwasserstoffe, umfassen. In einigen Ausführungsformen kann der selektive Nassätzprozess ein Fluorwasserstoff-Ätzmittel (HF-Ätzmittel) oder ein NH4OH-Ätzmittel umfassen. Wie in 11D gezeigt, werden durch das Entfernen der ersten Halbleiterschichten 124 (das heißt, der Opferschichten 124) aufgrund der Anordnung der Wiederholungseinheit in dem ersten Stapel 1100 mehrere Kanalelemente 104 freigegeben. Jedes der Kanalelemente 104 weist eine zweite Halbleiterschicht 126 (das heißt, eine Kanalschicht 126) auf.
  • Wie in den 10 und 11I gezeigt, umfasst das fünfte Verfahren 600 einen Block 616, in dem 2D-Materialschichten 1000 auf den Flächen der zweiten Halbleiterschichten 126 durch den Gate-Graben 1022 hindurch durch ein geeignetes Verfahren, wie zum Beispiel selektives Abscheiden, gebildet werden. Da die Zusammensetzung und das Bilden der 2D-Materialschichten 1000 oben in Bezug auf Block 514 des vierten Verfahrens 500 beschrieben wurden, wird hier der Kürze halber auf eine detaillierte Beschreibung der 2D-Materialschichten 1000 verzichtet. Insbesondere werden die 2D-Materialschichten 1000 auf der Oberseite und der Unterseite jeder der zweiten Halbleiterschichten 126 gebildet. Somit weist jedes der Kanalelemente 104 eine zweite Halbleiterschicht 126 (das heißt, eine Kanalschicht 126) und 2D-Materialschichten 1000 auf, die auf der Oberseite und der Unterseite der entsprechenden zweiten Halbleiterschicht 126 angeordnet sind.
  • Wie in den 10, 11J und 11K gezeigt, umfasst das fünfte Verfahren 600 einen Block 618, in dem eine Abstandshalterschicht 128 an den Seitenwänden der Source- und Drain-Elemente 108 durch den Gate-Graben 1022 hindurch gebildet wird Die Abstandshalterschicht 128 enthält ein oder mehrere dielektrische Materialien, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, andere geeignete dielektrische Materialien oder eine Kombination davon. Das Bilden der Abstandshalterschicht 128 umfasst das Abscheiden der Abstandshalterschicht 128, um den Gate-Graben 1022 zu füllen, wie in 11J veranschaulicht, und das Strukturieren der Abstandshalterschicht 128, um verschiedene Abstandshalter zu bilden, wie in 11K veranschaulicht. In einigen Ausführungsformen kann nach dem Abscheiden der Abstandshalterschicht 128 zusätzlich ein CMP-Prozess auf die Abstandshalterschicht 128 angewendet werden, um die Oberseite zu planarisieren. Der Strukturierungsprozess umfasst einen Lithografieprozess und Ätzen und kann zusätzlich eine strukturierte Maskenschicht verwenden. Dementsprechend kann die Breite der Abstandshalter gut gesteuert werden. In einigen Ausführungsformen kann das Strukturieren der Abstandshalterschicht 128 einen anisotropen Ätzprozess umfassen, der auf die Abstandshalterschicht 128 angewendet wird. Dadurch werden die Abstandshalterschichten 128 im Wesentlichen von den 2D-Materialschichten 1000 entfernt, mit Ausnahme der Abschnitte an den Seitenwänden der Source- und Drain-Elemente 108. Dementsprechend fungiert die strukturierte Abstandshalterschicht 128 als innere Abstandshalter (Abschnitte zwischen den zweiten Halbleiterschichten 126) und Gate-Abstandshalter (Abschnitte oberhalb des obersten der zweiten Halbleiterschicht 126).
  • Wie in den 10 und 11L zu sehen, umfasst das fünfte Verfahren 600 einen Block 620, in dem ein Gate-Stapel 110 über jedem und um jedes der mehreren Kanalelemente 104 gebildet wird. Wie oben beschrieben, weist der Gate-Stapel 110 eine Gate-Dielektrikumschicht 1024 und eine Gate-Elektrode 116 über der dielektrischen Gate-Schicht 1024 auf. In der gezeigten Ausführungsform kann die Gate-Dielektrikumschicht 1024 eine Grenzflächenschicht 112 und eine dielektrische Schicht 114 mit hohem k-Wert über der Grenzflächenschicht 112 aufweisen. Da die Zusammensetzungen der Grenzflächenschicht 112, der dielektrischen Schicht 114 mit hohem k-Wert und der Gate-Elektrode 116 oben in Bezug auf Block 210 des ersten Verfahrens 200 beschrieben wurden, wird hier der Kürze halber auf eine detaillierte Beschreibung der Grenzflächenschicht 112, der dielektrischen Schicht 114 mit hohem k-Wert und der Gate-Elektrode 116 verzichtet. Wie in 11L veranschaulicht, können die Gate-Dielektrikumschicht 1024 einschließlich der Grenzflächenschicht 112 und der dielektrischen Schicht 114 mit hohem k-Wert nacheinander um die Kanalelemente 104 herum mittels CVD oder ALD abgeschieden werden. Anschließend kann, wie in 11L gezeigt, die Gate-Elektrode 116 mittels PVD, CVD, ALD oder chemischem Plattieren abgeschieden werden. Aufgrund der 2D-Eigenschaften der oben beschriebenen 2D-Materialschicht 1000 fungiert die Kanalschicht 126 in jedem der Kanalelemente 104 als eine erste Kanalschicht, und die 2D-Materialschicht 1000 in jedem der Kanalelemente 104 fungiert als eine zweite Kanalschicht. Die erste Kanalschicht und die zweite Kanalschicht können aufgrund der wesentlichen Bandausrichtung gleichzeitig und unabhängig voneinander eingeschaltet werden. Aus ähnlichen Gründen ist die Halbleitervorrichtung 100 in 11L ein DCFET. Weil Strom in dem in den Kanalschichten 126 gebildeten Kanal und dem in der 2D-Materialschicht 1000 gebildeten Kanal fließen kann, kann - im Vergleich zu einer ähnlichen Halbleitervorrichtung, die die 2D-Materialschicht 1000 in der Kanalregion nicht aufweist - die effektive Kanalbreite jedes der Kanalelemente 104 um einen Faktor zwischen etwa 1,2 und 1,5 erhöht werden, und der Ein-Zustands-Strom kann ebenfalls um einen Faktor zwischen etwa 1,2 und 1,5 erhöht werden.
  • Wir wenden uns nun den 10 und 11M zu. Das fünfte Verfahren 600 umfasst einen Block 622, in dem weitere Prozesse ausgeführt werden. In einigen Ausführungsformen können solche weiteren Prozesse das Bilden von Source/Drain-Kontakten 1006, das Bilden von Gate-Kontakten, das Bilden einer weiteren ILD-Schicht, das Bilden von Source/Drain-Kontaktdurchkontaktierungen, und das Bilden weiterer Interconnect-Strukturen umfassen.
  • Die Halbleitervorrichtung 100 von 11M wird in den 11N, 110 und 11P weiter veranschaulicht. 11N ist eine Schnittansicht der Halbleitervorrichtung 100, 110 ist eine Schnittansicht der Halbleitervorrichtung 100 in 11N entlang der Strichlinie OO', und 11P ist eine Schnittansicht der Halbleitervorrichtung 100 in 11N entlang der Strichlinie PP'. Insbesondere weist die Gate-Dielektrikumschicht 1024 eine Grenzflächenschicht 112 und eine dielektrische Schicht 114 mit hohem k-Wert auf. Die dielektrische Schicht 114 mit hohem k-Wert ist U-förmig, um sich um die Gate-Elektrode 116 herum zu legen.
  • Die Halbleitervorrichtung 100 kann auch unter Verwendung eines Verfahrens wie dem in 12 gezeigten sechsten Verfahren 700 gebildet werden. Wie in den 12, 13A und 13D gezeigt, umfasst das sechste Verfahren 700 einen Block 702, in dem ein erster Stapel 1100 auf einem Substrat 102 abgeschieden wird. Wie in 13A gezeigt, enthält der erste Stapel 1100 mehrere Wiederholungseinheiten, von denen jede eine erste Halbleiterschicht 124 und eine zweite Halbleiterschicht 126 aufweist. In den in 13A dargestellten Ausführungsformen weist der erste Stapel 1100 drei Wiederholungseinheiten auf, die jeweils eine erste Halbleiterschicht 124 und eine zweite Halbleiterschicht 126 aufweisen. In einigen Ausführungsformen kann die erste Halbleiterschicht 124 als eine Opferschicht 124 bezeichnet werden und kann Silizium-Germanium (SiGe) enthalten. In einigen Ausführungsformen kann die zweite Halbleiterschicht 126 als eine Kanalschicht 126 bezeichnet werden und kann Silizium (Si) enthalten. In Block 702 können die erste Halbleiterschicht 124 und die zweite Halbleiterschicht 126 durch epitaxiales Wachstum abgeschieden werden.
  • Wie in den 12 und 13B gezeigt, umfasst das sechste Verfahren 700 einen Block 704, in dem das Substrat 102 und der erste Stapel 1100 zu einer ersten finnenartigen Struktur 1040 strukturiert werden. Wie in 13B gezeigt, weist die erste finnenartige Struktur 1040 den Basisabschnitt 104B und einen oberen Abschnitt auf, die aus dem ersten Stapel 1100 gebildet wurden. Die erste finnenartige Struktur 1040 erstreckt sich längs entlang der X-Richtung. Der obere Abschnitt weist daher die Opferschichten 124 und die Kanalschichten 126 auf. In einigen Ausführungsformen kann die Strukturierung in Block 604 einen anisotropen Ätzprozess umfassen, wie zum Beispiel einen reaktiven Ionenätzprozess (Reactive-Ion Etching, RIE-Prozess). Ein beispielhafter RIE-Prozess kann einen Fluorkohlenstoff wie zum Beispiel Kohlenstofftetrafluorid (CF4), Trifluormethan (CHF3), Octafluorpropan (C3H8) oder Schwefelhexafluorid (SF6) verwenden.
  • Wie in den 12 und 11C zu sehen, umfasst das sechste Verfahren 700 einen Block 706, in dem ein Isolationselement 106 gebildet wird. In einigen Ausführungsformen kann das Isolationselement 106 ein dielektrisches Material wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein Dielektrikum mit niedrigem k-Wert, Kombinationen davon und/oder andere geeignete Materialien enthalten. In einem beispielhaften Prozess wird das dielektrische Material des Isolationselements 106 zuerst flächendeckend über dem Werkstück 100, einschließlich der ersten finnenartigen Struktur 1040, durch Aufschleuderbeschichtung, CVD oder ein anderes geeignetes Abscheidungsverfahren abgeschieden Danach wird das flächendeckend abgeschiedene dielektrische Material in einem Planarisierungsprozess, wie zum Beispiel einem chemisch-mechanischen Polierprozess (CMP-Prozess), planarisiert. Das planarisierte dielektrische Material wird dann selektiv so ausgespart oder zurückgeätzt, dass nur der Basisabschnitt 104B in dem Isolationselement 106 angeordnet ist, wie in 13C gezeigt. Das Isolationselement 106 steht mit Seitenwänden des Basisabschnitts 104B und der Oberseite des Substrats 102 in direktem Kontakt.
  • Wie in den 12 und 13E zu sehen, umfasst das sechste Verfahren 700 einen Block 708 zum Bilden einer Dummy-Gate-Struktur. In einigen Ausführungsformen weist die Dummy-Gate-Struktur einen Dummy-Gate-Stapel 1002 und eine Gate-Abstandshalterschicht 118 auf. Das Bilden der Dummy-Gate-Struktur umfasst das Bilden eines Dummy-Gate-Stapels 1002 über der Finnenstruktur 103, was des Weiteren das Abscheiden von Dummy-Gate-Material umfasst, und das Strukturieren des Dummy-Gate-Materials, um den Dummy-Gate-Stapel 1002 zu bilden, durch ein Verfahren, das einen Lithografieprozess und Ätzen umfasst und des Weiteren die Verwendung einer Hartmaske als eine Ätzmaske umfassen kann. In einigen Ausführungsformen, in denen ein Gate-Last-Prozess verwendet wird, kann der Dummy-Gate-Stapel 1002 die Grenzflächenschicht 112, eine dielektrische Schicht 114 mit hohem k-Wert und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, aufweisen. In einigen Ausführungsformen, in denen ein Last-Prozess mit hohem k-Wert verwendet wird, kann der Dummy-Gate-Stapel 1102 eine dielektrische Schicht, wie zum Beispiel Siliziumoxid, und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, aufweisen. Der Block 708 umfasst des Weiteren das Bilden einer Gate-Abstandshalterschicht 118 an den Seitenwänden des Dummy-Gate-Stapels 1002 durch Abscheiden der Gate-Abstandshalterschicht 118 und Zurückätzen der Gate-Abstandshalterschicht 118 durch ein anisotropes Ätzen, wie zum Beispiel Plasmaätzen, wie in 13D veranschaulicht. Der Dummy-Gate-Stapel 1002 und die Gate-Abstandshalterschicht 118 werden auf dem ersten Stapel 1100 angeordnet und haben einen direkten Kontakt mit ihm.
  • Wie in den 12 und 13F gezeigt, umfasst das sechste Verfahren 700 einen Block 710 zum Strukturieren des ersten Stapels 1100, um Gräben 1020 innerhalb der Source/Drain-Regionen 104SD zu bilden. Der in Block 710 auf den ersten Stapel 1100 angewendete Strukturierungsprozess umfasst einen Lithografieprozess und Ätzen und kann zusätzlich eine strukturierte Maske als eine Ätzmaske verwenden. Die Dummy-Gate-Struktur fungiert auch als eine Ätzmaske während des Strukturierungsprozesses, dergestalt, dass die Gräben 1020 auf die Ränder der Gate-Abstandshalterschicht 118 ausgerichtet sind.
  • Wie in den 12 und 13G gezeigt, umfasst das sechste Verfahren 700 einen Block 712 zum Bilden innerer Abstandshalter 130 an Seiten der ersten Halbleiterschichten 124. Das Bilden des inneren Abstandshalters 130 kann das Durchführen eines selektiven Ätzprozesses an den ersten Halbleiterschichten 124 umfassen, dergestalt, dass die ersten Halbleiterschichten 124 seitlich ausgespart werden, um Hinterschneidungen zu bilden, die sich unter der Gate-Abstandshalterschicht 118 befinden. Danach werden eine oder mehrere geeignete dielektrische Materialschichten in den Hinterschneidungen abgeschieden, und danach wird ein anisotroper Ätzprozess (zum Beispiel Plasmaätzen) ausgeführt, um überschüssiges Abstandsmaterial zu entfernen, das an Seitenwänden der zweiten Halbleiterschichten 126 abgeschieden wurde. Dementsprechend sind die äußeren Ränder der inneren Abstandshalter 130 im Wesentlichen auf Ränder der zweiten Halbleiterschichten 126 ausgerichtet. Die innere Abstandshalterschicht 130 enthält ein oder mehrere dielektrische Materialien, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, andere geeignete dielektrische Materialien oder eine Kombination davon.
  • Wie in den 12 und 13H gezeigt, umfasst das sechste Verfahren 700 einen Block 714 zum Bilden der Source/Drain-Elemente 108, wie zum Beispiel durch epitaxiales Wachstum. Insbesondere enthalten die Source-/Drain-Elemente 108 ein oder mehrere Halbleitermaterialien. In einigen Ausführungsformen enthalten die Source-/Drain-Elemente 108 mit Phosphor oder Arsen dotiertes Silizium für n-FETs oder mit Bor dotiertes Silizium-Germanium für p-FETs. In der gezeigten Ausführungsform wird das epitaxiale Wachstum so gesteuert, dass die Source- und Drain-Elemente 108 mit einer Oberseite ausgebildet werden, die höher liegt als die Oberseite des ersten Stapels 1100, so dass die Source- und Drain-Elemente 108 mit allen zweiten Halbleiterschichten 126 verbunden sind und von den ersten Halbleiterschichten 124 durch die inneren Abstandshalter 130 getrennt sind, wie in 13H veranschaulicht.
  • Wie in den 12 und 13I zu sehen, umfasst das sechste Verfahren 700 einen Block 716, in dem der Dummy-Gate-Stapel 1002 durch einen Ätzprozess entfernt wird, wodurch ein Gate-Graben 1022 entsteht. Insbesondere wird in Block 716 nur der Dummy-Gate-Stapel 1002 entfernt, und die Gate-Abstandshalterschicht 118 bleibt. Der Gate-Graben 1022 wird durch die Gate-Abstandshalterschicht 118 definiert und erstreckt sich dazwischen.
  • In Block 716 werden die ersten Halbleiterschichten 124 selektiv aus dem Gate-Graben 1022 entfernt, um die mehreren zweiten Halbleiterschichten 126 freizugeben. In Ausführungsformen, bei denen die erste Halbleiterschicht 124 aus Silizium-Germanium gebildet wird und die zweite Halbleiterschicht 126 aus Silizium gebildet wird, kann das selektive Entfernen der ersten Halbleiterschichten 124 einen SiGe-Oxidationsprozess umfassen, auf den ein SiGe-Oxidabtrag folgt. In diesen Ausführungsformen kann der SiGe-Oxidationsprozess die Verwendung von Ozon umfassen. In einigen Implementierungen kann das selektive Entfernen der ersten Halbleiterschicht 124 die Verwendung eines selektiven isotropen Ätzprozesses umfassen (zum Beispiel eines selektiven Trockenätzprozesses oder eines selektiven Nassätzprozesses). In einigen Ausführungsformen kann der selektive Trockenätzprozess die Verwendung eines oder mehrerer Ätzmittel auf Fluorbasis, wie zum Beispiel Fluorgas oder Fluorkohlenwasserstoffe, umfassen. In einigen Ausführungsformen kann der selektive Nassätzprozess ein Fluorwasserstoff-Ätzmittel (HF-Ätzmittel) oder ein NH4OH-Ätzmittel umfassen. Wie in 13D gezeigt, werden durch das Entfernen der ersten Halbleiterschichten 124 (das heißt, der Opferschichten 124) aufgrund der Anordnung der Wiederholungseinheit in dem ersten Stapel 1100 mehrere Kanalelemente 104 freigegeben. Jedes der Kanalelemente 104 weist eine zweite Halbleiterschicht 126 (das heißt, eine Kanalschicht 126) auf.
  • Wie in den 12 und 13J gezeigt, umfasst das sechste Verfahren 700 einen Block 718, in dem 2D-Materialschichten 1000 auf den Flächen der zweiten Halbleiterschichten 126 durch den Gate-Graben 1022 hindurch durch ein geeignetes Verfahren, wie zum Beispiel selektives Abscheiden, gebildet werden. Da die Zusammensetzung und das Bilden der 2D-Materialschichten 1000 oben in Bezug auf Block 514 des vierten Verfahrens 500 beschrieben wurden, wird hier der Kürze halber auf eine detaillierte Beschreibung der 2D-Materialschichten 1000 verzichtet. Insbesondere werden die 2D-Materialschichten 1000 auf der Oberseite und der Unterseite jeder der zweiten Halbleiterschichten 126 gebildet. Somit weist jedes der Kanalelemente 104 eine zweite Halbleiterschicht 126 (das heißt, eine Kanalschicht 126) und 2D-Materialschichten 1000 auf, die auf der Oberseite und der Unterseite der entsprechenden zweiten Halbleiterschicht 126 angeordnet sind. Im Unterschied zu den 2D-Materialschichten 1000 in 11I erstrecken sich die 2D-Materialschichten 1000 in 13J zwischen den inneren Abstandshaltern 130 entlang der X-Richtung und sind nicht in die Grenzfläche zwischen dem inneren Abstandshalter 130 und den zweiten Halbleiterschichten 126 hinein erweitert.
  • Wie in den 12 und 13K zu sehen, umfasst das sechste Verfahren 700 einen Block 720, in dem ein Gate-Stapel 110 über jedem und um jedes der mehreren Kanalelemente 104 gebildet wird. Wie oben beschrieben, weist der Gate-Stapel 110 eine Gate-Dielektrikumschicht 1024 und eine Gate-Elektrode 116 über der dielektrischen Gate-Schicht 1024 auf. In der gezeigten Ausführungsform kann die Gate-Dielektrikumschicht 1024 eine Grenzflächenschicht 112 und eine dielektrische Schicht 114 mit hohem k-Wert über der Grenzflächenschicht 112 aufweisen. Da die Zusammensetzungen der Grenzflächenschicht 112, der dielektrischen Schicht 114 mit hohem k-Wert und der Gate-Elektrode 116 oben in Bezug auf Block 210 des ersten Verfahrens 200 beschrieben wurden, wird hier der Kürze halber auf eine detaillierte Beschreibung der Grenzflächenschicht 112, der dielektrischen Schicht 114 mit hohem k-Wert und der Gate-Elektrode 116 verzichtet. Die Gate-Dielektrikumschicht 1024 einschließlich der Grenzflächenschicht 112 und der dielektrischen Schicht 114 mit hohem k-Wert können nacheinander um die Kanalelemente 104 herum mittels CVD oder ALD abgeschieden werden. Anschließend kann, wie in 13K gezeigt, die Gate-Elektrode 116 mittels PVD, CVD, ALD oder chemischem Plattieren abgeschieden werden. Aufgrund der 2D-Eigenschaften der oben beschriebenen 2D-Materialschicht 1000 fungiert die Kanalschicht 126 in jedem der Kanalelemente 104 als eine erste Kanalschicht, und die 2D-Materialschicht 1000 in jedem der Kanalelemente 104 als eine zweite Kanalschicht. Die erste Kanalschicht und die zweite Kanalschicht können aufgrund der wesentlichen Bandausrichtung gleichzeitig und unabhängig voneinander eingeschaltet werden. Aus ähnlichen Gründen ist die Halbleitervorrichtung 100 in 13K ein DCFET. Weil Strom in dem in den Kanalschichten 126 gebildeten Kanal und dem in der 2D-Materialschicht 1000 gebildeten Kanal fließen kann, kann - im Vergleich zu einer ähnlichen Halbleitervorrichtung, die die 2D-Materialschicht 1000 in der Kanalregion nicht aufweist - die effektive Kanalbreite jedes der Kanalelemente 104 um einen Faktor zwischen etwa 1,2 und 1,5 erhöht werden, und der Ein-Zustands-Strom kann ebenfalls um einen Faktor zwischen etwa 1,2 und 1,5 erhöht werden.
  • Wir wenden uns nun den 12 und 13L zu. Das sechste Verfahren 700 umfasst einen Block 722, in dem weitere Prozesse ausgeführt werden. In einigen Ausführungsformen können solche weiteren Prozesse das Bilden von Source/Drain-Kontakten 1006, das Bilden von Gate-Kontakten, das Bilden einer weiteren ILD-Schicht, das Bilden von Source/Drain-Kontaktdurchkontaktierungen, und das Bilden weiterer Interconnect-Strukturen umfassen. Da die Operationen in Block 722 denen in Block 622 ähnlich sind, wird auf eine detaillierte Beschreibung der Operationen in Block 722 der Kürze halber verzichtet.
  • Die Halbleitervorrichtung 100 von 13L wird in den 13M, 13N und 130 weiter veranschaulicht. 13M ist eine Schnittansicht der Halbleitervorrichtung 100, 13N ist eine Schnittansicht der Halbleitervorrichtung 100 in 7L entlang der Strichlinie NN', und 13O ist eine Schnittansicht der Halbleitervorrichtung 100 in 7L entlang der Strichlinie OO'. Insbesondere weist die Gate-Dielektrikumschicht 1024 eine Grenzflächenschicht 112 und eine dielektrische Schicht 114 mit hohem k-Wert auf. Die dielektrische Schicht 114 mit hohem k-Wert ist U-förmig, um sich um die Gate-Elektrode 116 herum zu legen.
  • Die Halbleitervorrichtung 100 kann auch unter Verwendung eines Verfahrens wie dem in 14 gezeigten sechsten Verfahren 800 gebildet werden. In dem Verfahren 800 werden die 2D-Materialschichten 1000 abgeschieden und in den Halbleiterstapel integriert. Wie in den 14, 15A und 15D gezeigt, umfasst das siebente Verfahren 800 einen Block 802, in dem ein erster Stapel 1200 auf einem Substrat 102 abgeschieden wird. Wie in den 15A und 15D gezeigt, weist der zweite Stapel 1200 mehrere Wiederholungseinheiten auf, von denen jede eine erste Halbleiterschicht 124, eine 2D-Materialschicht 1000 über der ersten Halbleiterschicht, eine zweite Halbleiterschicht 126 über der 2D-Materialschicht 1000 und eine weitere 2D-Materialschicht 1000 über der zweiten Halbleiterschicht 126 aufweist. Anders ausgedrückt, ist jede der zweiten Halbleiterschichten 126 ist direkt zwischen zwei 2D-Materialschichten aufgenommen. In den in 15A dargestellten Ausführungsformen weist der zweite Stapel 1200 drei Wiederholungseinheiten auf, die jeweils eine zweite Halbleiterschicht 126 aufweisen, die zwischen zwei 2D-Materialschichten 1000 aufgenommen ist, und benachbarte 2D-Materialschichten 1000 sind durch eine erste Halbleiterschicht 124 voneinander beabstandet. In einigen Ausführungsformen kann die erste Halbleiterschicht 124 als eine Opferschicht 124 bezeichnet werden und kann Silizium-Germanium (SiGe) enthalten, und die zweite Halbleiterschicht 126 kann als eine Kanalschicht 126 bezeichnet werden und kann Silizium (Si) enthalten. In einigen Implementierungen kann die 2D-Materialschicht 1000 Graphen, Wolframsulfid (WS2), Wolframtellurid (WTe2), Wolframselenid (WSe2), Molybdänsulfid (MoS2), Molybdäntellurid (WTe2), Molybdänselenid (WSe2), schwarzen Phosphor oder ein geeignetes 2D-Material enthalten, das eine wesentliche Bandausrichtung auf das Halbleitermaterial der zweiten Halbleiterschicht 126 aufweist. Die 2D-Materialschicht 1000 kann mit einem Dotanden dotiert sein, wie zum Beispiel Schwefel (S), Selen (Se), Tellur (Te), Zirkonium (Zr), Hafnium (Hf), Wolfram (W), Molybdän (Mo), Bor (B), Sauerstoff (O), Stickstoff (N), Kohlenstoff (C), Silizium (Si) oder Zinn (Sn). In Block 702 können die erste Halbleiterschicht 124, die zweite Halbleiterschicht 126 und die 2D-Materialschicht 1000 durch epitaxiales Wachstum abgeschieden werden.
  • Wie in den 14 und 15B gezeigt, umfasst das siebente Verfahren 800 einen Block 804, in dem das Substrat 102 und der zweite Stapel 1200 zu einer zweiten finnenartigen Struktur 1042 strukturiert werden. Wie in 15B gezeigt, weist die zweite finnenartige Struktur 1042 den Basisabschnitt 104B und einen oberen Abschnitt auf, die aus dem ersten Stapel 1200 gebildet wurden. Die zweite finnenartige Struktur 1042 erstreckt sich längs entlang der X-Richtung. Der obere Abschnitt weist daher die Opferschichten 124, die Kanalschichten 126 und die 2D-Materialschichten 1000 auf, die die Kanalschichten 126 zwischen sich aufnehmen. In einigen Ausführungsformen kann die Strukturierung in Block 704 einen anisotropen Ätzprozess umfassen, wie zum Beispiel einen reaktiven Ionenätzprozess (Reactive-Ion Etching, RIE-Prozess). Ein beispielhafter RIE-Prozess kann einen Fluorkohlenstoff wie zum Beispiel Kohlenstofftetrafluorid (CF4), Trifluormethan (CHF3), Octafluorpropan (C3H8) oder Schwefelhexafluorid (SF6) verwenden.
  • Wie in den 14 und 15C zu sehen, umfasst das siebente Verfahren 800 einen Block 806, in dem ein Isolationselement 106 gebildet wird. Da die Operationen in Block 806 denen in Block 706 ähnlich sind, wird auf eine detaillierte Beschreibung der Operationen in Block 806 der Kürze halber verzichtet.
  • Wie in den 14 und 15E zu sehen, umfasst das siebente Verfahren 800 einen Block 808 zum Bilden einer Dummy-Gate-Struktur. In einigen Ausführungsformen weist die Dummy-Gate-Struktur einen Dummy-Gate-Stapel 1002 und eine Gate-Abstandshalterschicht 118 auf. Das Bilden der Dummy-Gate-Struktur umfasst das Bilden eines Dummy-Gate-Stapels 1002 über der Finnenstruktur 103, was des Weiteren das Abscheiden von Dummy-Gate-Material und das Strukturieren des Dummy-Gate-Materials umfasst, um den Dummy-Gate-Stapel 1002 zu bilden. In einigen Ausführungsformen, in denen ein Gate-Last-Prozess verwendet wird, kann der Dummy-Gate-Stapel 1002 die Grenzflächenschicht 112, eine dielektrische Schicht 114 mit hohem k-Wert und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, aufweisen. In einigen Ausführungsformen, in denen ein Last-Prozess mit hohem k-Wert verwendet wird, kann der Dummy-Gate-Stapel 1102 eine dielektrische Schicht, wie zum Beispiel Siliziumoxid, und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, aufweisen. Der Block 808 umfasst des Weiteren das Bilden einer Gate-Abstandshalterschicht 118 an den Seitenwänden des Dummy-Gate-Stapels 1002 durch Abscheiden der Gate-Abstandshalterschicht 118 und Zurückätzen der Gate-Abstandshalterschicht 118 durch ein anisotropes Ätzen, wie zum Beispiel Plasmaätzen, wie in 15E veranschaulicht. Der Dummy-Gate-Stapel 1002 und die Gate-Abstandshalterschicht 118 werden auf dem zweiten Stapel 1200 angeordnet und haben einen direkten Kontakt mit ihm.
  • Wie in den 14 und 15F gezeigt, umfasst das siebente Verfahren 800 einen Block 810 zum Strukturieren des zweiten Stapels 1200, um Gräben 1020 innerhalb der Source/Drain-Regionen 104SD zu bilden. Die Dummy-Gate-Struktur fungiert auch als eine Ätzmaske während des Strukturierungsprozesses, dergestalt, dass die Gräben 1020 auf die Ränder der Gate-Abstandshalterschicht 118 ausgerichtet sind.
  • Wie in den 14 und 15G gezeigt, umfasst das siebente Verfahren 800 einen Block 812 zum Bilden innerer Abstandshalter 130 an Seiten der ersten Halbleiterschichten 124. Das Bilden des inneren Abstandshalters 130 kann das Durchführen eines selektiven Ätzprozesses an den ersten Halbleiterschichten 124 umfassen, dergestalt, dass die ersten Halbleiterschichten 124 seitlich ausgespart werden, um Hinterschneidungen zu bilden, die sich unter der Gate-Abstandshalterschicht 118 befinden. Danach werden eine oder mehrere geeignete dielektrische Materialschichten in den Hinterschneidungen abgeschieden, und danach wird ein anisotroper Ätzprozess (zum Beispiel Plasmaätzen) ausgeführt, um überschüssiges Abstandsmaterial zu entfernen, das an Seitenwänden der zweiten Halbleiterschichten 126 abgeschieden wurde. Dementsprechend sind die äußeren Ränder der inneren Abstandshalter 130 im Wesentlichen auf Ränder der zweiten Halbleiterschichten 126 ausgerichtet. Die innere Abstandshalterschicht 130 enthält ein oder mehrere dielektrische Materialien, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, andere geeignete dielektrische Materialien oder eine Kombination davon.
  • Wie in den 14 und 15H gezeigt, umfasst das siebente Verfahren 800 einen Block 814 zum Bilden der Source/Drain-Elemente 108, wie zum Beispiel durch epitaxiales Wachstum. Insbesondere enthalten die Source-/Drain-Elemente 108 ein oder mehrere Halbleitermaterialien. In einigen Ausführungsformen enthalten die Source-/Drain-Elemente 108 mit Phosphor oder Arsen dotiertes Silizium für n-FETs oder mit Bor dotiertes Silizium-Germanium für p-FETs. In der gezeigten Ausführungsform wird das epitaxiale Wachstum so gesteuert, dass die Source- und Drain-Elemente 108 mit einer Oberseite ausgebildet werden, die höher liegt als die Oberseite des zweiten Stapels 1200, so dass die Source- und Drain-Elemente 108 mit den zweiten Halbleiterschichten 126 verbunden sind und von den ersten Halbleiterschichten 124 durch die inneren Abstandshalter 130 getrennt sind, wie in 15H veranschaulicht.
  • Wie in den 14 und 15I zu sehen, umfasst das siebente Verfahren 800 einen Block 816, in dem der Dummy-Gate-Stapel 1002 durch einen Ätzprozess entfernt wird, wodurch ein Gate-Graben 1022 entsteht. Insbesondere wird in Block 816 nur der Dummy-Gate-Stapel 1002 entfernt, und die Gate-Abstandshalterschicht 118 bleibt. Der Gate-Graben 1022 wird durch die Gate-Abstandshalterschicht 118 definiert und erstreckt sich dazwischen.
  • In Block 816 werden die ersten Halbleiterschichten 124 selektiv aus dem Gate-Graben 1022 entfernt, um die mehreren zweiten Halbleiterschichten 126 freizugeben. In Ausführungsformen, bei denen die erste Halbleiterschicht 124 aus Silizium-Germanium gebildet wird und die zweite Halbleiterschicht 126 aus Silizium gebildet wird, kann das selektive Entfernen der ersten Halbleiterschichten 124 einen SiGe-Oxidationsprozess umfassen, auf den ein SiGe-Oxidabtrag folgt. In diesen Ausführungsformen kann der SiGe-Oxidationsprozess die Verwendung von Ozon umfassen. In einigen Implementierungen kann das selektive Entfernen der ersten Halbleiterschicht 124 die Verwendung eines selektiven isotropen Ätzprozesses umfassen (zum Beispiel eines selektiven Trockenätzprozesses oder eines selektiven Nassätzprozesses). In einigen Ausführungsformen kann der selektive Trockenätzprozess die Verwendung eines oder mehrerer Ätzmittel auf Fluorbasis, wie zum Beispiel Fluorgas oder Fluorkohlenwasserstoffe, umfassen. In einigen Ausführungsformen kann der selektive Nassätzprozess ein Fluorwasserstoff-Ätzmittel (HF-Ätzmittel) oder ein NH4OH-Ätzmittel umfassen. Wie in 15D gezeigt, werden durch das Entfernen der ersten Halbleiterschichten 124 (das heißt, der Opferschichten 124) aufgrund der Anordnung der Wiederholungseinheit in dem ersten Stapel 1100 mehrere Kanalelemente 104 freigegeben. Jedes der Kanalelemente 104 weist eine zweite Halbleiterschicht 126 (das heißt, eine Kanalschicht 126) auf.
  • Wie in den 14 und 15J zu sehen, umfasst das siebente Verfahren 800 einen Block 818, in dem ein Gate-Stapel 110 über jedem und um jedes der mehreren Kanalelemente 104 gebildet wird. Wie oben beschrieben, weist der Gate-Stapel 110 eine Gate-Dielektrikumschicht 1024 und eine Gate-Elektrode 116 über der dielektrischen Gate-Schicht 1024 auf. In der gezeigten Ausführungsform kann die Gate-Dielektrikumschicht 1024 eine Grenzflächenschicht 112 und eine dielektrische Schicht 114 mit hohem k-Wert über der Grenzflächenschicht 112 aufweisen. Da die Zusammensetzungen der Grenzflächenschicht 112, der dielektrischen Schicht 114 mit hohem k-Wert und der Gate-Elektrode 116 oben in Bezug auf Block 210 des ersten Verfahrens 200 beschrieben wurden, wird hier der Kürze halber auf eine detaillierte Beschreibung der Grenzflächenschicht 112, der dielektrischen Schicht 114 mit hohem k-Wert und der Gate-Elektrode 116 verzichtet. Die Gate-Dielektrikumschicht 1024 einschließlich der Grenzflächenschicht 112 und der dielektrischen Schicht 114 mit hohem k-Wert können nacheinander um die Kanalelemente 104 herum mittels CVD oder ALD abgeschieden werden. Anschließend kann, wie in 15J gezeigt, die Gate-Elektrode 116 mittels PVD, CVD, ALD oder chemischem Plattieren abgeschieden werden. Aufgrund der 2D-Eigenschaften der oben beschriebenen 2D-Materialschicht 1000 fungiert die Kanalschicht 126 in jedem der Kanalelemente 104 als eine erste Kanalschicht, und die 2D-Materialschicht 1000 in jedem der Kanalelemente 104 fungiert als eine zweite Kanalschicht. Die erste Kanalschicht und die zweite Kanalschicht können aufgrund der wesentlichen Bandausrichtung gleichzeitig und unabhängig voneinander eingeschaltet werden. Aus ähnlichen Gründen ist die Halbleitervorrichtung 100 in 15K ein DCFET. Weil Strom in dem in den Kanalschichten 126 gebildeten Kanal und dem in der 2D-Materialschicht 1000 gebildeten Kanal fließen kann, kann - im Vergleich zu einer ähnlichen Halbleitervorrichtung, die die 2D-Materialschicht 1000 in der Kanalregion nicht aufweist - die effektive Kanalbreite jedes der Kanalelemente 104 um einen Faktor zwischen etwa 1,2 und 1,5 erhöht werden, und der Ein-Zustands-Strom kann ebenfalls um einen Faktor zwischen etwa 1,2 und 1,5 erhöht werden.
  • Wir wenden uns nun den 14 und 15K zu. Das siebente Verfahren 800 umfasst einen Block 820, in dem weitere Prozesse ausgeführt werden. In einigen Ausführungsformen können solche weiteren Prozesse das Bilden von Source/Drain-Kontakten 1006, das Bilden von Gate-Kontakten, das Bilden einer weiteren ILD-Schicht, das Bilden von Source/Drain-Kontaktdurchkontaktierungen, und das Bilden weiterer Interconnect-Strukturen umfassen. Da die Operationen in Block 820 denen in Block 622 ähnlich sind, wird auf eine detaillierte Beschreibung der Operationen in Block 820 der Kürze halber verzichtet.
  • Die Halbleitervorrichtung 100 von 15K wird in den 15L, 15M und 15N weiter veranschaulicht. 15L ist eine Schnittansicht der Halbleitervorrichtung 100, 15M ist eine Schnittansicht der Halbleitervorrichtung 100 in 15L entlang der Strichlinie MM', und 15N ist eine Schnittansicht der Halbleitervorrichtung 100 in 15L entlang der Strichlinie NN'. Insbesondere weist die Gate-Dielektrikumschicht 1024 eine Grenzflächenschicht 112 und eine dielektrische Schicht 114 mit hohem k-Wert auf. Die dielektrische Schicht 114 mit hohem k-Wert ist U-förmig, um sich um die Gate-Elektrode 116 herum zu legen.
  • Die Halbleitervorrichtung 100 kann auch unter Verwendung eines Verfahrens wie dem in 16 gezeigten achten Verfahren 900 gebildet werden. In dem Verfahren 900 werden die inneren Abstandshalter durch ein anderes Verfahren und in einer anderen Reihenfolge gebildet. Wie in den 16, 17A und 17D gezeigt, umfasst das achte Verfahren 900 einen Block 902, in dem ein erster Stapel 1200 auf einem Substrat 102 abgeschieden wird. Wie in den 17A und 17D gezeigt, weist der zweite Stapel 1200 mehrere Wiederholungseinheiten auf, von denen jede eine erste Halbleiterschicht 124, eine 2D-Materialschicht 1000 über der ersten Halbleiterschicht, eine zweite Halbleiterschicht 126 über der 2D-Materialschicht 1000 und eine weitere 2D-Materialschicht 1000 über der zweiten Halbleiterschicht 126 aufweist. Anders ausgedrückt, ist jede der zweiten Halbleiterschichten 126 ist direkt zwischen zwei 2D-Materialschichten aufgenommen. In den in 17A dargestellten Ausführungsformen weist der zweite Stapel 1200 drei Wiederholungseinheiten auf, die jeweils eine zweite Halbleiterschicht 126 aufweisen, die zwischen zwei 2D-Materialschichten 1000 aufgenommen ist, und benachbarte 2D-Materialschichten 1000 sind durch eine erste Halbleiterschicht 124 voneinander beabstandet. In einigen Ausführungsformen kann die erste Halbleiterschicht 124 als eine Opferschicht 124 bezeichnet werden und kann Silizium-Germanium (SiGe) enthalten, und die zweite Halbleiterschicht 126 kann als eine Kanalschicht 126 bezeichnet werden und kann Silizium (Si) enthalten. In einigen Implementierungen kann die 2D-Materialschicht 1000 Graphen, Wolframsulfid (WS2), Wolframtellurid (WTe2), Wolframselenid (WSe2), Molybdänsulfid (MoS2), Molybdäntellurid (WTe2), Molybdänselenid (WSe2), schwarzen Phosphor oder ein geeignetes 2D-Material enthalten, das eine wesentliche Bandausrichtung auf das Halbleitermaterial der zweiten Halbleiterschicht 126 aufweist. Die 2D-Materialschicht 1000 kann mit einem Dotanden dotiert sein, wie zum Beispiel Schwefel (S), Selen (Se), Tellur (Te), Zirkonium (Zr), Hafnium (Hf), Wolfram (W), Molybdän (Mo), Bor (B), Sauerstoff (O), Stickstoff (N), Kohlenstoff (C), Silizium (Si) oder Zinn (Sn). In Block 702 können die erste Halbleiterschicht 124, die zweite Halbleiterschicht 126 und die 2D-Materialschicht 1000 durch epitaxiales Wachstum abgeschieden werden.
  • Wie in den 16 und 17B gezeigt, umfasst das achte Verfahren 900 einen Block 904, in dem das Substrat 102 und der zweite Stapel 1200 zu einer zweiten finnenartigen Struktur 1042 strukturiert werden. Wie in 17B gezeigt, weist die zweite finnenartige Struktur 1042 den Basisabschnitt 104B und einen oberen Abschnitt auf, die aus dem ersten Stapel 1200 gebildet wurden. Die zweite finnenartige Struktur 1042 erstreckt sich längs entlang der X-Richtung. Der obere Abschnitt weist daher die Opferschichten 124, die Kanalschichten 126 und die 2D-Materialschichten 1000 auf, die die Kanalschichten 126 zwischen sich aufnehmen. In einigen Ausführungsformen kann die Strukturierung in Block 704 einen anisotropen Ätzprozess umfassen, wie zum Beispiel einen reaktiven Ionenätzprozess (Reactive-Ion Etching, RIE-Prozess). Ein beispielhafter RIE-Prozess kann einen Fluorkohlenstoff wie zum Beispiel Kohlenstofftetrafluorid (CF4), Trifluormethan (CHF3), Octafluorpropan (C3H8) oder Schwefelhexafluorid (SF6) verwenden.
  • Wie in den 16 und 17C zu sehen, umfasst das achte Verfahren 900 einen Block 906, in dem ein Isolationselement 106 gebildet wird. Da die Operationen in Block 906 denen in Block 706 ähnlich sind, wird auf eine detaillierte Beschreibung der Operationen in Block 906 der Kürze halber verzichtet.
  • Wie in den 16 und 17E zu sehen, umfasst das achte Verfahren 900 einen Block 908 zum Bilden einer Dummy-Gate-Struktur. In einigen Ausführungsformen weist die Dummy-Gate-Struktur einen Dummy-Gate-Stapel 1002 und eine Gate-Abstandshalterschicht 118 auf. Das Bilden der Dummy-Gate-Struktur umfasst das Bilden eines Dummy-Gate-Stapels 1002 über der Finnenstruktur 103, was des Weiteren das Abscheiden von Dummy-Gate-Material und das Strukturieren des Dummy-Gate-Materials umfasst, um den Dummy-Gate-Stapel 1002 zu bilden. In einigen Ausführungsformen, in denen ein Gate-Last-Prozess verwendet wird, kann der Dummy-Gate-Stapel 1002 die Grenzflächenschicht 112, eine dielektrische Schicht 114 mit hohem k-Wert und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, aufweisen. In einigen Ausführungsformen, in denen ein Last-Prozess mit hohem k-Wert verwendet wird, kann der Dummy-Gate-Stapel 1102 eine dielektrische Schicht, wie zum Beispiel Siliziumoxid, und eine Dummy-Gate-Elektrode 1004, wie zum Beispiel eine Polysiliziumschicht, aufweisen. Der Block 908 umfasst des Weiteren das Bilden einer Gate-Abstandshalterschicht 118 an den Seitenwänden des Dummy-Gate-Stapels 1002 durch Abscheiden der Gate-Abstandshalterschicht 118 und Zurückätzen der Gate-Abstandshalterschicht 118 durch ein anisotropes Ätzen, wie zum Beispiel Plasmaätzen, wie in 17E veranschaulicht. Der Dummy-Gate-Stapel 1002 und die Gate-Abstandshalterschicht 118 werden auf dem zweiten Stapel 1200 angeordnet und haben einen direkten Kontakt mit ihm.
  • Wie in den 16 und 17F gezeigt, umfasst das achte Verfahren 900 einen Block 910 zum Strukturieren des zweiten Stapels 1200, um Gräben 1020 innerhalb der Source/Drain-Regionen 104SD zu bilden. Die Dummy-Gate-Struktur fungiert auch als eine Ätzmaske während des Strukturierungsprozesses, dergestalt, dass die Gräben 1020 auf die Ränder der Gate-Abstandshalterschicht 118 ausgerichtet sind.
  • Wie in den 16, 17G und 17H gezeigt, umfasst das achte Verfahren 900 einen Block 912 zum Bilden von LDD-Elementen 1010 durch die Gräben 1020 hindurch in den Source/Drain-Regionen 104SD. Das Bilden der LDD-Elemente 1010 umfasst das Durchführen eines Ätzprozesses zum seitlichen Aussparen der Kanalelemente einschließlich der zweiten Halbleiterschichten 126 und der 2D-Materialschichten 1000, wodurch Hinterschneidungen gebildet werden, die sich unter der Gate-Abstandshalterschicht 118 befinden, wie in 17G veranschaulicht. Der Ätzprozess verwendet ein Ätzmittel zum selektiven Ätzen der zweiten Halbleiterschichten 126 und der 2D-Materialschichten 1000. Es ist zu beachten, dass das seitliche Aussparen so ausgeführt wird, dass das Kanalelement 104 anstelle der Opferschicht (der ersten Halbleiterschicht 124) seitlich ausgespart wird. Der Block 912 umfasst auch das Abscheiden eines Halbleitermaterials zum Ausfüllen der Hinterschneidungen, wodurch LDD-Elemente 1010 gebildet werden, wie in 17H veranschaulicht. In der gezeigten Ausführungsform enthält das Halbleitermaterial Silizium. Das Abscheiden umfasst selektives epitaxiales Wachstum mit in-situ-Dotierung, um die LDD-Elemente 1010 mit dem richtigen Dotanden (zum Beispiel Phosphor für nFETs oder Bor für pFETs) und der richtigen Dotierungsdosis zu bilden. Zum Beispiel wird beim epitaxialen Wachstum ein Vorläufer verwendet, der siliziumhaltiges Gas und dotandenhaltiges Gas mit bestimmten Partialdrücken enthält, um die erwartete Dotierungskonzentration der LDD-Elemente 1010 zu erreichen, die geringer ist als die Dotierungskonzentration der Source- und Drain-Elemente 108 (die zu einem späteren Zeitpunkt gebildet werden sollen). Alternativ ist das epitaxiale Wachstum nicht für die erste Halbleiterschicht 124 selektiv und kann das Halbleitermaterial auf den ersten Halbleiterschichten 124 bilden. In diesem Fall kann anschließend ein anisotroper Ätzprozess, wie zum Beispiel ein Plasmaätzen, angewendet werden, um überschüssiges Halbleitermaterial zu entfernen, das an den Seitenwänden der ersten Halbleiterschicht 124 abgeschieden wurde.
  • Wie in den 16 und 17I gezeigt, umfasst das achte Verfahren 900 einen Block 914 zum Bilden der Source/Drain-Elemente 108, wie zum Beispiel durch epitaxiales Wachstum. Insbesondere enthalten die Source-/Drain-Elemente 108 ein oder mehrere Halbleitermaterialien. In einigen Ausführungsformen enthalten die Source-/Drain-Elemente 108 mit Phosphor oder Arsen dotiertes Silizium für n-FETs oder mit Bor dotiertes Silizium-Germanium für p-FETs. In der gezeigten Ausführungsform wird das epitaxiale Wachstum so gesteuert, dass die Source- und Drain-Elemente 108 mit einer Oberseite ausgebildet werden, die höher liegt als die Oberseite des zweiten Stapels 1200, so dass die Source- und Drain-Elemente 108 mit allen zweiten Halbleiterschichten 126 verbunden sind und von den ersten Halbleiterschichten 124 durch die inneren Abstandshalter 130 getrennt sind, wie in 15I veranschaulicht.
  • Wie in den 16 und 17J zu sehen, umfasst das achte Verfahren 900 einen Block 916, in dem die Dummy-Gate-Struktur durch einen Ätzprozess entfernt wird, wodurch ein Gate-Graben 1022 entsteht. Insbesondere werden sowohl der Dummy-Gate-Stapel 1002 als auch die Gate-Abstandshalterschicht 118 in Block 916 entfernt. Der Gate-Graben 1022 wird durch die Source- und Drain-Elemente 108 definiert und erstreckt sich zwischen diesen.
  • In Block 916 werden die ersten Halbleiterschichten 124 selektiv aus dem Gate-Graben 1022 entfernt, um die mehreren zweiten Halbleiterschichten 126 freizugeben. In Ausführungsformen, bei denen die erste Halbleiterschicht 124 aus Silizium-Germanium gebildet wird und die zweite Halbleiterschicht 126 aus Silizium gebildet wird, kann das selektive Entfernen der ersten Halbleiterschichten 124 einen SiGe-Oxidationsprozess umfassen, auf den ein SiGe-Oxidabtrag folgt. In diesen Ausführungsformen kann der SiGe-Oxidationsprozess die Verwendung von Ozon umfassen. In einigen Implementierungen kann das selektive Entfernen der ersten Halbleiterschicht 124 die Verwendung eines selektiven isotropen Ätzprozesses umfassen (zum Beispiel eines selektiven Trockenätzprozesses oder eines selektiven Nassätzprozesses). In einigen Ausführungsformen kann der selektive Trockenätzprozess die Verwendung eines oder mehrerer Ätzmittel auf Fluorbasis, wie zum Beispiel Fluorgas oder Fluorkohlenwasserstoffe, umfassen. In einigen Ausführungsformen kann der selektive Nassätzprozess ein Fluorwasserstoff-Ätzmittel (HF-Ätzmittel) oder ein NH4OH-Ätzmittel umfassen. Wie in 15D gezeigt, werden durch das Entfernen der ersten Halbleiterschichten 124 (das heißt, der Opferschichten 124) aufgrund der Anordnung der Wiederholungseinheit in dem ersten Stapel 1100 mehrere Kanalelemente 104 freigegeben. Jedes der Kanalelemente 104 weist eine zweite Halbleiterschicht 126 (das heißt, eine Kanalschicht 126) auf.
  • Wie in den 16 und 17K gezeigt, umfasst das achte Verfahren 900 einen Block 918 zum Bilden einer Abstandshalterschicht 132 an Seitenwänden der Source- und Drain-Elemente 108. Die Abschnitte der Abstandshalterschicht 132 zwischen den Kanalelementen 104 werden als innere Abstandshalter bezeichnet, und die Abschnitte oberhalb des zweiten Stapels 1200 werden als ein Gate-Abstandshalter bezeichnet. Das Bilden der Abstandshalterschicht 132 kann das Abscheiden einer dielektrischen Schicht in dem Gate-Graben und das Durchführen eines anisotropen Ätzprozesses an der Abstandshalterschicht 132 umfassen, dergestalt, dass nur Abschnitte an den Seitenwänden der Source- und Drain-Elemente 108 übrig bleiben. Die Abstandshalterschicht 132 enthält ein oder mehrere dielektrische Materialien, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, andere geeignete dielektrische Materialien oder eine Kombination davon.
  • Wie in den 16 und 17L zu sehen, umfasst das achte Verfahren 900 einen Block 920, in dem ein Gate-Stapel 110 über jedem und um jedes der mehreren Kanalelemente 104 gebildet wird. Wie oben beschrieben, weist der Gate-Stapel 110 eine Gate-Dielektrikumschicht 1024 und eine Gate-Elektrode 116 über der dielektrischen Gate-Schicht 1024 auf. In der gezeigten Ausführungsform kann die Gate-Dielektrikumschicht 1024 eine Grenzflächenschicht 112 und eine dielektrische Schicht 114 mit hohem k-Wert über der Grenzflächenschicht 112 aufweisen. Da die Zusammensetzungen der Grenzflächenschicht 112, der dielektrischen Schicht 114 mit hohem k-Wert und der Gate-Elektrode 116 oben in Bezug auf Block 210 des ersten Verfahrens 200 beschrieben wurden, wird hier der Kürze halber auf eine detaillierte Beschreibung der Grenzflächenschicht 112, der dielektrischen Schicht 114 mit hohem k-Wert und der Gate-Elektrode 116 verzichtet. Die Gate-Dielektrikumschicht 1024 einschließlich der Grenzflächenschicht 112 und der dielektrischen Schicht 114 mit hohem k-Wert können nacheinander um die Kanalelemente 104 herum mittels CVD oder ALD abgeschieden werden. Anschließend kann, wie in 17L gezeigt, die Gate-Elektrode 116 mittels PVD, CVD, ALD oder chemischem Plattieren abgeschieden werden. Aufgrund der 2D-Eigenschaften der oben beschriebenen 2D-Materialschicht 1000 fungiert die Kanalschicht 126 in jedem der Kanalelemente 104 als eine erste Kanalschicht, und die 2D-Materialschicht 1000 in jedem der Kanalelemente 104 fungiert als eine zweite Kanalschicht. Die erste Kanalschicht und die zweite Kanalschicht können aufgrund der wesentlichen Bandausrichtung gleichzeitig und unabhängig voneinander eingeschaltet werden. Aus ähnlichen Gründen ist die Halbleitervorrichtung 100 in 17L ein DCFET. Weil Strom in dem in den Kanalschichten 126 gebildeten Kanal und dem in der 2D-Materialschicht 1000 gebildeten Kanal fließen kann, kann - im Vergleich zu einer ähnlichen Halbleitervorrichtung, die die 2D-Materialschicht 1000 in der Kanalregion nicht aufweist - die effektive Kanalbreite jedes der Kanalelemente 104 um einen Faktor zwischen etwa 1,2 und 1,5 erhöht werden, und der Ein-Zustands-Strom kann ebenfalls um einen Faktor zwischen etwa 1,2 und 1,5 erhöht werden.
  • Wir wenden uns nun den 16 und 17M zu. Das achte Verfahren 900 umfasst einen Block 922, in dem weitere Prozesse ausgeführt werden. In einigen Ausführungsformen können solche weiteren Prozesse das Bilden von Source/Drain-Kontakten 1006, das Bilden von Gate-Kontakten, das Bilden einer weiteren ILD-Schicht, das Bilden von Source/Drain-Kontaktdurchkontaktierungen, und das Bilden weiterer Interconnect-Strukturen umfassen. Da die Operationen in Block 922 denen in Block 622 ähnlich sind, wird auf eine detaillierte Beschreibung der Operationen in Block 922 der Kürze halber verzichtet.
  • Die Halbleitervorrichtung 100 von 17M wird in den 17N, 170 und 17P weiter veranschaulicht. 17N ist eine Schnittansicht der Halbleitervorrichtung 100, 17O ist eine Schnittansicht der Halbleitervorrichtung 100 in 17N entlang der Strichlinie OO', und 17P ist eine Schnittansicht der Halbleitervorrichtung 100 in 17N entlang der Strichlinie PP'. Insbesondere weist die Gate-Dielektrikumschicht 1024 eine Grenzflächenschicht 112 und eine dielektrische Schicht 114 mit hohem k-Wert auf. Die dielektrische Schicht 114 mit hohem k-Wert ist U-förmig, um sich um die Gate-Elektrode 116 herum zu legen.
  • Die Halbleitervorrichtung 100 kann auch unter Verwendung eines Verfahrens wie dem in 18 gezeigten neunten Verfahren 930 gebildet werden. Das Verfahren 930 ähnelt dem dritten Verfahren 400 und enthält einen Block 402. Da verschiedene Operationen oben in Bezug auf das dritte Verfahren 400 beschrieben wurden, wird auf Details dieser Operationen in dem dritten Verfahren 400 hier der Kürze halber verzichtet. Im Folgenden werden nur Operationen beschrieben, die anders sind. Insbesondere wird der Block 402 zu dem Block 932 modifiziert, der das Abscheiden einer Opferschicht und einer 2D-Materialschicht 1000 auf der Opferschicht umfasst. In der gezeigten Ausführungsform ist die Opferschicht eine Silizium-Germanium-Schicht 124, die durch selektives epitaxiales Wachstum abgeschieden wird. Das neunte Verfahren 930 umfasst auch einen Block 934, der zwischen dem Strukturieren der Finnenstruktur zum Bilden von Gräben in den Source-/Drain-Regionen 104SD in den Blöcken 410 und dem Bilden der Source- und Drain-Elemente 108 in Block 412 implementiert wird. In Block 934 wird eine dielektrische Schicht 1008 gebildet, wie in 19H veranschaulicht. Das Bilden der dielektrischen Schicht 1008 kann das selektive Ätzen der Silizium-Germanium-Schicht 124, das Abscheiden der dielektrischen Schicht 1008, das seitliche Aussparen der dielektrischen Schicht durch selektives Ätzen und das epitaxiale Züchten von Silizium zum Ausfüllen der Aussparungen umfassen.
  • In einigen Ausführungsformen hat die Halbleitervorrichtung 100 eine in 20 veranschaulichte Struktur, die der Struktur der Halbleitervorrichtung 100 in 19L ähnelt. Die 2D-Materialschicht 1000 erstreckt sich jedoch in die Source- und Drain-Elemente 108 und kann darüber hinaus Abschnitte 1010 als LDD-Elemente aufweisen. In der vorliegenden Struktur vergrößert die 2D-Materialschicht 1000 die Kontaktflächen zu den Source-/Drain-Elementen 108 und verringert den Kontaktwiderstand aufgrund einer verbesserten Stromausbreitung (weniger Stromkonzentration) von den S/D-Merkmalen zu dem Kanal der 2D-Materialschicht 1000, die einen einzelnen 2D-Film oder mehrere 2D-Filme aufweisen kann. Außerdem kann der Bandabstand der 2D-Materialschicht 1000 durch die Anzahl der 2D-Filme moduliert werden, was für eine bessere Ec/Ev-Bandausrichtung mit den S/D-Merkmalen genutzt werden kann. In einigen Ausführungsformen wird die Struktur der Halbleitervorrichtung 100 in einem ähnlichen Verfahren gebildet, wie in 8 und 9A bis 9K veranschaulicht. Insbesondere umfassen die Operationen in Block 514 das Aussparen der Finnenstruktur 103 innerhalb des Gate-Grabens 1022 durch einen geeigneten Ätzprozess, wodurch eine Aussparung 1026 gebildet wird, das Durchführen eines geeigneten seitlichen Ätzprozesses, um die Aussparung in die Source/Drain-Regionen hinein zu erweitern, und das Abscheiden der 2D-Materialschicht 1000.
  • Die vorliegende Offenbarung betrifft eine Halbleiteranordnung. Die Halbleitervorrichtung weist ein Kanalelement mit einer ersten Kanalschicht und einer zweiten Kanalschicht über der ersten Kanalschicht sowie eine Gate-Struktur über dem Kanalelement auf. Die erste Kanalschicht enthält Silizium, Germanium, einen III-V-Halbleiter oder einen II-VI-Halbleiter, und die zweite Kanalschicht enthält ein zweidimensionales Material. In einigen Ausführungsformen ist eine dielektrische Schicht unter der 2D-Materialschicht angeordnet, um eine Isolierung zwischen der Vorrichtung und dem Substrat zu bilden. Des Weiteren werden die Source- und Drain-Elemente mit Halbleitermaterial durch epitaxiales Wachstum gebildet, was eine bessere Integration in die 2D-Kanalschicht ermöglicht und den Kontaktwiderstand reduziert.
  • In einem beispielhaften Aspekt stellt die vorliegende Offenbarung ein Verfahren zur Halbleiterfertigung bereit. Das Verfahren umfasst: Bereitstellen eines Werkstücks, das eine Halbleiterstruktur umfasst; Abscheiden einer zweidimensionalen Materialschicht (2D-Materialschicht) über der Halbleiterstruktur; Bilden eines Source-Elements und eines Drain-Elements, die elektrisch mit der Halbleiterstruktur und der 2D-Materialschicht verbunden sind, wobei das Source-Element und das Drain-Element ein Halbleitermaterial enthalten; und Bilden einer Gate-Struktur, die zwischen dem Source-Element und dem Drain-Element angeordnet ist, über der zweidimensionalen Materialschicht. Die Gate-Struktur, das Source-Element, das Drain-Element, die Halbleiterstruktur und die 2D-Materialschicht sind so eingerichtet, dass sie einen Feldeffekttransistor bilden. Die Halbleiterstruktur und die 2D-Materialschicht fungieren als ein erster Kanal bzw. ein zweiter Kanal zwischen dem Source-Element und dem Drain-Element.
  • In einem beispielhaften Aspekt stellt die vorliegende Offenbarung ein Verfahren zur Halbleiterfertigung bereit. Das Verfahren umfasst: Bilden eines Halbleiterstapels, der erste Halbleiterschichten und zweite Halbleiterschichten aufweist, die alternativ eingerichtet sind, wobei die ersten und zweiten Halbleiterschichten eine unterschiedliche Zusammensetzung aufweisen; Abscheiden einer zweidimensionalen Materialschicht (2D-Materialschicht) auf den zweiten Halbleiterschichten; Bilden eines Source-Elements und eines Drain-Elements, die elektrisch mit den zweiten Halbleiterschichten und der 2D-Materialschicht verbunden sind, wobei das Source-Element und das Drain-Element ein Halbleitermaterial enthalten; selektives Entfernen der ersten Halbleiterschichten; und Bilden einer Gate-Struktur, die sich so erstreckt, dass sie sich um jede der zweiten Halbleiterschichten herum legt, über der zweidimensionalen Materialschicht.
  • In einem beispielhaften Aspekt stellt die vorliegende Offenbarung eine Halbleiterstruktur bereit. Die Halbleitervorrichtung weist auf: ein Kanalelement mit einer ersten Kanalschicht und einer zweiten Kanalschicht über der ersten Kanalschicht; eine Gate-Struktur über dem Kanalelement; und ein Source-Element und ein Drain-Element aus einem Halbleitermaterial. Die erste Kanalschicht enthält Silizium, Germanium, einen III-V-Halbleiter oder einen II-VI-Halbleiter. Das zweidimensionale Material enthält Graphen, Wolframsulfid (WS2), Wolframtellurid (WTe2), Wolframselenid (WSe2), Molybdänsulfid (MoS2), Molybdäntellurid (WTe2), schwarzen Phosphor oder Molybdänselenid (WSe2). Die zweite Kanalschicht enthält ein zweidimensionales Material. Das Halbleitermaterial der Source- und Drain-Elemente ist elektrisch mit der ersten und der zweiten Kanalschicht verbunden.
  • Das oben Dargelegte skizzierte Merkmale verschiedener Ausführungsformen, damit der Durchschnittsfachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Durchschnittsfachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Durchschnittsfachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/062840 [0001]
    • US 16/937277 [0001]

Claims (20)

  1. Verfahren, das umfasst: Bereitstellen eines Werkstücks, das eine Halbleiterstruktur aufweist; Abscheiden einer zweidimensionalen Materialschicht (2D-Materialschicht) über der Halbleiterstruktur; Bilden eines Source-Elements und eines Drain-Elements, die elektrisch mit der Halbleiterstruktur und der 2D-Materialschicht verbunden sind, wobei das Source-Element und das Drain-Element ein Halbleitermaterial enthalten; und Bilden einer Gate-Struktur, die zwischen dem Source-Element und dem Drain-Element angeordnet ist, über der zweidimensionalen Materialschicht, wobei die Gate-Struktur, das Source-Element, das Drain-Element, die Halbleiterstruktur und die 2D-Materialschicht so eingerichtet sind, dass sie einen Feldeffekttransistor bilden, und wobei die Halbleiterstruktur und die 2D-Materialschicht als ein erster Kanal bzw. ein zweiter Kanal zwischen dem Source-Element und dem Drain-Element fungieren.
  2. Verfahren nach Anspruch 1, wobei die Halbleiterstruktur Silizium, Germanium, einen III-V-Halbleiter oder einen II-VI-Halbleiter umfasst; und die 2D-Materialschicht eines von Graphen, Wolframsulfid (WS2), Wolframtellurid (WTe2), Wolframselenid (WSe2), Molybdänsulfid (MoS2), Molybdäntellurid (WTe2), schwarzem Phosphor und Molybdänselenid (WSe2) enthält.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Bilden des Source-Elements und des Drain-Elements umfasst: Strukturieren der Halbleiterstruktur zum Bilden von Gräben in Source/Drain-Regionen; und epitaxiales Züchten eines Halbleitermaterials zum Ausfüllen der Gräben, wodurch das Source-Element und das Drain-Element gebildet werden.
  4. Verfahren nach Anspruch 3, wobei das Strukturieren der Halbleiterstruktur des Weiteren ein Strukturieren der 2D-Materialschicht umfasst; und das epitaxiale Züchten des Halbleitermaterials ein epitaxiale Züchten des Halbleitermaterials in direktem Kontakt mit Rändern der 2D-Materialschicht umfasst.
  5. Verfahren nach Anspruch 4, wobei die Gate-Struktur einen Gate-Stapel und eine Gate-Abstandshalterschicht aufweist, die einen ersten Abstandshalter und einen zweiten Abstandshalter aufweisen, die an entgegengesetzten Seitenwänden des Gate-Stapels angeordnet sind; und das Strukturieren der 2D-Materialschicht ein Strukturieren der 2D-Materialschicht umfasst, dergestalt, dass sich die strukturierte 2D-Materialschicht zwischen dem ersten Abstandshalter und dem zweiten Abstandshalter der Gate-Abstandshalterschicht erstreckt.
  6. Verfahren nach Anspruch 5, wobei das Strukturieren der 2D-Materialschicht ein Strukturieren der 2D-Materialschicht umfasst, dergestalt, dass entgegengesetzte Ränder der strukturierten 2D-Materialschicht auf Außenseiten des ersten bzw. des zweiten Abstandshalters ausgerichtet sind.
  7. Verfahren nach einem der Ansprüche 3 bis 6, wobei das Bilden des dielektrischen Elements umfasst: Bilden einer Opfer-Halbleiterschicht auf der Halbleiterstruktur vor dem Abscheiden der 2D-Materialschicht; und Ersetzen der Opfer-Halbleiterschicht durch eine dielektrische Schicht durch die Gräben hindurch nach dem Strukturieren der Halbleiterstruktur, um die Gräben in Source/Drain-Regionen zu bilden.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei das Abscheiden der 2D-Materialschicht umfasst: Bilden eines Dummy-Gate-Stapels über der Halbleiterstruktur und einer Gate-Abstandshalterschicht, die einen ersten Abstandshalter und einen zweiten Abstandshalter aufweist, die an entgegengesetzten Seitenwänden des Dummy-Gate-Stapels angeordnet sind; Entfernen des Dummy-Gate-Stapels nach dem Bilden des Source-Elements und des Drain-Elements, wodurch ein durch den ersten und den zweiten Abstandshalter definierter Gate-Graben entsteht, wobei die Halbleiterstruktur innerhalb des Gate-Grabens freigelegt wird; und selektives Abscheiden des 2D-Materials auf der Halbleiterstruktur, die innerhalb des Gate-Grabens freiliegt, dergestalt, dass sich die 2D-Materialschicht zwischen Innenseiten des ersten bzw. zweiten Abstandshalters erstreckt.
  9. Verfahren nach Anspruch 8, das des Weiteren ein Bilden der Gate-Struktur auf der 2D-Materialschicht innerhalb des Gate-Grabens umfasst.
  10. Verfahren nach einem der vorangehenden Ansprüche, wobei das Abscheiden der 2D-Materialschicht ein Abscheiden der 2D-Materialschicht mit einer Dicke zwischen etwa 2Å und etwa 10Å umfasst.
  11. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren ein Bilden eines dielektrischen Elements umfasst, das zwischen die 2D-Materialschicht und die Halbleiterstruktur eingefügt ist.
  12. Verfahren, das umfasst: Bilden eines Halbleiterstapels, der erste Halbleiterschichten und zweite Halbleiterschichten aufweist, die alternierend angeordnet sind, wobei die ersten und zweiten Halbleiterschichten eine unterschiedliche Zusammensetzung aufweisen; Abscheiden einer zweidimensionalen Materialschicht (2D-Materialschicht) auf den zweiten Halbleiterschichten; Bilden eines Source-Elements und eines Drain-Elements, die elektrisch mit den zweiten Halbleiterschichten und der 2D-Materialschicht verbunden sind, wobei das Source-Element und das Drain-Element ein Halbleitermaterial enthalten; selektives Entfernen der ersten Halbleiterschichten; und Bilden einer Gate-Struktur, die sich so erstreckt, dass sie sich um jede der zweiten Halbleiterschichten herum legt, über der zweidimensionalen Materialschicht.
  13. Verfahren nach Anspruch 12, wobei: die zweite Halbleiterschicht eines von Silizium, Germanium, einem III-V-Halbleiter und einem II-VI-Halbleiter enthält; und die 2D-Materialschicht eines von Graphen, Wolframsulfid (WS2), Wolframtellurid (WTe2), Wolframselenid (WSe2), Molybdänsulfid (MoS2), Molybdäntellurid (WTe2), schwarzem Phosphor und Molybdänselenid (WSe2) enthält.
  14. Verfahren nach Anspruch 12 oder 13, wobei das Bilden des Source-Elements und des Drain-Elements umfasst: Strukturieren der Halbleiterstruktur zum Bilden von Gräben in Source/Drain-Regionen; und epitaxiales Züchten eines Halbleitermaterials zum Ausfüllen der Gräben, wodurch das Source-Element und das Drain-Element gebildet werden, wobei sich die zweiten Halbleiterschichten zwischen dem Source-Element und dem Drain-Element erstrecken.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei das Bilden der Gate-Struktur, die sich so erstreckt, dass sie sich um jede der zweiten Halbleiterschichten herum legt, über der zweidimensionalen Materialschicht umfasst: Bilden einer Dummy-Gate-Struktur über dem Halbleiterstapel vor dem Bilden des Source-Elements und des Drain-Elements; Entfernen der Dummy-Gate-Struktur nach dem Bilden des Source-Elements und des Drain-Elements, wodurch ein Gate-Graben entsteht; und Bilden eines Gate-Stapels, der sich zwischen dem ersten und dem zweiten Gate-Abstandshalter erstreckt, in dem Gate-Graben, wobei das selektive Entfernen der ersten Halbleiterschichten das selektive Entfernen der ersten Halbleiterschichten durch den Gate-Graben hindurch nach dem Entfernen der Dummy-Gate-Struktur umfasst.
  16. Verfahren nach Anspruch 15, wobei das Bilden der Gate-Struktur, die sich so erstreckt, dass sie sich um jede der zweiten Halbleiterschichten herum legt, über der zweidimensionalen Materialschicht des Weiteren umfasst: Abscheiden einer dielektrischen Materialschicht in dem Gate-Graben nach dem Entfernen der Dummy-Gate-Struktur; und Durchführen eines anisotropen Ätzprozesses an der dielektrischen Materialschicht vor dem Bilden des Gate-Stapels, wodurch ein erster Gate-Abstandshalter an der Seitenwand des Source-Elements und ein zweiter Gate-Abstandshalter an einer Seitenwand des Drain-Elements gebildet wird.
  17. Verfahren nach Anspruch 16, wobei: das selektive Entfernen der ersten Halbleiterschichten ein selektives Entfernen der ersten Halbleiterschichten durch den Gate-Graben nach dem Entfernen der Dummy-Gate-Struktur umfasst; das Abscheiden der 2D-Materialschicht ein Abscheiden der 2D-Materialschicht umfasst, dergestalt, dass sie sich um jede der zweiten Halbleiterschichten herum legt; und das Abscheiden der dielektrischen Materialschicht in dem Gate-Graben ein Abscheiden der dielektrischen Materialschicht auf der 2D-Materialschicht umfasst, dergestalt, dass sie sich um jede der zweiten Halbleiterschichten herum legt.
  18. Verfahren nach Anspruch 16 oder 17, wobei das Durchführen des anisotropen Ätzprozesses an der dielektrischen Materialschicht ein Durchführen des anisotropen Ätzprozesses an der dielektrischen Materialschicht umfasst, wodurch innere Abstandshalter zwischen zwei benachbarten der ersten Halbleiterschichten gebildet werden.
  19. Verfahren nach einem der Ansprüche 12 bis 18, wobei das Abscheiden der 2D-Materialschicht auf den zweiten Halbleiterschichten ein Abscheiden der 2D-Materialschicht auf einer Oberseite und einer Unterseite jeder der zweiten Halbleiterschichten umfasst.
  20. Halbleitervorrichtung, die umfasst: ein Kanalelement mit einer ersten Kanalschicht und einer zweiten Kanalschicht über der ersten Kanalschicht; eine Gate-Struktur über dem Kanalelement; und ein Source-Element und ein Drain-Element aus einem Halbleitermaterial, wobei die erste Kanalschicht Silizium, Germanium, einen III-V-Halbleiter oder einen II-VI-Halbleiter enthält, wobei das zweidimensionale Material Graphen, Wolframsulfid (WS2), Wolframtellurid (WTe2), Wolframselenid (WSe2), Molybdänsulfid (MoS2), Molybdäntellurid (WTe2), schwarzen Phosphor oder Molybdänselenid (WSe2) enthält, wobei die zweite Kanalschicht ein zweidimensionales Material enthält; und wobei das Halbleitermaterial der Source- und Drain-Elemente elektrisch mit der ersten und der zweiten Kanalschicht verbunden ist.
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