以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1実施形態)
図1(a)〜図1(c)は、第1実施形態に係る半導体装置を例示する模式図である。 図1(a)は、図1(b)及び図1(c)の矢印ARからみた平面図である。図1(b)は、図1(a)のA1−A2線断面図である。図1(c)は、図1(a)のB1−B2線断面図である。
図1(a)〜図1(c)に示すように、実施形態に係る半導体装置111は、ノーマリオフの第1トランジスタ10と、ノーマリオンの第2トランジスタ20と、第1導電部材71と、を含む。この例では、半導体装置111は、第1部材61をさらに含む。第1部材61は、例えば、基板である。第1部材61の表面は、例えば、絶縁性である。
第1トランジスタ10は、第1ゲート11、第1ソース12、第1ドレイン13及び第1半導体部材14(例えば半導体層)を含む。
第1半導体部材14から第1ドレイン13への方向を第1方向とする。第1部材61が設けられている場合は、第1部材61から第1ドレイン13への方向を第1方向としても良い。
第1方向をZ軸方向とする。Z軸方向に対して垂直な1つの方向をX軸方向とする。Z軸方向及びX軸方向に対して垂直な方向をY軸方向とする。
第1ゲート11から第1ソース12への方向は、第1方向(Z軸方向)と交差する。第1ゲート11から第1ソース12の少なくとも一部への方向は、例えば、X軸方向である。
第1半導体部材14は、第1方向(Z軸方向)において、第1ゲート11と第1ドレイン13との間、及び、第1方向において第1ソース12と第1ドレイン13との間に設けられる。
第2トランジスタ20は、第2ゲート21、第2ソース22、第2ドレイン23及び第2半導体部材24(例えば半導体層)を含む。第2半導体部材24から第2ゲート21への向き、第2半導体部材24から第2ソース22への向き、及び、第2半導体部材24から第2ドレイン23への向きは、第1半導体部材14から第1ドレイン13への向きと同じである。
第1半導体部材14から第2半導体部材24への向きは、第1方向(Z軸方向)と交差する。この例では、第1半導体部材14から第2半導体部材24への向きは、X軸方向に沿っている。
既に説明したように、この例では、第1部材61が設けられている。第1部材61の上に、第1トランジスタ10及び第2トランジスタ20が設けられている。第1部材61の上に、第1ゲート11及び第1ソース12が設けられる。第1ゲート11及び第1ソース12の上に、第1半導体部材14が設けられる。第1半導体部材14の上に、第1ドレイン13が設けられる。
第1部材61の上に、第2トランジスタ20が設けられる。第1部材61の上に第2半導体部材24が設けられる。第2半導体部材24の上に、第2ゲート21、第2ソース22及び第2ドレイン23が設けられる。
例えば、第1部材61と第1ドレイン13との間に、第1半導体部材14が位置する。第1部材61と第1半導体部材14との間に、第1ゲート11が位置する。第1部材61と第1半導体部材14との間に、第1ソース12が位置する。
例えば、第1部材61と第2ゲート21との間に、第2半導体部材24が位置する。第1部材61と第2ソース22との間に、第2半導体部材24が位置する。第1部材61と第2ドレイン23との間に、第2半導体部材24が位置する。
第1導電部材71は、第1ドレイン13と第2ソース22とを電気的に接続する。第1導電部材71は、例えば、配線(例えばワイヤ)である。第1導電部材71により、第1トランジスタ10の第1ドレイン13と、第2トランジスタ20の第2ソース22と、が、電気的に接続される。第1トランジスタ10と第2トランジスタ20とが電気的に接続される。接続は、例えば、カスコード接続である。
例えば、ノーマリオフの第1トランジスタ10と、ノーマリオンの第2トランジスタ20と、がカスコード接続される。これにより、半導体装置111において、ノーマリオフの動作が行われる。例えば、第1トランジスタ10は、低耐圧のシリコントランジスタである。例えば、第2トランジスタ20は、高耐圧の窒化物半導体トランジスタである。例えば、半導体装置111は、ノーマリオフの高耐圧トランジスタとして機能する。
半導体装置111において、2つのトランジスタに接続されるノード(第1ドレイン13及び第2ソース22と接続される接続点)の電位は、スイッチング動作に伴って変動しやすい。このノードの電位の変動は、ノイズとなる。例えば、このノード(導電体)は、ノイズを放出するアンテナとなる。例えば、このノードの導電体のサイズが大きいと、大きなノイズが放出されやすい。
実施形態においては、ワイヤなどの第1導電部材71により、第1ドレイン13と第2ソース22とが電気的に接続される。第1ドレイン13及び第2ソース22と電気的に接続されるノード(第1導電部材71)のサイズが小さい。このため、ノイズの放出が抑制される。
例えば、第1参考例において、第1部材61の上に第1トランジスタ10及び第2トランジスタ20が設けられる。第1参考例においては、第1部材61の上に第1ドレイン13が設けられ、その上に、第1半導体部材14が設けられ、その上に、第1ゲート11及び第1ソース12が設けられる。一方、第2トランジスタ20は、半導体装置111と同様に設けられる。第1参考例においては、第1ドレイン13は第1半導体部材14の下に位置し、第2ソース22は、第2半導体部材24の上に位置する。このため、第1ドレイン13と第2ソース22との電気的接続の距離が長くなる。例えば、第1ドレイン13の下に電極パッドが設けられ、この電極パッドと第2ソース22とがワイヤなどで接続される。このような第1参考例においては、第1ドレイン13及び第2ソース22と電気的に接続されるノードが大きくなり、大きなノイズが放出され易い。
これに対して、実施形態においては、第1ドレイン13及び第2ソース22が、第1半導体部材14及び第2半導体部材24から見て、同じ側に位置する。第1導電部材71により、第1ドレイン13と第2ソース22とが電気的に直接接続される。ノード(第1導電部材71)のサイズが小さい。このため、ノイズの放出が抑制される。実施形態において、第1ドレイン13と第2ソース22との電気的な接続は、例えば、電極パッドを介さないで行われる。第1ドレイン13と第2ソース22との電気的な直接的な接続は、はんだを介した接続を含む。
例えば、第2参考例において、基板の上面に第1トランジスタ10が設けられ、基板の下面に第2トランジスタ20が設けられる。この場合、基板を貫く導電体などにより、第1トランジスタ10(第1ドレイン13)と第2トランジスタ20(第2ソース22)とが電気的に接続される。この場合、基板を貫く導電体と第1ドレイン13とが電気的に接続される。基板を貫く導電体と第2ソース22とが電気的に接続される。これらの接続を安定して得るために、位置精度を考慮すると、導電体のサイズは大きくなる。このため、ノイズの放出の抑制が十分ではない。さらに、第2参考例においては、基板を貫く導電体を形成するため、部品が複雑となる。
これに対して、実施形態においては、第1部材61(例えば、基板)の同じ側に、2つのトランジスタが設けられる。このため、部品が簡単である。そして、第1導電部材71(導電体)のサイズが容易に小さくできる。ノイズの放出を抑制しつつ、簡単な部材の半導体装置を提供できる。
図1(c)に示すように、この例では、第1導電層81がさらに設けられている。第1導電層81は、第1部材61と第1ソース12との間、及び、第1部材61と第2半導体部材24との間に設けられる。第1導電層81は、第1ソース12と電気的に接続される。第1導電層81の一部は、例えば、ソースパッドとして機能する。
例えば、第2トランジスタ20は、第1導電層81と重なる。第1導電層81は、例えば、接地電位に設定される。接地電位の変動は比較的小さい。例えば、接地電位は実質的に変動しない。このような第1導電層81と重なるように第2トランジスタ20が設けられることで、第2トランジスタ20の動作が安定しやすい。
第2トランジスタ20が第1導電層81と重なる場合、第2トランジスタ20の第1導電層81と対向する面(例えば下面)は、絶縁性であることが好ましい。
図1(b)及び図1(c)に示すように、この例では、ゲートパッド85g、ドレインパッド85d及びドレイン配線75dが設けられている。第1部材61と第1ゲート11との間に、ゲートパッド85gが設けられる。第1部材61の一部に、ドレインパッド85dが設けられる。ドレイン配線75dは、第2ドレイン23とドレインパッド85dとを電気的に接続する。例えば、ゲートパッド85gは、半導体装置111の入力部として機能する。ドレインパッド85dには、例えば、高電圧(電源電圧Vdd)が印加される。ソースパッド(第1導電層81)は、例えば接地される。電源電圧Vddは、第1導電層81(ソースパッド)の電位よりも高い。
実施形態において、第1導電部材71の幅は過度に広くないことが好ましい。これにより、第1導電部材71のサイズが適切に小さくできる。
図1(a)に示すように、第1導電部材71は、幅w71を有する。幅w71は、第1導電部材71が延びる方向(例えばX軸方向)と交差する交差方向(例えばY軸方向)に沿う、第1導電部材71の幅である。第1半導体部材14は、幅w14を有する。幅w14は、この交差方向(Y軸方向)に沿う、第1半導体部材14の幅である。実施形態において、幅w71は、幅w14よりも狭いことが好ましい。第2半導体部材24は、幅w24を有する。幅w24は、この交差方向(Y軸方向)に沿う、第2半導体部材24の幅である。実施形態において、幅w71は、幅w24よりも狭いことが好ましい。
例えば、第1導電部材71の幅w71は、第1半導体部材14の幅w14の1/5以下である。ノイズの放出をより抑制できる。第1導電部材71の幅w71は、第2半導体部材24の幅w24の1/5以下である。ノイズの放出をより抑制できる。幅w71は、幅w14の1/10以下でも良い。幅w71は、幅w24の1/10以下でも良い。
実施形態において、例えば、X−Y平面に投影したときの第1導電部材71の面積は、X−Y平面に投影したときの第1導電層81(例えば、第1ソース12と電気的に接続された導電体であり、例えば、ソースパッド)の面積よりも小さい。例えば、前者は、後者の1/10以下である。実施形態において、例えば、X−Y平面に投影したときの第1導電部材71の面積は、X−Y平面に投影したときのドレインパッド85d(例えば、第2ドレイン23と電気的に接続された導電体)の面積よりも小さい。例えば、前者は、後者の1/10以下である。
実施形態において、第1導電部材71の長さは短いことが好ましい。このため、第2ソース22と第1ドレイン13との間の距離は短いことが好ましい。
例えば、第2ソース22から第2ドレイン23への方向を第2方向とする。この例では、第2方向は、X軸方向である。第2方向における第2ソース22の位置は、第2方向における第1ドレイン13の位置と、第2方向における第2ドレイン23の位置と、の間にある。これにより、例えば、第1導電部材71の長さを短くできる。例えば、ノイズの放出をより抑制できる。
図2(a)〜図2(c)は、第1実施形態に係る別の半導体装置を例示する模式図である。
図2(a)は、図2(b)及び図2(c)の矢印ARからみた平面図である。図2(b)は、図2(a)のC1−C2線断面図である。図2(c)は、図2(a)のD1−D2線断面図である。
図2(a)〜図2(c)に示すように、半導体装置112は、第1トランジスタ10、第2トランジスタ20及び第1導電部材71に加えて、第1絶縁層51を含む。第1絶縁層51は、第1導電層81と第2半導体部材24との間に設けられる。半導体装置112におけるこれ以外の構成は、半導体装置111の構成と同様である。
半導体装置112においては、第1絶縁層51が設けられているため、第2トランジスタ20の第1導電層81と対向する面(例えば下面)は、導電性でも良い。第1絶縁層51により、安定した絶縁が得られる。第1絶縁層51は、例えば、ガラス繊維(例えばガラス繊維布またはガラス繊維層)、エポキシ樹脂、ポリイミド樹脂及びセラミックスよりなる群から選択された少なくとも1つを含む。第1絶縁層51は、例えば、ガラスエポキシ基板を含んでも良い。
図3(a)〜図3(c)は、第1実施形態に係る別の半導体装置を例示する模式図である。
図3(a)は、図3(b)及び図3(c)の矢印ARからみた平面図である。図3(b)は、図3(a)のE1−E2線断面図である。図3(c)は、図3(a)のF1−F2線断面図である。
図3(a)〜図3(c)に示すように、半導体装置113は、第1トランジスタ10、第2トランジスタ20及び第1導電部材71に加えて、第1導電層81a及びソースパッド85sを含む。第1導電層81aは、第1部材61と第2半導体部材24との間に設けられる。ソースパッド85sは、第1部材61と第1ソース12との間に設けられる。半導体装置112におけるこれら以外の構成は、半導体装置111の構成と同様である。
半導体装置113において、第1導電層81aは、第1ゲート11、第1ソース12、第1ドレイン13、第2ゲート21、第2ソース22及び第2ドレイン23と電気的に絶縁されている。第1導電層81aは、例えば、フローティングパッドである。この例において、第2トランジスタ20の第1導電層81aと対向する面(例えば下面)は、導電性でも良い。
半導体装置112及び113においても、ノイズの放出を抑制できる。
図4(a)及び図4(b)は、第1実施形態に係る別の半導体装置を例示する模式図である。
図4(a)は、模式的平面図である。図4(b)は、等価回路である。
図4(a)に示すように、半導体装置114は、第1トランジスタ10、第2トランジスタ20及び第1導電部材71に加えて、第2導電部材72aを含む。第2導電部材72aは、配線(例えばワイヤ)などである。第2導電部材72aは、第1ソース12と第2ゲート21とを電気的に接続する。この電気的接続は、第1導電層81を介して行われる。半導体装置114におけるこれ以外の構成は、半導体装置111の構成と同様である。
図4(b)に示すように、第1導電層81(例えば、ソースパッド)は、第1端子T1に接続される。第1端子T1は、第1電位V1に設定される。第1端子T1は、例えば、ソース端子である。ドレインパッド85dは、例えば、第2端子T2に接続される。第2端子T2は、第2電位V2に設定される。第2電位V2は、例えば電源電圧Vddである。第2端子T2は、例えば、ドレイン端子である。ゲートパッド85gは、第3端子T3に接続される。第3端子T3は、ゲート端子である。第1ソース12と第2ゲート21とは、電気的に接続されている。
図5(a)及び図5(b)は、第1実施形態に係る別の半導体装置を例示する模式図である。
図5(a)は、模式的平面図である。図5(b)は、等価回路である。
図5(a)に示すように、半導体装置115は、第1トランジスタ10、第2トランジスタ20及び第1導電部材71に加えて、第1キャパシタ45及び第1ダイオード46を含む。半導体装置115におけるこれら以外の構成は、半導体装置111の構成と同様である。
図5(a)及び図5(b)に示すように、第1キャパシタ45は、第1端45a及び第2端45bを含む。第1端45aは、第1ゲート11と電気的に接続される。第2端45bは、第2ゲート21と電気的に接続される。
この例では、第2導電部材72a及びパッド85Mが設けられている。パッド85Mは、例えば、第1部材61に設けられる。第2導電部材72aは、第2ゲート21及びパッド85Mと電気的に接続される。第1キャパシタ45の第2端45bは、パッド85Mと電気的に接続される。この例では、第2端45bは、パッド85M及び第2導電部材72aを介して、第2ゲート21と電気的に接続される。
第1ダイオード46は、第1アノード46a及び第1カソード46bを含む。第1アノード46aは、第2ゲート21と電気的に接続される。この例では、第1アノード46aは、パッド85M及び第2導電部材72aを介して、第2ゲート21と電気的に接続される。第1カソード46bは、第1ソース12と電気的に接続される。この例では、第1カソード46bは、第1導電層81を介して、第1ソース12と電気的に接続される。
図6は、第1実施形態に係る別の半導体装置を例示する模式的平面図である。
図6に示すように、半導体装置115aにおいても、第1ダイオード46が設けられる。第1カソード46bは、第1導電層81を介して、第1ソース12と電気的に接続される。第1アノード46aは、配線46wを介して、パッド85Mと電気的に接続される。
半導体装置114、115及び115aにおいても、ノイズの放出を抑制できる。
図7(a)〜図7(c)は、第1実施形態に係る別の半導体装置を例示する模式図である。
図7(a)は、図7(b)及び図7(c)の矢印ARからみた平面図である。図7(b)は、図7(a)のG1−G2線断面図である。図7(c)は、図7(a)のH1−H2線断面図である。
図7(a)〜図7(c)に示すように、半導体装置121は、第1トランジスタ10、第2トランジスタ20及び第1導電部材71に加えて、第1導電層81を含む。半導体装置121においては、第1導電層81は、第2ドレイン23と電気的に接続される。この例では、ドレイン配線75dが設けられている。ドレイン配線75dは、第2ドレイン23と第1導電層81とを電気的に接続する。これにより、第1導電層81は、第2ドレイン23と電気的に接続される。そして、第1部材61と第1ソース12との間に、ソースパッド85sが設けられている。半導体装置121におけるこれら以外の構成は、半導体装置111の構成と同様である。
半導体装置121において、第1導電層81の少なくとも一部は、第1部材61と第2半導体部材24との間に位置する。第2トランジスタ20は、第1導電層81と重なる。第2ドレイン23は、例えば、第2電位V2(例えば電源電圧Vdd)に設定される。第2電位V2の変動は、比較的小さい。第2トランジスタ20が第1導電層81と重なることで、第2トランジスタ20の動作が安定し易い。
実施形態において、例えば、X−Y平面に投影したときの第1導電部材71の面積は、X−Y平面に投影したときの第1導電層81(例えば、第2ドレイン23と電気的に接続された導電体であり、例えば、ドレインパッド)の面積よりも小さい。例えば、前者は、後者の1/10以下である。実施形態において、例えば、X−Y平面に投影したときの第1導電部材71の面積は、X−Y平面に投影したときのソースパッド85s(例えば、第1ソース12と電気的に接続された導電体)の面積よりも小さい。例えば、前者は、後者の1/10以下である。
図8(a)〜図8(c)は、第1実施形態に係る別の半導体装置を例示する模式図である。
図8(a)は、図8(b)及び図8(c)の矢印ARからみた平面図である。図8(b)は、図8(a)のI1−I2線断面図である。図8(c)は、図8(a)のJ1−J2線断面図である。
図8(a)〜図8(c)に示すように、半導体装置122は、第1トランジスタ10、第2トランジスタ20、第1導電部材71及び第1導電層81に加えて、第1絶縁層51を含む。第1導電層81は、第2ドレイン23と電気的に接続される。第1絶縁層51は、第1部材61と第2半導体部材24との間に設けられる。半導体装置122において、第2トランジスタ20の第1導電層81と対向する面(例えば下面)は、導電性でも良い。
図9(a)及び図9(b)は、第1実施形態に係る別の半導体装置を例示する模式図である。
図9(a)は、模式的平面図である。図9(b)は、等価回路である。
図9(a)及び図9(b)に示すように、半導体装置124は、第1トランジスタ10、第2トランジスタ20及び第1導電部材71に加えて、第2導電部材72aを含む。第2導電部材72aは、第1ソース12と第2ゲート21とを電気的に接続する。この電気的接続は、ソースパッド85sを介して行われる。半導体装置124におけるこれ以外の構成は、半導体装置121の構成と同様である。
図10(a)及び図10(b)は、第1実施形態に係る別の半導体装置を例示する模式図である。
図10(a)は、模式的平面図である。図10(b)は、等価回路である。
図10(a)に示すように、半導体装置125は、第1トランジスタ10、第2トランジスタ20及び第1導電部材71に加えて、第1キャパシタ45及び第1ダイオード46を含む。第1カソード46bは、ソースパッド85sを介して、第1ソース12と電気的に接続される。第1アノード46aは、パッド85Mに電気的に接続される。パッド85Mは、配線72aを介して、第2ゲート21に電気的に接続される。
図11は、第1実施形態に係る別の半導体装置を例示する模式的平面図である。
図11に示すように、半導体装置125aにおいても、第1ダイオード46が設けられる。第1アノード46aとソースパッド85sの間に第1カソード46bが位置する。第1カソード46bは、ソースパッド85sを介して、第1ソース12と電気的に接続される。第1アノード46aは、配線46wを介して、パッド85Mと電気的に接続される。
半導体装置121、122、124、125及び125aにおいても、ノイズの放出を抑制できる。
(第2実施形態)
図12は、第2実施形態に係る半導体装置を例示する模式的平面図である。
図12に示すように、本実施形態に係る半導体装置131は、第1トランジスタ10、第2トランジスタ20、第1導電部材71、第3トランジスタ30、第4トランジスタ40及び第2導電部材72を含む。第1トランジスタ10、第2トランジスタ20及び第1導電部材71は、例えば、半導体装置111に関して説明した構成を有する。第3トランジスタ30、第4トランジスタ40及び第2導電部材72は、半導体装置121に関して説明した構成を有する。第3トランジスタ30は、半導体装置121における第1トランジスタ10に対応する。第4トランジスタ40は、半導体装置121における第2トランジスタ20に対応する。第2導電部材72は、半導体装置121における第1導電部材71に対応する。
以下、第3トランジスタ30、第4トランジスタ40及び第2導電部材72の例について説明する。
第3トランジスタ30は、ノーマリオフのトランジスタである。第3トランジスタ30は、第3ゲート31、第3ソース32、第3ドレイン33及び第3半導体部材34を含む。第3ゲート31、第3ソース32、第3ドレイン33及び第3半導体部材34は、既に説明した第1ゲート11、第1ソース12、第1ドレイン13及び第1半導体部材14(図1(a)〜図1(c)参照)にそれぞれ対応する。図1(a)〜図1(c)に関する説明が、第3ゲート31、第3ソース32、第3ドレイン33及び第3半導体部材34に適用される。以下、第3ゲート31、第3ソース32、第3ドレイン33及び第3半導体部材34の例について、図1(a)〜図1(c)の第1ゲート11、第1ソース12、第1ドレイン13及び第1半導体部材14を参照して説明する。
第3ゲート31から第3ソース32への方向は、第1方向(Z軸方向)と交差する。第3半導体部材34は、第1方向において、第3ゲート31と第3ドレイン33との間、及び、第1方向において第3ソース32と第3ドレイン33との間に設けられる。
この例では、第1部材61が設けられている。例えば、第1方向において、第1部材61と第3ドレイン33との間に、第3半導体部材34が位置する。第1方向において、第1部材61と第3半導体部材34との間に、第3ゲート31が位置する。第1方向において、第1部材61と第3半導体部材34との間に、第3ソース32が位置する。
一方、第4トランジスタ40は、ノーマリオンのトランジスタである。第4トランジスタ40は、第4ゲート41、第4ソース42、第4ドレイン43及び第4半導体部材44を含む。第4ゲート41、第4ソース42、第4ドレイン43及び第4半導体部材44は、既に説明した第2ゲート21、第2ソース22、第2ドレイン23及び第2半導体部材24(図1(a)〜図1(c)参照)にそれぞれ対応する。図1(a)〜図1(c)に関する説明が、第4ゲート41、第4ソース42、第4ドレイン43及び第4半導体部材44に適用される。以下、第4ゲート41、第4ソース42、第4ドレイン43及び第4半導体部材44の例について、図1(a)〜図1(c)の第2ゲート21、第2ソース22、第2ドレイン23及び第2半導体部材24を参照して説明する。
第4半導体部材44から第4ゲート41への向き、第4半導体部材44から第4ソース42への向き、及び、第4半導体部材44から第4ドレイン43への向きは、第3半導体部材34から第3ドレイン33への向きと同じである。第3半導体部材34から第4半導体部材44への向きは、第1方向(Z軸方向)と交差する。
この例では、第1部材61が設けられている。例えば、第1部材61と第4ゲート41との間に、第4半導体部材44が位置する。第1部材61と第4ソース42との間に、第4半導体部材44が位置する。第1部材61と第4ドレイン43との間に、第4半導体部材44が位置する。
第1導電部材71、第2導電部材72及び第3導電部材73が設けられる。既に説明したように、第1導電部材71は、第1ドレイン13と第2ソース22とを電気的に接続する。一方、第2導電部材72は、第3ドレイン33と第4ソース42とを電気的に接続する。第3導電部材73は、第2ドレイン23と第3ソース32とを電気的に接続する。
この例では、中間パッド86sが設けられる。中間パッド86sは、第3ソース32と電気的に接続される。第3導電部材73は、第2ドレイン23及び中間パッド86sと電気的に接続される。これにより、第2ドレイン23と第3ソース32とが、電気的に接続される。
この例では、第1導電層81及び第2導電層82が設けられている。
第1導電層81は、第1ソース12と電気的に接続される。図1(c)に示すように、第1導電層81と第2ソース22との間に、第2半導体部材24が位置する。図1(b)に示すように、第1導電層81と第2ドレイン23との間に、第2半導体部材24が位置する。第1導電層81と第2ゲート21との間に、第2半導体部材24が位置する。
第2導電層82は、第4ドレイン43と電気的に接続される。この例では、ドレイン配線75dにより、第2導電層82と第4ドレイン43とが電気的に接続される。第2導電層82は、図7(b)及び図7(c)に例示した第1導電層81と同様の構成を有することができる。第2導電層82と第4ソース42との間に、第4半導体部材44が位置する。第2導電層82と第4ドレイン43との間に、第4半導体部材44が位置する。第2導電層82と第4ゲート41との間に、第4半導体部材44が位置する。
この例では、ゲートパッド85g及び別のゲートパッド86gが設けられる。ゲートパッド85gは、例えば、ローサイドゲートパッドである。別のゲートパッド86gは、例えば、ハイサイドゲートパッドである。ゲートパッド85gは、第1ゲート11と電気的に接続される。別のゲートパッド86gは、例えば、第3ゲート31と電気的に接続される。
半導体装置131においては、第1トランジスタ10と第4トランジスタ40との間に、第2トランジスタ20の少なくとも一部が位置する。第2トランジスタ20と第4トランジスタ40との間に、第3トランジスタ30の少なくとも一部が位置する。第1トランジスタ10から第4トランジスタ40への方向(例えば、X軸方向)において、第1ゲート11と第2トランジスタ20との間に第1ソース12の少なくとも一部が位置する。第1トランジスタ10から第4トランジスタ40への上記の方向において、第3ゲート31と第4トランジスタ40との間に、第3ソース32の少なくとも一部が位置する。
図13及び図14は、第2実施形態に係る別の半導体装置を例示する模式的平面図である。
図13及び図14に示すように、半導体装置132及び133も、第1トランジスタ10、第2トランジスタ20、第1導電部材71、第3トランジスタ30、第4トランジスタ40及び第2導電部材72を含む。半導体装置132及び133において、構成要素の配置が、半導体装置131における配置と異なる。
半導体装置131〜133においては、カスコード接続された2つのトランジスタを含む組みが、複数設けられる。高耐圧の半導体装置が提供できる。半導体装置131〜133においても、ノイズの放出を抑制できる半導体装置が提供できる。
半導体装置132においては、第1トランジスタ10と第4トランジスタ40との間に、第2トランジスタ20の少なくとも一部が位置する。第2トランジスタ20と第4トランジスタ40との間に、第3トランジスタ30の少なくとも一部が位置する。第1トランジスタ10から第4トランジスタ40への方向(例えばX軸方向)において、第1ゲート11と第2トランジスタ20との間に、第1ソース12の少なくとも一部が位置する。第1トランジスタ10から第4トランジスタ40への上記の方向において、第3ソース32の少なくとも一部と第4トランジスタ40との間に第3ゲート31の少なくとも一部が位置する。
半導体装置133においては、第1トランジスタ10から第4トランジスタ40への方向は、第1トランジスタ10から第2トランジスタ20への方向と交差する。第2トランジスタ20から第3トランジスタ30への方向は、第1トランジスタ10から第2トランジスタ20への方向と交差する。第2トランジスタ20から第3トランジスタ30への方向は、第1トランジスタ10から第4トランジスタ40への方向に沿う。
半導体装置131、132及び133は、例えば、ハーフブリッジ回路である。半導体装置131、132及び133は、例えば、電力変換装置として用いることができる。実施形態に係る半導体装置を含む電力変換装置は、2つのハーフブリッジ回路を含むフルブリッジ回路を含んでも良い。フルブリッジ回路においては、2つのハーフブリッジ回路が並列に接続される。実施形態に係る半導体装置を含む電力変換装置は、3つ以上のハーフブリッジ回路を含んでも良い。3つ以上のハーフブリッジ回路が並列に接続されても良い。
以下、第1トランジスタ10(または第3トランジスタ30)、及び、第2トランジスタ(または第4トランジスタ40)の例について説明する。
図15は、実施形態に係る半導体装置の一部を例示する模式的断面図である。
図15に示すように、第1トランジスタ10(または第3トランジスタ30)は、第1半導体部材14、第1電極E1、第2電極E2、第3電極E3及び絶縁膜17を含む。
第1電極E1は、第1ゲート11と電気的に接続される。第2電極E2は、第1ソース12と電気的に接続される。第3電極E3は、第1ドレイン13と電気的に接続される。第1電極E1は、第1ゲート11でも良い。第2電極E2は、第1ソース12でも良い。第3電極E3は、第1ドレイン13でも良い。
第1電極E1と第3電極E3との間、及び、第2電極E2と第3電極E3との間に、第1半導体部材14が位置する。
この例では、第1半導体部材14は、第1半導体領域14a、第2半導体領域14b、第3半導体領域14c及び第4半導体領域14dを含む。これらの半導体領域は、例えば、Si半導体層である。第1半導体領域14aと第3電極E3との間に、第4半導体領域14dが位置する。第3半導体領域14cは、第1半導体領域14aの一部と第2電極E2との間に設けられる。第2半導体領域14bは、第3半導体領域14cの一部と第2電極E2との間に設けられる。絶縁膜17は、第1半導体領域14aの一部と第1電極E1との間、及び、第3半導体領域14cの一部と第1電極E1との間に設けられる。絶縁膜17は、例えば、ゲート絶縁膜である。例えば、第1半導体領域14aの導電形は低濃度のn形である。第2半導体領域14bの導電形は、高濃度のn形である。第3半導体領域14cの導電形は、p形である。第4半導体領域14dの導電形は、高濃度のn形である。
図16は、実施形態に係る半導体装置の一部を例示する模式的断面図である。
図16に示すように、第2トランジスタ20(または第4トランジスタ40)は、第2半導体部材24、第4電極E4、第5電極E5、第6電極E6及び絶縁膜27を含む。
第4電極E4は、第2ゲート21と電気的に接続される。第5電極E5は、第2ソース22と電気的に接続される。第6電極E6は、第2ドレイン23と電気的に接続される。第4電極E4は、第2ゲート21でも良い。第5電極E5は、第2ソース22でも良い。第6電極E6は、第2ドレイン23でも良い。
この例では、第2半導体部材24から第5電極E5への向き、及び、第2半導体部材24から第6電極E6への向きは、第2半導体部材24から第4電極E4への向きと同じである。
この例では、第2半導体部材24は、第5半導体領域24e及び第6半導体領域24fを含む。第5半導体領域24eは、例えば、Alx1Ga1−x1N(0≦x1<1)を含む。第6半導体領域24fは、例えば、Alx2Ga1−x2N(0<x2≦1、x1<x2)を含む。第5半導体領域24eは、例えば、GaNを含む。第6半導体領域24fは、例えば、AlGaNを含む。
この例では、第2半導体部材24は、バッファ層24g及び基板24hを含む。基板24hと第5半導体領域24eとの間に、バッファ層24gが設けられる。基板24hは、例えば、サファイア、GaN、及びSiのいずれかを含む。バッファ層24gは、例えば、Alz1Ga1−z1N(0≦z1≦1)を含む。
絶縁膜27は、第6半導体領域24fと第4電極E4との間に設けられる。絶縁膜27は、例えば、ゲート絶縁膜である。
実施形態によれば、ノイズの放出を抑制できる半導体装置を提供することができる。
本願明細書において、電気的に接続される状態は、第1導体と第2導体とが互いに接する状態を含む。電気的に接続される状態は、第1導体と第2導体との間の電流経路に第3導体が設けられ、この電流経路に電流が流れる状態を含む。電気的に接続される状態は、第1導体と第2導体との間の電流経路にスイッチなどの制御素子が設けられ、制御素子の動作により、電流経路に電流が流れる状態を形成可能である状態を含む。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
なお、本明細書において「窒化物半導体」とは、BxInyAlzGa1−x−y−zN(0≦x≦1,0≦y≦1,0≦z≦1,x+y+z≦1)なる化学式において組成比x、y及びzをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、N(窒素)以外のV族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる半導体領域、電極、導電部材及び絶縁膜などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。