JPH06260506A - 誘電的に絶縁された半導体素子並びにその製造方法 - Google Patents

誘電的に絶縁された半導体素子並びにその製造方法

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JPH06260506A
JPH06260506A JP6005895A JP589594A JPH06260506A JP H06260506 A JPH06260506 A JP H06260506A JP 6005895 A JP6005895 A JP 6005895A JP 589594 A JP589594 A JP 589594A JP H06260506 A JPH06260506 A JP H06260506A
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Abstract

(57)【要約】 【目的】 高い電圧に耐える半導体素子およびその製造
方法を提供することを目的とする。 【構成】 半導体基板（１）の表面に絶縁酸化層（２）
を形成し、その上に第一のドーピング（ｎ）物質でドー
ピングされた単結晶半導体ウェファ（３）を載せて、半
導体本体とする。この単結晶ウェファ（３）の表面から
下方に誘電絶縁層（２）まで延びる溝をエッチングし、
この溝の中を誘電絶縁層（５）を構成するように酸化し
て多結晶半導体物質で満たす。このようにして箱状の構
成部品区域（４）を形成して、この内部に半導体素子を
形成する。構成部品区域（４）の高電圧がかかる部分を
薄膜構造にし、電荷キャリアの空乏層を生じ易い構造と
して半導体素子が高い電圧に耐える構造とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電界強度が低減された電
荷キャリア空乏区域(region)を有する、誘電的に絶縁さ
れた半導体素子に係わり、ひとつの半導体本体と：上表
面を具備した半導体本体内の構成部品区域(component r
egion)と；構成部品区域と半導体本体との境界を定める
誘電的絶縁層と；構成部品区域の上表面からその下まで
延びる構成部品区域内の沈降区域(sunken region) と；
沈降区域の境界表面に於けるＰＮ接合であって、この表
面は前記区域を構成部品区域の残余部分から境界を定め
て分離し、前記部分は沈降区域のドーピング型とは反対
のドーピング型を有する前記ＰＮ接合と；各々の沈降区
域と構成部品区域の残余部分との中に少なくともひとつ
の電気的接続区域を有する構成部品区域内の半導体構成
部品とで構成され；電界強度が低減された区域とは、電
気的接続区域を介して供給された電圧によって作られた
電荷キャリア空乏部である、前記半導体素子と；そして
その半導体素子の製造方法とに関する。
【０００２】
【従来の技術】半導体素子は多くの異なる応用に際し
て、比較的高い電圧に耐えることが要求される。このよ
うな応用のひとつの例は、電話交換器の加入者線回路に
見られる。旧来のスウェーデン電話交換器では、加入者
への電話線に対しては４８ボルトの供給電圧が要求され
ており、そして半導体技術による最新式加入者線回路に
もこれらの電圧が適用されている。別の国ではより高い
電圧が必要とされており、例えば独国では６８ボルトで
あり、さらに半導体回路の別の応用ではもっと高い電
圧、例えば４００ボルトまたはそれ以上が使用されてい
る。
【０００３】これらの比較的高い電圧にかかわるひとつ
の問題は、電界強度が構成部品のある区域で半導体材料
の臨界電界強度を超えるかもしれないことである。この
結果はもしも電流制限がなされていない場合、電流の突
流(current breakthrough)が生じ半導体材料を破壊す
る。高電界強度に関する同様の問題はまた、計算または
演算回路用に意図した非常に小型の高速半導体構成部品
でも生じる。これらの構成部品は低電圧、３から５ボル
トの範囲、に接続されてはいるが構成部品を小さく引き
伸ばす結果、電界強度は高い値となる。
【０００４】ある種の応用によっては、高電界強度の問
題は半導体構成部品の表面に言及されており、これはＩ
ＥＥＥの論文、ＩＥＤＭ会報、１９７９年、２３８−２
４１頁、Ｊ．Ａ．アペルスおよびＨ．Ｍ．Ｊ．バエズ共
著：”高電圧薄層素子（Ｒｅｓｕｒｆ素子）”に記述さ
れており、この論文は本説明でも参照されている。この
半導体構成部品は表面層を有し、この中にＰＮ接合を含
みこの中で物質の臨界電界強度が与えられた供給電圧の
下で達成されている。表面層はＰＮ接合の一方の側で弱
くドーピングされており、この弱くドーピングされた部
分は表面層を比較的薄く作ることによって、電荷の空乏
状態とする事ができる。供給電圧はここで構成部品表面
に沿った長い範囲に分散されるので、最大電界強度は破
壊電界強度以下の値となる。この現象は半導体技術の分
野では良く知られており、ＲＥＳＵＲＦ（ＲＥｄｕｃｅ
ｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）という頭文字を与え
られている。ｒｅｓｕｒｆ技術の詳細は、フィリップス
研究ジャーナル３５巻、１−１３，１９８０年、Ｊ．
Ａ．アペルス、その他著：”薄層高電圧素子”に記述さ
れている。この論文もまた本説明で参照されている。
【０００５】前記の半導体構成部品内での電流突流問題
に加えて、共通半導体基板上に装着された個別構成部品
は互いに好ましくない方法で影響しあう。この問題を構
成部品同士を互いに絶縁することによって解決すること
が知られており、例えば欧州特許出願公報ＥＰ−Ａ１−
０，４１８，７３７に絶縁方法が記載されている。この
従来技術によれば、半導体基板には酸化表面が具備され
ていて、これが絶縁層を形成し、その上に単結晶半導体
材料の比較的薄いウェファが装着されている。この単結
晶ウェファには下の絶縁層まで延びる溝がエッチングで
切られており、また溝の側壁表面は酸化され、溝は多結
晶半導体材料で満たされている。半導体構成部品はこの
ように形成された誘電的に絶縁された箱状区域の中に形
成される。これらの構成部品は外部接続部を有し、これ
はそれぞれの構成部品の下でそれぞれの箱状区域の底
の、絶縁酸化層に直接隣接する重くドーピングされた接
続層に接続される。複数の異なる型の構成部品が示され
ており、これらは例えば電界効果トランジスタやバイポ
ーラトランジスタである。
【０００６】欧州特許出願公報Ａ２−０，３９１，０５
６には、誘電的に絶縁された区域を具備した半導体基板
を形成するための別の方法が記載されている。絶縁区域
は基板を繰り返しエッチングし半導体材料で被覆するこ
とによって製造される。誘電的絶縁は酸化半導体材料で
構成される。この区域は、その中に実際の構成部品が形
成される弱くドーピングされた区域と、前記構成部品の
下に位置し誘電的絶縁層に対向して横たわる重くドーピ
ングされた接続層とを有する。
【０００７】しばしば見られる構成部品のひとつの型
は、いわゆるＪＦＥＴ（接合電界効果トランジスタ）で
あり、これは例えばＳ．Ｍ．ジー著：”半導体素子物
理”、第２版、第６．１章および第６．２章に記述され
ている。この本はジョン・ウィリー＆サンズＩｎｃ．社
より発行されている。電界効果トランジスタＪＦＥＴは
知られている技術に従って、個別の半導体層を相互に重
ね合わせて製造されており、これはこれらのトランジス
タを誘電的に絶縁された区域内に製造するには、比較的
複雑な工程である。
【０００８】
【発明の目的と概要】本発明のひとつの特徴は半導体素
子、例えば先に述べたＪＦＥＴトランジスタ、を提供す
る際の問題を解決することであり、半導体基板上の誘電
的に絶縁された箱状構成部品区域内に容易に製造できる
ものである。箱状構成部品区域は電気的に絶縁された底
表面を有し、垂直な誘電的に絶縁された層の形状を有す
る箱の壁によって囲われている。構成部品区域は、正ま
たは負の予め定められたドーピング材料によって比較的
弱くドーピングされている。構成部品はふたつのウェフ
ァ形状の副区域を有し、これは構成部品区域の相互に対
向する二つの側壁の絶縁層に沿って展開している。これ
らの副区域は構成部品区域で使用されているドーピング
材とは反対の型のドーピング材でドーピングされてい
る、すなわちＰＮ接合を構成部品区域とウェファ形状(w
afer-like)副区域との間に形成するためである。これら
の副区域は、例えばＪＦＥＴトランジスタ内にゲートを
形成するために使用される。ふたつのウェファ形状副区
域を相互に結合し同種のドーピング材で共通にドーピン
グされた連続したＵ形状区域を形成できる。この連続区
域は多くの異なる種類の構成部品または組み合わせ構成
部品に用いられる。
【０００９】ウェファ形状副区域およびそれらの間の接
続はドーピング材を構成部品区域の中に、前記区域の表
面を通して拡散させたりまたは打ち込むことによって実
現できる。従ってこのようにドーピングされた区域は誘
電的に絶縁された構成部品区域の中に容易に製造でき
る。またドーピングされた区域は容易に希望する形状を
与えることができ、これは単にドーピング工程で使用さ
れるマスクの構造を適切に選ぶだけでよい。
【００１０】本発明の別の特徴は、限定され誘電的に絶
縁された構成部品区域の中に耐電圧構成部品を製造する
という問題を解決する。
【００１１】構成部品区域内の構成部品はそこに電圧が
供給される電気接続部を有する。先に述べたウェファ形
状副区域と構成部品区域の残余部分との間のＰＮ接合
は、これらの電圧によって、逆バイアスがかけられてい
る。これによって先に述べたＲＥＳＵＲＦ法に従って構
成部品区域の部分に電荷キャリアの空乏区域を作ること
ができるので、供給されれた電圧が構成部品区域内の広
い範囲に分散される。従って構成部品区域内の電界強度
を半導体材料の破壊電界強度以下に低く保つことができ
る。構成部品区域およびウェファ形状副区域は比較的ド
ーピング材の濃度が低いので、容易に電荷キャリアの空
乏状態とできる。
【００１２】本発明は請求項に記載の特徴を有する。本
発明を説明用の実施例と添付図とを参照して、さらに詳
細に説明する。
【００１３】
【実施例】図１は発明に基づく半導体構成部品、電界効
果トランジスタＪＦＥＴの透視図であり、その一部が図
にあらわに示されている。半導体基板１の上表面、この
例ではシリコン基板、は酸化されて二酸化シリコンの誘
電絶縁層２を形成する。層２の上には、比較的低濃度
の、図中ｎで表されている負電荷キャリアを有する単結
晶シリコンウェファ３が重ねられている。単結晶ウェフ
ァ３の厚さはＡ１である。図に示された実施例では、Ａ
１＝６μｍである。基板１、層２およびウェファ３は半
導体本体部を形成し、これは直方体の構成部品区域４を
支えている。この構成部品区域はウェファ３の中に形成
され、周囲を取り囲む区域４ａからは、二酸化シリコン
と多結晶シリコンとで構成された誘電絶縁層５で分離さ
れている。絶縁層５は単結晶ウェファ３の表面から下へ
誘電絶縁層２まで延びており、接合電解効果トランジス
タＪＦＥＴを内部に含む構成部品区域４を完全に囲んで
いる。構成部品区域は従って箱状の半導体領域であり、
これは半導体本体を取り囲む部品に対して完全に電気的
に絶縁されている。分かりやすくする目的で、絶縁層５
の一部は図から取り除かれており、周囲を取り囲む区域
４ａの一部も同様である。電解効果トランジスタＪＦＥ
Ｔは二つのウェファ形状区域Ｇ１で構成されたゲートを
有し、これらは図中ｐで表される正電荷キャリアでドー
ピングされている。ウェファ形状区域Ｇ１は互いに構成
部品区域４の長軸方向の中間部で対向するように配置さ
れており、誘電絶縁層５上に接して横たわっている。区
域Ｇ１は構成部品区域４の表面から下方に、前記区域の
深さＡ２まで延びており、図示された例では深さＡ２＝
４μｍである。ゲート区域Ｇ１の各々はそれぞれ重く(h
eavily) 正にｐ+ でドーピングされた、外部との電気的
接続６との接続区域Ｇ２を有しており、これは簡単のた
めに単に図式的にみの示されている。ひとつのＰＮ接合
１０がゲート区域Ｇ１と構成部品区域４の残余部分との
間の境界区域に具備されている。電解効果トランジスタ
ＪＦＥＴを構成するために、構成部品区域４の一方の端
は重く負にｎ+ でドーピングされたソース区域Ｓ２を有
し、前記区域のもう一方の端は重くｎ+ でドーピングさ
れたドレイン区域Ｄ２を有する。ソース区域Ｓ２および
ドレイン区域Ｄ２は電解効果トランジスタＪＦＥＴ用の
電気的接続区域であり、それぞれ図中に図式的に示され
ている外部電気接続７を有する。
【００１４】図２は図１の切断線Ａ−Ａに沿った、電解
効果トランジスタＪＦＥＴの断面図である。図は構成部
品区域４を示しており、これは誘電絶縁層５に隣接する
ふたつのゲート区域Ｇ１を具備する。ゲート接続Ｇ２と
同様に、切断線Ａ−Ａには含まれていないがソース区域
Ｓ２が図示されている。図２はまた構成部品区域４の表
面を覆う、二酸化シリコンの電気的絶縁保護層８を示
す。保護層８は図１には示されていないが、外部電気接
続６および７用の凹部９を含む。ひとつの別の実施例で
は、図中に破線Ｌ１で示されるように、ウェファ形状ゲ
ート区域が構成部品区域４の表面から直接誘電絶縁層２
まで延びている。
【００１５】図３は電解効果トランジスタＪＦＥＴの上
面図であり、構成部品区域４、誘電絶縁層５、ゲート接
続Ｇ２を有するふたつのゲート区域Ｇ１、ソース接続Ｓ
２およびドレイン接続Ｄ２とを含む。ゲート電圧ＶG が
外部接続６に供給され、ソース電圧ＶS およびドレイン
電圧ＶD がそれぞれの外部接続７に供給される。通常運
転時には、これらの電圧は例えば、 ＶG ＝０Ｖ（接地電位） ＶS ＝０Ｖ ＶD ＝４００Ｖである。
【００１６】これらの電圧はＰＮ接合１０に逆バイアス
をかけ、空乏区域Ｄ１０が形成される。この区域は図中
鎖線Ｌ２で示されるように、ふたつの裾野に延びてい
る。先に述べた電圧ＶD ＝４００Ｖでは、ふたつの裾野
は互いに融合して共通の空乏区域を形成し、これは鎖線
Ｌ３に示すとおりである。空乏区域内の電界の電界強度
Ｅは、シリコンの臨界破壊電界強度ＥCR＝３・１０5 Ｖ
／ｃｍ以下に、かなり高い信頼度を持って保つことがで
きる。これは構成部品区域４内の半導体材料が比較的弱
くドーピングされているため、電荷キャリアを容易に空
乏状態に出来るので実現できる。注意しておかなければ
ならないのは、ゲート区域Ｇ１もまた部分的に空乏状態
となっていることであって、特にドレイン区域Ｄ２に近
い所のゲート区域の部分が顕著である。
【００１７】本発明の別の実施例が図４に示されてお
り、これは電界効果トランジスタＪＦＥＴ１を示してい
る。前記と同様、構成部品区域４は誘電絶縁層５によっ
て電気的に分離されている。ソース区域Ｓ２が構成部品
区域の一方の端に配置され、またドレイン区域Ｄ２が構
成部品区域のもう一方の端に配置されている。先に説明
したように、電界効果トランジスタＪＦＥＴ１はふたつ
のウェファ形状ゲート区域Ｇ１１を含み、これは前記区
域の表面から下方に構成部品区域４まで延びている。各
々のゲート区域Ｇ１１は構成部品区域４のそれぞれの長
軸側側壁の中央部に配置され、前記ゲート区域のそれぞ
れの背面は絶縁層に接している。ゲート区域Ｇ１１は比
較的弱く正のｐでドーピングされており、それぞれは重
くｐ+ でドーピングされた接続区域Ｇ１２を有する。各
々のゲート区域Ｇ１１はそれぞれのＰＮ接合１１を有
し、これは構成部品区域４に面している。ゲート区域Ｇ
１とは異なって、本実施例のゲート区域Ｇ１１はソース
区域Ｓ２に近い方の端部では厚さｔ１を有して比較的厚
く、ドレイン区域Ｄ２に近い方の端部では厚さｔ２を有
して比較的薄くなっている。電圧ＶG ，ＶS およびＶD
がそれぞれのゲート、ソースおよびドレイン接続６およ
び７、に供給されると、ＰＮ接合１１は逆バイアスされ
て、空乏区域Ｄ１１がゲート区域Ｇ１１部に形成され
る。電界効果トランジスタＪＦＥＴ１のゲート区域Ｇ１
１にテーパが付けられているので、空乏区域Ｄ１１は、
図３の実施例に示される電界効果トランジスタの空乏区
域Ｄ１０とは、異なる形状をしている。
【００１８】誘電的に絶縁された構成部品区域４内の電
界効果トランジスタＪＦＥＴおよびＪＦＥＴ１を以上説
明してきた。本発明に依れば、二つまたはそれより多く
の直列接続された半導体構成部品を構成部品区域４内に
配置することが可能である。図５は図式的に第二の電界
効果トランジスタＪＦＥＴ４に直列接続された第一の電
界効果トランジスタＪＦＥＴ３を図示している。トラン
ジスタＤＭＯＳ３は外部接続部３１に接続されたゲート
区域Ｇ３と、外部電気接続部３２に接続されたソース区
域Ｓ３とを有する。ソース区域Ｓ３はトランジスタＪＦ
ＥＴ４のゲート区域Ｇ４に接続され、これはトランジス
タＤＭＯＳ３のドレインＤ３に接続されたソース区域Ｓ
４を有する。最後にトランジスタＪＦＥＴ４はドレイン
区域Ｄ４を有し、これは外部電気接続部４１に接続され
ている。
【００１９】構成部品区域４内に形成された二つの電界
効果トランジスタＤＭＯＳ３およびＪＦＥＴ４が図６お
よび図７に図示されている。図７は図６を上から見たも
のであり、図６は図７の切断線Ｂ−Ｂに沿った断面図で
ある。図６の実施例に於て、ｎでドーピングされた構成
部品区域４は誘電絶縁層５で取り囲まれており、その上
表面は、電気的接続用の凹所３８を有する、二酸化シリ
コンの誘電絶縁層３５で覆われている。トランジスタＤ
ＭＯＳ３は比較的弱く正のｐでドーピングされた区域３
３を有し、これは前記区域の表面から下方に構成部品区
域４の中まで延びている。区域３３は構成部品区域４の
一方の端に配置され、構成部品区域の残余部分との境界
面にＰＮ接合３７を有する。ソース区域Ｓ３は区域３３
の表面部に重くｎ+ でドーピングされた区域で構成さ
れ、外部電気接続部３２がソース区域Ｓ３に接続されて
いる。重く正のｐ+ でドーピングされた端子区域３９が
ソース区域Ｓ３に隣接して配置されており、区域３３の
電気的接続端子を形成している。通常動作時には、電気
的接続区域３９は、図の破線接続ＳＳで図示されるよう
にソース区域Ｓ３と短絡されている。いわゆる酸化ゲー
トと呼ばれる、二酸化シリコンの非常に薄い層３４が構
成部品区域の表面上、ソース区域Ｓ３の一方の端に横た
わっている。酸化ゲート３４は区域３３の表面上をソー
ス区域Ｓ３の端からＰＮ接合３７を越えて構成部品区域
４の負にドーピングされた部分まで僅かに延びている。
トランジスタＤＭＯＳ３のチャンネル区域３６は酸化ゲ
ート３４の下に配置されている。ゲート区域Ｇ３はドー
ピングされた多結晶シリコンで構成され、酸化ゲート３
４および酸化層３５の上に横たわり、外部電気接続部３
１が接続されている。トランジスタＤＭＯＳ３のドレイ
ン区域Ｄ３は構成部品区域４の内部、チャンネル区域３
６の外部に、ＰＮ接合３７と直接接するように配置され
ている。ドレイン区域Ｄ３はまた、電界効果トランジス
タＪＦＥＴ４のソース区域Ｓ４をも形成している。この
電界効果トランジスタのゲート区域は、比較的弱くｐで
ドーピングされた材料のふたつのウェファ形状区域Ｇ４
で構成され、前記区域の各々は構成部品区域４の互いに
対向する長軸方向の壁の一方に沿って延びている。ウェ
ファ形状ゲート区域Ｇ４はウェファ形状ゲート区域Ｇ１
に対応し、これに付いては図１を参照して先に更に詳し
く説明した。図６の破線で示される、これらのウェファ
形状区域はその一方の端で弱くｐ+ でドーピングされた
区域３３に接続されている。各々のゲート区域Ｇ４はそ
れぞれ重くｐ+ でドーピングされたゲート接続区域Ｇ４
１を有し、これは図７に図示されるように重くｐ + でド
ーピングされた区域３９に接続されている。トランジス
タＪＦＥＴ４のドレイン区域Ｄ４は構成部品区域４の反
対側の端に、重く負のｎ+ でドーピングされた区域で構
成され、ドレイン区域Ｄ４には電気的接続部４１が接続
されている。
【００２０】図７はトランジスタＤＭＯＳ３およびＪＦ
ＥＴ４を上から図示しており、誘電絶縁層３５およびゲ
ート区域Ｇ３は、トランジスタのその他の部品をはっき
りと見せる目的で取り除かれている。区域３９はゲート
接続区域Ｇ４１に接続されており、これはゲート区域Ｇ
４内に延びてこれらの区域の電気的接続部を形成してい
る。酸化ゲート３４はトランジスタＤＭＯＳ３のＰＮ接
合３７およびチャンネル区域３６を覆っている。共通ド
レイン区域Ｄ３およびソース区域Ｓ４はゲート区域Ｇ４
間のＰＮ接合部３７に延びている。図は、これらのゲー
ト区域Ｇ４がｐでドーピングされた区域３３にどのよう
に接続されていて、また構成部品区域４のふたつの長軸
方向に沿った誘電絶縁層５に接して配置されている様子
を示している。トランジスタＪＦＥＴ４のドレイン区域
Ｄ４もまた図示されている。
【００２１】ウェファ形状ゲート区域Ｇ４の間の比較的
弱くｎでドーピングされた構成部品区域４は、トランジ
スタＤＭＯＳ３とＪＦＥＴ４に外部電圧を接続すること
により電荷キャリアの空乏状態とすることができる。図
７は破線でトランジスタＤＭＯＳ３とＪＦＥＴ４の空乏
区域ＤＲ４を図示しており、これはソース区域Ｓ３とゲ
ート区域Ｇ３とが共に接地電位０Ｖに接続され、ドレイ
ン区域Ｄ４が＋１００Ｖに接続された際に生じる。先に
述べたように、電気的接続端子区域３９はソース接続部
Ｓ３と短絡されている。曲線Ｃは電界強度Ｅ＝１・１０
5 Ｖ／ｃｍを表わしており、これはシリコン材料内での
電流破壊の危険がある、臨界電界強度Ｅ CR＝３・１０5
Ｖ／ｃｍよりも十分下である。
【００２２】先に説明した構成部品の製造方法を図８か
ら図１４に示す例を参照して説明する。用いられる開始
時の材料は、図８に示すようにシリコン基板１、絶縁酸
化層２そして単結晶ウェファ３とで構成された、いわゆ
るボンド型ウェファである。このようなボンド型ウェフ
ァは、例えば先に提示した欧州特許出願公報第Ａ１−
０，４１８，７３７号に記載の方法で製造でき、市販さ
れている。図９では、ウェファ３の上表面にフォトレジ
スト層５１が被覆され、これは予め定められたパターン
で露光され、現像されて層５１内に開口５２が形成され
る。これらの開口に沿って深い溝５３が、プラズマエッ
チングにより下の絶縁層２まで形成され、次にフォトレ
ジスト５１が取り除かれる。図１０では、溝５３の側表
面が酸化されて二酸化シリコン被覆が形成され、溝５３
の残りの部分が多結晶シリコン５５で満たされる。箱状
の構成部品区域４がこのようにして、単結晶ウェファ３
の周囲部分４ａから電気的に分離される。二酸化シリコ
ン層５４および多結晶シリコン５５は一緒になって、先
に図１を参照して説明した誘電絶縁層５を形成する。図
１１に示すように、ウェファ３は新たなフォトレジスト
マスク５６で被覆され、これはふたつの開口５７を有
し、そのひとつが図に示されている。開口５７は狭く、
細長い形状をしており、構成部品区域４の長軸方向の側
壁に沿って、誘電絶縁層に隣接して延びている。正のド
ーピング材によるドーピングはこれらの開口を通して実
施され、ふたつのウェファ形状ゲート区域Ｇ１が得られ
る。マスク５６が取り除かれ、図１２に図示されるよう
に更に別のフォトレジストマスク５８が被覆される。マ
スク５８は開口５９を有し、これを通してゲート接続部
Ｇ２の重い正のドーピングが実行される。マスク５８が
取り除かれ、別のフォトレジストマスク６０が、図１３
に示すようにかぶせられる。マスク６０は開口６１を有
し、これを通してソース区域Ｓ２およびドレイン区域Ｄ
２の重い負のドーピングが実行される。これに続いて、
マスク６０が取り除かれ、図１４に示すように絶縁二酸
化シリコン層８を形成するために単結晶ウェファ３が酸
化される。この層８はフォトレジストマスク６２で被覆
され、これは開口６３は有し、ここを通して接続用開口
９が層８の中にエッチングされる。マスク６２が取り除
かれ、構成部品に先に述べた外部接続部６および保護層
が取り付けられる。接続部および保護層は図には示され
ていない。
【００２３】簡単を目的として、ゲート区域Ｇ１、ソー
ス区域Ｓ２およびドレイン区域Ｄ２が、製造方法の記述
に関連した図で同一断面図の中に示されているが、実際
上はこれらの区域は互いに横にずれて配置されている。
十分注意しておく必要があるのは、製造に関する全ての
異なる段階、例えば酸化、マスクの塗布、ドーピング材
の拡散そしてエッチング等は、本技術分野に精通の者に
は良く知られていることである。
【００２４】この方法の新奇な発明の特徴は、例えば電
界効果トランジスタＪＦＥＴを絶縁された構成部品区域
４の内部に簡単な方法で製造できる可能性を提示したこ
とにあり、ここではこのトランジスタの構造は三つのマ
スク５６，５８および６０の構造を単に選択するだけで
決定され、製造方法を少し変更するだけで、例えばマス
クの構造を変更するだけで、多くの異なる種類の部品を
製造できることである。
【００２５】導入部でも述べたように、大きな電解強度
は３から５ボルト程度の電圧に接続された計算または演
算回路でもまた、生じる。これらの構成部品は、非常に
高速であり、高濃度のドーピング物質を含み、その寸法
は小さい。例えば、これらの構成部品の厚さで、図１の
距離Ａ１に相当するものはおよそ０．５μｍである。本
発明はまた、その寸法影響で高い接続電圧を有するこれ
らの構成部品にも適用できる。これらの薄い部品の場合
は、先に述べた分離層５をいわゆる局部酸化（local ox
idation)（ＬＯＣＯＳ）で製造された層で置き換えるこ
とが出来ると言えよう、これは比較的簡単な絶縁方法で
ある。
【００２６】本発明はシリコン構成部品を参照して説明
されてきたが、理解されるようにその他の半導体材料、
例えばゲルマニウムおよび砒化ガリウムも同様に等しく
使用できる。例の中で参照されているドーピングの種
類、ｐおよびｎも本発明から脇にそれることなく逆にも
できる。
【００２７】
【発明の効果】発明に基づく構成部品はその電圧耐性に
加えていくつかの特長を具備する。先に説明した方法で
ｒｅｓｕｒｆ技術を適用することにより、供給された電
圧が構成部品の広い範囲に分散される。結果として、先
に説明したように、構成部品が占有する必要があるの
は、基板の比較的狭い表面積のみである。更に加えて、
構成部品は特長的に薄く作れるので、構成部品を図に示
された誘電絶縁層５および２５それぞれによって、横方
向に絶縁する事が可能となる。これは結果として、基板
上に必要とされる領域を更に減少させる。本発明を実施
する際に、特定数の構成部品を載せるのに必要な半導体
基板の表面積は、少なくとも従来知られている技術に較
べて半分となる。このことは特に、例えば電話システム
で使用される加入者線回路のように、各々の加入者が自
身の電話線回路を有する場合に有利である。本発明でも
たらされるもう一つの特長は、構成部品が簡単に製造で
きるという点であり、なぜならばこれらは処理された多
結晶半導体層の中に形成され、それらの形状はフォトレ
ジストマスクを選択するだけで決定されるからである。
【図面の簡単な説明】
【図１】発明に基づく構成部品の透視図である。
【図２】図１に示す構成部品の断面図である。
【図３】図１の構成部品の上面図を示す。
【図４】図１に示す構成部品の別の実施例の上面図を示
す。
【図５】直列接続されたふたつのトランジスタを含む回
路を示す。
【図６】本発明に基づく図５に示すトランジスタの断面
図を示す。
【図７】図６のトランジスタの上面図を示す。
【図８】図１に示すトランジスタの個別の製造工程に於
ける断面図を示す。
【図９】図１に示すトランジスタの個別の製造工程に於
ける断面図を示す。
【図１０】図１に示すトランジスタの個別の製造工程に
於ける断面図を示す。
【図１１】図１に示すトランジスタの個別の製造工程に
於ける断面図を示す。
【図１２】図１に示すトランジスタの個別の製造工程に
於ける断面図を示す。
【図１３】図１に示すトランジスタの個別の製造工程に
於ける断面図を示す。
【図１４】図１に示すトランジスタの個別の製造工程に
於ける断面図を示す。
【符号の説明】
１ 半導体基板 ２，５ 誘電絶縁層 ３ 単結晶ウェファ ４ 構成部品区域 ６，７ 外部接続端子 Ｇ１ 沈降区域 Ｇ２，Ｄ２，Ｓ２ 電気的接続区域

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 電界強度（Ｅ）が低減された電荷キャリ
    ア空乏区域（Ｄ１０）を有する誘電的に絶縁された半導
    体素子であって：半導体本体（１，２，３）と；上表面
    を具備した半導体本体内の構成部品区域（４）と；構成
    部品区域（４）を半導体本体から境界を定めて分離す
    る、誘電絶縁層（２，５）と；構成部品区域の上表面か
    らその下方に延びている、構成部品区域（４）内の沈降
    区域（Ｇ１）と；沈降区域（Ｇ１）のドーピング型
    （ｐ）とは反対のドーピング型（ｎ）を有する、構成部
    品区域（４）の残余部分から、前記沈降区域（Ｇ１）を
    分離する沈降区域の分離表面に於ける、ＰＮ接合（１
    ０）と；そして各々の沈降区域（Ｇ１）と構成部品区域
    （４）の残余部分に、少なくともひとつの電気的接続区
    域（Ｇ２，Ｓ２，Ｄ２）を有する、構成部品区域（４）
    内の半導体構成部品（ＪＦＥＴ）とを含み、 電界強度が低減された区域（Ｄ１０）の電荷キャリアが
    電気的接続区域経由で供給された電圧（ＶG ，ＶS ，Ｖ
    D ）により、空乏状態とされている、前記誘電的に絶縁
    された半導体素子に於て、 構成部品区域（４）が誘電絶縁層（２，５）で半導体本
    体（１，２，３）から分離された二つの相互に対向する
    側面を有し；沈降区域が二つの相互に対向するウェファ
    形状副区域（Ｇ１）を含み、これは構成部品区域（４）
    の前記相互に対向する側面に於て、誘電絶縁層（２）に
    沿って構成部品区域（４）の上表面から前記区域内に延
    び、前記副区域（Ｇ１）は比較的低濃度のドーピング物
    質（ｐ）を有し；構成部品区域（４）は少なくとも相互
    に対向する副区域（Ｇ１）の間の区域に於て、比較的低
    濃度のドーピング物質（ｎ）を有し；そして電荷キャリ
    ア空乏区域（Ｌ２，Ｌ３）の一つが、相互に対向する副
    区域（Ｇ１）の間の低ドーピング（ｎ）区域内と、前記
    副区域の内部に延び、空乏区域内の電界強度（Ｅ）が半
    導体材料の破壊電界強度（ＥＣＲ）以下となるようにし
    ていることを特徴とする、前記誘電的に絶縁された半導
    体素子。
  2. 【請求項２】 請求項１に記載の誘電的に絶縁された半
    導体素子であって、ウェファ形状副区域（Ｇ１１）の一
    方の端の厚さ（ｔ１）がもう一方の端の厚さ（ｔ２）よ
    りも厚いことを特徴とする、前記誘電的に絶縁された半
    導体素子。
  3. 【請求項３】 請求項１または２に記載の誘電的に絶縁
    された半導体素子であって、ウェファ形状副区域（Ｇ
    １，Ｇ１１）が各々重くドーピング（ｐ+ ）された電気
    的接続区域（Ｇ２，Ｇ１２）を有することを特徴とす
    る、前記誘電的に絶縁された半導体素子。
  4. 【請求項４】 請求項１、２または３に記載の誘電的に
    絶縁された半導体素子であって、ウェファ形状副区域
    （Ｇ１）が電界効果トランジスタ（ＪＦＥＴ）のゲート
    を含み、ここで構成部品区域の残余区域と同種のドーピ
    ング型（ｎ）の構成部品区域（４）の両端部に於て、電
    気的接続区域が重くドーピング（ｎ+ ）された区域を含
    み、これらの接続区域がそれぞれ電界効果トランジスタ
    （ＪＦＥＴ）のソース区域（Ｓ２）とドレイン区域（Ｄ
    ２）とを形成していることを特徴とする、前記誘電的に
    絶縁された半導体素子。
  5. 【請求項５】 第二の電界効果トランジスタ（ＪＦＥＴ
    ４）と直列接続された第一の電界効果トランジスタ（Ｄ
    ＭＯＳ３）を含む、請求項１または２に記載の誘電的に
    絶縁された半導体素子であって、 沈降区域（３３，Ｇ４）が構成部品区域（４）の一方の
    端に於て、比較的弱くドーピング（ｐ）された接続区域
    （３３）を含み；二つのウェファ形状副区域（Ｇ４）が
    その一方の端に於て、前記弱くドーピングされた接続区
    域（３３）に接続されており；第一の電界効果トランジ
    スタ（ＤＭＯＳ３）は構成部品区域（４）の残余部分と
    同種のドーピング型（ｎ）で、強くドーピング（ｎ+ ）
    されたソース区域（Ｓ３）を有し、前記ソース区域（Ｓ
    ３）は接続区域（３３）の中に配置され；接続区域（３
    ３）は沈降区域（３３，Ｇ４）と同種のドーピング型
    （ｐ）を有する、重くドーピング（ｐ+ ）された接点区
    域（３９）を有し；第一の電界効果トランジスタ（ＤＭ
    ＯＳ３）はチャンネル区域（３６）を有し、これは接続
    区域（３３）表面のソース区域（Ｓ３）と構成部品区域
    （４）の残余部分との間に配置され；チャンネル区域
    （３６）の表面には電気的に絶縁された酸化ゲート（３
    ４）が装着され、これは電気的に導電性のあるゲート区
    域（Ｇ３）を登載し；第二の電界効果トランジスタ（Ｊ
    ＦＥＴ４）は構成部品区域（４）のもう一方の端に重く
    ドーピング（ｎ+ ）されたドレイン区域（Ｄ４）を有
    し、このドレイン区域は構成部品区域（４）の残余部分
    と同種のドーピング型（ｎ）を有し；第二の電界効果ト
    ランジスタ（ＪＦＥＴ４）はウェファ形状副区域（Ｇ
    ４）を含むゲートを有し、前記副区域の各々は、それぞ
    れ接続区域（３３）の電気的接点区域（３９）に接続さ
    れているゲート接続区域（Ｇ４１）を有し；そして接続
    区域（３３）に隣接したウェファ形状副区域（Ｇ４）の
    間の構成部品区域（４）の残余部分内の区域が、第一の
    電界効果トランジスタ（ＤＭＯＳ３）のドレイン区域
    （３３）と第二の電界効果トランジスタ（ＪＦＥＴ４）
    のソース区域（Ｓ４）とを含むことを特徴とする、前記
    誘電的に絶縁された半導体素子。
  6. 【請求項６】 誘電的に絶縁された半導体素子の製造方
    法であって：誘電絶縁酸化層（２）を形成するために半
    導体基板（１）の表面を酸化し；第一の型のドーピング
    物質（ｎ）でドーピングされた単結晶半導体ウェファ
    （３）を酸化層（２）に重ね；構成部品区域（４）を単
    結晶ウェファ（３）の内部に、誘電絶縁層（５，５４）
    が構成部品区域を取り囲み、単結晶ウェファ（３）の表
    面から下に絶縁酸化層（２）まで延びるようにして、分
    離し；構成部品区域（４）を覆うように、誘電絶縁層
    （５，５４）に並ぶようにかつ、構成部品区域（４）の
    ふたつの相互に対向する側壁に沿ったふたつの細長い開
    口を含む凹所（５７）を具備した第一のマスク（５６）
    を重ね；凹所（５７）を通して、第一の型（ｎ）のドー
    ピング物質とは反対の第二の型（ｐ）のドーピング物質
    を投入して、構成部品区域の内部に構成部品区域（４）
    の対向する側壁上に二つのウェファ形状副区域（Ｇ１）
    を含む、沈降区域を製造し；構成部品区域を覆うよう
    に、予め定められた開口（５９，６１）を具備した少な
    くともひとつの第二のマスク（５８，６０）を重ね；予
    め定められた型のドーピング物質を予め定められた開口
    （５９，６１）を通して供給し、半導体構成部品（ＪＦ
    ＥＴ）の電気的接続区域（Ｇ２，Ｄ２，Ｓ２）を構成部
    品区域（４）内に製造する、以上の手順を含んで構成さ
    れた前記誘電的に絶縁された半導体の製造方法。
  7. 【請求項７】 請求項６に記載の誘電的に絶縁された半
    導体素子の製造方法に於て、第一マスク（５６）内の凹
    所（５７）が構成部品区域（４）の一方の端に接続開口
    を含み、この開口は凹所（５７）のふたつの細長い開口
    を相互に接続することを特徴とする、前記誘電的に絶縁
    された半導体素子の製造方法。
  8. 【請求項８】 請求項６または７に記載の誘電的に絶縁
    された半導体素子の製造方法に於て、構成部品区域
    （４）の分離が、以下の手順：誘電絶縁層（５；５４，
    ５５）用の開口（５２）を有するエッチングマスク（５
    １）を単結晶ウェファ（３）に重ね；エッチングマスク
    （５１）内の開口（５２）を通して単結晶ウェファ
    （３）内に、溝（５３）をエッチングし、前記溝（５
    ３）は下方に半導体基板（１）上の誘電絶縁層（２）ま
    で延び；溝（５３）の側壁表面を酸化して、半導体酸化
    層（５４）を形成し；そして溝（５３）の残余部分を多
    結晶半導体物質（５５）で満たす、という手順で行われ
    ることを特徴とする、前記誘電的に絶縁された半導体素
    子の製造方法。
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