KR19980702335A - 리서프 반도체장치를 제조하는 방법과 이러한 방법에 의해서 제조된 반도체 장치 - Google Patents

리서프 반도체장치를 제조하는 방법과 이러한 방법에 의해서 제조된 반도체 장치 Download PDF

Info

Publication number
KR19980702335A
KR19980702335A KR1019970705732A KR19970705732A KR19980702335A KR 19980702335 A KR19980702335 A KR 19980702335A KR 1019970705732 A KR1019970705732 A KR 1019970705732A KR 19970705732 A KR19970705732 A KR 19970705732A KR 19980702335 A KR19980702335 A KR 19980702335A
Authority
KR
South Korea
Prior art keywords
layer
conductivity type
substrate
type
surface layer
Prior art date
Application number
KR1019970705732A
Other languages
English (en)
Inventor
아드리아누스 빌렘 루디쿠이제
Original Assignee
요트. 게. 아. 롤페즈
필립스 일렉트로닉스 엔. 브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 요트. 게. 아. 롤페즈, 필립스 일렉트로닉스 엔. 브이. filed Critical 요트. 게. 아. 롤페즈
Publication of KR19980702335A publication Critical patent/KR19980702335A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/919—Compensation doping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

약 1012atoms/㎠의 도핑농도를 가지고 있는 에피택셜층은, 리서프 조건에 따라서, 리서프 형태의 고전압 집적회로들을내에 있는 고전압 회로소자를 위해 사용되어진다. 만약, 회로가, 기판과 동일한 전도형태이며, 고전압이 인가되어 있는 에피택셜층내에 제공된 대역으로 구성되어 있다면, 이러한 대역과 기판 사이의 도핑은 대역과 기판사이의 펀치-스루를 방지하기 위해서, 충분히 커야만 한다. 이러한 두 가지 요구조건에 따르는 기존의 방법은 에피택셜층을 매우 두껍게 만들게 된다. 이러한 방법은 자주 우수한 복제기능이 없다는 사실이 알려졌다. 본 발명에 따르면, 에피택셜층은 상부면(3a)과 묻혀진 면(3b)으로부터 도프된 고저항 형태로 제공이된다. 묻혀진 층은 블랭킷형식으로 침착이되며(blanket-deposited), 마스킹 단계가 필요없다. 그리고, 아일랜드 절연대역(4)에 의해서 부분적으로 다시 도프되어진다.

Description

리서프 반도체장치를 제조하는 방법과 이러한 방법에 의해서 제조된 반도체 장치
리서프 이론은 J.A. Appels와 H.M.J.Vses(Techn. Digests IEDM 1979, pp. 238/241)에 의해서 쓰여진 High voltage layer devices(resurf devices)라는 논문에 특히 잘 서술되어져 있다.
그리고, 상기 이론은, 비교적 얇은층내에서 발생하는 전기적인 브레인크 다운의 발생이 층의 두께를 제거함으로써 방지되기 때문에, 브레이크다운 전압이 이론적인 최대 값에 도달하도록 전기 필드분배가 표면에서 얻어질수 있다는 현상에 근거하고 있다. 상기 이론은 두께(d)와 도핑농도(N)의 곱(N*d)이 리서프를 위해서, 1012atoms/㎠ 이 되어야 한다는 계산으로부터 나온 것이다. 높은 브레이크다운 전압 때문에, 리서프 이론은 Ludikhuize에 의해서 쓰여진 상기 논문내에서 지적한 고전압 반도체 장치들내에서 사용하기에 아주 적합하다. 이 리서프 이론은 집적회로를 서술하고 있다. 상기 집적회로내에서는 표면층이 p형 실리콘 기판상의 n형 에피택셜(epitaxial)층 형태로 제공되어 있다. 고전압 응용을 위한 여러 가지 회로소자들, 즉 LDMOST(래터럴 DMOST) 형태의 트랜지스터들이, 에피택셜층에 제공되어 있다. 이러한 트랜지스터는 p형태의 채널영역 즉, 백게이트(back-gate)영역을 가지고 있다. 상기 영역내에서는 n형의 소스가 형성된다. 드레인은 백게이트 영역으로부터 얼마만큼의 거리에 위치해 있다. 즉, 중간에 삽입된 드리프트 영역에 의해서 백게이트 영역과 분리되어 있다. 인용된 논문에서 지적했듯이, 몇몇 트랜지스터들은 다른 트랜지스터들에 대한 조건과는 다른 동작조건하에서 사용되어진다. 그러므로, 동일한 전압(접지)이 백게이트 영역과 많은 트랜지스터들내에 있는 기판에 인가된다. 이것은 게이트와 드레인 사이에서 고전압을 발생시킨다. 다른 트랜지스터들에서는, 예를 들면, 소스-팔로우어(source-follower) 모드내에서 동작하는 트랜지스터들 또는, 브릿지회로(bridge circuit)내에서 고전압측에 있는 트랜지스터들의 경우에서도, 매우 높은 전압이 백게이트 영역에 인가되어질 수 있다. 높은 전압은 이 상황에서, 기판과 백게이트 영역사이에 존재할 수 있다. 이것은 어떠한 전기적인 브레이크 다운 (펀치-스루:punch-through)이 기판과 백게이트 영역사이에 발생하지 않게 해준다. 비슷한 상황이 HV p-채널 MOS트랜지스터들내에서 발생할 수 있다. 펀치-스루를 방지하기 곱(N*D)이 커야만한다. 이때, D는 기판과 백게이트 영역사이에 있는 에피택셜층의 한 부분의 두께이다. 이것은 N이 낮은 값을 가지고 있는 동안에는 에피택셜층이 비교적 얇게 되어 있으므로, 충분한 전하가 비교적 얇은 백게이트 영역밑에 남아 있는 기존의 장치내에서 이루어진다. 서술된 실시예에서, 에픽택셜층은 N7*1014/㎤에 대해서 23㎛가 넘지 않는 두께를 가지고 있다. 도핑내의 변화 때문에, 충분한 복제력(reproducibility)을 가진 장치를 제조하는 것, 즉, 총 도핑 N*d의 변화를 20%이하로 유지시키는 것이 비교적 어렵다는 것이 밝혀졌다.
본 발명은 리서프(resurf) 형태의 고전압 반도체 장치를 제조하는 방법에 관한 것이다. 이 때, 제1 전도형태의 기판을 가지고 있는 실리콘 바디(body)는 극성이 반대인 제2 전도형태의 표면층이 있는 표면에 제공된다. 상기 제2 전도형태에서는, 상기 표면층이 브레이크다운 없이, 그 두께에서 최소한 부분적으로 없어질 수 있도록, 두께와 도핑 농도가 선택되어진다. 또한, 상기층은 표면층으로 확산되어 제1 전도형태의 절연대역(insulation zones)들에 의해서, 상호분리된 수 많은 아일랜드(island)로 나누어진다. 표면층의 한 부분위에서 표면으로부터 표면층으로 연장되어 있는 제1 전도형태의 표면대역을 가지고 있는 회로소자가, 상기 아일랜드들 중 최소한 한 개에 제공된다. 본 발명은 또한 이러한 방법에 의해서 제조된 반도체 장치에 관한 것이다. 이러한 방법과, 그 방법에 의해 제조된 장치는 특히 다음의 논문에 게개되어 있다. IEEETransactions on Electron Devices의 1991년 7월호, 볼륨 38, 제7호의 페이지 1582-1589에 게재되어 있고, A.W. Ludikhuize에 의해서 쓰여진, A versatile 700-1200-V IC process for analog and switching appliactions을 통해 잘알 수 있다.
도1은 본 발명에 따르는 방법에 의해 제조된 고전압 반도체 장치의 단면도.
도2에서 도7까지는 여러 제조단계에서 나타나는 장치의 여러 가지 형태를 도시한 도면.
본 발명의 목적은 기존의 방법보다 더 높은 정확도와 복제율을 가지고 있는 리서프 형태의 반도체 장치를 제조하는 방법을 제공하는 것이다. 따라서, 이러한 목적을 달성하기 위한 서술된 종류의 방법은 다음과 같은 특징을 가지고 있다. 제2전도형태의 표면층은 표면으로부터 반도체 바디(body) 안으로 유입되는 불순물들의 확산과, 묻혀진 층으로부터 반도체 바디안으로 유입되는 불순물들의 확산에 의해서 형성된다. 상기 묻혀진 층(buried layer)에 있는 전체 표면층위에는 제1 전도형태로된 절연대역들의 도핑농도보다 낮은 도핑농도가 제공된다. 그리고, 상기 묻혀진 층은, 절연영역들에 있는 제1 전도형태의 묻혀진 대역들에 의해서 재도프(redoped)되어진다. 불순물들은 이미 임플란트되어진 영역들에 의해서, 표면층내로 확산되므로, 상기 층의 총 도핑은 잘 제어될 수 있다. 묻혀진층에서 표면층을 부분적으로 도핑하는 과정은, 제2 전도형태로된 충분한 불순물들이, 예를 들면, LDMOST의 백게이트 영역과 같은, 제1 전도형태의 표면대역밑에 존재할 수 있도록 한다. 그러므로, 표면대역과 기판 사이에서 발생하는 펀치-스루를 방지하게 된다. 게다가, 처리과정은 기존의 처리과정보다 더욱 복잡하지 않게 된다. 그 이유는, 임플란트된 영역들은 마스크(mask) 없이 제공될 수 있으며, 보통 좀 더 얇은 에피택셜층들을 제공하는 것만으로도 충분하다.
층에 있는 총 도핑에 미치는 에피택셜과정의 영향이 매우 작고, 본 발명에 따르는 방법의 실시예는 다음과 같은 특징이 있다. 즉, 표면층은 제1 또는 제2 전도 형태로된 비교적 낮게 도핑된 에피택셜층내에서 형성된다. 제1 전도형태의 묻혀진 대역들과 제2 전도형태의 묻혀진층을 가지고 있는 표면에 기판이 제공된 후에, 상기 에피택셜층은 기판위에 침착된다.
도1은 p형 기판(2)을 가지고 있는 실리콘 바디(1)내에 제공된 리서프 형태의 고전압 집적회로의 단면도를 도시하고 있다. 상기 p형 기판(2)의 표면에는 n형 표면층(3)이 제공되어 있다. 리서프 조건에 따라, 층(3)의 구성성분이 펀치-스루가 일어나기 전에, 그 두께내에서, 최소한 부분적으로 없어질 수 있다. 양호한 필드 분해(field distribution)는 알려진 바와 같이, 특히 표면에서, 이러한 공핍현상(depletion)을 통해 얻어지게 된다. 그러므로, 펀치-스루 전압은 실리콘의 고유(intrinsic) 브레이크다운 전압에 근접하게 된다. 그리고, 로컬(local) 필드 농도에 의해, 영향을 덜 받게 된다. 리서프 효과를 얻기 위해서, 표면층(3)의 도핑농도(N)와 두께(d)는 다음과 같이 선택되어진다. 즉, 곱(N*d)이 거의 2*1012atoms/㎠가 되도록 농도와 두께가 선택되어진다. 표면층(3)은 p형 대역(4)들에의해서, 상호간에 전기적으로 절연되어 있는 수 많은 아일랜드들로 나누어진다. 그리고, 상기 p형 대역들은 표면에서 기판으로 연장되어 있다. 절연대역(4)들은 표면에서 형성된 영역(4a)과, 기판에서 형성된 영역(4b)을 가지고 있다. 영역들(4a, 4b)은 표면층안으로 확산이 일어나기 때문에, 코히어런트(coherent) 영역을 형성하게 된다. 고전압회로 소자는 각각의 아일랜드에 제공된다. 이 보기에서는, LDMOST라고 불리우는 래터럴 이중 확산(lateral doubly diffused) MOS 트랜지스터 형태인 아일랜드에 제공된다. 트랜지스터들은 종래의 구조로 되어 있기 때문에, 단지 간단하게 서술되어질 것이다. 우측의 아일랜드에 있는 트랜지스터(T1)는 p형 표면대역(5)에 의해서 형성된 백게이트 영역(5)으로 구성되어 있다. 소스 대역은 p형 대역(5)내에 제공된 n형 대역(6)에 의해서 형성된다. 트랜지스터의 드레인 대역은 n형 표면층(3)내의 백게이트 영역(5)으로부터 얼마쯤 덜어진 곳에 제공되어 있는 n형 표면대역(7)에 의해서 형성된다. 표면층(3)의 삽입된 부분은 트랜지스터의 드리프트 영역을 형성한다. 소스(6)와 드리프트 영역 사이에 위치해 있는 백게이트 영역(5)의 부분은 게이트 산화물(8)에 의해서 상부 게이트(9)와 전기적으로 절연되어 있는 채널영역을 형성한다. 소스는 백게이트 영역(50)과 도면에서 표시된 연결부(s)에 접속된 소스전극(10)과 접촉하고 있다. 도면에서 도시했듯이, 전극(10)은 드리프트 영역의 상부에 연장되어 있으며, 백게이트 영역 가까이에 있는 드리프트 영역내에서, 우수한 필드분배기능을 수행하는 필드 플레이트(field plate)를 형성하게 된다. 그리하여, 펀치-스루 전압을 증가시키게 된다. 게이트는 게이트 연결부(g)에 연결되어 있다. 드레인(7)은 일반적인 방법으로 드레인 전극(11)에 연결되어 있다. 그리고, 이러한 전극을 통해서, 드레인 연결부(d)에 연결되어 있다.
좌측에 있는 아일랜드내에 제공된 트랜지스터(T2)는 p형 백게이트 영역(12), n형 소스(13), 절연된 게이트(15)와 n형 드레인(14)을 가지고 있는, 사실상 동일한 구조를 가지고 있다. n형 드레인(14)은, 드리프트 영역을 형성하는 표면층(3)중에서, 중간에 삽입된 부분에 의해, 상기 백게이트 영역(12)과 분리되어 있다. 소스와 백게이트 영역에는 연결부(s)에 접속되어 있는 접촉부(contact:16)가 제공되어 있다. 드레인(14)에는 접촉부(17)와 드레인 연결부(d)가 제공되어 있다.
트랜지스터들은 예를 들면, 반-브릿지회로(half-bridge circuit)를 형성하기 위해서, 직렬로 연결될 수 있다. 이 때에, T2의 소스(13)는 접지되어 있으며(grounded), T1의 드레인(7)은 고전압 공급장치에 연결되어 있다. T2의 드레인(14)은 T1의 소스(6)에 연결되어 있다. 트랜지스터들은 게이트 전극들에 있는 알맞은 제어신호들에 의해서, 교대로 스위치 온-오프(switch on-off) 되어진다. 그러므로, 다른 방향에 있는 전류와 교대로 나타나는 제1 방향(first direction)에 있는 전류는 소스(6)와 드레인(14) 사이의 접합부( junction)에 연결되어 있는 부하소자(load element)를 거쳐 통과될 수 있다. 이러한 상황에서는, 매우 높은 전압이 T2의 드레인(14)에 인가될 수 있다. 그러므로, n형 아일랜드와, p형 절연영역들(4), 그리고 p형 백게이트 영역(12)사이에 있는 p-n 접합부에는 높은 역(reverse) 전압이 나타난다. 이러한 전압은 브레이크 다룬 전압의 상승과 p형 대역들의 가장자리를 따라 배치되어 있는, 낮게 도프된 p형 연장부(extensions;도시되지 않았음)와 리서프 이론 때문에 조절되어질 수 있다. 기판(2)과 백게이트 영역(12)사이에는 전압이 존재하지 않는다. 그러므로, 기판과 백게이트 영역(12)사이에서는 어떠한 브레이크 다운이 발생하지 않을 것이다. 도1에서 도시했듯이, 백게이트 영역(12)은 p형 절연대역(14)과 인접해 있으며, 이러한 대역을 통해서, 기판에 연결되어 있다. 트랜지스터(T1)에서는, n형 아일랜드와 p형 절연대역(4)사이에서 발생하는 브레이크 다운은 T2의 방법과 비슷한 방법으로, 리서프 이론에 의해 방지될 수 있다. 게다가, T1에 있는 백게이트 영역(5)과 기판(2)사이에는 고전압이 존재할 수 있다. 영역들(2, 5)사이에서 발생하는 펀치-스루를 방지하기 위해서, 반도체층(3)은 반드시 백게이트 영역(5)보다 낮은 도핑을 가지고 있어야하므로, 펀치-스루 전압은 공급전압보다 더 높게 된다. 이것은 다음과 같은 간단하고, 복제가능한 방법에 의해서 이루어진다. 즉, 본 발명에 따르는 반도체층(3)은 도1에 도시된 두개의 면들, 즉 상부면으로부터 도프된 부분(3a)과 하부면으로부터 도프된 부분(3b)으로부터 도프되는 방식에 의해 이루어진다.
도1에 있는 장치를 제조하는 과정은 도2에서 도7까지를 참조로하여 서술되어질 것이다. 먼저, 설명은, 도2에서 보는 바와 같이, 300V의 전압이 공급될 때에, 30Ω.㎝의 고유저항을 가지고 있는 고저항의 p형 실리콘 기판(2)부터 시작될 것이다. 고유저항은 더 높은 전압이 공급되는 경우에는 더 높게 선택된다. 즉 700V의 전압이 공급되었을 때에는, 고유저항이 100Ω.㎝이 된다. 기판의 상부표면은 화살표(19)로 표시된 것처럼, P 이온들의 임플란테이션(implantation)과정을 통해, n형 불순물로 도프된다(20). 도핑은 전 표면에 걸쳐서 수행된다. 나중 단계에서, p형 절연영역(4)이 형성되므로, 마스크가 없어도 된다. 도핑레벨은 약 0.7*1012atoms/㎠가 된다. 다음 단계에서는(도3), 임플란테이션 마스크(21)가 형성된 대역들(4b)의 영역에 있는 구멍들(openings)포함하고 있는 기판위에 제공된다. 그 후에는, p형으로 도프된 대역들(22)이 화살표(22)로 표시된 것처럼, 보론(boron) 이온을 가지고 임플란테이션함으로써, 형성된다. 도핑레벨은, 예를 들면, 3*1012atoms/㎠ 또는 그 이상이 되므로, 이미 제공된 n형 대역(20)이 다시 도프되어진다. 확실히, 두 개의 도핑단계들의 순서는 바꾸어질 수 있다. p형으로 도프된 대역들(22)은 마스크된 임플란테이션을 통해 먼저 제공되며, n형 대역들(20)은 블랭킷(blanket) 임플란테이션에 의해서 제공된다. 마스크(21)는 일반적인 방법으로 제거된다. 그 이후에, 가열단계가 수행되어, 이온 임플란테이션에 의해서 발생된 격자손상(lattice damage )이 복구되며, 필요하다면, 다음의 처리 단계들에 대한 배열마커(alignment marker)를 만들게 된다. 표면층(3)은 기판의 표면위에 일반적인 방법으로, 에피택셜층으로 침착하게 된다. 층(3)의 두께는, 예를 들면, 약 7㎛이다. 이 보기에서, 층(3)의 도핑은 낮게 도프된 n형이나, 원한다면, 낮게 도프된 p형이될 수도 있다. 침착 과정 동안에는, 묻혀진 대역들(20, 22)내에 제공된 불순물들은 도4에 도시된 것처럼, 에피택셜층(3)안으로 약간 확산될 수 있다. 에피택셜층의 표면은 다음 도핑단계에서 도움을 주는 얇은 산화층으로 덮혀 있다. 이러한 산화층은 도면에 도시되지 않았다.
도5에 도시된 다음 단계에서는, 인(phosphorus) 이온들을 임플란테이션(23)을 통해, 에피택셜층의 표면에는 n형 층(24)이 제공된다. 이러한 임플란테이션단계의 도핑레벨은, 예를 들면, 약 1.5*1012/㎠ 가 된다. 상기 임플란테이션은 이 실시예에서, 마스크가 없는 표면전체 위에서 수행되어진다. 다른 실시예들에서는, 이러한 임플란테이션이 마스크를 사용하여 부분적으로 수행되는 것이 가능한다.
도6에 도시된 다음 단계에서는, p형 대역들(4a)의 영역들에 있는 구멍들을 포함하고 있는 마스크(25)가 표면에 제공되어 있다. p형 영역들(27)은, 이전의 n형 임플란테이션(23)보다 더 높은 도핑농도를 가진 보론이온들의 임플란테이션을 통해, 에피택셜층내에 제공되어 있다. 즉, 대역(24)은 부분적으로 다시 도프된다. 마스크(25)는 다시 제거되며, 그 후에는, 대역들(20, 24)내에 n형 불순물들은 높은 온도에서 에피택셜층(3)으로 확산되어진다. 이때에, n형 불순물들은 서브층들(sub-layers:3a, 3b)을 형성하게 된다. 동시에, 대역들(22, 27)내에 있는 p형 불순물들은 서로를 향해 확산되며, 에피택셜층 내에서, 절연영역들(4a, 4b:도7)을 형성하게 된다. 트랜지스터들은 다음과 같은 일련의 단계에서 일반적인 방법으로 제조될 수 있다. 그러므로, 도1에 도시된 구조가 얻어진다.
상술한 방법을 사용하게 되면, 표면층(3)의 도핑을 정확하게 조절할 수 있다. 총 도핑은 임플란테이션들(19, 23)의 도핑 합과 사실상 동일하며, 리서프 조건에 따라서, 약 2*1012atoms/㎠ 가 된다. 층(3)은 묻혀진 층에 있는 최소한 한 부분에서 도프된다는 과정을 통해, 다음과 같은 특성을 얻을 수 있다.
즉, 대역(5)과 같은 고전압의 p형 대역들 아래의 도핑은 매우 높기 때문에, 상기 p형 대역들과 기판사이의 브레이크다운은 방지된다. 과정은 묻혀진 층이 마스크 없이 제공되기 때문에 비교적 간단하다.
본 발명은 여기에 서술된 실시예들에 대해서만 적용되는 것이 아니며, 종래의 기술에 정통한 기술자들은 본 발명의 범위내에서, 많은 변경들을 할 수 있다는 사실이 명확해질 것이다. 그러므로, n형 에피택셜층 대신에, p형 에피택셜층이 기판위에 침착되어진다. 본 발명은, 실시예에 따르는 여러 가지 단계들의 시퀀스(sequence)에만 한정되어 있지는 않다. 그러므로, 예를 들면, 임플란테이션(23)은 임플란테이션(26)후에 교대적으로 발생하며, 그리고, 백게이트 영역들(5, 12)이 제공된 후에라도 발생할 수 있다. 보론 임플란테이션(22)이 활성(active) 트랜지스터영역아래, 예를 들면, 트랜지스터(T2)의 백게이트 영역(12) 아래에 까지 연장되는 것이 가능하다. 상술한 LDMOST 대신에 또는 그에 추가하여, 바이폴라 트랜지스터들 또는 p-채널 MOS 트랜지스터들과 같은 다른(고전압)회로 소자들이 표면층(3)에 제공될 수 있다.

Claims (5)

  1. 제1 전도형태의 기판은 반대형태인 제2 전도형태의 표면층을 가지고 있는 표면에 제공되며, 상기 제2 전도형태인 표면층의 두께와 도핑농도는, 표면층이 브레이크다운 없이 최소한 두께에서 부분적으로 없어지도록 선택되며, 상기 층은 표면층으로 화산되는 제1 전도형태의 절연대역들에 의해서 서로 분리된 수 많은 아일랜드들로 나누어지며, 표면층의 한 부분 위에서, 표면에서 표면층으로 연장되어 있는 제1 전도형태의 표면대역을 가지고 있는 회로소자가 상기 아일랜드들 중 최소한 한 아일랜드내에 제공되는 리서프 형태의 고전압 반도체장치를 제조하는 방법에 있어서,
    제2 전도형태의 표면층은 표면으로부터 반도체바디로 유입되는 불순물들의 확산과, 제1 전도형태를 띤 절연대역들의 도핑농도보다 낮은 도핑농도를 가진 표면층의 전체 표면에 제공되어 있으며, 절연대역들의 영역들에 있는 제1 전도형태의 묻혀진 대역들에 의해 다시 도프되는, 묻혀진 층으로부터 유입되는 불순물들의 화산을 통해 형성되는 것을 특징으로 하는 리서프 형태의 고전압 반도체장치를 제조하는 방법.
  2. 제1 항에 있어서,
    두 개의 도핑 단계들은, 표면층에 있는 총 도핑이 2*1012atoms/㎠와 같거나 또는 대체로 동일한 값을 가지도록 수행되어지는 것을 특징으로 하는 리서프 형태의 고전압 반도체장치를 제조하는 방법.
  3. 제1 항 도는 제2 항에 있어서,
    표면층은 제1 또는 제2 전도형태이고, 비교적 낮은 농도로 도프된 에피택셜층내에 형성되며, 상기 에피택셜층은, 제1 전도형태의 묻혀진 대역들과 제2 전도형태의 묻혀진 층을 가지고 있는 표면에 기판이 제공된 후에, 상기 기판에 침착되는 것을 특징으로 하는 리서프 형태의 고전압 반도체장치를 제조하는 방법.
  4. 전술한 항들중 어느 한 항에 있어서,
    회로소자 중 제1 전도형태를 띤 표면대역과, 제1 전도형태의 기판 사이에 전압이 인가될 때에, 기판과 표면사이에서 펀치-스루가 발생하지 않도록 묻혀진 층의 도핑농도가 선택되는 것을 특징으로 하는 리서프 형태의 고전압 반도체장치를 제조하는 방법.
  5. 전술한 항들 중 어느 한 항에 청구된 방법에 의해 제조되는 반도체 장치.
KR1019970705732A 1995-12-21 1996-12-03 리서프 반도체장치를 제조하는 방법과 이러한 방법에 의해서 제조된 반도체 장치 KR19980702335A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP95203584.8 1995-12-21
EP95203584 1995-12-21

Publications (1)

Publication Number Publication Date
KR19980702335A true KR19980702335A (ko) 1998-07-15

Family

ID=8220978

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970705732A KR19980702335A (ko) 1995-12-21 1996-12-03 리서프 반도체장치를 제조하는 방법과 이러한 방법에 의해서 제조된 반도체 장치

Country Status (6)

Country Link
US (1) US5976942A (ko)
EP (1) EP0811242A1 (ko)
JP (1) JPH11501462A (ko)
KR (1) KR19980702335A (ko)
TW (1) TW313673B (ko)
WO (1) WO1997023901A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7427795B2 (en) * 2004-06-30 2008-09-23 Texas Instruments Incorporated Drain-extended MOS transistors and methods for making the same
US7187033B2 (en) * 2004-07-14 2007-03-06 Texas Instruments Incorporated Drain-extended MOS transistors with diode clamp and methods for making the same
US7468537B2 (en) * 2004-12-15 2008-12-23 Texas Instruments Incorporated Drain extended PMOS transistors and methods for making the same
US7262471B2 (en) * 2005-01-31 2007-08-28 Texas Instruments Incorporated Drain extended PMOS transistor with increased breakdown voltage
US7344947B2 (en) * 2006-03-10 2008-03-18 Texas Instruments Incorporated Methods of performance improvement of HVMOS devices
EP2076866A2 (en) * 2006-10-06 2009-07-08 Sourcefire, Inc. Device, system and method for use of micro-policies in intrusion detection/prevention
CN105405887A (zh) * 2014-09-11 2016-03-16 北大方正集团有限公司 半导体器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1557080A (ko) * 1967-12-14 1969-02-14
US4032372A (en) * 1971-04-28 1977-06-28 International Business Machines Corporation Epitaxial outdiffusion technique for integrated bipolar and field effect transistors
NL8104862A (nl) * 1981-10-28 1983-05-16 Philips Nv Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan.
NL188923C (nl) * 1983-07-05 1992-11-02 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US5759902A (en) * 1986-09-26 1998-06-02 Analog Devices, Incorporated Method of making an integrated circuit with complementary junction-isolated bipolar transistors
US5529939A (en) * 1986-09-26 1996-06-25 Analog Devices, Incorporated Method of making an integrated circuit with complementary isolated bipolar transistors
US5070382A (en) * 1989-08-18 1991-12-03 Motorola, Inc. Semiconductor structure for high power integrated circuits
SE500815C2 (sv) * 1993-01-25 1994-09-12 Ericsson Telefon Ab L M Dielektriskt isolerad halvledaranordning och förfarande för dess framställning
BE1007657A3 (nl) * 1993-10-14 1995-09-05 Philips Electronics Nv Halfgeleiderinrichting met een snelle laterale dmost voorzien van een hoogspanningsaanvoerelektrode.

Also Published As

Publication number Publication date
TW313673B (ko) 1997-08-21
EP0811242A1 (en) 1997-12-10
US5976942A (en) 1999-11-02
WO1997023901A1 (en) 1997-07-03
JPH11501462A (ja) 1999-02-02

Similar Documents

Publication Publication Date Title
US5753958A (en) Back-biasing in asymmetric MOS devices
JP2968222B2 (ja) 半導体装置及びシリコンウエハの調製方法
US5338960A (en) Formation of dual polarity source/drain extensions in lateral complementary channel MOS architectures
KR970054445A (ko) 고전압 모스전계효과트렌지스터의 구조 및 그 제조방법
KR20030005385A (ko) 전계 효과 트랜지스터의 구조 및 제조 방법
JPH07235597A (ja) 傾斜ドーピング制御を施した高電圧集積回路内の金属クロスオーバー
US5124764A (en) Symmetric vertical MOS transistor with improved high voltage operation
US20050006701A1 (en) High voltage metal-oxide semiconductor device
US6030870A (en) High density MOS technology power device
US5990535A (en) Power integrated circuit
US6600205B2 (en) Method for making low voltage transistors with increased breakdown voltage to substrate having three different MOS transistors
EP0082331A2 (en) Subsurface avalanche breakdown Zener diode
KR20080037690A (ko) 공핍가능한 콜렉터 컬럼을 가진 바이폴라 방법 및 구조
KR19980702335A (ko) 리서프 반도체장치를 제조하는 방법과 이러한 방법에 의해서 제조된 반도체 장치
US4547959A (en) Uses for buried contacts in integrated circuits
US7335549B2 (en) Semiconductor device and method for fabricating the same
US4673965A (en) Uses for buried contacts in integrated circuits
KR19990069332A (ko) 트랜치 게이트형 전력용 모스 소자 및 그 제조방법
JPH0410473A (ja) Ｍｉｓ型電界効果トランジスタを有する半導体装置
JPH0410474A (ja) Ｍｉｓ型電界効果トランジスタを有する半導体装置
KR100694327B1 (ko) 반도체 디바이스
KR100492981B1 (ko) 래터럴 이중확산 모스 트랜지스터 및 그 제조방법
JPS62165363A (ja) 高耐圧パワ−集積回路
JPH0644605B2 (ja) 高耐圧ｍｏｓ電界効界半導体装置の製造方法
CN115692502A (zh) 半导体结构及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application