KR100307304B1 - 유전적으로절연된반도체소자및그의제조방법 - Google Patents

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Abstract

반도체 장치 (JFET), (4), (5)가 기판(1), 산화층(2) 및 약하게 음으로 도프(n)된 모노클리스탈라인 웨이퍼(3)를 포함하는 반도체 몸체에 의해 지지되어 있다. 소자부분(4)을 포위하는 절연층(5)의 트렌치가 웨이퍼(3)에 에치되어 있다. 소자부분의 전계효과 트렌지스터(JFET)는 제 1 마스크에 의해 소자부분에 분산된 두개의 양으로 도프(p)된 웨이퍼형 게이트 부분(G1)을 지닌다. 두개의 강하게 음으로 도프(n+)된 부분 (S2), (D2) 이 제 2 마스크 도움으로 소자부분에 분산되어 있으며, 이 부분은 트렌지스터(JFET)의 소오스 부분과 드레인 부분을 형성한다. 반도체 몸체 (1), (2), (3)는 쉽게 생성되고 상업상 이용 가능한데, 이는 전계효과 트렌지스터(JFET)의 제조가 간단하기 때문이다. 소자부분(4)과 트렌지스터(JFET)의 부분 (G1), (S2), (D2)의 구성이 마스크에 의해 결정되기 때문에 제조가 간단하다. 소자부분(4)은 약하게 도프(n)되어 있으며, 전하반송자가 쉽게 공핍된다. 소자부분(4)의 전기장세기는 RESURF 방법에 따라 약하고, 전계효과 트렌지스터(JFET)는 전류 항복없이 고전압 (VS), (VD), (VG)에 견딘다. 소자부분(4)은 기판(1)에서 작은 부분만을 차지한다.

Description

유전적으로 절연된 반도체 소자 및 그의 제조 방법{A DIELECTRICALLY ISOLATED SEMICONDUCTOR DEVICE AND A METHOD FOR ITS MANUFACTURE}
본 발명은, 전계강도가 감소되는 전하 캐리어 공핍 영역(depleted region)을 가진 유전적으로 절연된 반도체 소자에 관한 것으로서, 이런 반도체 소자는,
반도체 본체,
상면을 가진 반도체 본체 내의 구성부품 영역(component region),
상기 구성부품 영역을 반도체 본체로부터 분리하는 유전 절연층,
구성부품 영역의 상면으로부터 그 내부로 하향 연장하는 구성부품 영역 내의 함몰 영역(sunken region),
상기 함몰 영역의 도핑 유형과 반대의 도핑 유형을 가진 구성부품 영역의 나머지 부분으로부터 상기 함몰 영역을 분리하는 함몰 영역 분리면에 형성된 PN-접합,및
함몰 영역 및 구성부품 영역의 나머지 부분 각각에 하나 이상의 전기접속영역을 가진 구성부품 영역에 형성되는 반도체 구성부품을 포함하는데,
상기 전계강도가 감소한 영역은 전기접속영역을 통해 인가된 전압에 의해 전하 캐리어가 공핍된다.
또한, 본 발명은 상기 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 회로는 여러 응용분야에서 비교적 높은 전압을 견디어내야 한다. 전화교환기의 가입자선 회로에서 상기 응용의 예가 발견된다. 구형 스웨덴 전화 교환기에서 가입자선은 인가전압이 48볼트이어야 하고, 반도체 기법의 현대적인 가입자선 회로에도 상기 전압이 이용된다. 다른 나라에서는 더 높은 전압이 필요하다. 예컨대, 독일에서는 68볼트를 필요로 한다. 한편, 다른 반도체 회로 응용에 있어서는 400볼트 이상과 같이 훨씬 더 높은 전압이 이용될 수도 있다.
상기와 같이 비교적 높은 전압이 지닌 문제점은 임의 구성부품 영역에서의 반도체 재료의 임계 전계강도를 초과할 수도 있다는 것이다. 이 결과, 전류를 제한하지 않으면, 반도체 재료를 파괴하는 전류항복이 발생하게 된다. 높은 전계강도에 있어서의 상기 문제점은, 산출 또는 계산회로용으로 이용되는 초소형의 신속한 반도체 구성부품에서도 발생한다. 상기 구성부품이 3∼5볼트 정도의 저전압에 접속된다 할지라도, 구성부품을 조금만 연장해도, 전계강도가 높은 값에 도달할 수 있다.
어떤 응용의 경우에 있어서, 높은 전계강도의 문제는 참고 논문에 기술된 바와 같이 반도체 구성부품의 표면에서 발생된다. [참고 : IEEE, Proceedings from IEDM, 1979, page 238-241, by J.A.Appels and H.M.J.Vaes : "High Voltage Thin Layer Device(Resurf Devices)"]. 여기서, 상기 논문은 참고로 본 발명에 포함된다. 반도체 구성부품은 PN-접합이 포함되어 있는 표면층을 가지며, 상기 PN-접합에서 반도체 재료의 임계 전계강도가 소정의 인가전압에 도달한다. 표면층은 PN-접합의 한쪽이 약하게 도핑되어 있어, 이와 같이 약하게 도핑된 부분이 표면층을 상대적으로 얇아지게 함으로써 전하 캐리어가 공핍된다. 이로써, 인가전압이 구성부품 표면을 따라 긴 거리에 걸쳐 분배되어 최대 전계강도가 항복 전계강도 이하의 값을 채택한다. 이러한 현상은 반도체 기술에 공지되어 있고, 두문자어(頭文字語) RESURF(REduced SURface Field)로 제시되어 있다. resurf기술은 다음 논문에 자세히 설명되어 있다. [참고 : Philips J. Res, 35, 1-13, 1980, J.A. Appels, et al : "Thin Layer High-Voltagc Devices"], 이 논문 역시 본 발명에 참고로 포함된다.
반도체 구성부품의 전류 항복에 대해 상기 언급된 문제점 이외에, 공통 반도체 기판 위에 실장된 각각의 구성부품은 바람직하지 않은 방식으로 서로에게 영향을 미친다. 이와 같은 문제는, 예컨대 유럽특허출원 제 EP-A1-0,418,737 호에 기재된 방식으로 구성부품을 서로 절연시킴으로써 해결되는 것으로 공지되어 있다. 상기 선행공보에 따르면, 반도체 기판에는 절연층을 형성하는 산화면이 제공되어 있으며, 그 위에는 단결정(monocrystalline) 반도체 재료의 얇은 웨이퍼가 장착된다. 단결정 웨이퍼에는 절연층으로 하향 연장하는 홈이 에칭되는데, 홈의 측면은 산화되며, 이 홈은 다결정(polycrystalline) 반도체 재료로 채워진다. 반도체 구성부품은 절연박스형 영역에 형성된다. 상기 반도체 구성부품은, 절연산화층과 직접 접촉하여, 각 박스형 영역 하부에 각 구성부품 아래의 강하게 도핑된 접속층에 접속되는 외부접속을 갖는다. 다수의 상이한 형태의 구성부품, 예를 들면, 전계 효과 트랜지스터 및 바이폴라 트랜지스터가 도시되어 있다.
유럽특허출원 제 A2-0,391,056 호에는, 절연영역을 가진 반도체 기판을 형성하는 또 다른 방법이 기재되어 있다. 절연영역은 기판을 반복해서 에칭하고 반도체 재료를 도포함으로써 생성된다. 유전적 절연은 산화된 반도체 재료로 이루어진다. 이러한 영역은, 실제로 구성부품이 형성되는 약하게 도핑된 영역과, 상기 구성부품 아래에 위치하며 유전 절연층에 놓이는 강하게 도핑된 접속층을 지닌다.
종종 발생하는 구성부품의 한 가지 형태가 소위 JFET(Junction Field EffectTransistor)로서, 이는, 예컨대 S.M.Sze씨의 제2판 "반도체 소자 물리학(Physics of Semiconductor Devices)"이라는 제목의 반도체 구성부품에 관한 서적의 6.1장 및 6.2장에 설명되어 있다. 이 문헌은 John Wiley & Sons, Inc.(1981)에 의해 간행되었다. 전계 효과 트랜지스터(JFET)는 공지된 기술에 따라 각각의 반도체층을 서로의 상부에 실장함으로써 생성되며, 절연영역에서 상기 트랜지스터를 생성하는 것은 비교적 복잡한 공정이다.
일 관점에 따르면, 본 발명은 반도체 구성부품, 예컨대, 반도체 기판상의 유전적으로 절연된 박스형 구성부품 영역에 쉽게 생성될 수 있는 상기 언급된 JFET 트랜지스터를 제공하는 문제를 해결한다. 박스형 구성부품 영역은 절연된 하부면을 가지며, 수직형태의 유전 절연층을 갖는 박스 벽으로 둘러싸여 있다. 구성부품 영역은 양 또는 음으로 소정의 형태의 도핑 물질을 이용하여 상대적으로 약하게 도핑된다. 상기 구성부품 영역은 구성부품 영역의 서로 대향하는 두 측면에서 절연층을 따라 연장하는 두 개의 웨이퍼형 소구역(subregion)을 가지고있다. 상기 소구역은 구성부품 영역에 이용되는 도핑 물질 유형과 반대 유형인 도핑 물질로 도핑되어, 구성부품 영역과 웨이퍼형 소구역 사이에 PN-접합을 형성한다. 상기 소구역은, 예컨대 JFET 트랜지스터의 게이트를 형성하는데 이용될 수 있다. 두 개의 웨이퍼형 소구역은 상호 결합되어, 동일한 유형의 도핑 물질로 도핑된 연속적인 U자형 영역을 형성할 수도 있다. 이와 같은 연속영역은 다수의 상이한 형태의 구성부품 또는 구성부품 결합에 이용된다.
웨이퍼형 소구역과 이들 사이의 접속은 상기 영역의 표면을 통해 도핑 물질을 구성부품 영역에 확산 또는 주입함으로써 이루어진다. 따라서, 상기와 같이 도핑된 영역은 유전적으로 절연된 구성부품 영역에 쉽게 생성될 수 있다. 또한, 상기와 같이 도핑된 영역은 도핑공정에서 이용되는 마스크의 구성을 적절히 선택함으로써 소정의 바람직한 형태로 될 수도 있다.
본 발명의 또 다른 관점은 분리되어있는 유전적으로 절연된 구성부품 영역내에 전압 내구성 구성부품을 생성하는 문제를 해결한다.
구성부품 영역의 구성부품은 전기전압이 인가되는 전기접속을 갖는다. 웨이퍼형 소구역과 구성부품 영역의 나머지 부분 사이의 상기 PN-접합은, 이 전압에 의해 역바이어스 된다. 이와 같이 함으로써, 구성부품 영역 부분은 상기 언급된 RESURF 방법에 따라 전하 캐리어가 공핍되어, 인가 전압이 구성부품 영역 내에서 긴 거리에 걸쳐 분배될 수 있다. 따라서, 구성부품 영역의 전계강도가 낮아져, 반도체 재료의 항복 전계강도 이하로 유지될 수 있다. 구성부품 영역과 웨이퍼형 소구역은 상대적으로 낮은 농도의 도핑 물질을 포함하므로, 전하 캐리어가 쉽게 공정될 수 있다.
본 발명은 이하의 청구범위에 기술되어 있는 특징을 갖는다.
도 1은 본 발명 반도체 구성부품, 즉 전계 효과 트랜지스터(JFET)의 사시도로서, 상기 도면에는 그 일부가 도시되어 있다. 반도체 기판(1)의 상면, 이 경우 실리콘 기판의 상면은 산화되어, 유전적으로 절연된 실리콘 이산화층(2)을 형성한다. 상기 층(2)에는, 상대적으로 낮은 농도의 음의 전하 캐리어(n)를 가진 단결정 실리콘웨이퍼(3)가 장착된다. 단결정 웨이퍼(3)는 그 두께가 A1이다. 예시된 실시예의 경우 A1=6㎛이다. 기판(1), 층(2) 및 웨이퍼(3)는 신장형(elongated) 구성부품 영역(4)을 수용하는 반도체 본체를 형성한다. 상기 구성부품 영역은 웨이퍼(3)에 형성되며, 실리콘 이산화물과 다결정 실리콘으로 구성된 유전 절연층(5)에 의해 주위영역(4a)과 분리되어 있다. 절연층(5)은 다결정 웨이퍼(3)의 표면으로부터 유전 절연층(2)으로 하향 연장하며, 접합 전계 효과 트랜지스터(JFET)를 포함하는 구성부품 영역(4)을 완전히 둘러싸고 있다. 따라서, 구성부품 영역은 반도체 본체의 주위영역에 대해 전기적으로 완전히 절연된 박스모양의 반도체 영역이다. 간단히 나타내기 위해, 절연층(5)의 부분이 도면에서 생략되었으며, 그에 따라 주위영역(4a)의 부분 또한 도면에서 생략되어있다. 전계 효과 트랜지스터(JFET)는 두 개의 웨이퍼형 영역(G1)으로 이루어진 게이트를 포함하며, 상기 영역은 양전하 캐리어(p)로 도핑되어 있다. 웨이퍼형 영역(G1)은 구성부품 영역(4)의 긴 쪽의 각각 중간에 서로 대향하여 위치해있으며, 유전 절연층(5)에 접해있다. 영역(G1)은 구성부품영역(4)의 표면으로부터 상기 영역의 아래쪽으로 깊이(A2)까지(예시된 경우 A2=4㎛의 깊이임) 연장한다. 각각의 게이트 영역(G1)은 외부전기접속(6)용으로 강하게 양으로 p+도핑된 접속영역(G2)을 갖는다(간단히 하고자 이것은 개략적으로만 도시되어 있음). 게이트 영역(G1)과 구성부품 영역(4)의 나머지 부분 사이의 넓은 영역에 PN-접합(10)이 제공된다. 구성부품 영역(4)의 한 단부는 강하게 음으로 n+도핑된 소스 영역(S2)을 가지며, 상기 영역의 다른 단부는 강하게 n+도핑된 전계 효과 트랜지스터(JFET)의 드레인 영역(D2)을 갖는다. 소스 영역(S1)과 드레인영역(D2)은 전계 효과 트랜지스터(JFET)의 전기접속영역이며, 각각은 외부전기접속(7)을 갖는다(도면에는 개략적으로 도시되어 있음).
도 2는 도 1의 선 A-A에서 얻어진 전계 효과 트랜지스터의 단면도이다. 동 도면은 유전 절연층(5)과 접촉하는 두 개의 게이트 영역(G1)을 가진 구성부품 영역(4)을 도시한다. 게이트 접속(G2)이 도면에 도시되어 있고 소스 영역(S2)도 도시되어 있지만, 상기 소스 영역(S2)은 A-A단면에 포함되지는 않는다. 도 2에는 구성부품 영역(4)의 표면상의 실리콘 이산화물을 전기적으로 절연시키는 보호층(8)이 도시되어있다. 보호층(8)(도 1에는 도시되지 않음)은 외부전기접속(6,7)을 위한 리세스(9)를 포함한다. 도면에 파선(broken line)(L1)으로 표시된 선 중 하나를 따라, 웨이퍼형 게이트 영역(G1)은 구성부품 영역(4)의 표면으로부터 유전 절연층(2)까지 수직방향으로 하향 연장한다.
도 3은 구성부품 영역(4), 절연층(5), 게이트접속(G2)을 가진 두 개의 게이트 영역(G1), 소스 접속(S2) 및, 드레인 접속(D2)을 포함하는 전계 효과 트랜지스터(JFET)의 상면도이다. 게이트 전압(VG)이 외부접속(6)에 인가되고, 소스 전압(VS)과 드레인 전압(VD)이 각각의 외부접속(7)에 인가된다. 정상적으로 동작하는 경우, 상기 전압은,
VG= 0V(접지 (earth))
VS= 0V
VD= 400V
일 수 있다.
상기 전압이 PN-접합(10)을 역바이어스하여 공핍 영역(D10)이 형성된다. 도면에 쇄선(chain line)으로 나타나있는 바와 같이, 상기 공핍 영역은 두 개의 로브(lobe)로 연장한다. 상기 전압 VD= 400V에서, 두 개의 로브는 쇄선(L3)을 따라 병합하여 공통 공핍 영역을 형성한다. 이 공핍 영역에서의 전계강도(E)는 실리콘에 대해 임계 항복 전계강도 ECR= 3.105V/cm 이하의 비교적 높은 안정도로 유지될 수 있다. 이는, 구성부품 영역(4)의 반도체 재료가 상대적으로 약하게 도핑됨에 따라 전하 캐리어가 쉽게 공핍될 수 있기 때문에 가능하다. 또한, 게이트 영역(G1)이 부분적으로 공핍되는데, 특히 드레인 영역(D2)에 인접한 게이트 영역 부분이 공핍된다는 것을 알아두어야 한다.
본 발명의 또 다른 실시예가 도 4에 도시되어 있는데, 이것은 전계 효과 트랜지스터(JFET1)를 나타낸다. 상기 실시예와 마찬가지로, 구성부품 영역(4)은 유전 절연층(5)에 의해 전기적으로 분리된다. 소스 영역(S2)은 구성부품 영역의 한 단부에 위치해 있고, 드레인 영역(D2)은 구성부품 영역의 다른 단부에 위치해 있다. 상기 설명된 바와 같이, 전계 효과 트랜지스터(JFET1)는 상기 영역의 표면으로부터 구성부품 영역(4)으로 하향 연장하는 두 개의 웨이퍼형 게이트 영역(G11)을 포함한다. 게이트 영역(G11) 각각은, 구성부품 영역(4)의 긴 쪽을 따라 그 중간에 위치하며, 상기 게이트 영역의 뒤쪽은 각각 절연층(5)에 접해있다. 게이트 영역(G11)은상대적으로 약하게 양으로 P 도핑되며, 강하게 양으로 P+도핑된 접속영역(G12)을 각각 갖는다. 각 게이트 영역(G11)은 구성부품 영역(4) 쪽에 맞닿는 각자의 PN-접합(11)을 갖는다. 게이트 영역(G1)과는 달리, 상기 실시예의 게이트 영역(G11)은, 소스 영역(S2)에 근접한 단부에서는 두께(t1)로 상대적으로 두껍고, 드레인 영역(D2)에 근접해있는 단부에서는 두께(t2)로 상대적으로 얇다. 전압(VG, VS및, VD)이 각각 게이트, 소스 및 드레인 접속(6, 7)에 인가되면, PN-접합(11)은 역바이어스되고, 게이트 영역(G11)에 공핍 영역(D11)이 형성된다. 전계 효과 트랜지스터(JFET1)의 게이트 영역(G11)이 테이퍼(taper) 형상으로 되기 때문에, 공핍 영역(D11)은 도 3 실시예의 전계 효과 트랜지스터(JFET)의 공정 영역(D11)과는 다른 형태를 갖는다.
유전적으로 절연된 구성부품 영역(4)의 전계 효과 트랜지스터(JFET 및 JFET1)는 상기에 기술되어 있다. 본 발명에 따르면, 구성부품 영역(4)에 두 개 이상의 직렬접속 반도체 구성부품을 배열할 수도 있다. 도 5는 제2 전계 효과 트랜지스터(JFET4)에 직렬 접속된 제1 전계 효과 트랜지스터(DMOS3)를 개략적으로 도시한다. 트랜지스터(DMOS3)는 외부접속(31)에 접속되는 게이트 영역(G3)과, 외부전기접속(32)에 접속되는 소스 영역(S3)을 갖는다. 상기 소스 영역(S3)은 트랜지스터(JFET4)의 게이트 영역(G4)에 접속되며, 다음으로 상기 트랜지스터(JFET4)의 소스영역(S4)은 트랜지스터(DMOS3)의 드레인 영역(D3)에 접속된다. 마지막으로, 트랜지스터(JFET4)의 드레인 영역(D4)은 외부전기접속(41)에 접속된다.
구성부품 영역(4)에 형성된 두 개의 전계 효과 트랜지스터(DMOS3 및 JFET4)가 도 6 및 도 7에 도시되어 있다. 도 7은 위에서 본 도면이고, 도 6은 도 7의 선(B-B)에서 얻은 단면도이다. 도 6의 실시예에서, n으로 도핑된 구성부품 영역(4)은 유전 절연층(5)으로 둘러싸여 있으며, 그 상면은 실리콘 이산화물의 유전 절연층(35)으로 덮여 있고, 전기접속을 위한 리세스(38)를 포함한다. 트랜지스터(DMOS3)는, 상기 영역의 표면으로부터 구성부품 영역(4)으로 하향 연장하는 상대적으로 약하게 양으로 p-도핑된 영역(33)을 갖는다. 이 영역(33)은 구성부품 영역(4)의 한 단부에 위치하며, 구성부품 영역의 나머지 부분과의 경계면에 PN-접합(37)을 갖는다. 소스 영역(S3)은 영역(33)의 표면에 강하게 n+로 도핑된 영역을 포함하고, 외부전기접속(32)이 소스 영역(S3)에 접속된다. 강하게 양으로 p+도핑된 접속영역(39)은 소스 영역(S3)과 인접하게 놓여, 영역(33)의 전기접촉을 형성한다. 정상적으로 동작하는 경우, 전기접촉영역(39)은 파선접속(SS)으로 나타나있는 바와 같이 소스영역(S3)과 단락된다. 매우 얇은 실리콘 산화물 층(34)인 소위 게이트 산화물은 소스 영역(S3) 쪽의 구성부품 영역 표면에 놓여있다. 게이트 산화물(34)은 영역(33)의 표면상에서 소스 영역(S3)의 모서리로부터 PN-접합(37)을 거쳐, 구성부품 영역(4)의 음으로 도핑된 부분 약간까지 연장되어 있다. 트랜지스터(DMOS3)의 채널영역(36)은 게이트 산화(34) 아래에 위치하고 있다. 게이트 영역(G3)은, 게이트 산화물(34)과 산화물층(35)의 상부에 놓이는 다결정 실리콘도핑층으로 이루어지며, 외부전기접속(31)에 접속되어 있다. 트랜지스터(DMOS3)의 드레인 영역(D3)은 PN-접합(37)과 직접 접속하여 채널영역(36) 외부의 구성부품 영역(4)에 위치하고 있다. 드레인 영역(D3)은 또한 전계 효과 트랜지스터(JFET4)의 소스 영역(S4)을 형성한다. 상기 전계 효과 트랜지스터의 게이트 영역은 상대적으로 약하게 p-도핑된 재료의 두 웨이퍼형 영역(G4)으로 구성되어 있는데, 여기서 상기 영역 각각은, 구성부품영역(4)의 서로 대향하는 두 개의 긴 측면 중 각각 하나씩을 따라 연장되어 있다. 웨이퍼형 게이트 영역(G4)은, 도 l과 관련하여 상기 상세히 설명된 웨이퍼형 게이트 영역(G1)에 해당한다. 도 6에서 파선으로 도시되어 있는 상기 웨이퍼형 영역의 한 단부는 약하게 p-도핑된 영역(33)에 접속되어 있다. 게이트 영역(G4) 각각은, 도 7에 도시되어 있는 바와 같이 강하게 p+도핑된 영역(39)에 접속되는 강하게 p+로 도핑된 각자의 게이트 접속 영역(G41)을 갖는다. 트랜지스터(JFET4)의 드레인영역(D4)은 구성부품 영역(4)의 다른 단부에 강하게 음으로 n+도핑된 영역으로서, 상기 드레인 영역(D4)은 전기접속(41)에 접속되어 있다.
도 7은 위에서 본 트랜지스터(DMOS3 및 JFET4)를 도시하는 것으로서, 트랜지스터의 나머지 부분을 명확히 나타내기 위해 유전 절연층(35)과 게이트 영역(G3)이 제거되었다. 영역(39)은 게이트 접속영역(G4)에 접속되는데, 이는 게이트 영역(G4)에서 연장하여 상기 영역에 대한 전기접속을 형성한다. 게이트 산화물(34)은 PN-접합(37)과 트랜지스터(DMOS3)의 채널영역(36)을 덮는다. 공통 드레인 영역(D3)과 소스 영역(S4)은 게이트 영역(G4) 사이의 PN-접합(37)에서 연장한다. 동 도면은, 상기 게이트 영역(S4)이 p-도핑영역(33)에 접속되어 구성부품 영역(4)의 두 개의 긴 측면을 따라 절연층(5)에 놓이는 방법을 도시한다. 또한, 트랜지스터(JFET4)의 드레인 영역(D4)이 도시되어 있다.
웨이퍼형 게이트 영역(G4) 사이의 상대적으로 약하게 n-도핑된 구성부품 영역(4)은, 트랜지스터(DMOS3 및 JFET4)를 외부전압에 접속함으로써 전하 캐리어가 공핍될 수 있다. 도 7은, 소스 영역(S3)과 게이트 영역(G3)이 모두 접지전위(earth potential)(0V)에 접속하고 드레인 영역(D4)이 +100V의 전압에 접속될 때 발생하는 트랜지스터(DMOS3 및 JFET4)의 공핍 영역(DR4)을 점선으로 나타낸다. 이미 언급된 바와 같이, 전기접촉영역(39)은 소스 접속(S3)과 단락된다. 곡선(C)은, 재료의 전류항복 위험이 있는 실리콘의 임계 전제강도 ECR= 3.105V/cm 이하로 양호하게 놓인 전계강도 E = 1.105V/cm를 나타낸다.
이제, 도 8 내지 도 14를 참조하여 실시예를 통해 상기 구성부품의 제조 방법을 설명할 것이다. 도 8에 도시되어 있는 바와 같이, 처음 사용되는 재료는 실리콘 기판(1), 절연산화층(2) 및, 단결정 실리콘웨이퍼(3)를 포함하는 소위 접착웨이퍼이다. 상기 접착웨이퍼는, 예컨대 상기 인용된 유럽특허출원 A1-0,418,737에 설명된 방식으로 생산될 수 있으며, 산업상으로도 이용될 수 있다. 도 9에 있어서, 웨이퍼(3)의 상면이 포토레지스트(photoresist)층(51)으로 도포되는데, 상기 포토레지스트 층은, 상기층(51)에 개구(opening)(52)가 형성되도록 소정의 방식으로 노출되어 현상된다. 절연층(2)으로 플라즈마(plasma) 에칭함으로써 상기 개구를 통해 깊은 트렌치(trench)(53)가 형성되어 포토레지스트가 제거된다. 도 1O에 있어서, 트렌치(53)의 측면은 산화되어 실리콘 이산화물 코팅(54)을 형성하며, 트렌치(53)의 나머지 부분은 다결정 실리콘(55)으로 채워진다. 박스형 구성부품 영역(4)은, 상기와 같은 방식으로 단결정 웨이퍼(3)의 주위영역(4a)으로부터 전기적으로 분리된다. 실리콘 산화층(54)과 다결정 실리콘(55)은 함께, 도 1과 관련하여 상기 언급된 유전 절연층(5)을 형성한다. 도 11에 도시되어 있는 바와 같이, 웨이퍼(3)는 두개의 개구(57)를 가진 새로운 포토레지스트 마스크(56)로 도포되는데, 도면에는 이중 하나의 개구가 도시되어 있다. 개구(57)는 좁게 신장된 형상을 가지며, 유전 절연층과 인접한 구성부품 영역(4)의 긴 측면을 따라 연장한다. 상기 개구(57)를 통해 양의 도핑재가 도핑되어 두 개의 웨이퍼형 게이트 영역(G1)이 얻어진다. 도 12에 도시되어 있는 바와 같이, 마스크(56)가 제거되고, 또 다른 포토레지스트 마스크(58)가 도포된다. 마스크(58)는 개구(59)를 가지며, 상기 개구를 통해 게이트 접속(G2)이 강하게 양으로 도핑된다. 도 13에 도시되어 있는 바와 같이, 상기 마스크(58)가 제거되고 또 다른 포토레지스트 마스크(60)가 도포된다. 상기 마스크(60)는 개구(61)를 갖는데, 상기 개구를 통해 소스 영역(S2)과 드레인 영역(D2)이 강하게 음으로 도핑된다. 그런 다음, 도 14에 도시되어 있는 바와 같이, 상기 마스크(60)가 제거되고, 단결정 웨이퍼(3)의 표면이 산화되어 절연실리콘 이산화물층(8)을 형성한다. 상기 층(8)은 개구(63)를 가진 포토레지스트 마스크(62)로 도포되는데, 상기 개구(63)를 접속 개구(9)가 층(8)에 에칭된다. 마스크(62)가 제거되고, 구성부품에는 상기 언급된 외부접속(6)과 보호층이 제공된다. 상기 접속 및 보호층은 도면에 도시되어 있지 않다.
간단히 하기 위해, 게이트 영역(G1), 소스 영역(S2) 및 드레인 영역(D2)은, 실제로는 서로에 대해 옆쪽으로 위치가 바뀔지라도 제조 방법 설명과 관련하여서는 동일한 단면도에 도시된다. 산화, 마스크 도포, 도핑 물질의 확산 및, 에칭과 같은 다양한 제조공정은 당업자들에게 공지되어 있다.
본 방법의 특징은 간단한 방식으로 절연 구성부품 영역(4)에 전계 효과 트랜지스터(JFET)를 생성할 수 있는 것으로서, 여기서 상기 트랜지스터의 구성은 간단히 세 개의 마스크(56, 58, 60)의 구성을 선택함으로써 결정되며, 마스크 구성을 변형하는 것과 같이 간단한 제조 방법 변경에 의해 매우 다양한 형태의 구성부품이 생성될 수 있다.
3∼5 볼트 정도의 전압에 접속되는 계산 또는 산출회로용 구성부품에서도 큰 전계강도가 발생할 수 있다는 것이 서두에 언급되어 있다. 상기 구성부품은 매우 빠르고, 도핑 물질의 농도가 매우 높으며, 크기가 작다. 예컨대, 도 1의 거리(A1)에 상응하는 상기 구성부품의 두께는 약 0.5㎛에 불과하다. 또한, 본 발명은 구성부품의 크기에 대해 높은 접속 전압을 가진 구성부품에도 적용될 수 있다. 이와 같은 얇은 구성부품의 경우, 상기 분리층(5)은, 비교적 간단한 절연 방법인 소위 국부산화(LOCOS)를 이용하여 층이 생성되는 것으로 변경될 수도 있다.
본 발명이 실리콘 구성부품에 대해 예시되어 있지만, 게르마늄 및 갈륨비소와 같은 그 밖의 반도체 재료도 이용될 수 있다는 것을 알아두어야 한다. 본 발명을 벗어나지 않고, 상기 예에서 언급된 도핑 형태인 p 및 n이 상기와 반대로 될 수도 있다. 본 발명의 구성부품은 전압 내구성외에도 여러 가지 장점을 제공한다. 상기 설명된 방식으로 resurf 기술을 적용함으로써, 인가전압이 구성부품의 대부분에 분배된다. 따라서, 상기 설명된 바와 같이, 구성부품 조건은 단지, 기판에서 비교적 작은 표면영역을 차지하는 것이다. 이 외에도, 구성부품이 얇게 제작될 수 있어, 구성부품은 상기 도시된 유전 절연층(5 및 25)과 각각 측면으로 절연될 수 있다는 장점이 있다. 그 결과, 기판(1)에 필요한 공간이 더욱 감소하게 된다. 본 발명을 실행하면, 특정한 수의 구성부품을 수용할 수 있는 반도체 기판의 필요한 표면 영역이 선행기술의 반(y2)으로 될 수 있다. 이는, 각각의 가입자가 라인회로를 가진 전화 시스템의 가입자선 회로와 같은 경우에 특히 유리하다. 본 발명의 또 다른 장점은, 완성된 단결정 반도체 층에 구성부품이 형성되며, 그 형태는 포토레지스트 마스크를 선택함으로써 결정되므로, 구성부품이 쉽게 생산될 수 있다는 것이다.
도 1은 본 발명 구성부품의 사시도.
도 2는 도 l에 도시된 구성부품의 단면도.
도 3은 도 1의 구성부품을 위에서 본 도면.
도 4는 도 1에 도시된 구성부품의 또다른 실시예를 위에서 본 도면.
도 5는 직렬 접속된 두 트랜지스터를 포함하는 회로도.
도 6은 도 5에 도시된 본 발명 트랜지스터의 단면도.
도 7은 도 6의 트랜지스터를 위에서 본 단면도.
도 8∼도 14는 도 1에 도시된 트랜지스터의 각각의 제조 방법 단계를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 2, 3 : 반도체 본체(body) 4 : 구성부품 영역
10 : PN-접합 33, G4 : 함몰 영역
JFET : 전계 효과 트랜지스터 1 : 기판
5 : 절연층

Claims (8)

  1. 전계강도(E)가 감소되는 전하 캐리어 공핍 영역(D10)을 가진 유전적으로 절연된 반도체 소자로서,
    반도체 본체(1, 2, 3),
    상면을 가진 반도체 본체내의 구성부품 영역(4),
    구성부품 영역(4)과 반도체 본체를 분리하는 유전 절연층(2, 5),
    구성부품 영역(4)의 상면으로부터 그 내부로 하향 연장하는 구성부품 영역(4) 내의 함몰 영역(G1),
    상기 함몰 영역(G1)의 도핑 유형(p)과 반대의 도핑 유형(n)을 가진 구성부품영역(4)의 나머지 부분으로부터 상기 함몰 영역을 분리하는 함몰 영역(G1)의 분리면에 형성되는 PN-접합(10), 및
    함몰 영역(G1)과 구성부품 영역(4)의 나머지 부분 각각에 하나 이상의 전기접속영역(G2, S2, D2)을 갖는 구성부품 영역(4)에 형성되는 반도체 구성부품(JFET)을 포함하는데,
    전기접속영멱을 통해 인가되는 전압(VG, VS, VD)에 의해 전계강도(E) 감소 영역(D10)의 전하 캐리어가 공핍되는 유전적으로 절연된 반도체 소자에 있어서,
    상기 구성부품 영역(4)은 유전 절연층(2, 5)에 의해 반도체 본체(1, 2, 3)와 분리되는 두 개의 상호 대향하는 측면을 가지며,
    상기 함몰 영역은, 구성부품 영역(4)의 상기 상호 대향하는 측면에서 유전 절연층(2)을 따라 구성부품 영역(4)의 상부면으로부터 그 내부로 하향 연장하는 두개의 상호 대향하는 웨이퍼형 소구역(G1)을 포함하는데, 상기 소구역(G1)은 상대적으로 낮은 농도의 도핑 물질(p)을 가지며,
    상기 구성부품 영역(4)은 최소한 상호 대향하는 소구역(G1) 사이의 영역에서 상대적으로 낮은 농도의 도핑 물질(n)을 가지며,
    전하 캐리어 공핍 영역(L2, L3)중 하나는, 상호 대향하는 소구역(G1) 사이의 낮게 도핑(n)된 영역내로 연장한 다음 상기 소구역내로 연장하여, 공핍 영역의 전계강도(E)가 반도체 재료의 항복 전계강도(ECR) 이하로 되도록 한 것을 특징으로 하는 유전적으로 절연된 반도체 소자.
  2. 제l항에 있어서, 상기 웨이퍼형 소구역(G11)은 그의 일 단부에서의 두께(t1)가 그의 다른 단부에서의 두께(t2)보다 큰 것을 특징으로 하는 유전적으로 절연된 반도체 소자.
  3. 제1항 또는 제2항에 있어서, 상기 웨이퍼형 소구역(G1, G11)은 각각 강하게 도핑(p+)된 전기접속영역(G2, G3)을 가진 것을 특징으로 하는 유전적으로 절연된 반도체 소자.
  4. 제1항 또는 제2항에 있어서, 상기 웨이퍼형 소구역(G1)은 전계 효과 트랜지스터(JFET)의 게이트를 포함하는데, 상기 전기접속영역은 구성부품 영역의 나머지 부분과 동일한 도핑유형(n)으로 구성부품 영역(4)의 각 단부에 강하게 도핑(n+)된 영역을 포함하고, 상기 접속 영역은 각각, 전계 효과 트랜지스터(JFET)의 소스 영역(S2)과 드레인 영역(D2)을 형성하는 것을 특징으로 하는 유전적으로 절연된 반도체 소자.
  5. 제1항 또는 제2항에 있어서, 제2 전계 효과 트랜지스터(JFET4)와 직력로 접속되는 제1 전계 효과 트랜지스터(DMOS3)를 포함하는데,
    함몰 영역(33, G4)은 구성부품 영역(4)의 한 단부에 상대적으로 약하게 도핑(p)된 접속 영역(33)을 포함하고,
    2개의 웨이퍼형 소구역(G4)의 한 단부는 상기 약하게 도핑된 접속영역(33)에 접속되며,
    제1 전계 효과 트랜지스터(DMOS3)는, 구성부품 영역(4)의 나머지 부분과 동일한 도핑유형(n)으로 강하게 도핑(n+)된 소스 영역(S3)을 가지는데, 상기 소스 영역(S3)은 상기 접속 영역(33)내에 배치되고,
    상기 접속 영역(33)은 함몰 영역(33, G4)과 동일한 도핑유형(p)으로 강하게 도핑(p+)된 접촉 영역(39)을 가지며,
    상기 제1 전계 효과 트랜지스터(DMOS3)는 채널 영역(36)을 가지는데, 상기채널 영역(36)은, 접속 영역(33) 표면이 소스 영역(S3)과 구성부품 영역(4) 나머지 부분 사이에 있는 상기 접속 영역(33)에 놓이며,
    상기 채널영역(36)의 표면에는 전기전도 게이트 영역(G3)을 포함하는 전기적 절연 게이트 산화물(34)이 장착되어 있으며,
    제2 전계 효과 트랜지스터(JFET4)는 구성부품 영역(4)의 다른 단부에 강하게 도핑(n+)된 드레인 영역(D4)을 가지는데, 상기 드레인 영역은 구성부품 영역(4)의 나머지 부분과 동일한 도핑유형(n)을 가지며,
    제2 전계 효과 트랜지스터(JFET4)는 웨이퍼형 소구역(G4)을 포함하는 게이트를 가지는데, 상기 소구역은, 접속 영역(33)의 전기 접촉 영역(39)에 접속되는 각자의 게이트 접속영역(G41)을 가지며,
    접속 영역(33)에 인접한 웨이퍼형 소구역(G4) 사이의 구성부품 영역(4)의 나머지 부분 영역은 제1 전계 효과 트랜지스터(DMOS3)의 드레인 영역(33)과 제2 전계 효과 트랜지스터(JFET4)의 소스 영역(S4)을 포함하는 것을 특징으로 하는 유전적으로 절연된 반도체 소자.
  6. 유전적으로 절연된 반도체 소자 제조 방법으로서,
    절연산화층(2)을 형성하기 위해 반도체 기판(1)의 표면을 산화시키는 단계,
    제1 유형의 도핑물질(n)로 도핑된 단결정 반도체 웨이퍼(3)를 상기 산화층(2)에 도포(apply)하는 단계,
    유전 절연층(5,54)을 이용하여 단결정 웨이퍼(3) 내의 구성부품 영역(4)을 분리하는 단계로서, 상기 유전 절연층은, 구성부품 영역을 둘러싸고 단결정 웨이퍼(3)의 표면으로부터 절연산화층(2)으로 하향 연장하는 단계,
    리세스(57)를 구비한 제1 마스크(56)를 구성부품 영역(4) 위에 도포하는 단계로서, 상기 리세스는, 유전 절연층(5, 54)과 나란히 연장하고 구성부품 영역(4)의 상호 대향하는 두 측면을 따라 연장하는 두 개의 신장형 개구를 포함하는 단계,
    상기 리세스(57)를 통해 상기 제1도핑유형(n)과 반대인 제2도핑유형(p)의 도핑 물질을 도포하는 단계로서, 구성부품 영역(4) 내에는 구성부품 영역(4)의 대향하는 측면 상에 두 개의 웨이퍼형 소구역(G1)을 포함하는 함몰 영역이 생성되어 있는 단계,
    미리 정해진 개구(59, 61)를 구비한 하나 이상의 제2마스크(58, 60)를 구성부품 영역 위에 도포하는 단계, 및
    구성부품 영역(4)내에 반도체 구성부품(JFET)의 전기접속영역(G2, D2, S2)을 생성하도록 미리 정해진 개구(59, 61)를 통해 미리 정해진 유형의 도핑 물질을 공급하는 단계를 포함하는 것을 특징으로 하는 유전적으로 절연된 반도체 소자 제조방법.
  7. 제6항에 있어서, 제1마스크(56)내의 리세스(57)는 구성부품 영역(4)의 한 단부에 접속 개구를 포함하는데, 상기 개구는 리세스(57)의 두 신장형 개구를 상호 접속시키는 것을 특징으로 하는 유전적으로 절연된 반도체 소자 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 구성부품 영역(4)은,
    유전 절연층(5; 54; 55)을 위한 개구(52)를 가진 에칭 마스크(51)를 단결정 웨이퍼(3)에 도포하는 단계,
    반도체 기판(1)상의 절연층(2)으로 하향 연장하는 트렌치(53)를 상기 에칭마스크(51)의 개구(52)를 통해 단결정 웨이퍼(3)에 에칭하는 단계,
    반도체 산화층(54)을 형성하기 위해 트렌치(53)의 측면을 산화하는 단계, 및
    트렌치(53)의 나머지 부분을 다결정 반도체 재료(55)로 채우는 단계에 의해 분리되는 것을 특징으로 하는 유전적으로 절연된 반도체 소자 제조 방법.
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