JPH043113B2 - - Google Patents
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- JPH043113B2 JPH043113B2 JP59017269A JP1726984A JPH043113B2 JP H043113 B2 JPH043113 B2 JP H043113B2 JP 59017269 A JP59017269 A JP 59017269A JP 1726984 A JP1726984 A JP 1726984A JP H043113 B2 JPH043113 B2 JP H043113B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】
発明の背景
本発明は、比較的高い電流通電能力を持つがゲ
ートによるターンオフ制御を行なえないSCR構
造とデバイスのターンオン、ターンオフ両方の制
御を行なうゲート電極をそなえた形式のIGRまた
はMOSFETのような他の半導体デバイス構造と
を都合よく組み合わせた混成電力スイツチング半
導体デバイスに関するものである。
ートによるターンオフ制御を行なえないSCR構
造とデバイスのターンオン、ターンオフ両方の制
御を行なうゲート電極をそなえた形式のIGRまた
はMOSFETのような他の半導体デバイス構造と
を都合よく組み合わせた混成電力スイツチング半
導体デバイスに関するものである。
種々の形式の３端子電力スイツチング半導体デ
バイスが知られており、多くの場合に種々の形式
のデバイスは異なる動作特性をそなえ、種々の異
なつた特定の回路用途に適している。
バイスが知られており、多くの場合に種々の形式
のデバイスは異なる動作特性をそなえ、種々の異
なつた特定の回路用途に適している。
電力スイツチング半導体デバイスの一般的な１
つの形式はサイリスタであり、その一般的な１例
がシリコン制御整流器（SCR）である。SCRは
電流通電能力が比較的高いという有利な特性をそ
なえた４層のPNPNスイツチング・デバイスで
ある。SCRのもう１つの有利な特性は逆電圧阻
止能力である。しかし周知の如く、従来のSCR
の短所はゲート電極がSCRのターンオンしか制
御しないことである。適当なゲート電圧の印加に
よつて一旦導通状態にトリガーされると、SCR
は再生スイツチング動作によりオン状態にラツチ
（保持）され、その後ゲート電圧を除去しても、
SCRは導通状態にとどまる。SCRがターンオフ
するのはSCRの順方向電流がそのSCRに固有の
特定の保持電流値より小さくなつたときであり、
このときには再生スイツチング動作はもはや維持
されなくなる。
つの形式はサイリスタであり、その一般的な１例
がシリコン制御整流器（SCR）である。SCRは
電流通電能力が比較的高いという有利な特性をそ
なえた４層のPNPNスイツチング・デバイスで
ある。SCRのもう１つの有利な特性は逆電圧阻
止能力である。しかし周知の如く、従来のSCR
の短所はゲート電極がSCRのターンオンしか制
御しないことである。適当なゲート電圧の印加に
よつて一旦導通状態にトリガーされると、SCR
は再生スイツチング動作によりオン状態にラツチ
（保持）され、その後ゲート電圧を除去しても、
SCRは導通状態にとどまる。SCRがターンオフ
するのはSCRの順方向電流がそのSCRに固有の
特定の保持電流値より小さくなつたときであり、
このときには再生スイツチング動作はもはや維持
されなくなる。
通常のSCRまたはサイリスタには、陽極領域
として働くP+（即ちドーパント濃度の高いＰ型）
エミツタ領域、N-（即ちドーパント濃度の低いＮ
型）ベース領域、Ｐ（即ち基準ドーパント濃度の
Ｐ型）ベース領域、および陰極領域として働く
N+エミツタ領域が順次含まれている。
として働くP+（即ちドーパント濃度の高いＰ型）
エミツタ領域、N-（即ちドーパント濃度の低いＮ
型）ベース領域、Ｐ（即ち基準ドーパント濃度の
Ｐ型）ベース領域、および陰極領域として働く
N+エミツタ領域が順次含まれている。
本発明の背景として特に関係があるのはMOS
ゲートSCRまたはサイリスタ、あるいはもつと
一般的に絶縁ゲート・トリガー式SCRまたはサ
イリスタとして知られている特殊形式のサイリス
タまたはSCRである。このようなデバイスはた
とえば米国特許第3753055号および米国特許第
3831187号に開示されている。MOSゲートSCRは
絶縁ゲートへの電圧印加によつて再生ターンオン
が開始されるPNPNサイリスタ構造である。こ
れらのデバイスは通常のSCRの電流通電能力と、
MOSゲートを介してデバイスをターンオンする
のに比較的低いゲート電力しか必要としないとい
う付加的利点を組み合わせたものである。しか
し、MOSゲートSCRにはゲート・ターンオフ機
能がない。
ゲートSCRまたはサイリスタ、あるいはもつと
一般的に絶縁ゲート・トリガー式SCRまたはサ
イリスタとして知られている特殊形式のサイリス
タまたはSCRである。このようなデバイスはた
とえば米国特許第3753055号および米国特許第
3831187号に開示されている。MOSゲートSCRは
絶縁ゲートへの電圧印加によつて再生ターンオン
が開始されるPNPNサイリスタ構造である。こ
れらのデバイスは通常のSCRの電流通電能力と、
MOSゲートを介してデバイスをターンオンする
のに比較的低いゲート電力しか必要としないとい
う付加的利点を組み合わせたものである。しか
し、MOSゲートSCRにはゲート・ターンオフ機
能がない。
SCRの電流通電能力が比較的大きい理由の１
つは、順方向導通状態の間、デバイス内の３つの
PN接合がすべて順方向バイアスされてバイポー
ラ導通モードが生じることである。特にデバイス
の２つの中間領域（１つはＰ導電型、１つはＮ導
電型）はそれぞれ便宜上本明細書で「能動ベー
ス」領域と呼んでいる領域を構成している。「能
動ベース」領域とは、このような領域での導通に
は単なる多数キヤリヤ即ちＮ導電型領域の場合の
電子、Ｐ導電型領域の場合の正孔の流れ以上のも
のが含まれているということを表わしている。デ
バイスの導通中はこのような「能動ベース」領域
の中に電子の正孔の両方が注入される。そしてデ
バイスのこれらの能動ベース領域では高速の再結
合が行なわれ、デバイスの導電率が増大する。
つは、順方向導通状態の間、デバイス内の３つの
PN接合がすべて順方向バイアスされてバイポー
ラ導通モードが生じることである。特にデバイス
の２つの中間領域（１つはＰ導電型、１つはＮ導
電型）はそれぞれ便宜上本明細書で「能動ベー
ス」領域と呼んでいる領域を構成している。「能
動ベース」領域とは、このような領域での導通に
は単なる多数キヤリヤ即ちＮ導電型領域の場合の
電子、Ｐ導電型領域の場合の正孔の流れ以上のも
のが含まれているということを表わしている。デ
バイスの導通中はこのような「能動ベース」領域
の中に電子の正孔の両方が注入される。そしてデ
バイスのこれらの能動ベース領域では高速の再結
合が行なわれ、デバイスの導電率が増大する。
本発明の背景として注目に値するのは２トラン
ジスタによる相似回路で、周知の如く分析の目的
で４層PNPNサイリスタ構造を表わすことがで
きることである。この２トランジスタによる相似
回路は上側のNPNバイポーラ・トランジスタと
下側のPNPバイポーラ・トランジスタで構成さ
れ、NPNトランジスタのベースがPNPトランジ
スタのコレクタに接続され（そしてPNPトラン
ジスタのコレクタと同一のデバイス領域を構成
し）、またPNPトランジスタのベースがNPNト
ランジスタのコレクタに接続される（そして
NPNトランジスタのコレクタと同一のデバイス
領域を構成する）。この２つのバイポーラ・トラ
ンジスタの特性の一部はそれぞれベース接地電流
利得で表わされる。デバイス全体は再生的になつ
ている。即ち２つのトランジスタのベース接地電
流利得の和が１を超えるようにデバイスの構造お
よび電流がなつているときに導通状態に維持され
る。
ジスタによる相似回路で、周知の如く分析の目的
で４層PNPNサイリスタ構造を表わすことがで
きることである。この２トランジスタによる相似
回路は上側のNPNバイポーラ・トランジスタと
下側のPNPバイポーラ・トランジスタで構成さ
れ、NPNトランジスタのベースがPNPトランジ
スタのコレクタに接続され（そしてPNPトラン
ジスタのコレクタと同一のデバイス領域を構成
し）、またPNPトランジスタのベースがNPNト
ランジスタのコレクタに接続される（そして
NPNトランジスタのコレクタと同一のデバイス
領域を構成する）。この２つのバイポーラ・トラ
ンジスタの特性の一部はそれぞれベース接地電流
利得で表わされる。デバイス全体は再生的になつ
ている。即ち２つのトランジスタのベース接地電
流利得の和が１を超えるようにデバイスの構造お
よび電流がなつているときに導通状態に維持され
る。
通常SCR構造に陰極短絡部を含めることも注
目に値する。その目的はdv／dt特性の改良、即
ち陽極電圧の大きさがデバイスのブレークオーバ
電圧よりかなり小さくても陽極電圧が急速に増大
することによりデバイスがオン状態に切り潜わつ
てしまう可能性を少なくすることである。詳しく
言えば、「陰極短絡部」はデバイスのN+陰極領域
とそれに隣接するＰベース領域との間の短絡部で
構成される。デバイスの陰極短絡密度は陰極電極
のそれに隣接するベース領域とN+陰極領域自体
とに対する相対的な接触面積によつてきまる。
SCRでは比較的低い陰極短絡密度が用いられ、
これはdv／dt特性を向上するのには充分である
が、再生スイツチング動作を防止する程高くはな
い。
目に値する。その目的はdv／dt特性の改良、即
ち陽極電圧の大きさがデバイスのブレークオーバ
電圧よりかなり小さくても陽極電圧が急速に増大
することによりデバイスがオン状態に切り潜わつ
てしまう可能性を少なくすることである。詳しく
言えば、「陰極短絡部」はデバイスのN+陰極領域
とそれに隣接するＰベース領域との間の短絡部で
構成される。デバイスの陰極短絡密度は陰極電極
のそれに隣接するベース領域とN+陰極領域自体
とに対する相対的な接触面積によつてきまる。
SCRでは比較的低い陰極短絡密度が用いられ、
これはdv／dt特性を向上するのには充分である
が、再生スイツチング動作を防止する程高くはな
い。
別の公知の一般的は形式の３端子電力スイツチ
ング半導体デバイスは電力MOSFETであり、こ
れはたとえば米国特許第4072975号および米国特
許第4145703号に開示されている。このようなデ
バイスは広義には絶縁ゲート電界効果トランジス
タ（IGFET）と呼ぶことができ、本明細書では
MOSFETとIGFETの２つの用語を同義語として
使つている。
ング半導体デバイスは電力MOSFETであり、こ
れはたとえば米国特許第4072975号および米国特
許第4145703号に開示されている。このようなデ
バイスは広義には絶縁ゲート電界効果トランジス
タ（IGFET）と呼ぶことができ、本明細書では
MOSFETとIGFETの２つの用語を同義語として
使つている。
普通のＮチヤンネル電力MOSFETには、チヤ
ンネル表面を有するＰシールド・ベース領域によ
つて相互に分離されたN+（即ちドーパント濃度の
高いＮ導電型）ソース領域とＮ（即ち高抵抗率Ｎ
導電型）ドリフトまたはドレイン領域とが含まれ
ている。チヤンネル表面上には絶縁されたゲート
電極が配置されている。動作については、（ソー
ス領域に対して）充分大きな正のゲート電極バイ
アスが印加されると空乏プロセスによりチヤンネ
ル表面のすぐ下のＰシールド・ベース領域内にＮ
導電型の反転層が形成される。このようにして反
転層は、ソースからドレインへ電流が流れ得るよ
うにする誘起導電チヤンネルを構成する。重要な
ことはゲートがターンオンとターンオフの両方の
制御を行うことである。
ンネル表面を有するＰシールド・ベース領域によ
つて相互に分離されたN+（即ちドーパント濃度の
高いＮ導電型）ソース領域とＮ（即ち高抵抗率Ｎ
導電型）ドリフトまたはドレイン領域とが含まれ
ている。チヤンネル表面上には絶縁されたゲート
電極が配置されている。動作については、（ソー
ス領域に対して）充分大きな正のゲート電極バイ
アスが印加されると空乏プロセスによりチヤンネ
ル表面のすぐ下のＰシールド・ベース領域内にＮ
導電型の反転層が形成される。このようにして反
転層は、ソースからドレインへ電流が流れ得るよ
うにする誘起導電チヤンネルを構成する。重要な
ことはゲートがターンオンとターンオフの両方の
制御を行うことである。
MOSFETはユニポーラ導電デバイスである。
特にMOSFETでは、ソースとドレインの間に流
れるのは主として多数キヤリヤ（例えば電子）の
電流である。Ｎドレイン領域はドリフト領域にす
ぎず、その中で再結合生じる能動ベース領域とし
ては働かない。Ｎ導電型ドリフト領域の中に過剰
電荷キヤリヤ（電子および正孔）が蓄積しないの
で、デバイスのターンオフは極めて迅速に行わ
れ、電力MOSFETのスイツチング速度はたとえ
ば100MHz以上と比較的高速である。ユニポーラ
導通モードに関連した事実はMOSFET構造では
再生ターンオン機構を意図していないということ
であり、これがSCRとは異なりMOSFETの導通
の制御をゲートが常時維持している１つの理由で
ある。
特にMOSFETでは、ソースとドレインの間に流
れるのは主として多数キヤリヤ（例えば電子）の
電流である。Ｎドレイン領域はドリフト領域にす
ぎず、その中で再結合生じる能動ベース領域とし
ては働かない。Ｎ導電型ドリフト領域の中に過剰
電荷キヤリヤ（電子および正孔）が蓄積しないの
で、デバイスのターンオフは極めて迅速に行わ
れ、電力MOSFETのスイツチング速度はたとえ
ば100MHz以上と比較的高速である。ユニポーラ
導通モードに関連した事実はMOSFET構造では
再生ターンオン機構を意図していないということ
であり、これがSCRとは異なりMOSFETの導通
の制御をゲートが常時維持している１つの理由で
ある。
電力MOSFETの短所の１つはオン時抵抗が比
較的高いことである。その理由はＮ導電型の誘起
チヤンネルおよびＮ導電型のドリフト領域中での
多数キヤリヤ（電子）濃度によつて電流が制限さ
れるためであり、この濃度によつて抵抗率が定ま
る。100ボルトより大きい電圧で動作するように
設計されたデバイスの場合、ドリフト領域の抵抗
が大きくなる。これは、デバイスの所要の阻止電
圧を得るために、ドリフト領域中での多数キヤリ
ヤ濃度は小さくなければならず、またデバイスの
所要の阻止電圧を得るためにドリフト領域の幅が
大きくなければならないからである。したがつ
て、ドリフト領域が高抵抗であるため、高電圧
MOSFETは低電流密度で動作させて順方向電圧
降下が小さくなるようにしなければならない。
較的高いことである。その理由はＮ導電型の誘起
チヤンネルおよびＮ導電型のドリフト領域中での
多数キヤリヤ（電子）濃度によつて電流が制限さ
れるためであり、この濃度によつて抵抗率が定ま
る。100ボルトより大きい電圧で動作するように
設計されたデバイスの場合、ドリフト領域の抵抗
が大きくなる。これは、デバイスの所要の阻止電
圧を得るために、ドリフト領域中での多数キヤリ
ヤ濃度は小さくなければならず、またデバイスの
所要の阻止電圧を得るためにドリフト領域の幅が
大きくなければならないからである。したがつ
て、ドリフト領域が高抵抗であるため、高電圧
MOSFETは低電流密度で動作させて順方向電圧
降下が小さくなるようにしなければならない。
電力MOSFETには短絡部も含まれている。詳
しく言えばソースとベース間の短絡部である。こ
れはSCRの陰極短絡部に相当しているが、短絡
密度をより高くしてMOSFET構造に固有の寄生
NPNバイポーラ・トランジスタの動作か起らな
いようにしている。短絡部がなければ、この寄生
バイポーラ・トランジスタの動作によつて
MOSFETのスイツチング速度が低下する。
しく言えばソースとベース間の短絡部である。こ
れはSCRの陰極短絡部に相当しているが、短絡
密度をより高くしてMOSFET構造に固有の寄生
NPNバイポーラ・トランジスタの動作か起らな
いようにしている。短絡部がなければ、この寄生
バイポーラ・トランジスタの動作によつて
MOSFETのスイツチング速度が低下する。
３端子電力スイツチング半導体素子の３番目の
形式は絶縁ゲート整流器（IGR）として知られて
おり、その種々の形式が1980年12月２日出願の米
国特許出願第212182号（特願昭56−190983号）に
開示されている。（本明細書では「ゲート増強整
流器」即ち「GERECT」を「絶縁ゲート整流器」
即ち「IGR」と呼んでいる。この２つの用語
「GERECT」と「IGR」は同一のデバイスを意味
している。） 簡単に言えば、IGRはその主電極相互間、即ち
その陽極端子と陰極端子との間の電流を制御する
ための絶縁ゲートをそなえた半導体デバイスであ
る。IGRのゲートと導通チヤンネルはMOSFET
内の対応する要素に類似している。しかし、この
２つのデバイス（IGRとMOSFET）の間には重
要な違いがある。この違いについては上記米国特
許出願第212181号に詳細に述べてあるが、以下に
要約して述べる。
形式は絶縁ゲート整流器（IGR）として知られて
おり、その種々の形式が1980年12月２日出願の米
国特許出願第212182号（特願昭56−190983号）に
開示されている。（本明細書では「ゲート増強整
流器」即ち「GERECT」を「絶縁ゲート整流器」
即ち「IGR」と呼んでいる。この２つの用語
「GERECT」と「IGR」は同一のデバイスを意味
している。） 簡単に言えば、IGRはその主電極相互間、即ち
その陽極端子と陰極端子との間の電流を制御する
ための絶縁ゲートをそなえた半導体デバイスであ
る。IGRのゲートと導通チヤンネルはMOSFET
内の対応する要素に類似している。しかし、この
２つのデバイス（IGRとMOSFET）の間には重
要な違いがある。この違いについては上記米国特
許出願第212181号に詳細に述べてあるが、以下に
要約して述べる。
従来のIGRは構造上、垂直チヤンネル
MOSFETに類似しているように見えるが重要な
違いがある。特にチヤンネルデバイスの場合を考
えると、MOSFETにはないP+陽極領域が含まれ
ていて、このため４層即ちPNPNのデバイスと
なる。動作をMOSFETの動作とは異なる。動作
の最も重要な相違はIGRの方が順方向導電率がず
つと高いということである。
MOSFETに類似しているように見えるが重要な
違いがある。特にチヤンネルデバイスの場合を考
えると、MOSFETにはないP+陽極領域が含まれ
ていて、このため４層即ちPNPNのデバイスと
なる。動作をMOSFETの動作とは異なる。動作
の最も重要な相違はIGRの方が順方向導電率がず
つと高いということである。
特に、前述したように、電力MOSFETは過剰
キヤリヤが存在しないで主として単なる電子の流
れで導電が行なわれるユニポーラ導電デイバスで
ある。これに対してIGRでは、P+陽極領域は
MOSFETのドリフト領域に相当するＮ導電型領
域に多数キヤリヤ（例えば正孔）を注入する。前
述したSCRと同様に、IGRのドリフト領域は本明
細書で便宜上「能動ベース」領域と呼ぶ領域を構
成している。この「能動ベース」領域という用語
は、この特定領域での導電に単なる電子のような
多数キヤリヤの流れ以上のものが含まれていると
いうことを表わしている。即ち動作中に、能動ベ
ース領域に導入された正孔が陰極から導入された
電子と再結合し、デバイスの導電率が増大する。
したがつて、導電モードは部分的にバイポーラで
ある。IGRのＰベース領域はMOSFETの場合と
同様に主として誘起導通チヤンネルを支持するよ
うに働き、したがつて非能動シールド・ベース領
域と同一の特性を維持して、バイポーラ導電プロ
セスを支持しない。
キヤリヤが存在しないで主として単なる電子の流
れで導電が行なわれるユニポーラ導電デイバスで
ある。これに対してIGRでは、P+陽極領域は
MOSFETのドリフト領域に相当するＮ導電型領
域に多数キヤリヤ（例えば正孔）を注入する。前
述したSCRと同様に、IGRのドリフト領域は本明
細書で便宜上「能動ベース」領域と呼ぶ領域を構
成している。この「能動ベース」領域という用語
は、この特定領域での導電に単なる電子のような
多数キヤリヤの流れ以上のものが含まれていると
いうことを表わしている。即ち動作中に、能動ベ
ース領域に導入された正孔が陰極から導入された
電子と再結合し、デバイスの導電率が増大する。
したがつて、導電モードは部分的にバイポーラで
ある。IGRのＰベース領域はMOSFETの場合と
同様に主として誘起導通チヤンネルを支持するよ
うに働き、したがつて非能動シールド・ベース領
域と同一の特性を維持して、バイポーラ導電プロ
セスを支持しない。
いくつかの形式のIGRは外見上その構造が普通
のMOSゲートSCRまたはサイリスタの構造に若
干似ており、またIGRは寄生SCRを含んでいると
見做すことができるが、IGRは４層PNPNサイ
リスタとは異なつている。重要なことはIGRの正
常動作において、ゲート電極がデバイスを通る電
流のターンオン、ターンオフ両方の制御を維持す
ることであり、また寄生SCRが導通状態にラツ
チされることが許されないということである。
のMOSゲートSCRまたはサイリスタの構造に若
干似ており、またIGRは寄生SCRを含んでいると
見做すことができるが、IGRは４層PNPNサイ
リスタとは異なつている。重要なことはIGRの正
常動作において、ゲート電極がデバイスを通る電
流のターンオン、ターンオフ両方の制御を維持す
ることであり、また寄生SCRが導通状態にラツ
チされることが許されないということである。
IGR構造に固有の寄生SCRが動作するのを防止
する種々の方法がある。これにより、IGRが誤ま
つて導通状態にラツチされてゲート制御ができな
くなつてしまうことが防止される。
する種々の方法がある。これにより、IGRが誤ま
つて導通状態にラツチされてゲート制御ができな
くなつてしまうことが防止される。
主要な方法は上記米国特許出願第212181号に述
べられている方法であり、SCR構造に用いる陰
極短絡密度と比べてかなり高い陰極短絡密度を
IGRに用いるものである。IGRにおいては、この
陰極短絡密度は充分高いので、前記の２トランジ
スタによる相似回路における上側のNPNトラン
ジスタの電流利得を充分に低い値に維持して、デ
バイスの再生ターンオン動作を防止する。そのか
わりに、この陰極短絡密度は、N+導電型の陰極
からＰベース領域内へキヤリヤの強力な注入が生
じるような点までＰベース領域とN+陰極領域間
のPN接合が順方向バイアスされることを防止す
る効果を有するものと見做すことができる。
べられている方法であり、SCR構造に用いる陰
極短絡密度と比べてかなり高い陰極短絡密度を
IGRに用いるものである。IGRにおいては、この
陰極短絡密度は充分高いので、前記の２トランジ
スタによる相似回路における上側のNPNトラン
ジスタの電流利得を充分に低い値に維持して、デ
バイスの再生ターンオン動作を防止する。そのか
わりに、この陰極短絡密度は、N+導電型の陰極
からＰベース領域内へキヤリヤの強力な注入が生
じるような点までＰベース領域とN+陰極領域間
のPN接合が順方向バイアスされることを防止す
る効果を有するものと見做すことができる。
それにも拘わらずIGRでは、デバイスを通る電
流が増加するにつれて寄生SCRがオン状態にラ
ツチされる（その結果としてゲート制御が失なわ
れる）傾向がある。この現象の詳細な解析が1982
年４月12日出願の米国特許出願第367316号（特願
昭58−063130号）ならびに1982年４月５日出願の
米国特許出願第365076号（特願昭58−058825号）
に示されている。陰極短絡部の種々の構造が上記
米国特許出願第367316号および第365076号に開示
されている。
流が増加するにつれて寄生SCRがオン状態にラ
ツチされる（その結果としてゲート制御が失なわ
れる）傾向がある。この現象の詳細な解析が1982
年４月12日出願の米国特許出願第367316号（特願
昭58−063130号）ならびに1982年４月５日出願の
米国特許出願第365076号（特願昭58−058825号）
に示されている。陰極短絡部の種々の構造が上記
米国特許出願第367316号および第365076号に開示
されている。
構造について要約すると、寄生SCRのターン
オンを防止するために講じられた対策の効果に応
じてMOSゲートSCRとIGRとの間には微妙な違
いがある。デバイスを通る電流の流れが生じると
きSCRをターンオンさせる要因が増加する。そ
の結果、IGRの正常動作では、デバイスがオンに
ラツチされるのを避けなければならない場合に超
えてはならない最大電流定格がデバイスにあるこ
とになる。また当業者には明らかなことである
が、普通のSCRには保持電流定格という特性が
ある。これは再生スイツチング機構を保持するた
めにデバイスを通して維持しなければならない最
小電流である。
オンを防止するために講じられた対策の効果に応
じてMOSゲートSCRとIGRとの間には微妙な違
いがある。デバイスを通る電流の流れが生じると
きSCRをターンオンさせる要因が増加する。そ
の結果、IGRの正常動作では、デバイスがオンに
ラツチされるのを避けなければならない場合に超
えてはならない最大電流定格がデバイスにあるこ
とになる。また当業者には明らかなことである
が、普通のSCRには保持電流定格という特性が
ある。これは再生スイツチング機構を保持するた
めにデバイスを通して維持しなければならない最
小電流である。
これまでの説明は特定の形式の電力スイツチン
グ半導体デバイスについて行なつてきた。しか
し、その中でこれらのデバイスを有用に使う特定
の回路の特性を本発明の背景として関連してい
る。
グ半導体デバイスについて行なつてきた。しか
し、その中でこれらのデバイスを有用に使う特定
の回路の特性を本発明の背景として関連してい
る。
更に詳しく云うと、１つの形式の回路には最初
に動作させたときかなり大きい突入電流が流れ、
その後かなり小さい動作電流が流れるような特性
をそなえた種類の負荷装置が含まれている。この
ような負荷装置の代表的な例は白熱電球のフイラ
メント、放電灯のフイラメント、または真空管の
フイラメント等のフイラメントである。特定の放
電灯フイラメントに適用した代表的な数値例とし
て、最初のターンオン時に10アンペア程度のフイ
ラメント電流を電力スイツチングデバイスが取り
扱わなければならない。フイラメントが熱するに
つれて、その電気抵抗が20倍増加し、電流が0.5
アンペア程度に下る。
に動作させたときかなり大きい突入電流が流れ、
その後かなり小さい動作電流が流れるような特性
をそなえた種類の負荷装置が含まれている。この
ような負荷装置の代表的な例は白熱電球のフイラ
メント、放電灯のフイラメント、または真空管の
フイラメント等のフイラメントである。特定の放
電灯フイラメントに適用した代表的な数値例とし
て、最初のターンオン時に10アンペア程度のフイ
ラメント電流を電力スイツチングデバイスが取り
扱わなければならない。フイラメントが熱するに
つれて、その電気抵抗が20倍増加し、電流が0.5
アンペア程度に下る。
１つの特定のランプ制御回路においては、この
ようなフイラメント電力を制御するために、電力
デバイスを80KHzまでのスイツチング周波数でゲ
ートターンオフ・モードで動作させなければなら
ない。
ようなフイラメント電力を制御するために、電力
デバイスを80KHzまでのスイツチング周波数でゲ
ートターンオフ・モードで動作させなければなら
ない。
この用途に対して以前に提案されたことは並列
接続した２つの別個のデバイス、即ちMOSFET
とSCRを用いることであつた。この提案された
方法では、10アンペアのフイラメント電流を通す
のに最初SCRが用いられる。フイラメントが熱
せられると、電流は１アンペア以下に下る。この
ときはMOSFETがターンオンされる１アンペア
の保持電流定格を持つようにSCRが設計されて
いる場合、ここでSCRがターンオフし、続いて
MOSFETを使つて高周波スイツチングを行なう
ことができる。
接続した２つの別個のデバイス、即ちMOSFET
とSCRを用いることであつた。この提案された
方法では、10アンペアのフイラメント電流を通す
のに最初SCRが用いられる。フイラメントが熱
せられると、電流は１アンペア以下に下る。この
ときはMOSFETがターンオンされる１アンペア
の保持電流定格を持つようにSCRが設計されて
いる場合、ここでSCRがターンオフし、続いて
MOSFETを使つて高周波スイツチングを行なう
ことができる。
本発明によれば、SCRと高周波電力スイツチ
ング半導体デバイスとを組み合わせて１つの半導
体チツプにする方式が提供される。
ング半導体デバイスとを組み合わせて１つの半導
体チツプにする方式が提供される。
発明の概要
したがつて本発明の１つの目的は、SCRの電
流通電能力と別の形式の半導体デバイスの高速ス
イツチング能力とを有利に組み合わせた単一の半
導体デバイスを提供することである。
流通電能力と別の形式の半導体デバイスの高速ス
イツチング能力とを有利に組み合わせた単一の半
導体デバイスを提供することである。
本発明のもう１つの目的は、従来使用された２
つのデバイスのかわりに単一のデバイスを使用す
ることにより半導体チツプとパツケージの全体の
コストを下げるとともにゲート駆動回路を簡単に
することである。
つのデバイスのかわりに単一のデバイスを使用す
ることにより半導体チツプとパツケージの全体の
コストを下げるとともにゲート駆動回路を簡単に
することである。
簡単に述べれば、本発明の１つの概念全体に従
つて、陰極短絡密度等の適当な構造を選択して
IGR構造を特別に設計することにより従来のIGR
構造の場合よりもずつと小さいデバイス電流で一
体のSCR部分をオン状態にラツチできるように
する。このようにして前述の回路ではSCR（通常
IGR内の「寄生」SCRと見做されるものに相当す
る）が初期フイラメント電流を通す。SCR保持
電流が約１アンペアとなるように陰極短絡密度が
設計されている場合、フイラメント電流が１アン
ペアより小さくなつたときSCRは導通しなくな
り、その後はデバイスのIGR部分が高周波スイツ
チング電流を通す。
つて、陰極短絡密度等の適当な構造を選択して
IGR構造を特別に設計することにより従来のIGR
構造の場合よりもずつと小さいデバイス電流で一
体のSCR部分をオン状態にラツチできるように
する。このようにして前述の回路ではSCR（通常
IGR内の「寄生」SCRと見做されるものに相当す
る）が初期フイラメント電流を通す。SCR保持
電流が約１アンペアとなるように陰極短絡密度が
設計されている場合、フイラメント電流が１アン
ペアより小さくなつたときSCRは導通しなくな
り、その後はデバイスのIGR部分が高周波スイツ
チング電流を通す。
高周波スイツチング動作中、フイラメントの熱
慣性によつて瞬間的な「オフ」期間中にフイラメ
ントが冷たくならないことは明らかである。
慣性によつて瞬間的な「オフ」期間中にフイラメ
ントが冷たくならないことは明らかである。
簡単に言えば、本発明のもつと特定の一面に従
つて、電流ゼロから最大電流までの予め定められ
た動作電流範囲ならびにその動作電流範囲内のモ
ード切替電流点を有するIGR／SCR混成電力スイ
ツチング半導体デバイスが提供される。構造的に
はこのデバイスは従来のIGR構造に類似してい
る。但し、従来のIGR構造のように短絡密度が非
常に高いということはなくて中位の陰極短絡密度
にされる。このため、SCR部分はモード切替電
流点を超える電流でラツチすることができる。
つて、電流ゼロから最大電流までの予め定められ
た動作電流範囲ならびにその動作電流範囲内のモ
ード切替電流点を有するIGR／SCR混成電力スイ
ツチング半導体デバイスが提供される。構造的に
はこのデバイスは従来のIGR構造に類似してい
る。但し、従来のIGR構造のように短絡密度が非
常に高いということはなくて中位の陰極短絡密度
にされる。このため、SCR部分はモード切替電
流点を超える電流でラツチすることができる。
構造的にはこの形式のデバイスは半導体材料の
本体で構成され、この本体には導電型が交互に変
る陽極領域、第１ベース領域、第２ベース領域、
および陰極領域が順次含まれている。陰極領域お
よび第１ベース領域はたとえばＮ導電型であり、
このとき陽極領域および第２ベース領域はたとえ
ばＰ導電型である。本体には、第２ベース（Ｐベ
ース）領域内に限定されたチヤンネル部分もあ
る。このチヤンネル部分は本体の表面に隣接した
チヤンネル表面からＰベース領域中へ伸びてい
る。陰極領域および第１ベース（Ｎベース）領域
は相互に間隔を置いて配置され、それらの間にチ
ヤンネル部分の範囲を限定している。チヤンネル
表面の上には絶縁ゲート電極が設けられており、
それにゲート電圧が印加されたときN+陰極領域
と第１ベース（Ｎベース）領域との間に伸びるＮ
導電型の導通チヤンネルをチヤンネル部分の中に
誘起するように構成されている。モード切替電流
点より小さい動作電流ではデバイスが絶縁ゲート
整流器として働き、ゲートがターンオンとターン
オフの両方の制御を維持するようにデバイスの各
領域が構成、配置されている。モード切替電流点
より小さい動作電流のとき、第１ベース（Ｎベー
ス）領域は能動ベース領域として働くが、第２ベ
ース（Ｐベース）領域は主としてシールド・ベー
ス領域として働く。モード切替電流点より大きい
動作電流のとき、デバイスは４層PNPNサイリ
スタとして働き、絶縁ゲート電極に印加された電
圧により一旦トリガーされると導通モードにラツ
チされる。したがつて、モード切替電流点はIGR
構造の中に含まれる寄生PNPNサイリスタ構造
の保持電流定格に対応している。
本体で構成され、この本体には導電型が交互に変
る陽極領域、第１ベース領域、第２ベース領域、
および陰極領域が順次含まれている。陰極領域お
よび第１ベース領域はたとえばＮ導電型であり、
このとき陽極領域および第２ベース領域はたとえ
ばＰ導電型である。本体には、第２ベース（Ｐベ
ース）領域内に限定されたチヤンネル部分もあ
る。このチヤンネル部分は本体の表面に隣接した
チヤンネル表面からＰベース領域中へ伸びてい
る。陰極領域および第１ベース（Ｎベース）領域
は相互に間隔を置いて配置され、それらの間にチ
ヤンネル部分の範囲を限定している。チヤンネル
表面の上には絶縁ゲート電極が設けられており、
それにゲート電圧が印加されたときN+陰極領域
と第１ベース（Ｎベース）領域との間に伸びるＮ
導電型の導通チヤンネルをチヤンネル部分の中に
誘起するように構成されている。モード切替電流
点より小さい動作電流ではデバイスが絶縁ゲート
整流器として働き、ゲートがターンオンとターン
オフの両方の制御を維持するようにデバイスの各
領域が構成、配置されている。モード切替電流点
より小さい動作電流のとき、第１ベース（Ｎベー
ス）領域は能動ベース領域として働くが、第２ベ
ース（Ｐベース）領域は主としてシールド・ベー
ス領域として働く。モード切替電流点より大きい
動作電流のとき、デバイスは４層PNPNサイリ
スタとして働き、絶縁ゲート電極に印加された電
圧により一旦トリガーされると導通モードにラツ
チされる。したがつて、モード切替電流点はIGR
構造の中に含まれる寄生PNPNサイリスタ構造
の保持電流定格に対応している。
種々の構造についての技術を用いることができ
るが、モード切替点をきめるための好ましい技術
は陰極短絡密度を制御すること、即ち陰極端子電
極接触面積全体に対して陰極電極と第２のベース
領域との接触面積を制御することである。
るが、モード切替点をきめるための好ましい技術
は陰極短絡密度を制御すること、即ち陰極端子電
極接触面積全体に対して陰極電極と第２のベース
領域との接触面積を制御することである。
簡単に言えば、本発明のもう１つの面に従つ
て、電気回路には最初に動作させたとき比較的大
きい突入電流が流れ、その後で比較的小さい動作
電流が流れる形式のランプ・フイラメントのよう
な電気負荷装置が含まれている。この電気負荷装
置の動作を制御するために電気負荷装置に電気的
に接触されているのは寄生PNPNサイリスタ構
造を含む形式の絶縁ゲート整流器である。寄生サ
イリスタ構造は保持電流定格を有しており、この
保持電流定格が負荷装置の突入電流より小さくか
つ負荷装置のゲート制御動作電流より大きくなる
ように絶縁ゲート整流器が構成、配置されてい
る。更に詳しく言えば、絶縁ゲート整流器は一対
の主端子と制御ゲート端子を備えており、この一
対の主端子が電気負荷装置の動作を制御するため
にこの電気負荷装置に電気的に接続されている。
比較的大きい突入電流が絶縁ゲート整流器を通つ
て流れるとき、寄生PNPNサイリスタは導通状
態にラツチされ、このため制御ゲート端子による
導通制御は出来なくなる。比較的小さい動作電流
が流れるときは寄生PNPNサイリスタが導通状
態にラツチされず、このため絶縁ゲート整流器の
導通は制御ゲート端子により制御可能である。
て、電気回路には最初に動作させたとき比較的大
きい突入電流が流れ、その後で比較的小さい動作
電流が流れる形式のランプ・フイラメントのよう
な電気負荷装置が含まれている。この電気負荷装
置の動作を制御するために電気負荷装置に電気的
に接触されているのは寄生PNPNサイリスタ構
造を含む形式の絶縁ゲート整流器である。寄生サ
イリスタ構造は保持電流定格を有しており、この
保持電流定格が負荷装置の突入電流より小さくか
つ負荷装置のゲート制御動作電流より大きくなる
ように絶縁ゲート整流器が構成、配置されてい
る。更に詳しく言えば、絶縁ゲート整流器は一対
の主端子と制御ゲート端子を備えており、この一
対の主端子が電気負荷装置の動作を制御するため
にこの電気負荷装置に電気的に接続されている。
比較的大きい突入電流が絶縁ゲート整流器を通つ
て流れるとき、寄生PNPNサイリスタは導通状
態にラツチされ、このため制御ゲート端子による
導通制御は出来なくなる。比較的小さい動作電流
が流れるときは寄生PNPNサイリスタが導通状
態にラツチされず、このため絶縁ゲート整流器の
導通は制御ゲート端子により制御可能である。
本発明に従つて、保持電流定格を有する寄生
PNPNサイリスタ構造を含む形式の絶縁ゲート
整流器を動作させるための方法も提供される。こ
の方法では、絶縁ゲート整流器を保持電流に等し
いか又はそれより大きい動作電流では絶縁ゲー
ト・トリガー・サイリスタとして、また保持電流
より小さい動作電流レベルではゲート制御される
絶縁ゲート整流器として選択的に動作させるステ
ツプを含む。更に詳しくは本発明の方法は、最初
に動作させられたときには比較的大きい突入電流
が流れ、その後は比較的小さい動作電流が流れる
形式のランプ・フイラメントのような電気負荷装
置の動作を制御するために絶縁ゲート整流器を用
いることを意図している。そしてこの絶縁ゲート
整流器に於いては、突入電流は寄生PNPNサイ
リスタ構造の保持電流定格以上であり、ゲート制
御動作電流は寄生PNPNサイリスタ構造の保持
電流定格より小さい。
PNPNサイリスタ構造を含む形式の絶縁ゲート
整流器を動作させるための方法も提供される。こ
の方法では、絶縁ゲート整流器を保持電流に等し
いか又はそれより大きい動作電流では絶縁ゲー
ト・トリガー・サイリスタとして、また保持電流
より小さい動作電流レベルではゲート制御される
絶縁ゲート整流器として選択的に動作させるステ
ツプを含む。更に詳しくは本発明の方法は、最初
に動作させられたときには比較的大きい突入電流
が流れ、その後は比較的小さい動作電流が流れる
形式のランプ・フイラメントのような電気負荷装
置の動作を制御するために絶縁ゲート整流器を用
いることを意図している。そしてこの絶縁ゲート
整流器に於いては、突入電流は寄生PNPNサイ
リスタ構造の保持電流定格以上であり、ゲート制
御動作電流は寄生PNPNサイリスタ構造の保持
電流定格より小さい。
IGRの上限に近い100KHzより高い動作周波数
に対しては、より高速の混成デバイスが必要とさ
れる。したがつて、本発明はSCR構造と
MOSFET構造とを組み合わせて単一の集積デバ
イスとした別の形式の混成デバイスを提供する。
に対しては、より高速の混成デバイスが必要とさ
れる。したがつて、本発明はSCR構造と
MOSFET構造とを組み合わせて単一の集積デバ
イスとした別の形式の混成デバイスを提供する。
簡単に言えば、本発明の第２の全体的な概念に
従つて、MOSFETとMOSゲートSCRは単一チツ
プ上の同一能動デバイス領域内に同時に形成され
る。その結果、本質的に単一の電力スイツチング
半導体混成デバイスが得られるが、MOSFET部
分とSCR部分とを別々に有する。MOSFET部分
とSCR部分は共通ガード・リング終端部内に形
成され、したがつて使用チツプ面積が少なくな
る。デバイスの２つの部分は全く同様な方法で製
造できる。
従つて、MOSFETとMOSゲートSCRは単一チツ
プ上の同一能動デバイス領域内に同時に形成され
る。その結果、本質的に単一の電力スイツチング
半導体混成デバイスが得られるが、MOSFET部
分とSCR部分とを別々に有する。MOSFET部分
とSCR部分は共通ガード・リング終端部内に形
成され、したがつて使用チツプ面積が少なくな
る。デバイスの２つの部分は全く同様な方法で製
造できる。
本発明の第２の全体的な概念に従つて混成デバ
イスの２つの特定の実施例が提供される。
イスの２つの特定の実施例が提供される。
その１つの特定の実施例に於いては、N+導電
型埋込み層がデバイスのMOSFET部分にのみ含
まれ、高周波スイツチングの際にバイポーラ動作
を避ける役目を果す。更に詳しくは、絶縁ゲート
電界効果トランジスタ／絶縁ゲート・トリガーサ
イリスタの構成電力スイツチング半導体デバイス
は半導体材料の本体で構成され、この本体には電
界効果トランジスタ部分（たとえばMOSFET部
分）とサイリスタ部分（たとえばSCR部分）の
両方が含まれている。本体の向い合つた面は第１
および第２の（たとえば下と上の）向い合つた主
表面を持つ。本体には、一方の導電型の第１ベー
ス層、たとえばN-（Ｎ導電型に低濃度にドーピン
グされた）ベース層が含まれている。第１ベース
層の第１部分はで電界効果トランジスタ部分に含
まれており、この第１ベース層の第１部分は電界
効果トランジスタのドリフト領域を構成する。第
１ベース層の第２部分はサイリスタ部分に含まれ
ており、この第１ベース層の第２部分はサイリス
タの能動ベース領域を構成する。
型埋込み層がデバイスのMOSFET部分にのみ含
まれ、高周波スイツチングの際にバイポーラ動作
を避ける役目を果す。更に詳しくは、絶縁ゲート
電界効果トランジスタ／絶縁ゲート・トリガーサ
イリスタの構成電力スイツチング半導体デバイス
は半導体材料の本体で構成され、この本体には電
界効果トランジスタ部分（たとえばMOSFET部
分）とサイリスタ部分（たとえばSCR部分）の
両方が含まれている。本体の向い合つた面は第１
および第２の（たとえば下と上の）向い合つた主
表面を持つ。本体には、一方の導電型の第１ベー
ス層、たとえばN-（Ｎ導電型に低濃度にドーピン
グされた）ベース層が含まれている。第１ベース
層の第１部分はで電界効果トランジスタ部分に含
まれており、この第１ベース層の第１部分は電界
効果トランジスタのドリフト領域を構成する。第
１ベース層の第２部分はサイリスタ部分に含まれ
ており、この第１ベース層の第２部分はサイリス
タの能動ベース領域を構成する。
本体には、反対導電型に高濃度にドーピングさ
れた第１主端子領域層、たとえばP+陽極領域層
も含まれている。この第１主端子領域層は電界効
果トランジスタ部分とサイリスタ部分の両方に共
通である。しかし、第１主端子領域層はサイリス
タ部分の中でだけ第１ベース層の第２部分と接し
ている。第１主端子領域層は第１の主表面まで伸
びており、そこで陽極電極の金属被覆と接してい
る。
れた第１主端子領域層、たとえばP+陽極領域層
も含まれている。この第１主端子領域層は電界効
果トランジスタ部分とサイリスタ部分の両方に共
通である。しかし、第１主端子領域層はサイリス
タ部分の中でだけ第１ベース層の第２部分と接し
ている。第１主端子領域層は第１の主表面まで伸
びており、そこで陽極電極の金属被覆と接してい
る。
第１ベース領域層の第１部分と第１主端子領域
層との間の電界効果トランジスタ部分の中にのみ
含まれているのは一方の導電型に高濃度にドーピ
ングされた埋込み層、たとえばN+埋込み層であ
る。第１ベース層の第２部分と第１主端子領域と
の間のサイリスタ部分、即ち第１主端子領域層と
第１ベース層の第２の部分とが接触するところの
中にはN+埋込み層は含まれない。
層との間の電界効果トランジスタ部分の中にのみ
含まれているのは一方の導電型に高濃度にドーピ
ングされた埋込み層、たとえばN+埋込み層であ
る。第１ベース層の第２部分と第１主端子領域と
の間のサイリスタ部分、即ち第１主端子領域層と
第１ベース層の第２の部分とが接触するところの
中にはN+埋込み層は含まれない。
このN+埋込み層は、混成電力スイツチング半
導体デバイスの電界効果トランジスタ部分ではユ
ニポーラ導通を維持するとともに該デバイスのサ
イリスタ部分ではバイポーラ導通を許すという重
要な機能を持つ。実際には、動作中、電界効果ト
ランジスタのドリフト領域を構成する第１ベース
層の第１部分の下にあるN+埋込み層によつて、
P+導電型陽極領域から第１ベース層の第１部分
への正孔の注入が防止される。P+陽極領域層と
N+埋込み層はともに高濃度にドーピングされて
いるので、それらの界面は本質的にトンネル接合
であり、その導通特性はほぼオーム性になつてい
る。N+埋込み層はサイリスタ能動ベース領域を
含む第１ベース層の第２部分の下にはないので、
P+陽極領域層とN-第１ベース層の第２部分との
間にPN接合があり、このためデバイスの動作中
にP+陽極からN-ベースへ正孔が注入され得る。
これにより、第１ベース層の第２部分は自由にサ
イリスタの能動ベース領域として働くことができ
る。
導体デバイスの電界効果トランジスタ部分ではユ
ニポーラ導通を維持するとともに該デバイスのサ
イリスタ部分ではバイポーラ導通を許すという重
要な機能を持つ。実際には、動作中、電界効果ト
ランジスタのドリフト領域を構成する第１ベース
層の第１部分の下にあるN+埋込み層によつて、
P+導電型陽極領域から第１ベース層の第１部分
への正孔の注入が防止される。P+陽極領域層と
N+埋込み層はともに高濃度にドーピングされて
いるので、それらの界面は本質的にトンネル接合
であり、その導通特性はほぼオーム性になつてい
る。N+埋込み層はサイリスタ能動ベース領域を
含む第１ベース層の第２部分の下にはないので、
P+陽極領域層とN-第１ベース層の第２部分との
間にPN接合があり、このためデバイスの動作中
にP+陽極からN-ベースへ正孔が注入され得る。
これにより、第１ベース層の第２部分は自由にサ
イリスタの能動ベース領域として働くことができ
る。
半導体本体の中には反対導電型の第２ベース領
域たとえばＰベース領域の第１部分と第２部分も
含まれている。第２ベース領域の第１部分は電界
効果トランジスタ部分の中に含まれていて、第１
ベース層の第１部分に隣接し、かつ電界効果トラ
ンジスタのシールド・ベース領域を構成する。第
２ベース領域の第２部分はサイリスタ部分の中に
含まれていて、第１ベース層の第２部分に隣接
し、かつサイリスタの能動ベース領域を構成して
いる。これらの第２ベース領域の第１部分および
第２部分は同一の第２ベース領域の部分または第
１ベース層の中で相互に間隔を置いて配置された
個別の島状の第２ベース領域の部分で構成するこ
とができる。
域たとえばＰベース領域の第１部分と第２部分も
含まれている。第２ベース領域の第１部分は電界
効果トランジスタ部分の中に含まれていて、第１
ベース層の第１部分に隣接し、かつ電界効果トラ
ンジスタのシールド・ベース領域を構成する。第
２ベース領域の第２部分はサイリスタ部分の中に
含まれていて、第１ベース層の第２部分に隣接
し、かつサイリスタの能動ベース領域を構成して
いる。これらの第２ベース領域の第１部分および
第２部分は同一の第２ベース領域の部分または第
１ベース層の中で相互に間隔を置いて配置された
個別の島状の第２ベース領域の部分で構成するこ
とができる。
本体には一方の導電型の第２主端子領域の第１
部分および第２部分、たとえばMOSFETのN+ソ
ース領域およびSCRのN+陰極領域も含まれてい
る。第２主端子領域の第１部分は第２ベース領域
の第１部分に接している電界効果トランジスタ部
分の中に含まれており、第２主端子領域の第２部
分は第２ベース領域の第２部分に接しているサイ
リスタ部分の中に含まれている。
部分および第２部分、たとえばMOSFETのN+ソ
ース領域およびSCRのN+陰極領域も含まれてい
る。第２主端子領域の第１部分は第２ベース領域
の第１部分に接している電界効果トランジスタ部
分の中に含まれており、第２主端子領域の第２部
分は第２ベース領域の第２部分に接しているサイ
リスタ部分の中に含まれている。
第１および第２のチヤンネル部分も含まれてい
る。更に詳しくは、第１チヤンネル部分は第２ベ
ース領域の第１部分の中の電界効果トランジスタ
部分に含まれており、本体表面に接した第１チヤ
ンネル表面から第１ベース領域の第１部分の中に
伸びている。第２主端子領域の第１部分と第１ベ
ース層（N-ベース）の第１部分が間隔を置いて
配置され、それらの間に第１チヤンネル部分の範
囲を限定している。
る。更に詳しくは、第１チヤンネル部分は第２ベ
ース領域の第１部分の中の電界効果トランジスタ
部分に含まれており、本体表面に接した第１チヤ
ンネル表面から第１ベース領域の第１部分の中に
伸びている。第２主端子領域の第１部分と第１ベ
ース層（N-ベース）の第１部分が間隔を置いて
配置され、それらの間に第１チヤンネル部分の範
囲を限定している。
二重拡散MOS（DMOS）製造技術を使つて製
造された混成半導体デバイスでは、第１および第
２の両方のチヤンネル表面とも本体の第２の主表
面に接している。代替の製造技術を使つて第１お
よび第２のチヤンネル表面が主表面以外の本体表
面に接するようにすることもできる。１つの例は
「Ｖ字形溝」MOS（VMOS）製造技術を使つて製
造されたデバイスであり、チヤンネル表面は第２
ベース（Ｐベース）領域を貫通して第１ベース
（N-ベース）層の中まで伸びるＶ字形溝の側面に
沿つている。
造された混成半導体デバイスでは、第１および第
２の両方のチヤンネル表面とも本体の第２の主表
面に接している。代替の製造技術を使つて第１お
よび第２のチヤンネル表面が主表面以外の本体表
面に接するようにすることもできる。１つの例は
「Ｖ字形溝」MOS（VMOS）製造技術を使つて製
造されたデバイスであり、チヤンネル表面は第２
ベース（Ｐベース）領域を貫通して第１ベース
（N-ベース）層の中まで伸びるＶ字形溝の側面に
沿つている。
混成半導体デバイスを完成するために第１およ
び第２の絶縁ゲート電極がそれぞれ第１および第
２のチヤンネル表面の上に配置される。第１ゲー
ト電極は、ゲート電圧が印加されたとき第１チヤ
ンネル部分の中に一方の導電型（Ｎチヤンネル
型）の電界効果トランジスタの導通チヤンネルを
誘起し、該チヤンネルN+第２主端子領域の第１
部分と第１ベース層（N-ベース）の第１部分と
の間に伸び、これらのすべてが半導体本体の
MOSFET部分の中に含まれる様に構成される。
第２ゲート電極も同様に構成され、ゲート電圧が
第２ゲート電極に印加されたとき第２チヤンネル
部分の中にサイリスタ導通トリガー用空乏領域が
誘起され、これはデバイスのサイリスタ部分をト
リガーして導通させる。
び第２の絶縁ゲート電極がそれぞれ第１および第
２のチヤンネル表面の上に配置される。第１ゲー
ト電極は、ゲート電圧が印加されたとき第１チヤ
ンネル部分の中に一方の導電型（Ｎチヤンネル
型）の電界効果トランジスタの導通チヤンネルを
誘起し、該チヤンネルN+第２主端子領域の第１
部分と第１ベース層（N-ベース）の第１部分と
の間に伸び、これらのすべてが半導体本体の
MOSFET部分の中に含まれる様に構成される。
第２ゲート電極も同様に構成され、ゲート電圧が
第２ゲート電極に印加されたとき第２チヤンネル
部分の中にサイリスタ導通トリガー用空乏領域が
誘起され、これはデバイスのサイリスタ部分をト
リガーして導通させる。
本発明の第２の全体的な概念に従うもう１つの
特定実施例では、前に概略を述べたN+導電型埋
込み層は含まれない。そのかわりに、導電型が異
なる２つの部分をそなえた第１の主端子領域層を
設けることによつてデバイス全体の中に
MOSFET部分とSCR部分が別個に定められる。
第１主端子領域層の両方の部分とも第１主表面ま
で伸びて、陽極電極の金属被覆に接触している。
全体的なデバイスの他の領域は基本的に上述した
ものと同じであり、すなわちN-ベース層、Ｐベ
ース領域、端子領域部分、チヤンネル部分、なら
びに絶縁ゲート電極である。
特定実施例では、前に概略を述べたN+導電型埋
込み層は含まれない。そのかわりに、導電型が異
なる２つの部分をそなえた第１の主端子領域層を
設けることによつてデバイス全体の中に
MOSFET部分とSCR部分が別個に定められる。
第１主端子領域層の両方の部分とも第１主表面ま
で伸びて、陽極電極の金属被覆に接触している。
全体的なデバイスの他の領域は基本的に上述した
ものと同じであり、すなわちN-ベース層、Ｐベ
ース領域、端子領域部分、チヤンネル部分、なら
びに絶縁ゲート電極である。
更に詳しく言えば、このもう１つの特定の実施
例で混成デバイスの電界効果トランジスタ部分に
含まれるのは一方の導電型に高濃度にドーピング
された第１主端子領域層の第１部分、たとえば
N+MOSFETドレイン電極領域である。このN+
第１主端子領域層の第１部分はN-第１ベース層
の第１部分に接しており、デバイスの第１主表面
まで伸びて陽極電極の金属被覆に接触している。
このようにしてデバイスの電界効果トランジスタ
部分でユニポーラ導通が維持される。
例で混成デバイスの電界効果トランジスタ部分に
含まれるのは一方の導電型に高濃度にドーピング
された第１主端子領域層の第１部分、たとえば
N+MOSFETドレイン電極領域である。このN+
第１主端子領域層の第１部分はN-第１ベース層
の第１部分に接しており、デバイスの第１主表面
まで伸びて陽極電極の金属被覆に接触している。
このようにしてデバイスの電界効果トランジスタ
部分でユニポーラ導通が維持される。
混成デバイスのサイリスタ部分に含まれるのは
反対導電型に高濃度にドーピングされた第１主端
子領域層の第２部分、この例ではP+サイリスタ
陽極領域である。このP+第１主端子領域層の第
２部分はN-第１ベース層の第２部分に接してお
り、デバイスの第１主表面まで伸びて陽極電極の
金属被覆にも接触している。したがつて、この陽
極電極の金属被覆はデバイスの電界効果トランジ
スタ部分とサイリスタ部分の両方に共通してい
る。このようにしてデバイスのサイリスタ部分の
中に４層PNPN構造が定められる。
反対導電型に高濃度にドーピングされた第１主端
子領域層の第２部分、この例ではP+サイリスタ
陽極領域である。このP+第１主端子領域層の第
２部分はN-第１ベース層の第２部分に接してお
り、デバイスの第１主表面まで伸びて陽極電極の
金属被覆にも接触している。したがつて、この陽
極電極の金属被覆はデバイスの電界効果トランジ
スタ部分とサイリスタ部分の両方に共通してい
る。このようにしてデバイスのサイリスタ部分の
中に４層PNPN構造が定められる。
本発明の新規な特徴は請求範囲に示してある
が、図面を参照した以下の説明により本発明の構
成と内容をより良く理解し得る。
が、図面を参照した以下の説明により本発明の構
成と内容をより良く理解し得る。
好ましい実施例の説明
まず第１図はIGR／SCR混成電力スイツチング
半導体デバイスの概略図である。IGR／SCR混成
電力スイツチング半導体デバイスは全体を参照番
号１０で表わしてある。この半導体デバイス１０
は電気回路１２の中に含まれている。デバイス１
０の他に電気回路１２に含まれているのは電気負
荷装置１４、直流電源１６、ならびに半導体デバ
イス１０用の適当なゲート駆動回路１８である。
半導体デバイスの概略図である。IGR／SCR混成
電力スイツチング半導体デバイスは全体を参照番
号１０で表わしてある。この半導体デバイス１０
は電気回路１２の中に含まれている。デバイス１
０の他に電気回路１２に含まれているのは電気負
荷装置１４、直流電源１６、ならびに半導体デバ
イス１０用の適当なゲート駆動回路１８である。
混成デバイス１０は例示のため二重拡散金属酸
化物半導体（DMOS）技術を使用した垂直チヤ
ンネル形デバイスとして製造されている。しか
し、他の形式のデバイスをたとえば「Ｖ」字形溝
MOS（VMOS）技術を使つて製造し得ることは
明らかである。DMOS構造とVMOS構造の詳細
はジョン・ウィリー・アンドサンズ社1981年発行
のエス・エム・スジー著「Physics of
Semiconductor Devices」第２版の489頁、490
頁、494頁および495頁に示されている。
化物半導体（DMOS）技術を使用した垂直チヤ
ンネル形デバイスとして製造されている。しか
し、他の形式のデバイスをたとえば「Ｖ」字形溝
MOS（VMOS）技術を使つて製造し得ることは
明らかである。DMOS構造とVMOS構造の詳細
はジョン・ウィリー・アンドサンズ社1981年発行
のエス・エム・スジー著「Physics of
Semiconductor Devices」第２版の489頁、490
頁、494頁および495頁に示されている。
構造的に見ると、第１図の構成デバイス１０は
前記米国特許出願第212181号に開示されたような
絶縁ゲート整流器に類似している。しかし、構造
的な違いは若干微妙ではあるが、デバイス構造の
中に含まれる寄生SCRの動作を抑止するために
とられた処置の結果には著しい違いがある。第１
図は概略図であつて実寸に正確に比例していない
ので、形状構成の差異は図面からは必らずしも容
易にわかるものではない。しかし、本明細書で述
べる機能上の必要条件の観点から当業者は所要の
構造を容易に理解し得よう。
前記米国特許出願第212181号に開示されたような
絶縁ゲート整流器に類似している。しかし、構造
的な違いは若干微妙ではあるが、デバイス構造の
中に含まれる寄生SCRの動作を抑止するために
とられた処置の結果には著しい違いがある。第１
図は概略図であつて実寸に正確に比例していない
ので、形状構成の差異は図面からは必らずしも容
易にわかるものではない。しかし、本明細書で述
べる機能上の必要条件の観点から当業者は所要の
構造を容易に理解し得よう。
詳細に述べると、第１図の混成デバイス１０は
シリコン等の半導体材料の本体２０で構成され
る。この本体２０には直列に、P+陽極領域２２
（Ｐ導電型に高濃度にドーピングされている）、第
１ベース領域即ちN-ベース領域２４（Ｎ導電型
に低濃度にドーピングされている）、第２ベース
領域即ちＰベース領域２６（Ｐ導電型不純物で基
準濃度にドーピングされている）、およびN+陰極
領域２８（Ｎ導電型に高濃度にドーピングされて
いる）が含まれている。
シリコン等の半導体材料の本体２０で構成され
る。この本体２０には直列に、P+陽極領域２２
（Ｐ導電型に高濃度にドーピングされている）、第
１ベース領域即ちN-ベース領域２４（Ｎ導電型
に低濃度にドーピングされている）、第２ベース
領域即ちＰベース領域２６（Ｐ導電型不純物で基
準濃度にドーピングされている）、およびN+陰極
領域２８（Ｎ導電型に高濃度にドーピングされて
いる）が含まれている。
第１図に示すように、デバイス１０には複数の
個別の単位セル２１が含まれている。個別の単位
セル２１はすべて共通の陽極領域２２と第１ベー
ス（N-ベース）領域２４を共有しているが、第
２ベース（Ｐベース）領域２６とN+陰極領域２
８を個別にそなえている。便宜上、そしてわかり
やすくするため、本明細書では同一の単位セル２
１のうち１つの構造についてだけ説明する。
個別の単位セル２１が含まれている。個別の単位
セル２１はすべて共通の陽極領域２２と第１ベー
ス（N-ベース）領域２４を共有しているが、第
２ベース（Ｐベース）領域２６とN+陰極領域２
８を個別にそなえている。便宜上、そしてわかり
やすくするため、本明細書では同一の単位セル２
１のうち１つの構造についてだけ説明する。
本体２０には少なくとも１つのチヤンネル表面
３０があり、これは図示した実施例では本体２０
の上側主表面と同一の面内にある。このチヤンネ
ル表面３０は従来のDMOS製造技術によつて設
けることができる。第２ベース（Ｐベース）領域
２６の少なくとも一部分はチヤンネル表面３０に
接している。そして陰極領域２８と第１ベース
（N-ベース）領域２４は間隔を置いて配置されて
第２ベース領域２６内にチヤンネル部分３４を定
めている。チヤンネル部分３４はチヤンネル表面
３０から第２ベース領域２６の中へ伸びている。
３０があり、これは図示した実施例では本体２０
の上側主表面と同一の面内にある。このチヤンネ
ル表面３０は従来のDMOS製造技術によつて設
けることができる。第２ベース（Ｐベース）領域
２６の少なくとも一部分はチヤンネル表面３０に
接している。そして陰極領域２８と第１ベース
（N-ベース）領域２４は間隔を置いて配置されて
第２ベース領域２６内にチヤンネル部分３４を定
めている。チヤンネル部分３４はチヤンネル表面
３０から第２ベース領域２６の中へ伸びている。
チヤンネル表面３０の上には絶縁ゲート電極３
６が配置されている。ゲート電圧が印加されたと
きN+陰極領域２８と第１ベース（N-ベース）領
域２４との間に伸びるＮ導電型導通チヤンネルを
チヤンネル部分３４の中に誘起するように絶縁ゲ
ート電極３６は構成されている。ゲート電極３６
は二酸化シリコン等で作つた絶縁酸化物層３８の
中に囲まれていることによつて半導体本体２０か
ら絶縁される。ゲート電極３６は当業者には周知
の如くたとえばアルミニウムかまたはいずれかの
導電型の高濃度にドーピングされた多結晶シリコ
ンで構成することができる。ゲート電極３６は当
業者には周知の各種技術のいずれか１つによつて
デバイスのゲート端子４０に電気的に接続されて
いる。１つの代表的な例は遠隔ゲート接触端子で
あり、これは導電性ゲート電極層３６の上側表面
まで酸化物層３８をエツチングして金属接触部を
設けることにより形成される。ゲート電極３６と
これを囲む酸化物層３８はデバイス表面３２のほ
ぼ全体をおおつているが、陰極金属被覆のための
窓が設けられているところは除かれている。この
陰極金属被覆については以下に述べる。
６が配置されている。ゲート電圧が印加されたと
きN+陰極領域２８と第１ベース（N-ベース）領
域２４との間に伸びるＮ導電型導通チヤンネルを
チヤンネル部分３４の中に誘起するように絶縁ゲ
ート電極３６は構成されている。ゲート電極３６
は二酸化シリコン等で作つた絶縁酸化物層３８の
中に囲まれていることによつて半導体本体２０か
ら絶縁される。ゲート電極３６は当業者には周知
の如くたとえばアルミニウムかまたはいずれかの
導電型の高濃度にドーピングされた多結晶シリコ
ンで構成することができる。ゲート電極３６は当
業者には周知の各種技術のいずれか１つによつて
デバイスのゲート端子４０に電気的に接続されて
いる。１つの代表的な例は遠隔ゲート接触端子で
あり、これは導電性ゲート電極層３６の上側表面
まで酸化物層３８をエツチングして金属接触部を
設けることにより形成される。ゲート電極３６と
これを囲む酸化物層３８はデバイス表面３２のほ
ぼ全体をおおつているが、陰極金属被覆のための
窓が設けられているところは除かれている。この
陰極金属被覆については以下に述べる。
デバイス１０には２つの主端子、即ちデバイス
陰極端子４２およびデバイス陽極端子４４が設け
られており、ともに略図で示してある。デバイス
陰極端子４２はデバイス端子電極４６に接続され
ている。デバイス端子電極４６はアルミニウム等
の金属被覆で構成され、（遠隔ゲート接触端子の
あるところを除いて）デバイスの上側表面のほぼ
全面に設置され、陰極領域２８に接触してオーム
性の接触を行なつている。陰極金属被覆４６はケ
ース酸化物層３８によりN-導電型の第１ベース
領域２４とゲート電極３６に接触しないようにさ
れている。
陰極端子４２およびデバイス陽極端子４４が設け
られており、ともに略図で示してある。デバイス
陰極端子４２はデバイス端子電極４６に接続され
ている。デバイス端子電極４６はアルミニウム等
の金属被覆で構成され、（遠隔ゲート接触端子の
あるところを除いて）デバイスの上側表面のほぼ
全面に設置され、陰極領域２８に接触してオーム
性の接触を行なつている。陰極金属被覆４６はケ
ース酸化物層３８によりN-導電型の第１ベース
領域２４とゲート電極３６に接触しないようにさ
れている。
デバイス陽極端子４４は電気的に陽極端子電極
４８に接続されている。陽極端子電極４８はデバ
イスの下側主表面５０でデバイスの陽極領域２２
とオーム接触している。
４８に接続されている。陽極端子電極４８はデバ
イスの下側主表面５０でデバイスの陽極領域２２
とオーム接触している。
図示した電極構成ならびに表面３２の形状は例
に過ぎず、多数の代替構成を使用し得ることは明
らかである。１つの例として、もつと複雑な金属
被覆パターンを使つて、ゲート電極を直接金属被
覆し陰極電極４６には別のパターンの金属被覆領
域を用いることができる。
に過ぎず、多数の代替構成を使用し得ることは明
らかである。１つの例として、もつと複雑な金属
被覆パターンを使つて、ゲート電極を直接金属被
覆し陰極電極４６には別のパターンの金属被覆領
域を用いることができる。
陰極短絡部を設けるために、Ｐ導電型の第２ベ
ース領域２６の短絡用延長部５２が上方に向つて
主表面３２まで伸び、陰極電極４６と接触してい
る。本発明の１つの重要な側面は陰極短絡密度の
制御にある。陰極電極４６の第２ベース領域２６
に対する接触面積とN+陰極領域２８に対する接
触面積を含む陰極端子電極全体の接触面積との比
によつて陰極短絡密度が部分的に決定される。
ース領域２６の短絡用延長部５２が上方に向つて
主表面３２まで伸び、陰極電極４６と接触してい
る。本発明の１つの重要な側面は陰極短絡密度の
制御にある。陰極電極４６の第２ベース領域２６
に対する接触面積とN+陰極領域２８に対する接
触面積を含む陰極端子電極全体の接触面積との比
によつて陰極短絡密度が部分的に決定される。
第１図のデバイス１０はデバイス１０を通る順
方向電流のレベルにより、また包含される寄生
SCR構造の動作を抑止するためにとられた対策
に応じて、IGRまたはSCRのいずれかの特性を持
つことができる。このような各種対策は上記米国
特許出願第212181号、米国特許出願第367316号、
ならびに米国特許出願第365076号に説明されてい
る。
方向電流のレベルにより、また包含される寄生
SCR構造の動作を抑止するためにとられた対策
に応じて、IGRまたはSCRのいずれかの特性を持
つことができる。このような各種対策は上記米国
特許出願第212181号、米国特許出願第367316号、
ならびに米国特許出願第365076号に説明されてい
る。
簡単に要約すると前記したように、４層
PNPNサイリスタ構造は上側のNPNトランジス
タと下側のPNPトランジスタから成る２つのト
ランジスタによる相似回路によつて表わすことが
できる。NPNトランジスタのベースはPNPトラ
ンジスタのコレクタに接続され（そしてPNPト
ランジスタのコレクタの同一領域を構成し）、
PNPトランジスタのベースはNPNトランジスタ
のコレクタに相当している（そしてNPNトラン
ジスタのコレクタと同一の領域を構成している）。
PNPNサイリスタ構造は上側のNPNトランジス
タと下側のPNPトランジスタから成る２つのト
ランジスタによる相似回路によつて表わすことが
できる。NPNトランジスタのベースはPNPトラ
ンジスタのコレクタに接続され（そしてPNPト
ランジスタのコレクタの同一領域を構成し）、
PNPトランジスタのベースはNPNトランジスタ
のコレクタに相当している（そしてNPNトラン
ジスタのコレクタと同一の領域を構成している）。
この２つのトランジスタの特徴は各々ベース接
地電流利得を有していることである。そして２つ
の電流利得の和が１を超えたときはデバイス全体
が再生的になる。即ち導通状態にラツチされる。
この２つのベース接地電流利得の和が１より小さ
い場合にはデバイスは再生的でない。
地電流利得を有していることである。そして２つ
の電流利得の和が１を超えたときはデバイス全体
が再生的になる。即ち導通状態にラツチされる。
この２つのベース接地電流利得の和が１より小さ
い場合にはデバイスは再生的でない。
したがつて従来のSCR素子構造では、２つの
ベース接地電流利得の和は１より大きくされ、
SCRは再生的になる。従来のIGR構造ではこのよ
うな再生作用は望ましくなく、相似回路の２つの
トランジスタの特性を制御してそれらのベース接
地電流利得の和が１より小さくなるようにしてい
る。
ベース接地電流利得の和は１より大きくされ、
SCRは再生的になる。従来のIGR構造ではこのよ
うな再生作用は望ましくなく、相似回路の２つの
トランジスタの特性を制御してそれらのベース接
地電流利得の和が１より小さくなるようにしてい
る。
更に、周知の通り、２トランジスタによる相似
回路の上側のNPNトランジスタと下側のPNPト
ランジスタの両方のベース接地電流利得はデバイ
ス電流の増加とともに増加し、デバイス電流の減
少とともに減少する。この理由により、従来の
SCRは一定の保持電流定格を有し、それより下
ではデバイスは再生的でなくなりデバイスはター
ンオフする。更に上記理由により、従来のIGR構
造は最大電流定格を有し、それより上では寄生
SCRが不所望に導通状態にラツチされる。この
不所望な作用を制御し最小限にする各種の技術が
以前に開示されており、前記種々の米国特許出願
に要約されている。
回路の上側のNPNトランジスタと下側のPNPト
ランジスタの両方のベース接地電流利得はデバイ
ス電流の増加とともに増加し、デバイス電流の減
少とともに減少する。この理由により、従来の
SCRは一定の保持電流定格を有し、それより下
ではデバイスは再生的でなくなりデバイスはター
ンオフする。更に上記理由により、従来のIGR構
造は最大電流定格を有し、それより上では寄生
SCRが不所望に導通状態にラツチされる。この
不所望な作用を制御し最小限にする各種の技術が
以前に開示されており、前記種々の米国特許出願
に要約されている。
本発明によれば、適切な技術または技術の組み
合わせによりデバイス１０の各種領域の構成を制
御することによつて有用なデバイス構造が提供さ
れる。即ちデバイス１０は電流ゼロからモード切
替電流点までの動作電流に対してはIGRとして働
き、モード切替電流点からデバイスの最大電流範
囲までの動作電流に対してはSCRとして働く。
典型例としてモード切替点は１アンペアである。
合わせによりデバイス１０の各種領域の構成を制
御することによつて有用なデバイス構造が提供さ
れる。即ちデバイス１０は電流ゼロからモード切
替電流点までの動作電流に対してはIGRとして働
き、モード切替電流点からデバイスの最大電流範
囲までの動作電流に対してはSCRとして働く。
典型例としてモード切替点は１アンペアである。
重要なことはモード切替電流点はデバイスの意
図した動作電流範囲の一端又は他端ではなくて該
動作電流範囲内にある。SCRでは、それより小
さい電流ではデバイスがもはや再生的でなくなる
電流即ち保持電流がデバイスの動作電流範囲の下
端を定める。IGRの場合は、それより大きい電流
ではデバイスが不所望に導通モードにラツチされ
てしまつてゲート制御が失なわれる電流がデバイ
スの動作電流範囲の上端を定める。
図した動作電流範囲の一端又は他端ではなくて該
動作電流範囲内にある。SCRでは、それより小
さい電流ではデバイスがもはや再生的でなくなる
電流即ち保持電流がデバイスの動作電流範囲の下
端を定める。IGRの場合は、それより大きい電流
ではデバイスが不所望に導通モードにラツチされ
てしまつてゲート制御が失なわれる電流がデバイ
スの動作電流範囲の上端を定める。
混成デバイス１０の二重の性質を表わすために
IGR部分５４とSCR部分５６を第１図に示してあ
る。IGR部分５４では、チヤンネル部分３４を通
して導通が生じる。SCR部分５６では、Ｐ導電
型ベース領域２６を通して導通が生じる。
IGR部分５４とSCR部分５６を第１図に示してあ
る。IGR部分５４では、チヤンネル部分３４を通
して導通が生じる。SCR部分５６では、Ｐ導電
型ベース領域２６を通して導通が生じる。
更に詳しくは、IGRモードの動作中、ゲート電
極３６に正のゲート電圧が印加されて反転により
N+陰極領域２８とN-第１ベース領域２４との間
のチヤンネル部分３４の中にＮ型導通チヤンネル
を誘起したときにデバイス１０は順方向導通を支
持する。このモードの動作中、陰極領域２８から
の電子が誘起された導通チヤンネル３４を介して
N-導電型第１ベース領域２４の中に注入される。
同時に正孔がP+陽極領域２２からN-第１ベース
領域２４内に注入される。これらの電子と正孔は
N-第１ベース領域２４内でバイポーラ導通モー
ドで再接合する。したがつてN-第１ベース領域
２４は能動ベース領域として働くのに対して、第
２ベース領域２６は能動ベース領域として働かず
シールド・ベース領域として働くだけである。こ
のようにして、５４で表わしたIGR部分は能動動
作を行なう。
極３６に正のゲート電圧が印加されて反転により
N+陰極領域２８とN-第１ベース領域２４との間
のチヤンネル部分３４の中にＮ型導通チヤンネル
を誘起したときにデバイス１０は順方向導通を支
持する。このモードの動作中、陰極領域２８から
の電子が誘起された導通チヤンネル３４を介して
N-導電型第１ベース領域２４の中に注入される。
同時に正孔がP+陽極領域２２からN-第１ベース
領域２４内に注入される。これらの電子と正孔は
N-第１ベース領域２４内でバイポーラ導通モー
ドで再接合する。したがつてN-第１ベース領域
２４は能動ベース領域として働くのに対して、第
２ベース領域２６は能動ベース領域として働かず
シールド・ベース領域として働くだけである。こ
のようにして、５４で表わしたIGR部分は能動動
作を行なう。
デバイス１０をそのIGRモードでターンオフす
るためには、ゲート電極３６から正ゲート電圧を
除いて、導通チヤンネル３４を誘起しない。この
時点で、デバイス１０はもはや導通を維持しなく
なる。
るためには、ゲート電極３６から正ゲート電圧を
除いて、導通チヤンネル３４を誘起しない。この
時点で、デバイス１０はもはや導通を維持しなく
なる。
もつと大きな電流では、即ちモード切替電流点
より大きい電流では、SCR部分５６がMOSゲー
トSCRとして能動動作を行ない、導通モードに
ラツチされてゲート制御機能が失なわれる。
より大きい電流では、SCR部分５６がMOSゲー
トSCRとして能動動作を行ない、導通モードに
ラツチされてゲート制御機能が失なわれる。
SCRモードの動作は種々の方法で説明できる
が、デバイス１０のSCRモードの動作を説明す
る１つの方法は次の通りである。ゲート電極３６
を介して正ゲート電圧が印加されたとき、ゲート
絶縁層３８を横切る電界はゲート電極３６の下の
Ｐ導電型第２ベース領域２６の中にキヤリヤの空
乏を生じさせる。その結果、Ｐ導電型ベース領域
２６の中の空乏層はゲート３６の下のN+導電型
陰極領域２８により近く伸びる。これにより、２
トランジスタによる相似回路の上側のNPNトラ
ンジスタの非空乏Ｐ導電型ベース領域の、ゲート
電極３６の下の厚みが薄くなるので、その電流利
得が大きくなる。MOSゲートサイリスタでは、
ゲート・バイアスが大きくなるにつれて、上側の
NPNトランジスタのベース接地電流利得が大き
くなり、ついに上側のNPNトランジスタと下側
のPNPトランジスタのベース接地電流利得の和
が１を超える。この点で、N+陰極領域２８から
Ｐ導電型ベース領域２６へキヤリヤが強力に注入
され、デバイスがオン状態にスイツチングされ
る。一旦こうなるとゲート・バイアス電圧を除去
しても、PNPNサイリスタ構造に固有の自己保
持再生動作によりデバイス１０は阻止状態に戻る
ことはない。
が、デバイス１０のSCRモードの動作を説明す
る１つの方法は次の通りである。ゲート電極３６
を介して正ゲート電圧が印加されたとき、ゲート
絶縁層３８を横切る電界はゲート電極３６の下の
Ｐ導電型第２ベース領域２６の中にキヤリヤの空
乏を生じさせる。その結果、Ｐ導電型ベース領域
２６の中の空乏層はゲート３６の下のN+導電型
陰極領域２８により近く伸びる。これにより、２
トランジスタによる相似回路の上側のNPNトラ
ンジスタの非空乏Ｐ導電型ベース領域の、ゲート
電極３６の下の厚みが薄くなるので、その電流利
得が大きくなる。MOSゲートサイリスタでは、
ゲート・バイアスが大きくなるにつれて、上側の
NPNトランジスタのベース接地電流利得が大き
くなり、ついに上側のNPNトランジスタと下側
のPNPトランジスタのベース接地電流利得の和
が１を超える。この点で、N+陰極領域２８から
Ｐ導電型ベース領域２６へキヤリヤが強力に注入
され、デバイスがオン状態にスイツチングされ
る。一旦こうなるとゲート・バイアス電圧を除去
しても、PNPNサイリスタ構造に固有の自己保
持再生動作によりデバイス１０は阻止状態に戻る
ことはない。
このSCRモードの動作中、N-導電型第１ベー
ス領域２４とＰ導電型第２ベース領域２６はとも
に能動ベース領域として働き、バイポーラ導通を
支持する。
ス領域２４とＰ導電型第２ベース領域２６はとも
に能動ベース領域として働き、バイポーラ導通を
支持する。
上述の動作を行なうようにデバイス１０の各領
域を構成するための種々の方法がある。この結果
は好ましくは陰極短絡密度の制御によつて得られ
る。従来のIGR構造では、N+陰極領域２８が比
較的小さく、したがつてＰ導電型第２ベース領域
２６の短絡延長部５２の比較的大きな面積が陰極
金属被覆４６と接触して、陰極短絡密度を比較的
高くしている。従来のSCR構造では、比較的低
い陰極短絡密度を（比較的大きな陰極領域２８と
ともに）使用するのは所望のdv／dt特性を得る
のに必要な程度までである。本発明に従えば、当
業者が容易に理解し得るように陰極短絡密度の中
間的な値が用いられる。
域を構成するための種々の方法がある。この結果
は好ましくは陰極短絡密度の制御によつて得られ
る。従来のIGR構造では、N+陰極領域２８が比
較的小さく、したがつてＰ導電型第２ベース領域
２６の短絡延長部５２の比較的大きな面積が陰極
金属被覆４６と接触して、陰極短絡密度を比較的
高くしている。従来のSCR構造では、比較的低
い陰極短絡密度を（比較的大きな陰極領域２８と
ともに）使用するのは所望のdv／dt特性を得る
のに必要な程度までである。本発明に従えば、当
業者が容易に理解し得るように陰極短絡密度の中
間的な値が用いられる。
第１図のデバイス１０はDMOS技術を使つて
製造した基本的な垂直チヤンネル形デバイスとし
て描いてあるが、他の種々のデバイス構成を用い
ることができ第１図の構成は例示のためだけに示
してある。もう１つの変形としてターンオフ速度
を増大するために陽極短絡部を用いることもでき
る。第１図では煩雑にならないように陽極短絡部
を省略してある。「陽極短絡部」はデバイスのP+
陽極領域とそれに隣接したN-ベース領域２４と
の間の短絡部であり、N-ベース２４の下向きの
短絡延長部（図示しない）を陽極金属被覆４８と
接触させることによつて実現できる。陽極短絡部
はバイポーラ導通モードによりIGR（ならびに
SCR）のターンオフ速度の改善を助ける。特に、
IGRまたはSCRが導通している間は、能動ベース
領域として働くN-導電型第１ベース領域２４に
は過剰な電子と正孔がある。デバイスのターンオ
フ時に、これらの電子と正孔は一時的にN-ベー
ス領域２４の中に捕捉されてデバイスの導通時間
をのばすので、ターンオフ速度が低下する。N-
ベース領域２４内の過剰正孔はＰ導電型ベース領
域２６を通つて陰極電極４６に向つて出ていく。
しかし、陽極短絡部がない場合には、N-ベース
領域２４内の過剰電子に対する同様の経路がな
い。陽極短絡部を設けることによりこの特定の問
題は解消する。前記米国特許出願第212181号には
適当な陽極短絡構造が記載されている。従来の陽
極短絡部に対する代替構造が1981年11月23日出願
の米国特許出願第324245号（特願昭57−204693
号）に開示されている。米国特許出願第324245号
に開示された構造では、高濃度にドーピングされ
たN+拡散またはN++拡散領域がP+陽極領域の中
に点在し、これにより同様にデダイスのターンオ
フ時にN-導電型ベース領域２４内の過剰電子を
迅速に除去することができる。
製造した基本的な垂直チヤンネル形デバイスとし
て描いてあるが、他の種々のデバイス構成を用い
ることができ第１図の構成は例示のためだけに示
してある。もう１つの変形としてターンオフ速度
を増大するために陽極短絡部を用いることもでき
る。第１図では煩雑にならないように陽極短絡部
を省略してある。「陽極短絡部」はデバイスのP+
陽極領域とそれに隣接したN-ベース領域２４と
の間の短絡部であり、N-ベース２４の下向きの
短絡延長部（図示しない）を陽極金属被覆４８と
接触させることによつて実現できる。陽極短絡部
はバイポーラ導通モードによりIGR（ならびに
SCR）のターンオフ速度の改善を助ける。特に、
IGRまたはSCRが導通している間は、能動ベース
領域として働くN-導電型第１ベース領域２４に
は過剰な電子と正孔がある。デバイスのターンオ
フ時に、これらの電子と正孔は一時的にN-ベー
ス領域２４の中に捕捉されてデバイスの導通時間
をのばすので、ターンオフ速度が低下する。N-
ベース領域２４内の過剰正孔はＰ導電型ベース領
域２６を通つて陰極電極４６に向つて出ていく。
しかし、陽極短絡部がない場合には、N-ベース
領域２４内の過剰電子に対する同様の経路がな
い。陽極短絡部を設けることによりこの特定の問
題は解消する。前記米国特許出願第212181号には
適当な陽極短絡構造が記載されている。従来の陽
極短絡部に対する代替構造が1981年11月23日出願
の米国特許出願第324245号（特願昭57−204693
号）に開示されている。米国特許出願第324245号
に開示された構造では、高濃度にドーピングされ
たN+拡散またはN++拡散領域がP+陽極領域の中
に点在し、これにより同様にデダイスのターンオ
フ時にN-導電型ベース領域２４内の過剰電子を
迅速に除去することができる。
次に第１図の全体的な回路１２を考えると、電
気的負荷装置１４は最初に給電されたときは比較
的大きな突入電流が流れ、その後は比較的小さい
動作電流が流れる種類のものである。種々の負荷
装置が特定の特性を有しているが、例示のため第
１図の負荷装置１４は放電型電球のフイラメント
になつている。本発明によれば、回路１２の混成
スイツチング半導体デバイス１０には、保持電流
定格を特徴とする上記のような寄生PNPNサイ
リスタ構造が含まれている。この保持電流定格は
電気負荷装置１４の突入電流より小さく、負荷装
置１４の動作電流より大きい。
気的負荷装置１４は最初に給電されたときは比較
的大きな突入電流が流れ、その後は比較的小さい
動作電流が流れる種類のものである。種々の負荷
装置が特定の特性を有しているが、例示のため第
１図の負荷装置１４は放電型電球のフイラメント
になつている。本発明によれば、回路１２の混成
スイツチング半導体デバイス１０には、保持電流
定格を特徴とする上記のような寄生PNPNサイ
リスタ構造が含まれている。この保持電流定格は
電気負荷装置１４の突入電流より小さく、負荷装
置１４の動作電流より大きい。
動作については最初のターンオン時に、デバイ
ス１０のSCR部分５６が最初に作動されて負荷
装置１４に突入電流を供給する。その後、比較的
低い動作電流範囲ではデバイス１０のIGR部分５
４が動作を引き継いで、高速のデユーテイ・サイ
クルが制御されたスイツチングによつて負荷装置
１４の動作に所望の制御を与える。スイツチング
周波数はIGRの最大動作周波数までにすることが
でき、これは現在100KHz程度である。
ス１０のSCR部分５６が最初に作動されて負荷
装置１４に突入電流を供給する。その後、比較的
低い動作電流範囲ではデバイス１０のIGR部分５
４が動作を引き継いで、高速のデユーテイ・サイ
クルが制御されたスイツチングによつて負荷装置
１４の動作に所望の制御を与える。スイツチング
周波数はIGRの最大動作周波数までにすることが
でき、これは現在100KHz程度である。
前述の如く、IGRのスイツチング速度が不充分
であつて、MOSFETのようなもつと高速のスイ
ツチング・デバイスが必要な場合がある。本発明
によれば、この問題を解決する第２の形式の混成
デバイスが提供される。１つの実施例を第２図に
より説明し、もう１つの実施例を第３図により説
明する。
であつて、MOSFETのようなもつと高速のスイ
ツチング・デバイスが必要な場合がある。本発明
によれば、この問題を解決する第２の形式の混成
デバイスが提供される。１つの実施例を第２図に
より説明し、もう１つの実施例を第３図により説
明する。
第２図には第２の形式の混成電力スイツチング
半導体デバイス１１０が示してある。このデバイ
ス１１０では、同一半導体チツプ上に全体を１１
２で表わしたMOSFET部分と全体を１１４で表
わしたSCR部分が含まれている。MOSFET部分
１１２はもつと一般的には絶縁ゲート電界効果ト
ランジスタと呼ぶことができ、SCR部分１１４
はもつと一般的に絶縁ゲート・トリガー・サイリ
スタと呼ぶことができる。
半導体デバイス１１０が示してある。このデバイ
ス１１０では、同一半導体チツプ上に全体を１１
２で表わしたMOSFET部分と全体を１１４で表
わしたSCR部分が含まれている。MOSFET部分
１１２はもつと一般的には絶縁ゲート電界効果ト
ランジスタと呼ぶことができ、SCR部分１１４
はもつと一般的に絶縁ゲート・トリガー・サイリ
スタと呼ぶことができる。
一般に第２図のデバイス１１０は環状である
が、別のデバイス形状を使うことができる。第１
図のデバイス１０ではIGR構造とSCR構造は概略
図だけでは容易に区別できない点まで重なり合つ
ているのに対して、第２図の混成デバイス１１０
ではMOSFET部分１１２とSCR部分１１４はデ
バイス１１０全体の内の別々の区別可能な部分で
構成されている。但し、以下の詳細な説明で明ら
かになるように多数の要素が全体の混成デバイス
１１０に共通になつている。図示するように
MOSFET部分１１２は表面形状が方形の複数の
小さな単位セルで構成されているのに対して、
SCR部分はデバイス１１０の中心の１つの大き
なセルで構成されている。
が、別のデバイス形状を使うことができる。第１
図のデバイス１０ではIGR構造とSCR構造は概略
図だけでは容易に区別できない点まで重なり合つ
ているのに対して、第２図の混成デバイス１１０
ではMOSFET部分１１２とSCR部分１１４はデ
バイス１１０全体の内の別々の区別可能な部分で
構成されている。但し、以下の詳細な説明で明ら
かになるように多数の要素が全体の混成デバイス
１１０に共通になつている。図示するように
MOSFET部分１１２は表面形状が方形の複数の
小さな単位セルで構成されているのに対して、
SCR部分はデバイス１１０の中心の１つの大き
なセルで構成されている。
デバイス１１０を詳細に説明すると、デバイス
はシリコンのような半導体材料の本体１１６で構
成されており、本体１１６の向い合つた側に第１
および第２の（たとえば下と上）向い合つた主表
面１１８および１２０がある。本体１１６の主表
面１１８と１２０との間にはデバイス１１０の
MOSFET部分１１２およびSCR部分１１４に対
応する別々のMOSFET部分とSCR部分がある。
便宜上またわかりやすくするため、本明細書では
半導体本体の中の同じ部分を表わすのに同じ参照
番号１１２および１１４を用いる。
はシリコンのような半導体材料の本体１１６で構
成されており、本体１１６の向い合つた側に第１
および第２の（たとえば下と上）向い合つた主表
面１１８および１２０がある。本体１１６の主表
面１１８と１２０との間にはデバイス１１０の
MOSFET部分１１２およびSCR部分１１４に対
応する別々のMOSFET部分とSCR部分がある。
便宜上またわかりやすくするため、本明細書では
半導体本体の中の同じ部分を表わすのに同じ参照
番号１１２および１１４を用いる。
本体１１６には一方の導電型の第１ベース層１
２２たとえばN-ベース層が含まれている。第１
ベース層１２２の第１部分１２４はMOSFET部
分１１２に含まれており、第２部分１２６は
SCR部分１１４に含まれている。デバイス１１
０全体においては、N-第１ベース層１２２の第
１部分１２４がMOSFETのN-ドリフト領域を構
成し、N-第１ベース層１２２の第２部分１２６
かSCRのN-能動ベース領域を構成している。
２２たとえばN-ベース層が含まれている。第１
ベース層１２２の第１部分１２４はMOSFET部
分１１２に含まれており、第２部分１２６は
SCR部分１１４に含まれている。デバイス１１
０全体においては、N-第１ベース層１２２の第
１部分１２４がMOSFETのN-ドリフト領域を構
成し、N-第１ベース層１２２の第２部分１２６
かSCRのN-能動ベース領域を構成している。
本体１１６には更に、反対導電型に高濃度にド
ーピングされた第１主端子領域層１２８、たとえ
ばP+デバイス陽極領域１２８が含まれている。
このP+デバイス陽極領域１２８は第１（下側）主
表面１１８まで伸びて陽極電極金属被覆１３０と
オーム接触している。
ーピングされた第１主端子領域層１２８、たとえ
ばP+デバイス陽極領域１２８が含まれている。
このP+デバイス陽極領域１２８は第１（下側）主
表面１１８まで伸びて陽極電極金属被覆１３０と
オーム接触している。
P+陽極領域１２８はMOSFET部分１１２と
SCR部分１１４の両方に共通している。SCR部
分１１４内のP+陽極領域１２８は界面１３１で
N-第１ベース層１２２の第２部分１２６に接し
ている。この特定の構造を従来のSCRまたは
MOSゲートSCRと比較すると、この界面１３１
はSCRのP+陽極領域とそれに隣接したＮベース
領域との間のPN接合に対応する。デバイスの動
作中、P+陽極領域１２８からN-第１ベース層１
２２の第２部分１２６に正孔が注入され、この第
２部分１２６はSCR能動ベース領域として働く
ことができる。
SCR部分１１４の両方に共通している。SCR部
分１１４内のP+陽極領域１２８は界面１３１で
N-第１ベース層１２２の第２部分１２６に接し
ている。この特定の構造を従来のSCRまたは
MOSゲートSCRと比較すると、この界面１３１
はSCRのP+陽極領域とそれに隣接したＮベース
領域との間のPN接合に対応する。デバイスの動
作中、P+陽極領域１２８からN-第１ベース層１
２２の第２部分１２６に正孔が注入され、この第
２部分１２６はSCR能動ベース領域として働く
ことができる。
しかし、本発明の重要な一側面によれば、
MOSFET部分１１２では、P+陽極領域１２８は
N-ベース層１２２の第１部分１２４とは接しな
い。そのかわりに、一方の導電型の高濃度にドー
ピングされた埋込み層１３２、たとえばN+埋込
み層１３２が本体１１６のMOSFET部分１１２
内のN-第１ベース層１２２第１部分１２４とP+
陽極領域１２８との間に設けられている。この
N+埋込み層１３２はSCR部分１１４には設けら
れていない。図示のデバイス構造においてはN+
埋込み層は環状である。そしてデバイス１１０の
動作中、N+埋込み層１３２によつてP+陽極領域
１２８からN-第１ベース層１２２の第１部分１
２４への正孔の注入が防止されるので、この第１
部分１２４での過剰電荷キヤリヤの蓄積が防止さ
れ、第１部分１２４はMOSFETのN-ドリフト領
域としての性質を維持する。
MOSFET部分１１２では、P+陽極領域１２８は
N-ベース層１２２の第１部分１２４とは接しな
い。そのかわりに、一方の導電型の高濃度にドー
ピングされた埋込み層１３２、たとえばN+埋込
み層１３２が本体１１６のMOSFET部分１１２
内のN-第１ベース層１２２第１部分１２４とP+
陽極領域１２８との間に設けられている。この
N+埋込み層１３２はSCR部分１１４には設けら
れていない。図示のデバイス構造においてはN+
埋込み層は環状である。そしてデバイス１１０の
動作中、N+埋込み層１３２によつてP+陽極領域
１２８からN-第１ベース層１２２の第１部分１
２４への正孔の注入が防止されるので、この第１
部分１２４での過剰電荷キヤリヤの蓄積が防止さ
れ、第１部分１２４はMOSFETのN-ドリフト領
域としての性質を維持する。
P+陽極領域１２８とN+埋込み層１３２はとも
に高濃度にドーピングされているので、それらの
界面１３４は実質的にトンネル接合であり、これ
を横切つて当業者には周知のトンネル機構によつ
て導通が容易に行なわれる。したがつてこの接続
は本質的にオーム性である。
に高濃度にドーピングされているので、それらの
界面１３４は実質的にトンネル接合であり、これ
を横切つて当業者には周知のトンネル機構によつ
て導通が容易に行なわれる。したがつてこの接続
は本質的にオーム性である。
埋込み層１３２は従来の技術を用いて形成する
ことができる。たとえば、代表的な製造プロセス
は基板としてのP+陽極層１２８から始まる。埋
込み層１３２の位置をきめる（図示しない）適切
なマスクを通して適当な不純物即ちドーパント原
子が導入される。その後、マスクが除去され、部
分１２４と部分１２６の両方を含むN-第１ベー
ス層１２２が基板を構成するP+陽極領域１２８
の上にエピタキシヤル成長で形成される。図示さ
れているように、気相エピタキシヤル成長中のオ
ートドーピングにより埋込み層１３２は少しN-
第１ベース層１２２の第１部分１２４の中まで伸
びる。特にN-第１ベース層１２２を形成するた
めのエピタキシヤル成長の初期段階では、N+型
ドーパントの幾分かが気相に入つてからエピタキ
シヤル層の一部として沈着する。
ことができる。たとえば、代表的な製造プロセス
は基板としてのP+陽極層１２８から始まる。埋
込み層１３２の位置をきめる（図示しない）適切
なマスクを通して適当な不純物即ちドーパント原
子が導入される。その後、マスクが除去され、部
分１２４と部分１２６の両方を含むN-第１ベー
ス層１２２が基板を構成するP+陽極領域１２８
の上にエピタキシヤル成長で形成される。図示さ
れているように、気相エピタキシヤル成長中のオ
ートドーピングにより埋込み層１３２は少しN-
第１ベース層１２２の第１部分１２４の中まで伸
びる。特にN-第１ベース層１２２を形成するた
めのエピタキシヤル成長の初期段階では、N+型
ドーパントの幾分かが気相に入つてからエピタキ
シヤル層の一部として沈着する。
本体１１６には更に反対導電型の第２ベース領
域の第１部分１３６および第２部分１３８、たと
えばＰベース領域の部分が含まれている。
域の第１部分１３６および第２部分１３８、たと
えばＰベース領域の部分が含まれている。
第２ベース（Ｐベース）領域の第１部分１３６
は半導体本体１１６のMOSFET部分１１２に含
まれており、N-第１ベース層１２２の第１部分
１２４に接している。この第２ベース（Ｐベー
ス）領域の第１部分１３６はMOSFETシール
ド・ベース領域を構成する。
は半導体本体１１６のMOSFET部分１１２に含
まれており、N-第１ベース層１２２の第１部分
１２４に接している。この第２ベース（Ｐベー
ス）領域の第１部分１３６はMOSFETシール
ド・ベース領域を構成する。
第２ベース（Ｐベース）領域の第２部分１３８
は半導体本体１１６のSCR部分１１４に含まれ
ており、N-第１ベース層１２２の第２部分１２
６に接している。第２ベース（Ｐベース）領域の
第２部分１３８はSCR能動ベース領域を構成す
る。
は半導体本体１１６のSCR部分１１４に含まれ
ており、N-第１ベース層１２２の第２部分１２
６に接している。第２ベース（Ｐベース）領域の
第２部分１３８はSCR能動ベース領域を構成す
る。
本発明の実施例の構造では、第２ベース（Ｐベ
ース）領域の第１部分１３６および第２部分１３
８は第２ベース領域１４０のような同一の第２ベ
ース領域の一部で構成してもよく、あるいは例示
した第２ベース（Ｐベース）領域１４２，１４４
のような個別の島状第２ベース（Ｐベース）領域
で構成してもよい。例示した第２ベース領域１４
２は全体が半導体本体１１６のMOSFET部分１
１２の中にあり、第２ベース領域の第１部分１３
６′を含んでいる。例示した第２ベース領域１４
４も半導体本体１１６のMOSFET部分１１２の
中にあり、第２ベース領域の第１部分１３６″を
含んでいる。
ース）領域の第１部分１３６および第２部分１３
８は第２ベース領域１４０のような同一の第２ベ
ース領域の一部で構成してもよく、あるいは例示
した第２ベース（Ｐベース）領域１４２，１４４
のような個別の島状第２ベース（Ｐベース）領域
で構成してもよい。例示した第２ベース領域１４
２は全体が半導体本体１１６のMOSFET部分１
１２の中にあり、第２ベース領域の第１部分１３
６′を含んでいる。例示した第２ベース領域１４
４も半導体本体１１６のMOSFET部分１１２の
中にあり、第２ベース領域の第１部分１３６″を
含んでいる。
図示したデバイス１１０の特定の実施例では、
SCR部分１１４の中には第２ベース（Ｐベース）
領域の第２部分１３８が１つだけある。この第２
ベース領域の第２部分１３８は第２ベース（Ｐベ
ース）領域１４０の一部を構成しているだけであ
る。第２ベース領域１４０の一部はMOSFET部
分１１２の中にあり、一部はSCR部分１１４の
中にある。
SCR部分１１４の中には第２ベース（Ｐベース）
領域の第２部分１３８が１つだけある。この第２
ベース領域の第２部分１３８は第２ベース（Ｐベ
ース）領域１４０の一部を構成しているだけであ
る。第２ベース領域１４０の一部はMOSFET部
分１１２の中にあり、一部はSCR部分１１４の
中にある。
更に本体１１６には一方の導電型の第２主端子
領域の第１部分１４６および第２部分１４８が含
まれており、たとえばMOSFET部分１１２の場
合は高濃度にドーピングされたN+デバイス・ソ
ース領域１４６、SCR部分１１４の場合は高濃
度にドーピングされたN+デバイス陰極領域１４
８である。
領域の第１部分１４６および第２部分１４８が含
まれており、たとえばMOSFET部分１１２の場
合は高濃度にドーピングされたN+デバイス・ソ
ース領域１４６、SCR部分１１４の場合は高濃
度にドーピングされたN+デバイス陰極領域１４
８である。
更に詳しくは、MOSFETのソースを構成する
N+第２主端子領域の第１部分１４６は本体１６
１のMOSFET部分１１２に含まれており、第２
ベース（Ｐベース）領域の第１部分１３６に接し
ている。SCR陰極を構成するN+第２主端子領域
の第２部分１４８はSCR部分１１４に含まれ、
第２ベース（Ｐベース）領域の第２部分１３８に
接している。
N+第２主端子領域の第１部分１４６は本体１６
１のMOSFET部分１１２に含まれており、第２
ベース（Ｐベース）領域の第１部分１３６に接し
ている。SCR陰極を構成するN+第２主端子領域
の第２部分１４８はSCR部分１１４に含まれ、
第２ベース（Ｐベース）領域の第２部分１３８に
接している。
図示のデバイス構造からわかるように、N+第
２主端子領域の第１部分１４６および第２部分１
４８は、第２ベース（Ｐベース）領域１４０内に
含まれたN+第２主端子領域の第１部分１４６お
よび第２部分１４８のように同一の第２ベース領
域に含めることができる。あるいはそのかわり
に、半導体本体１１６のMOSFET部分１１２内
の第２ベース（Ｐベース）領域１４２および１４
４にそれぞれ含まれている例示したN+第２主端
子領域の第１部分１４６′および１４６″のよう
に、N+第２主端子領域の部分を別個の第２ベー
ス（Ｐベース）領域に含めることもできる。
２主端子領域の第１部分１４６および第２部分１
４８は、第２ベース（Ｐベース）領域１４０内に
含まれたN+第２主端子領域の第１部分１４６お
よび第２部分１４８のように同一の第２ベース領
域に含めることができる。あるいはそのかわり
に、半導体本体１１６のMOSFET部分１１２内
の第２ベース（Ｐベース）領域１４２および１４
４にそれぞれ含まれている例示したN+第２主端
子領域の第１部分１４６′および１４６″のよう
に、N+第２主端子領域の部分を別個の第２ベー
ス（Ｐベース）領域に含めることもできる。
本体１１６には第１チヤンネル部分１５０およ
び第２チヤンネル部分１５２も含まれている。更
に詳しく説明すると、第１チヤンネル部分１５０
は半導体本体１１６のMOSFET部分１１２中の
第２ベース（Ｐベース）領域の第１部分１３６に
含まれ、第２チヤンネル部分１５２は半導体本体
１１６のSCR部分１１４中の第２ベース（Ｐベ
ース）領域の第２部分１３８に含まれている。
び第２チヤンネル部分１５２も含まれている。更
に詳しく説明すると、第１チヤンネル部分１５０
は半導体本体１１６のMOSFET部分１１２中の
第２ベース（Ｐベース）領域の第１部分１３６に
含まれ、第２チヤンネル部分１５２は半導体本体
１１６のSCR部分１１４中の第２ベース（Ｐベ
ース）領域の第２部分１３８に含まれている。
第１チヤンネル部分１５０をもつと詳細に検討
すると、この第１チヤンネル部分１５０は
MOSFETの制御可能な導通チヤンネルを構成
し、本体１１６の表面に接した第１チヤンネル表
面１５４から第２ベース（Ｐベース）領域の第１
部分１３６内に伸びている。図示した実施例で
は、DMOS製造技術を使つて、第１チヤンネル
表面１５４が本体１１６の第２（上側）主表面１
２０に接している。MOSFETのソース領域とし
て働くN+第２主端子領域の第１部分１４６とN-
第１ベース層１２２の第１部分１２４は相互に間
隔を置いて配置され、それらの間に第１チヤンネ
ル部分１５０の範囲を定めている。
すると、この第１チヤンネル部分１５０は
MOSFETの制御可能な導通チヤンネルを構成
し、本体１１６の表面に接した第１チヤンネル表
面１５４から第２ベース（Ｐベース）領域の第１
部分１３６内に伸びている。図示した実施例で
は、DMOS製造技術を使つて、第１チヤンネル
表面１５４が本体１１６の第２（上側）主表面１
２０に接している。MOSFETのソース領域とし
て働くN+第２主端子領域の第１部分１４６とN-
第１ベース層１２２の第１部分１２４は相互に間
隔を置いて配置され、それらの間に第１チヤンネ
ル部分１５０の範囲を定めている。
やはりMOSFET部分１１２の中で、第１チヤ
ンネル部分１５０′および１５０″は同様に付加的
な第１チヤンネル表面１５４′および１５４″から
第２ベース（Ｐベース）領域１４２および１４４
内に伸びている。
ンネル部分１５０′および１５０″は同様に付加的
な第１チヤンネル表面１５４′および１５４″から
第２ベース（Ｐベース）領域１４２および１４４
内に伸びている。
第２チヤンネル部分１５２について考えると、
この第２チヤンネル部分１５２は半導体本体１１
６のSCR部分１１４に含まれており、SCRの導
通をトリガする空乏領域を支持する役目を果す。
第２チヤンネル部分１５２はやはり本体１１６の
表面に接している第２チヤンネル表面１５６から
第２ベース（Ｐベース）領域の第２部分１３８内
に伸びている。SCRの陰極の役目を果すN+第２
主端子領域の第２部分１４８とN-第１ベース層
１２２の第２部分１２６とは間隔を置いて配置さ
れ、それらの間に第２チヤンネル部分１５２の範
囲を定めている。
この第２チヤンネル部分１５２は半導体本体１１
６のSCR部分１１４に含まれており、SCRの導
通をトリガする空乏領域を支持する役目を果す。
第２チヤンネル部分１５２はやはり本体１１６の
表面に接している第２チヤンネル表面１５６から
第２ベース（Ｐベース）領域の第２部分１３８内
に伸びている。SCRの陰極の役目を果すN+第２
主端子領域の第２部分１４８とN-第１ベース層
１２２の第２部分１２６とは間隔を置いて配置さ
れ、それらの間に第２チヤンネル部分１５２の範
囲を定めている。
第２図のデバイス１１０に於いては、第１およ
び第２のチヤンネル表面はDMOS製造と同様に
半導体本体１１６の第２（上側）主表面１２０と
同一の面内にある。しかし、VMOS形式のデバ
イスのように変形が可能であることは明らかであ
る。
び第２のチヤンネル表面はDMOS製造と同様に
半導体本体１１６の第２（上側）主表面１２０と
同一の面内にある。しかし、VMOS形式のデバ
イスのように変形が可能であることは明らかであ
る。
半導体本体１１６の上側主表面１２０をおおつ
ているのはゲート電極および陰極金属被覆の構造
であるが、その全体を１５８で表わしており、詳
細を以下に説明する。本体１１６の上側主表面１
２０を図示する便宜上、図ではゲート電極および
陰極金属被覆の構造を更に破断して上側表面１２
０を露出させている。しかしデバイスの実際の物
理的構成では、構造１５８は本体１１６の上側表
面１２０を完全におおつている。
ているのはゲート電極および陰極金属被覆の構造
であるが、その全体を１５８で表わしており、詳
細を以下に説明する。本体１１６の上側主表面１
２０を図示する便宜上、図ではゲート電極および
陰極金属被覆の構造を更に破断して上側表面１２
０を露出させている。しかしデバイスの実際の物
理的構成では、構造１５８は本体１１６の上側表
面１２０を完全におおつている。
詳細に述べると、デバイス１１０の構造１５８
には第１および第２の絶縁されたゲート電極１６
０および１６２が含まれており、これらはそれぞ
れデバイス１１０のMOSFET部分１１２および
SCR部分１１４内の第１および第２のチヤンネ
ル表面１５４および１５６の上にそれぞれ配置さ
れている。第１図のデバイス１０と同様、絶縁ゲ
ート電極１６０および１６２はそれぞれその下に
ある（そして該電極を囲んでいる）ゲート酸化物
層１６４および１６６によつて半導体本体１１６
から絶縁されている。ゲート酸化物層１６４およ
び１６６はたとえば二酸化シリコンまたは窒化シ
リコンで構成される。ゲート電極１６０および１
６２自体はたとえば当業者には周知のようにアル
ミニウムまたはいずれかの導電型の高濃度にドー
ピングされた多結晶シリコンで構成することがで
きる。ゲート電極１６０および１６２は（図示し
ない）遠隔ゲート接触端子に接続され、また３端
子デバイスの場合は一緒に接続されて（図示しな
い）単一ゲート端子を形成する。
には第１および第２の絶縁されたゲート電極１６
０および１６２が含まれており、これらはそれぞ
れデバイス１１０のMOSFET部分１１２および
SCR部分１１４内の第１および第２のチヤンネ
ル表面１５４および１５６の上にそれぞれ配置さ
れている。第１図のデバイス１０と同様、絶縁ゲ
ート電極１６０および１６２はそれぞれその下に
ある（そして該電極を囲んでいる）ゲート酸化物
層１６４および１６６によつて半導体本体１１６
から絶縁されている。ゲート酸化物層１６４およ
び１６６はたとえば二酸化シリコンまたは窒化シ
リコンで構成される。ゲート電極１６０および１
６２自体はたとえば当業者には周知のようにアル
ミニウムまたはいずれかの導電型の高濃度にドー
ピングされた多結晶シリコンで構成することがで
きる。ゲート電極１６０および１６２は（図示し
ない）遠隔ゲート接触端子に接続され、また３端
子デバイスの場合は一緒に接続されて（図示しな
い）単一ゲート端子を形成する。
デバイス１１０のMOSFET部分１１２に含ま
れている第１ゲート電極１６０は、ゲート電圧が
それに印加されたとき反転プロセスにより、
MOSFETのソース領域として働くN+第２主端子
領域の第１部分１４６とMOSFETのN-ドリフト
領域として働くN-第１ベース層１２２の第１部
分１２４との間に伸びた第１チヤンネル部分１５
０にＮ導電型導通チヤンネルを誘起するように構
成されている。
れている第１ゲート電極１６０は、ゲート電圧が
それに印加されたとき反転プロセスにより、
MOSFETのソース領域として働くN+第２主端子
領域の第１部分１４６とMOSFETのN-ドリフト
領域として働くN-第１ベース層１２２の第１部
分１２４との間に伸びた第１チヤンネル部分１５
０にＮ導電型導通チヤンネルを誘起するように構
成されている。
デバイス１１０のSCR部分１１４に含まれた
第２ゲート電極１６２も同様に、ゲート電圧がそ
れに印加されたとき第２ベース（Ｐベース）層の
第２部分１３８のチヤンネル部分１５２にサイリ
スタ導通トリガ空乏領域を形成するように構成さ
れている。
第２ゲート電極１６２も同様に、ゲート電圧がそ
れに印加されたとき第２ベース（Ｐベース）層の
第２部分１３８のチヤンネル部分１５２にサイリ
スタ導通トリガ空乏領域を形成するように構成さ
れている。
デバイス１１０のMOSFET部分１１２には更
に、第１チヤンネル表面１５４′および１５４″の
上に配置された別の第１ゲート電極１６０′が含
まれている。
に、第１チヤンネル表面１５４′および１５４″の
上に配置された別の第１ゲート電極１６０′が含
まれている。
デバイス１１０の端子構造を完成するためにデ
バイス１１０の陰極（またはソース）金属被覆１
７０が第２主表面１２０に設けられて、デバイス
１１０のMOSFET部分１１２内のN+ソース領域
１４６，１４６′および１４６″とオーム接触し、
またデバイス１１０のSCR部分１１４内のN+陰
極領域１４８とオーム接触している。
バイス１１０の陰極（またはソース）金属被覆１
７０が第２主表面１２０に設けられて、デバイス
１１０のMOSFET部分１１２内のN+ソース領域
１４６，１４６′および１４６″とオーム接触し、
またデバイス１１０のSCR部分１１４内のN+陰
極領域１４８とオーム接触している。
電力MOSFETのN+ソース−Ｐベース間短絡部
とSCRのN+陰極−Ｐベース間短絡部を作るため
の通常の必要条件を満足するように、第２ベース
（Ｐベース）領域１４４，１４２および１４０の
短絡延長部１７２，１７４および１７６が設けら
れ、やはりデバイスの陰極（またはソース）金属
被覆１７０とオーム接触している。
とSCRのN+陰極−Ｐベース間短絡部を作るため
の通常の必要条件を満足するように、第２ベース
（Ｐベース）領域１４４，１４２および１４０の
短絡延長部１７２，１７４および１７６が設けら
れ、やはりデバイスの陰極（またはソース）金属
被覆１７０とオーム接触している。
第１図のデバイス１０と同様に、第２図の混成
デバイス１１０のSCR部分１１４の陰極短絡密
度を制御して、SCR部分１１４が予め定められ
た保持電流定格を持ち、それより低い電流では
SCR部分１１４は再生的でないが、MOSFET部
分１１２は自由に動作するようにする。デバイス
のSCR部分１１４ではサイリスタの４層PNPN
構造の特性が維持される。
デバイス１１０のSCR部分１１４の陰極短絡密
度を制御して、SCR部分１１４が予め定められ
た保持電流定格を持ち、それより低い電流では
SCR部分１１４は再生的でないが、MOSFET部
分１１２は自由に動作するようにする。デバイス
のSCR部分１１４ではサイリスタの４層PNPN
構造の特性が維持される。
しかしデバイスのMOSFET部分１１２ではP+
陽極層１２８とオーム接触するN+埋込み層１３
２によつて、P+陽極領域１２８からN-第１ベー
ス層１２２の第１部分１２４への正孔の注入が防
止されるので、部分１２４中での過剰電荷キヤリ
ヤの蓄積が防止され、部分１２４のMOSFETの
Ｎドリフト領域としての特性が維持される。この
蓄積が起り得るものとすれば、これはMOSFET
の特性ではなく、前に要約したようにIGRに特有
のものである。
陽極層１２８とオーム接触するN+埋込み層１３
２によつて、P+陽極領域１２８からN-第１ベー
ス層１２２の第１部分１２４への正孔の注入が防
止されるので、部分１２４中での過剰電荷キヤリ
ヤの蓄積が防止され、部分１２４のMOSFETの
Ｎドリフト領域としての特性が維持される。この
蓄積が起り得るものとすれば、これはMOSFET
の特性ではなく、前に要約したようにIGRに特有
のものである。
デバイス１１２の構造を完成するために、P+
導電型の共通ガードリング１８２がデバイスの第
２主表面１２０の所でMOSFET部分１１２と
SCR部分１１４の両方を取り囲んでいる。この
ようにしてSCRとMOSFETの両方の特性を有効
に実現しつつ、使用チツプ面積を小さくできる。
更に２つの素子即ちMOSFET部分１１２とSCR
部分１１４の製造には完全に同一技術を用い得
る。
導電型の共通ガードリング１８２がデバイスの第
２主表面１２０の所でMOSFET部分１１２と
SCR部分１１４の両方を取り囲んでいる。この
ようにしてSCRとMOSFETの両方の特性を有効
に実現しつつ、使用チツプ面積を小さくできる。
更に２つの素子即ちMOSFET部分１１２とSCR
部分１１４の製造には完全に同一技術を用い得
る。
最後に第３図には混成電力スイツチング半導体
デバイス３１０のもう１つの実施例を示してあ
る。このデバイス３１０では、全体を３１２で表
わしたMOSFET部分と全体を３１４で表わした
SCR部分が同一半導体チツプ上に共通ガードリ
ング３８２の内側に形成される。第３図の混成デ
バイス３１０には第２図の混成素子デバイスに対
して多くの類似点があるので、便宜上第２図で対
応する要素を表わすために用いた参照番号を第３
図でも用いている。但し、第２図では「100」番
を用いているのに対して第３図では「300」番台
を用いている。更に、第３図のデバイス３１０は
第２図のデバイス１１０と類似しているので、デ
バイスの詳細な説明を全体的に繰り返すことはし
ない。
デバイス３１０のもう１つの実施例を示してあ
る。このデバイス３１０では、全体を３１２で表
わしたMOSFET部分と全体を３１４で表わした
SCR部分が同一半導体チツプ上に共通ガードリ
ング３８２の内側に形成される。第３図の混成デ
バイス３１０には第２図の混成素子デバイスに対
して多くの類似点があるので、便宜上第２図で対
応する要素を表わすために用いた参照番号を第３
図でも用いている。但し、第２図では「100」番
を用いているのに対して第３図では「300」番台
を用いている。更に、第３図のデバイス３１０は
第２図のデバイス１１０と類似しているので、デ
バイスの詳細な説明を全体的に繰り返すことはし
ない。
第３図の混成デバイス３１０と第２図の混成デ
バイス１１０との間の主要な相違点は、第２図の
デバイスのMOSFET部分１１２の中に含まれて
いるN+埋込み層１３２が第３図の混成デバイス
３１０には含まれていないということである。第
３図のデバイス３１０では、第１主端子領域層３
９０に導電型の異なる第１の部分３９２および第
２の部分３９４がある。更に詳しく言えば、第１
主端子領域層３９０の第１部分３９２はデバイス
３１０のMOSFET部分３１２の中にだけ含まれ
ており、N+MOSFETドレイン電極領域である。
このN+部分３９２はN-第１ベース層３２２の第
１部分３２４と接しており、第１（下側）主表面
３１８まで伸びてデバイスの陽極金属被覆３３０
とオーム接触している。
バイス１１０との間の主要な相違点は、第２図の
デバイスのMOSFET部分１１２の中に含まれて
いるN+埋込み層１３２が第３図の混成デバイス
３１０には含まれていないということである。第
３図のデバイス３１０では、第１主端子領域層３
９０に導電型の異なる第１の部分３９２および第
２の部分３９４がある。更に詳しく言えば、第１
主端子領域層３９０の第１部分３９２はデバイス
３１０のMOSFET部分３１２の中にだけ含まれ
ており、N+MOSFETドレイン電極領域である。
このN+部分３９２はN-第１ベース層３２２の第
１部分３２４と接しており、第１（下側）主表面
３１８まで伸びてデバイスの陽極金属被覆３３０
とオーム接触している。
第１主端子領域層３９０の第２部分３９４はデ
バイス３１０のSCR部分３１４に含まれたP+陽
極領域である。このP+陽極領域３９４はN-第１
ベース層３２２の第２部分３２６に接しており、
やはりデバイス３１０の第１（下側）主表面３１
８まで伸びてデバイスの陽極金属被覆３３０とオ
ーム接触している。
バイス３１０のSCR部分３１４に含まれたP+陽
極領域である。このP+陽極領域３９４はN-第１
ベース層３２２の第２部分３２６に接しており、
やはりデバイス３１０の第１（下側）主表面３１
８まで伸びてデバイスの陽極金属被覆３３０とオ
ーム接触している。
このように、MOSFET部分３１２とSCR部分
３１４とが単一の混成デバイス３１０を構成し、
共通のガードリング３８２の内側に形成されてい
る。単一の陽極金属被覆層３３０と単一の陰極金
属被覆層３７０は混成デバイス３１０の
MOSFET部分３１２とSCR部分３１４の両方に
使用されている。
３１４とが単一の混成デバイス３１０を構成し、
共通のガードリング３８２の内側に形成されてい
る。単一の陽極金属被覆層３３０と単一の陰極金
属被覆層３７０は混成デバイス３１０の
MOSFET部分３１２とSCR部分３１４の両方に
使用されている。
第３図のデバイス３１０は従来の技術を使つて
形成することができる。たとえば、普通の製造プ
ロセスは基板としての半導体本体３１６全体から
開始され、N-第１ベース層３２２の形成のため
に最初は一様にN-導電型にドーピングされる。
次に本体３１６の第１（下側）主表面３１８と第
２（上側）主表面３２０から拡散、イオン打込み
等の適切なプロセスを使つて、N-第１ベース層
３２２の他に種々のデバイス領域が形成される。
たとえば別個のマスキング・ステツプと拡散ステ
ツプを用いて、N+領域３９２およびP+領域３９
４が拡散により本体３１６の第１（下側）主表面
３１８に導入される。同様に二重拡散技術を使つ
て、Ｐ導電型第２ベース領域３４０，３４２およ
び３４４、ならびにN+陰極端子領域およびソー
ス端子領域３４８，３４６′および３４６″が半導
体本体３１６の第２（上側）主表面３２０に導入
される。
形成することができる。たとえば、普通の製造プ
ロセスは基板としての半導体本体３１６全体から
開始され、N-第１ベース層３２２の形成のため
に最初は一様にN-導電型にドーピングされる。
次に本体３１６の第１（下側）主表面３１８と第
２（上側）主表面３２０から拡散、イオン打込み
等の適切なプロセスを使つて、N-第１ベース層
３２２の他に種々のデバイス領域が形成される。
たとえば別個のマスキング・ステツプと拡散ステ
ツプを用いて、N+領域３９２およびP+領域３９
４が拡散により本体３１６の第１（下側）主表面
３１８に導入される。同様に二重拡散技術を使つ
て、Ｐ導電型第２ベース領域３４０，３４２およ
び３４４、ならびにN+陰極端子領域およびソー
ス端子領域３４８，３４６′および３４６″が半導
体本体３１６の第２（上側）主表面３２０に導入
される。
第３図のデバイス３１０は第２図のデバイス１
１０と基本的に同様に動作する。デバイス３１０
のMOSFET部分３１２ではユニポーラ導通モー
ドが維持され、第１主端子領域３９０のN+第１
部分３９２からN-第１ベース層３２２の第１部
分３２４へ正孔を注入する機構はない。他方、デ
バイス３１０のSCR部分３１２内では、SCRの
４層PNPN構造特性が定められる。デバイスの
順方向導通状態において、第１主端子領域層３９
０のP+第２部分３９４からN-第１ベース層３２
２の第２部分３２６に正孔が注入される。
１０と基本的に同様に動作する。デバイス３１０
のMOSFET部分３１２ではユニポーラ導通モー
ドが維持され、第１主端子領域３９０のN+第１
部分３９２からN-第１ベース層３２２の第１部
分３２４へ正孔を注入する機構はない。他方、デ
バイス３１０のSCR部分３１２内では、SCRの
４層PNPN構造特性が定められる。デバイスの
順方向導通状態において、第１主端子領域層３９
０のP+第２部分３９４からN-第１ベース層３２
２の第２部分３２６に正孔が注入される。
以上、本発明の特定の実施例を図示し説明して
きたが、当業者が多数の変形と変更を行ない得る
ことは明らかである。たとえば、本発明は相補的
なデバイス、つまり本明細書のＮ型領域をＰ型領
域に変えＰ型領域をＮ型領域に変えたものに適用
できる。このため請求範囲は本発明の頁の精神と
範囲に入る変形や変更をすべて包含することを意
図してある。
きたが、当業者が多数の変形と変更を行ない得る
ことは明らかである。たとえば、本発明は相補的
なデバイス、つまり本明細書のＮ型領域をＰ型領
域に変えＰ型領域をＮ型領域に変えたものに適用
できる。このため請求範囲は本発明の頁の精神と
範囲に入る変形や変更をすべて包含することを意
図してある。
第１図は本発明によるIGR／SCR混成電力スイ
ツチング半導体デバイスの断面斜視図と該デバイ
スに接続される本発明の実施回路とを示す概略図
である。第２図は本発明によるMOSFET／SCR
混成電力スイツチング半導体デバイスの一実施例
の概略断面斜視図である。第３図は本発明による
MOSFET／SCR混成電力スイツチング半導体デ
バイスのもう１つの実施例の同様な概略断面斜視
図である。 （符号の説明）、１０……IGR／SCR混成電力
スイツチング半導体デバイス、１２……電気回
路、１４……電気負荷装置、２０……半導体材料
の本体、２２……陽極領域、２４……第１ベース
領域、２６……第２ベース領域、２８……陰極領
域、３０……チヤンネル表面、３４……チヤンネ
ル部分、３６……絶縁ゲート電極、４０……ゲー
ト端子、４２……陰極端子、４４……陽極端子、
４６……陰極端子電極、４８……陽極端子電極、
５４……IGR部分、１１０，３１０……混成電力
スイツチング半導体デバイス、１１２，３１２…
…MOSFET部分、１１４，３１４……SCR部
分、１１６，３１６……半導体材料の本体、１１
８，３１８……第１の主表面、１２０，３２０…
…第２の主表面、１２２，３２２……第１ベース
層、１２４，３２４……第１ベース層の第１部
分、１２６，３２６……第１ベース層の第２部
分、１２８……第１主端子領域層、１３２……埋
込み層、１３６，１３６′，１３６″，３３６，３
３６′，３３６″……第２ベース領域の第１部分、
１３８，３３８……第２ベース領域の第２部分、
１４０，３４０……第２ベース領域、１４２，１
４４，３４２，３４４……個別の島状第２ベース
領域、１４６，３４６……第２主端子領域の第１
部分、１４８，３４８……第２主端子領域の第２
部分、１５０，３５０……第１チヤンネル部分、
１５２，３５２……第２チヤンネル部分、１６
０，１６２，３６０，３６２……絶縁ゲート電
極、３９０……第１主端子領域層、３９２……第
１主端子領域層の第１部分、３９４……第１主端
子領域層の第２部分。
ツチング半導体デバイスの断面斜視図と該デバイ
スに接続される本発明の実施回路とを示す概略図
である。第２図は本発明によるMOSFET／SCR
混成電力スイツチング半導体デバイスの一実施例
の概略断面斜視図である。第３図は本発明による
MOSFET／SCR混成電力スイツチング半導体デ
バイスのもう１つの実施例の同様な概略断面斜視
図である。 （符号の説明）、１０……IGR／SCR混成電力
スイツチング半導体デバイス、１２……電気回
路、１４……電気負荷装置、２０……半導体材料
の本体、２２……陽極領域、２４……第１ベース
領域、２６……第２ベース領域、２８……陰極領
域、３０……チヤンネル表面、３４……チヤンネ
ル部分、３６……絶縁ゲート電極、４０……ゲー
ト端子、４２……陰極端子、４４……陽極端子、
４６……陰極端子電極、４８……陽極端子電極、
５４……IGR部分、１１０，３１０……混成電力
スイツチング半導体デバイス、１１２，３１２…
…MOSFET部分、１１４，３１４……SCR部
分、１１６，３１６……半導体材料の本体、１１
８，３１８……第１の主表面、１２０，３２０…
…第２の主表面、１２２，３２２……第１ベース
層、１２４，３２４……第１ベース層の第１部
分、１２６，３２６……第１ベース層の第２部
分、１２８……第１主端子領域層、１３２……埋
込み層、１３６，１３６′，１３６″，３３６，３
３６′，３３６″……第２ベース領域の第１部分、
１３８，３３８……第２ベース領域の第２部分、
１４０，３４０……第２ベース領域、１４２，１
４４，３４２，３４４……個別の島状第２ベース
領域、１４６，３４６……第２主端子領域の第１
部分、１４８，３４８……第２主端子領域の第２
部分、１５０，３５０……第１チヤンネル部分、
１５２，３５２……第２チヤンネル部分、１６
０，１６２，３６０，３６２……絶縁ゲート電
極、３９０……第１主端子領域層、３９２……第
１主端子領域層の第１部分、３９４……第１主端
子領域層の第２部分。
Claims (1)
- 【特許請求の範囲】 １ IGFET／絶縁ゲート・トリガー・サイリス
タ混成電力スイツチング半導体デバイスに於い
て、 電界効果トランジスタ部分とサイリスタ部分を
含む半導体材料の本体であつて、その向い合つた
両面に第１および第２の対向する主表面をそなえ
た半導体材料本体と、 一方導電型の第１ベース層であつて、上記電界
効果トランジスタ部分に含まれていてドリフト領
域を構成する第１部分、および上記サイリスタ部
分に含まれていて能動ベース領域を構成する第２
部分を持つ第１ベース層と、 反対導電型に高濃度にドーピングされ、上記電
界効果トランジスタ部分と上記サイリスタ部分の
両方に共通しており、上記サイリスタ部分の中の
上記第１ベース層の第２部分に接しており、かつ
上記第１主表面まで伸びた第１主端子領域層と、 一方導電型に高濃度にドーピングされた埋込み
層であつて、上記電界効果トランジスタ部分中で
上記第１ベース層の第１部分と上記第１主端子領
域層との間に含まれており、上記サイリスタ部分
中の上記第１ベース層の第２部分と上記第１主端
子領域層との間には含まれていない埋込み層と、 反対導電型の第２ベース領域の第１部分および
第２部分であつて、第１部分は上記電界効果トラ
ンジスタ部分に含まれて上記第１ベース層の第１
部分に接していてシールド・ベース領域を構成
し、第２部分は上記サイリスタ部分に含まれて上
記第１ベース層の第２部分に接していて能動ベー
ス領域を構成する第２ベース領域の第１部分およ
び第２部分と、 一方導電型の第２主端子領域の第１部分および
第２部分であつて、第１部分は上記電界効果トラ
ンジスタ部分に含まれて上記第２ベース領域の第
１部分に接しており、第２部分は上記サイリスタ
部分に含まれて上記第２ベース領域第２部分に接
している第２主端子領域の第１部分および第２部
分と、 第１チヤンネル部分および第２チヤンネル部分
であつて、第１チヤンネル部分は上記電界効果ト
ランジスタ部分の上記第２ベース領域の第１部分
の中に含まれ、上記第２主端子領域の第１部分と
上記第１ベース層の第１部分とがそれらの間に第
１チヤンネル部分の範囲を定めるように間隔を置
いて配置され、第２チヤンネル部分は上記サイリ
スタ部分の上記第２ベース領域の第２部分の中に
含まれ、上記第２主端子領域の第２部分と上記第
１ベース層の第２部分とがそれらの間に第２チヤ
ンネル部分の範囲を定めるように間隔を置いて配
置されている第１チヤンネル部分および第２チヤ
ンネル部分と、 上記第１および第２のチヤンネル部分の上にそ
れぞれ配置されてそれらから絶縁分離された第１
および第２のゲート電極であつて、第１ゲート電
極はそれにゲート電圧が印加されたとき上記第２
主端子領域の第１部分と上記第１ベース層の第１
部分との間に伸びる一方導電型の導通チヤンネル
を上記第１チヤンネル部分に誘起するように構成
され、第２ゲート電極も同様にそれにゲート電圧
が印加されたとき上記第２チヤンネル部分にサイ
リスタ導通トリガー空乏領域を誘起するように構
成されている第１および第２のゲート電極とを有
することを特徴とするIFGET／絶縁ゲート・ト
リガー・サイリスタ混成電力スイツチング半導体
デバイス。 ２ 特許請求の範囲第１項記載のIGFET／絶縁
ゲート・トリガー・サイリスタ混成電力スイツチ
ング半導体デバイスに於いて、上記電界効果トラ
ンジスタ部分と上記サイリスタ部分にそれぞれ含
まれている上記第２ベース領域の第１部分と第２
部分が同じ第２ベース領域の部分を構成している
IGFET／絶縁ゲート・トリガー・サイリスタ混
成電力スイツチング半導体デバイス。 ３ 特許請求の範囲第１項記載のIGFET／絶縁
ゲート・トリガー・サイリスタ混成電力スイツチ
ング半導体デバイスに於いて、上記電界効果トラ
ンジスタ部分と上記サイリスタ部分にそれぞれ含
まれた上記第２ベース領域の第１部分と第２部分
が上記第１ベース層の中に互いに隔たつて配置さ
れた個別の島状の第２ベース領域で構成されてい
るIGFET／絶縁ゲート・トリガー・サイリスタ
混成電力スイツチング半導体デバイス。 ４ 特許請求の範囲第１項記載のIGFET／絶縁
ゲート・トリガー・サイリスタ混成電力スイツチ
ング半導体デバイスに於いて、上記第１ベース層
がＮ導電型であり、上記第２ベース領域がＰ導電
型であり、上記第１主端子領域層はＰ導電型であ
つて上記デバイスの陽極領域を構成し、かつ上記
第２主端子領域はＮ導電型であつて上記デバイス
の陰極領域を構成するIGFET／絶縁ゲート・ト
リガー・サイリスタ混成電力スイツチング半導体
デバイス。 ５ IGFET／絶縁ゲート・トリガー・サイリス
タ混成電力スイツチング半導体デバイスに於い
て、 電界効果トランジスタ部分とサイリスタ部分を
含み、向い合つた側に第１および第２の対向する
主表面をそなえた半導体材料の本体と、 一方導電型の第１ベース層であつて上記電界効
果トランジスタ部分に含まれていてドリフト領域
を構成する第１部分、および上記サイリスタ部分
に含まれていて能動ベース領域を構成する第２部
分を持つ第１ベース層と、 上記電界効果トランジスタ部分に含まれていて
一方導電型に高濃度にドーピングされ、上記電界
効果トランジスタ部分の中の上記第１ベース層の
第１部分に接し、かつ上記第１主表面まで伸びた
第１主端子領域層の第１部分と、 上記サイリスタ部分に含まれていて反対導電型
に高濃度にドーピングされ、上記サイリスタ部分
の中の上記第１ベース層の第２部分に接し、かつ
上記第２主表面まで伸びた第１主端子領域層の第
２部分と、 反対導電型の第２ベース領域の第１部分および
第２部分であつて、第１部分は上記電界効果トラ
ンジスタ部分に含まれて上記第１ベース層の第１
部分に接していてシールド・ベース領域を構成
し、第２部分は上記サイリスタ部分に含まれて上
記第１ベース層の第２部分に接していて能動ベー
ス領域を構成している第２ベース領域の第１部分
および第２部分と、 一方導電型の第２主端子領域の第１部分および
第２部分であつて、第１部分は上記電界効果トラ
ンジスタ部分に含まれて上記第２ベース領域の第
１部分に接し、第２部分は上記サイリスタ部分に
含まれて上記第２ベース領域の第２部分に接して
いる第２主端子領域の第１部分および第２部分
と、 第１チヤンネル部分および第２チヤンネル部分
であつて、第１チヤンネル部分は上記電界効果ト
ランジスタ部分の上記第２ベース領域の第１部分
の中に含まれ、上記第２主端子領域の第１部分と
上記第１ベース層の第１部分とがそれらの間に第
１チヤンネル部分の範囲を定めるように間隔を置
いて配置され、第２チヤンネル部分は上記サイリ
スタ部分の上記第２ベース領域の第２部分の中に
含まれ、上記第２主端子領域の第２部分と上記第
１ベース層の第２部分とがそれらの間に第２チヤ
ンネル部分の範囲を定めるように間隔を置いて配
置されている第１チヤンネル部分および第２チヤ
ンネル部分と、 上記第１および第２のチヤンネル部分の上にそ
れぞれ配置されてそれらから絶縁分離された第１
および第２のゲート電極であつて、第１ゲート電
極はそれにゲート電圧が印加されたとき上記第２
主端子領域の第１部分と上記第１ベース層の第１
部分との間に伸びる一方導電型の導電チヤンネル
を上記第１チヤンネル部分に誘起するように構成
され、第２ゲート電極も同様にそれにゲート電圧
が印加されたとき上記第２チヤンネル部分の中に
サイリスタ導電トリガー空乏領域を誘起するよう
に構成されている第１および第２のゲート電極と
を有することを特徴とするIGFET／絶縁ゲー
ト・トリガー・サイリスタ混成電力スイツチング
半導体デバイス。 ６ 特許請求の範囲第５項記載のIGFET／絶縁
ゲート・トリガー・サイリスタ混成電力スイツチ
ング半導体デバイスに於いて、上記電界効果トラ
ンジスタ部分と上記サイリスタ部分にそれぞれ含
まれている上記第１ベース領域の第１部分と第２
部分が同じ第２ベース領域の部分を構成している
IGFET／絶縁ゲート・トリガー・サイリスタ混
成電力スイツチング半導体デバイス。 ７ 特許請求の範囲第５項記載のIGFET／絶縁
ゲート・トリガー・サイリスタ混成電力スイツチ
ング半導体デバイスに於いて、上記電界効果トラ
ンジスタ部分と上記サイリスタ部分にそれぞれ含
まれた上記第２ベース領域の第１部分と第２部分
は上記第１ベース層の中に互いに隔たつて配置さ
れた個別の島状の第２ベース領域で構成されてい
るIGFET／絶縁ゲート・トリガー・サイリスタ
混成電力スイツチング半導体デバイス。 ８ 特許請求の範囲第５項記載のIGFET／絶縁
ゲート・トリガー・サイリスタ混成電力スイツチ
ング半導体デバイスに於いて、上記第１ベース層
がＮ導電型であり、上記第２ベース領域がＰ導電
型であり、上記第１主端子領域層はＰ導電型であ
つて上記デバイスの陽極領域を構成し、かつ上記
第２主端子領域はＮ導電型であつて上記デバイス
の陰極領域を構成しているIGFET／絶縁ゲー
ト・トリガー・サイリスタ混成電力スイツチング
半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US46416183A | 1983-02-04 | 1983-02-04 | |
| US464161 | 1983-02-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59155169A JPS59155169A (ja) | 1984-09-04 |
| JPH043113B2 true JPH043113B2 (ja) | 1992-01-22 |
Family
ID=23842796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59017269A Granted JPS59155169A (ja) | 1983-02-04 | 1984-02-03 | Ｉｇｆｅｔ／絶縁ゲート・トリガー・サイリスタ混成電力スイッチング半導体デバイス |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0118007B1 (ja) |
| JP (1) | JPS59155169A (ja) |
| DE (1) | DE3482354D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618872A (en) * | 1983-12-05 | 1986-10-21 | General Electric Company | Integrated power switching semiconductor devices including IGT and MOSFET structures |
| JPS63288064A (ja) * | 1987-05-20 | 1988-11-25 | Toshiba Corp | 複合サイリスタ |
| JPH0680832B2 (ja) * | 1987-09-30 | 1994-10-12 | 日本電気株式会社 | 半導体装置 |
| ATE93654T1 (de) * | 1988-04-22 | 1993-09-15 | Asea Brown Boveri | Abschaltbares leistungshalbleiterbauelement. |
| JPH0831606B2 (ja) * | 1989-11-17 | 1996-03-27 | 株式会社東芝 | 大電力用半導体装置 |
| EP0433650B1 (en) * | 1989-11-17 | 1998-03-04 | Kabushiki Kaisha Toshiba | Semiconductor device having bipolar-MOS composite element pellet suitable for pressure contacted structure |
| DE4127033A1 (de) * | 1991-08-16 | 1993-02-18 | Asea Brown Boveri | Mos-gesteuerter thyristor mct |
| JPH07292984A (ja) * | 1994-04-22 | 1995-11-07 | Haga Kensetsu:Kk | 鉄筋型枠受台 |
| CN104393034B (zh) * | 2014-11-25 | 2017-11-14 | 电子科技大学 | 一种mos栅控晶闸管的制造方法 |
| US10411694B2 (en) | 2016-07-22 | 2019-09-10 | Abb Schweiz Ag | Solid state switch system |
| US10554201B2 (en) | 2016-07-22 | 2020-02-04 | Abb Schweiz Ag | Solid state switch system |
| CN107527951B (zh) * | 2017-09-19 | 2019-11-01 | 电子科技大学 | 一种具有高输入电容的阴极短路栅控晶闸管 |
| US11469757B2 (en) | 2020-10-16 | 2022-10-11 | Abb Schweiz Ag | Solid-state power switch |
| US11641103B2 (en) | 2020-11-06 | 2023-05-02 | Abb Schweiz Ag | Power semiconductor switch clamping circuit |
| US11955900B2 (en) | 2021-06-30 | 2024-04-09 | Abb Schweiz Ag | Soft turn-off for motor controllers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120369A (en) * | 1980-12-02 | 1982-07-27 | Gen Electric | Gate enhanced rectifier |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2904424C2 (de) * | 1979-02-06 | 1982-09-02 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit Steuerung durch Feldeffekttransistor |
| DE3024015A1 (de) * | 1980-06-26 | 1982-01-07 | Siemens AG, 1000 Berlin und 8000 München | Steuerbarer halbleiterschalter |
| FR2488046A1 (fr) * | 1980-07-31 | 1982-02-05 | Silicium Semiconducteur Ssc | Dispositif de puissance a commande par transistor dmos |
-
1984
- 1984-01-26 EP EP84100823A patent/EP0118007B1/en not_active Expired - Lifetime
- 1984-01-26 DE DE8484100823T patent/DE3482354D1/de not_active Expired - Fee Related
- 1984-02-03 JP JP59017269A patent/JPS59155169A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120369A (en) * | 1980-12-02 | 1982-07-27 | Gen Electric | Gate enhanced rectifier |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0118007B1 (en) | 1990-05-23 |
| DE3482354D1 (de) | 1990-06-28 |
| JPS59155169A (ja) | 1984-09-04 |
| EP0118007A3 (en) | 1986-06-25 |
| EP0118007A2 (en) | 1984-09-12 |
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