JPS59155169A - Ｉｇｆｅｔ／絶縁ゲート・トリガー・サイリスタ混成電力スイッチング半導体デバイス - Google Patents
Ｉｇｆｅｔ／絶縁ゲート・トリガー・サイリスタ混成電力スイッチング半導体デバイスInfo
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発 明 の 背 景
本発明は、４比較的高い電流通電能力を持つがゲートに
よるターンオフ制御を行なえないＳＣＲ構造とデバイス
のターンオン、ターンオフ両方の制御を行なうゲート電
極をそなえた形式のＩＧＲまたはＭ ＯＳ Ｆ Ｅ−ｒ
−のような他の半導体デバイス構造とを都合よく組み合
わせた混成電力スイッチング半導体デバイスに関するも
のである。
よるターンオフ制御を行なえないＳＣＲ構造とデバイス
のターンオン、ターンオフ両方の制御を行なうゲート電
極をそなえた形式のＩＧＲまたはＭ ＯＳ Ｆ Ｅ−ｒ
−のような他の半導体デバイス構造とを都合よく組み合
わせた混成電力スイッチング半導体デバイスに関するも
のである。
種々の形式の３端子電力スイツチング半導体デバイスが
知られており、多くの場合に種々の形式のデバイスは異
なる動作特性をそなえ、種々の異なった特定の回路用途
に適している。
知られており、多くの場合に種々の形式のデバイスは異
なる動作特性をそなえ、種々の異なった特定の回路用途
に適している。
電力スイッチング半導体デバイスの一般的な１つの形式
はサイリスタであり、その一般的な１例がシリコン制御
整流器＜５ＣＲ）である。ＳＣＲは電流通電能力が比較
的高いという有利な特性をそなえた４ｖ１のＰ’ＮＰＮ
スイッチング・デバイスである。ＳＣＲのもう１つの有
利な特性は逆電圧阻止能力である。しかし周知の如く、
従来のＳＣＲの短所はゲート電極がＳＣＲのターンオン
しか制御しないことである。適当なゲート電圧の印加に
よって一旦導通状態にトリガーされると、ＳＣＲは再生
スイッチング動作によりオン状態にラツ 。
はサイリスタであり、その一般的な１例がシリコン制御
整流器＜５ＣＲ）である。ＳＣＲは電流通電能力が比較
的高いという有利な特性をそなえた４ｖ１のＰ’ＮＰＮ
スイッチング・デバイスである。ＳＣＲのもう１つの有
利な特性は逆電圧阻止能力である。しかし周知の如く、
従来のＳＣＲの短所はゲート電極がＳＣＲのターンオン
しか制御しないことである。適当なゲート電圧の印加に
よって一旦導通状態にトリガーされると、ＳＣＲは再生
スイッチング動作によりオン状態にラツ 。
チ（保持）され、その後ゲート電圧を除去しても、ＳＣ
Ｒは導通状態にとどまる。ＳＣＲがターンオフするのは
ＳＣＲの順方向電流がそのＳＣＲに同右の特定の保持電
流値より小さくなったときであり、このときには再生ス
イッチング動作はもはや維持されなくなる。
Ｒは導通状態にとどまる。ＳＣＲがターンオフするのは
ＳＣＲの順方向電流がそのＳＣＲに同右の特定の保持電
流値より小さくなったときであり、このときには再生ス
イッチング動作はもはや維持されなくなる。
通常のＳＣＲまたはサイリスタには、陽極領域として働
くＰ＋ （即ちドーパント濃度の高いＰ型）エミッタ領
域、Ｎ、、−（即ちドーパント濃度の低いＮ型）ベース
領域、１〕り即ち基準ドーパント濃度のＰ型）ベース領
域、および陰極領域として働くＮ＋エミッタ領域が順次
含まれている。
くＰ＋ （即ちドーパント濃度の高いＰ型）エミッタ領
域、Ｎ、、−（即ちドーパント濃度の低いＮ型）ベース
領域、１〕り即ち基準ドーパント濃度のＰ型）ベース領
域、および陰極領域として働くＮ＋エミッタ領域が順次
含まれている。
本発明の背景として特に関係があるのはＭＯＳゲートＳ
ＣＲまたはサイリスタ、あるいはも２と一般的に絶縁ゲ
ート・トリガ一式ＳＣＲまたはサイリスタとして知られ
ている特殊形式のサイリスタまたはＳＣＲであ゛る。こ
のようなデバイスはたとえば米国特許第３，７５３，０
５５号および米国特許第３．８３１．１８７号に開示さ
れている。
ＣＲまたはサイリスタ、あるいはも２と一般的に絶縁ゲ
ート・トリガ一式ＳＣＲまたはサイリスタとして知られ
ている特殊形式のサイリスタまたはＳＣＲであ゛る。こ
のようなデバイスはたとえば米国特許第３，７５３，０
５５号および米国特許第３．８３１．１８７号に開示さ
れている。
ＭＯＳゲートＳＣＲは絶縁ゲートへの電圧印加によって
再生ターンオンが開始されるＰＮＰＮサイリスク構造で
ある。これらのデバイスは通常のＳＣＨの電流通電能力
と、ＭＯＳゲートを介してデバイスをターンオンするの
に比較的低いグー１−電力しか必要としないという付加
的利点を組み合わゼたものである。しかし、ＭＯＳゲー
トＳＣＲにはゲート・ターンオフ機能がない。
再生ターンオンが開始されるＰＮＰＮサイリスク構造で
ある。これらのデバイスは通常のＳＣＨの電流通電能力
と、ＭＯＳゲートを介してデバイスをターンオンするの
に比較的低いグー１−電力しか必要としないという付加
的利点を組み合わゼたものである。しかし、ＭＯＳゲー
トＳＣＲにはゲート・ターンオフ機能がない。
ＳＣＲの電流通電能力が仕較的大きい理由の１つは、順
方向導通状態の間、デバイス内の３つのＰＮ接合がすべ
て順方向バイアスされてバイポーラ導通モードが生じる
ことである。特にデバイスの２つの中間領域（１つはＰ
Ｓ電型、１つはＮ導電型）はそれぞれ便宜土木明細書で
１能動ベース」領域と呼んでいる領域を構成している。
方向導通状態の間、デバイス内の３つのＰＮ接合がすべ
て順方向バイアスされてバイポーラ導通モードが生じる
ことである。特にデバイスの２つの中間領域（１つはＰ
Ｓ電型、１つはＮ導電型）はそれぞれ便宜土木明細書で
１能動ベース」領域と呼んでいる領域を構成している。
「能動ベース」領域とは、このような領域での導通には
単なる多数キャリヤ即ちＮ導電型領域の場合の電子、Ｐ
導電型領域の場合の正孔の流れ以上のものが含まれてい
るということを表わしている。デバイスの導通中はこの
ような「能動ベース」領域の中に電子と正孔の両方が注
入される。そしてデバイスのこれらの能動ベース領域で
は高速の再結合が行なわれ、デバイスの導電率が増大す
る。
単なる多数キャリヤ即ちＮ導電型領域の場合の電子、Ｐ
導電型領域の場合の正孔の流れ以上のものが含まれてい
るということを表わしている。デバイスの導通中はこの
ような「能動ベース」領域の中に電子と正孔の両方が注
入される。そしてデバイスのこれらの能動ベース領域で
は高速の再結合が行なわれ、デバイスの導電率が増大す
る。
本発明の背景として注目に値するのは２トランジスタに
よる相似回路で、周知の如く分析の目的で４層ＰＮＰＮ
サイリスタ溝造を表わすことができることである。この
２トランジスタによる相似回路は上側のＮＰＮバイポー
ラ・トランジスタと下側のＰ Ｎ Ｐバイポーラ・トラ
ンジスタで構成され、ＮＰＮｉ−ランリスタのベースが
ＰＮＰトランジスタのコレクタに接続され（そしてＰＮ
Ｐｔ−ランリスタのコレクタと同一のデバイス領域を構
成シ）、またＰＮＰトランジスタのベースがＮＰＮトラ
ンジスタのコレクタに接続される（そしてＮ１）Ｎトラ
ンジスタのコレクタと同一のデバイス領域を構成する）
。この２つのバイポーラ・トランジスタの特性の一部は
それぞれベース接地電流利得で表わされる。デバイス全
体は再生的になっている。即ち２つのトランジスタのベ
ース接地電流利得の和が１を超えるようにデバイスの構
造および電流がなっているときに導通状態に維持される
。
よる相似回路で、周知の如く分析の目的で４層ＰＮＰＮ
サイリスタ溝造を表わすことができることである。この
２トランジスタによる相似回路は上側のＮＰＮバイポー
ラ・トランジスタと下側のＰ Ｎ Ｐバイポーラ・トラ
ンジスタで構成され、ＮＰＮｉ−ランリスタのベースが
ＰＮＰトランジスタのコレクタに接続され（そしてＰＮ
Ｐｔ−ランリスタのコレクタと同一のデバイス領域を構
成シ）、またＰＮＰトランジスタのベースがＮＰＮトラ
ンジスタのコレクタに接続される（そしてＮ１）Ｎトラ
ンジスタのコレクタと同一のデバイス領域を構成する）
。この２つのバイポーラ・トランジスタの特性の一部は
それぞれベース接地電流利得で表わされる。デバイス全
体は再生的になっている。即ち２つのトランジスタのベ
ース接地電流利得の和が１を超えるようにデバイスの構
造および電流がなっているときに導通状態に維持される
。
通常ＳＣＲ構造に陰−短絡部を含めることも注目に値す
る。その目的はｄＶ／ｄｔ特性の改良、即ち陽極電圧の
大きさがデバイスのブレークオーバ電圧よりかなり小さ
くても陽極電圧が急速に増大することによりデバイスが
オン状態に切り替わってしまう可能性を少なくすること
である。詳しく言えば、「陰極短絡部」はデバイスのＮ
＋陰極領域とそれに隣接するＰベース領域との間の短絡
部で構成される。デバイスの陰極短絡密度は陰極電極の
それに隣接するベース領域とＮ＋陰極領域自体とに対す
る相対的な接触面積によってきまる。ＳＣＲでは比較的
低い陰極短絡密度が用いられ、これはｄＶ／ｄｔ特性を
向上するのには充分であるが、再生スイッチング動作を
防止する程高くはない。
る。その目的はｄＶ／ｄｔ特性の改良、即ち陽極電圧の
大きさがデバイスのブレークオーバ電圧よりかなり小さ
くても陽極電圧が急速に増大することによりデバイスが
オン状態に切り替わってしまう可能性を少なくすること
である。詳しく言えば、「陰極短絡部」はデバイスのＮ
＋陰極領域とそれに隣接するＰベース領域との間の短絡
部で構成される。デバイスの陰極短絡密度は陰極電極の
それに隣接するベース領域とＮ＋陰極領域自体とに対す
る相対的な接触面積によってきまる。ＳＣＲでは比較的
低い陰極短絡密度が用いられ、これはｄＶ／ｄｔ特性を
向上するのには充分であるが、再生スイッチング動作を
防止する程高くはない。
別の公知の一般的な形式の３端子電力スイツチング半導
体デバイスは電力ＭＯ８Ｆ Ｅ Ｔであり、これはたと
えば米国特許第４，０７２，９７５号および米国特許第
４，１４５．７０３号に開示されている。このようなデ
バイスは広義には絶縁ゲート電界効果トランジス−タ（
Ｉ Ｇ Ｆ Ｅ Ｔ ＞と呼ぶことができ、本明細書で
はＭ ＯＳ Ｆ Ｅ ’Ｔ”とＩ Ｇ ＦＥｌの２つの
用語を同＠飴として使っている。
体デバイスは電力ＭＯ８Ｆ Ｅ Ｔであり、これはたと
えば米国特許第４，０７２，９７５号および米国特許第
４，１４５．７０３号に開示されている。このようなデ
バイスは広義には絶縁ゲート電界効果トランジス−タ（
Ｉ Ｇ Ｆ Ｅ Ｔ ＞と呼ぶことができ、本明細書で
はＭ ＯＳ Ｆ Ｅ ’Ｔ”とＩ Ｇ ＦＥｌの２つの
用語を同＠飴として使っている。
普通のＮチャンネル電力ＭＯ’Ｓ’ＦＥ丁には、チャン
ネル表面を有り゛るＰシールド・ベース領域によって相
互に分離されたＮ＋ （即ちドーパント濃度の高いＮ導
電型）ソース領域とＮ（即ち高抵抗率Ｎ導電型）ドリフ
トまたはトレイン領域とが含まれている。チャンネル表
面上には絶縁されたゲート電極が配置されている。動作
については、（ソース領域に対して）充分大きな正のゲ
ート電極バイアスが印加されると空乏プロセスによりチ
ャンネル表面のすぐ下の１〕シールド・ベース領域内に
Ｎ導電型の反転層が形成される。このようにして反転層
は、ソースからドレインへ電流が流れ得るようにする誘
起導電チャンネルを構成する。
ネル表面を有り゛るＰシールド・ベース領域によって相
互に分離されたＮ＋ （即ちドーパント濃度の高いＮ導
電型）ソース領域とＮ（即ち高抵抗率Ｎ導電型）ドリフ
トまたはトレイン領域とが含まれている。チャンネル表
面上には絶縁されたゲート電極が配置されている。動作
については、（ソース領域に対して）充分大きな正のゲ
ート電極バイアスが印加されると空乏プロセスによりチ
ャンネル表面のすぐ下の１〕シールド・ベース領域内に
Ｎ導電型の反転層が形成される。このようにして反転層
は、ソースからドレインへ電流が流れ得るようにする誘
起導電チャンネルを構成する。
重要なことはゲートがターンオンとターンオフの両方の
制御を行うことである。
制御を行うことである。
ＭＯＳＦＥＴはユニポーラＳｔデバイスである。
特にＭＯＳＦＥＴでは、ソースとドレインの間に流れる
のは主として多数キャリヤ（例えば電子）の電流である
。Ｎドレイン領域はドリフト領域にすぎず、その中で再
結合生じる能動ベース領域としては働かない。Ｎ導電型
ドリフト領域の中に過剰電荷キャリヤ（電子および正孔
）が蓄積しないので、デバイスのターンオフは極めて迅
速に行われ、電力ＭＯ３ＦＥＴのスイッチング速度はた
とえば１００ＭＨ２以上と比較的高速である。ユニポー
ラ導通モードに関連した事実はＭＯ８ＦＥ’Ｔ構造では
再生ターンオン機構を意図していないということであり
、これがＳＣＲとは異なりＭＯＳＦＥＴの導通の制御を
ゲートが常時維持している１つの理由である。
のは主として多数キャリヤ（例えば電子）の電流である
。Ｎドレイン領域はドリフト領域にすぎず、その中で再
結合生じる能動ベース領域としては働かない。Ｎ導電型
ドリフト領域の中に過剰電荷キャリヤ（電子および正孔
）が蓄積しないので、デバイスのターンオフは極めて迅
速に行われ、電力ＭＯ３ＦＥＴのスイッチング速度はた
とえば１００ＭＨ２以上と比較的高速である。ユニポー
ラ導通モードに関連した事実はＭＯ８ＦＥ’Ｔ構造では
再生ターンオン機構を意図していないということであり
、これがＳＣＲとは異なりＭＯＳＦＥＴの導通の制御を
ゲートが常時維持している１つの理由である。
電力ＭＯ８ＦＥＴの短所の１つはオン時抵抗が比較的高
いことである。その理由はＮ導電型の誘起チャンネルお
よびＮ導電型のドリフト領域中での多数キャリヤ（電子
）８１度によって電流が制限されるためであり、この濃
度によって抵抗率が定まる。１００ボルトより大きい電
圧で動作するように設計されたデバイスの場合、ドリフ
ト領域の抵抗が大きくなる。これは、デバイスの所要の
阻止電圧を得るために、ドリフト領域中での多数キャリ
ャ濃度は小さくなければならず、またデバイスの所要の
阻止電圧を得るためにドリフト領域の幅が大きくなけれ
ばならないからである。したがって、ドリフト領域が高
抵抗であるため、高電圧Ｍ ＯＳ Ｆ Ｅ Ｔは低電流
密度で動作させて順方向電圧降下が小さくなるようにし
なければならない。
いことである。その理由はＮ導電型の誘起チャンネルお
よびＮ導電型のドリフト領域中での多数キャリヤ（電子
）８１度によって電流が制限されるためであり、この濃
度によって抵抗率が定まる。１００ボルトより大きい電
圧で動作するように設計されたデバイスの場合、ドリフ
ト領域の抵抗が大きくなる。これは、デバイスの所要の
阻止電圧を得るために、ドリフト領域中での多数キャリ
ャ濃度は小さくなければならず、またデバイスの所要の
阻止電圧を得るためにドリフト領域の幅が大きくなけれ
ばならないからである。したがって、ドリフト領域が高
抵抗であるため、高電圧Ｍ ＯＳ Ｆ Ｅ Ｔは低電流
密度で動作させて順方向電圧降下が小さくなるようにし
なければならない。
電力ＭＯ８Ｆ Ｅ １−には短絡部も含まれている。
詳しく言えばソースとベース間の短絡部である。
これはＳＣＲの陰極短絡部に相当しているが、短絡密度
をより高くしてＭＯ８ＦＥＴ構造に固有の寄生ＮＰＮバ
イポーラ・トランジスタの動作が起らないようにしでい
る。短絡部がなければ、この寄生バイポーラ・トランジ
スタの動作によってＭＯＳ Ｆ ＥＴのスイッヂング速
度が低下する。
をより高くしてＭＯ８ＦＥＴ構造に固有の寄生ＮＰＮバ
イポーラ・トランジスタの動作が起らないようにしでい
る。短絡部がなければ、この寄生バイポーラ・トランジ
スタの動作によってＭＯＳ Ｆ ＥＴのスイッヂング速
度が低下する。
３端子電力スイツチング半導体素子の３番目の形式は絶
縁ゲート整流器（ＩＧＲ）として知られており、その種
々の形式が１９８０年１２月２日出願の米国特許出願第
２１２．’１８２号（特願昭５６−１９０９８３号）に
開示されている。（本明細書では「ゲート増強整流器」
即ちｒＧＥＲＥＣＴＪを「絶縁ゲート整流器」即ちｒｌ
ＧＲＪと呼んでいる。この２つの用語ｒＧＥＲＥｃＴＪ
とｒｌＧＲＪは同一のデバイスを意味し−Ｃいる。）簡
単に言えば、ＩＧＲはその主電極相互間、即ちその陽極
端子と陰極端子との間の電流を制御するだめの絶縁ゲー
トをそなえた半導体デバイスである。ＩＧＲのゲートと
導通チャンネルはＭＯＳＦＥＴ内の対応する要素に類似
している。しかし、この２つのデバイス（ＩＧＲとＭ
ＯＳ Ｆ Ｅ ’Ｔ ）の間には重要な違いがある。こ
の違いについては上記米国特許出願第２１２．１８１号
に詳細に述べであるが、以下に要約して述べる。
縁ゲート整流器（ＩＧＲ）として知られており、その種
々の形式が１９８０年１２月２日出願の米国特許出願第
２１２．’１８２号（特願昭５６−１９０９８３号）に
開示されている。（本明細書では「ゲート増強整流器」
即ちｒＧＥＲＥＣＴＪを「絶縁ゲート整流器」即ちｒｌ
ＧＲＪと呼んでいる。この２つの用語ｒＧＥＲＥｃＴＪ
とｒｌＧＲＪは同一のデバイスを意味し−Ｃいる。）簡
単に言えば、ＩＧＲはその主電極相互間、即ちその陽極
端子と陰極端子との間の電流を制御するだめの絶縁ゲー
トをそなえた半導体デバイスである。ＩＧＲのゲートと
導通チャンネルはＭＯＳＦＥＴ内の対応する要素に類似
している。しかし、この２つのデバイス（ＩＧＲとＭ
ＯＳ Ｆ Ｅ ’Ｔ ）の間には重要な違いがある。こ
の違いについては上記米国特許出願第２１２．１８１号
に詳細に述べであるが、以下に要約して述べる。
従来のＩＧＲは構造上、垂直チャンネルＭＯ８Ｆ Ｅ
Ｔに類似しているように見えるが重要な違いがある。特
にＮチャンネルデバイスの場合を考えると、ＭＯＳＦＥ
ＴにはないＰ＋陽極領域が含まれていて、このため４層
即ちＰＮＰＮのデバイスとなる。動作をＭＯＳＦＥＴの
動作とは異なる。
Ｔに類似しているように見えるが重要な違いがある。特
にＮチャンネルデバイスの場合を考えると、ＭＯＳＦＥ
ＴにはないＰ＋陽極領域が含まれていて、このため４層
即ちＰＮＰＮのデバイスとなる。動作をＭＯＳＦＥＴの
動作とは異なる。
動作の最も重要な相違はＩＧＲの方が順方向導電率がず
っと高いということである。
っと高いということである。
特に、前述したように、電力ＭＯ８ＦＥＴは過剰キャリ
ヤが存在しないで主として単なる電子の流れで導電が行
なわれるユニポーラｌｉ￥電デバイスである。これに対
してＩＧＲでは、Ｐ＋陽極領域はＭＯＳＦＥＴのドリフ
ト領域に相当するＮ導電型領域に多数キャリヤ（例えば
正孔）を注入する。
ヤが存在しないで主として単なる電子の流れで導電が行
なわれるユニポーラｌｉ￥電デバイスである。これに対
してＩＧＲでは、Ｐ＋陽極領域はＭＯＳＦＥＴのドリフ
ト領域に相当するＮ導電型領域に多数キャリヤ（例えば
正孔）を注入する。
前述したＳＣＲと同様に、ＩＧＲのドリフト領域は本明
細書で便宜上「能動ベース」領域と呼ぶ領域を構成して
いる。この「能動ベース」領域という用語は、この特定
領域での導電に単なる電子のような多数キャリヤの流れ
以上のものが含まれているということを表わしている。
細書で便宜上「能動ベース」領域と呼ぶ領域を構成して
いる。この「能動ベース」領域という用語は、この特定
領域での導電に単なる電子のような多数キャリヤの流れ
以上のものが含まれているということを表わしている。
即ち動作中に、能動ベース領域に導入された正孔が陰極
から導入された電子と再結合し、デバイスの導電率が増
大する。したがって、導電モードは部分的゛にバイポー
ラである。ＩＧＲのＰベース領域はＭＯ８Ｆ ＥＴの場
合と同様に主として誘起導通チャンネルを支持するよう
に働き、したがって非能動シールド・ベース領域と同一
の特性を維持して、バイポーラ導電プロセスを支持しな
い。
から導入された電子と再結合し、デバイスの導電率が増
大する。したがって、導電モードは部分的゛にバイポー
ラである。ＩＧＲのＰベース領域はＭＯ８Ｆ ＥＴの場
合と同様に主として誘起導通チャンネルを支持するよう
に働き、したがって非能動シールド・ベース領域と同一
の特性を維持して、バイポーラ導電プロセスを支持しな
い。
いくつかの形式のＩＧＲは外見上その構造が普通のＭＯ
ＳゲートＳＣＲまたはサイリスタの構造に若干似ており
、またＩＧＲは奇生ＳＣＲを含んでいると見做すことが
できるが、ＩＧＲは４１１ ＰＮＰＮサイリスタとは異
なっている。重要なことはＩＧＲの正常動作において、
グー１〜電極がデバイスを通る電流のターンオン、ター
ンＡフ両方の制御を維持することであり、また寄生ＳＣ
Ｒが導通状態にラッチされることが許されないというこ
とである。
ＳゲートＳＣＲまたはサイリスタの構造に若干似ており
、またＩＧＲは奇生ＳＣＲを含んでいると見做すことが
できるが、ＩＧＲは４１１ ＰＮＰＮサイリスタとは異
なっている。重要なことはＩＧＲの正常動作において、
グー１〜電極がデバイスを通る電流のターンオン、ター
ンＡフ両方の制御を維持することであり、また寄生ＳＣ
Ｒが導通状態にラッチされることが許されないというこ
とである。
ＩＧＲ構造に固有の寄生ＳＣＲが動作するのを防止する
種々の方法がある。これにより、ＩＧＲが誤まって導通
状態にラッチされてゲート制御ができなくなってしまう
ことが防止される。
種々の方法がある。これにより、ＩＧＲが誤まって導通
状態にラッチされてゲート制御ができなくなってしまう
ことが防止される。
主要な方法は上記米国特許出願第２１２．１８１号に述
べられている方法であり、ＳＣＲ構造に用いる陰極短絡
密度と比べてがなり高い陰極短絡密度をＩＧＲに用いる
ものである。ＩＧＲにおいては、この陰極短絡密度は充
分高いので、前記の２トランジスタによる相似回路にお
ける上側のＮＰＮトランジスタの電流利得を充分に低い
値に維持して、デバイスの再生ターンオン動作を防止す
る。そのかわりに、この陰極短絡密度は、Ｎ＋導電型の
陰極からＰベース領域内へキせリヤの強力な注入が生じ
るような点までＰベース領域とＮ＋陰極領域間のＩ）
Ｎ接合が順方向バイアスされることを防止づ−る効果を
有するものと見做すことができる。
べられている方法であり、ＳＣＲ構造に用いる陰極短絡
密度と比べてがなり高い陰極短絡密度をＩＧＲに用いる
ものである。ＩＧＲにおいては、この陰極短絡密度は充
分高いので、前記の２トランジスタによる相似回路にお
ける上側のＮＰＮトランジスタの電流利得を充分に低い
値に維持して、デバイスの再生ターンオン動作を防止す
る。そのかわりに、この陰極短絡密度は、Ｎ＋導電型の
陰極からＰベース領域内へキせリヤの強力な注入が生じ
るような点までＰベース領域とＮ＋陰極領域間のＩ）
Ｎ接合が順方向バイアスされることを防止づ−る効果を
有するものと見做すことができる。
それにも拘わらずＩＧＲでは、デバイスを通る電流が増
加するにつれ゛Ｃ寄生ＳＣＲがオン状態にラッチされる
（その結果としてゲート制御が失なわれる）傾向がある
。この現象の詳細な解析が１９８２年４月１２日出願の
米国特許出願筒３６７゜３１６号く特願昭５８−０６３
１３０号）ならびに１９８２年４月５日出願の米国特許
出願筒３６５．０７６号（特願昭５８−０５８８２５号
）に示され°Ｃいる。陰極短絡部の種々の構造が上記米
国特許出願筒３６７．３１６号および第３６５゜０７６
号に開示されている。
加するにつれ゛Ｃ寄生ＳＣＲがオン状態にラッチされる
（その結果としてゲート制御が失なわれる）傾向がある
。この現象の詳細な解析が１９８２年４月１２日出願の
米国特許出願筒３６７゜３１６号く特願昭５８−０６３
１３０号）ならびに１９８２年４月５日出願の米国特許
出願筒３６５．０７６号（特願昭５８−０５８８２５号
）に示され°Ｃいる。陰極短絡部の種々の構造が上記米
国特許出願筒３６７．３１６号および第３６５゜０７６
号に開示されている。
構造について要約すると、奇生ＳＣＲのターンオンを防
止するために講じられた対策の効果に応じてＭＯＳゲー
トＳ ＣＲとＩＧＲとの間には微妙な違いがある。デバ
イスを通る電流の流れが生じるときＳＣＲをターンオン
させる要因が増加する。
止するために講じられた対策の効果に応じてＭＯＳゲー
トＳ ＣＲとＩＧＲとの間には微妙な違いがある。デバ
イスを通る電流の流れが生じるときＳＣＲをターンオン
させる要因が増加する。
その結果、ＩＧＲの正常動作では、デバイスがオンにラ
ッチされるのを避りなければならない場合に超えてはな
らない最大電流定格がデバイスにあることになる。また
当業者には明らかなことであるが、普通のＳＯＲには保
持電流定格という特性がある。これは再生スイッチング
機構を保持するためにデバイスを通して維持しなければ
ならない最小電流である。
ッチされるのを避りなければならない場合に超えてはな
らない最大電流定格がデバイスにあることになる。また
当業者には明らかなことであるが、普通のＳＯＲには保
持電流定格という特性がある。これは再生スイッチング
機構を保持するためにデバイスを通して維持しなければ
ならない最小電流である。
これまでの説明は特定の形式の電力スイッチング半導体
デバイスについて行なってきた。しかし、その中でこれ
らのデバイスを有用に使う特定の回路の特性を本発明の
背景として関連している。
デバイスについて行なってきた。しかし、その中でこれ
らのデバイスを有用に使う特定の回路の特性を本発明の
背景として関連している。
更に詳しく云うと、１つの形式の回路には最初に動作さ
せたときかなり大きい突入電流が流れ、その接かなり小
さい動作電流が流れるような特性をそなえた種類の負荷
装置が含まれている。このような負荷装置の代表的な例
は白熱電球のフィラメント、放電灯のフィラメント、ま
たは真空管のフィラメント等のフイラメン１〜である。
せたときかなり大きい突入電流が流れ、その接かなり小
さい動作電流が流れるような特性をそなえた種類の負荷
装置が含まれている。このような負荷装置の代表的な例
は白熱電球のフィラメント、放電灯のフィラメント、ま
たは真空管のフィラメント等のフイラメン１〜である。
特定の放電灯フィラメントに適用した代表的な数値例と
して、最初のターンオン時に１０アンペア程度のフィラ
メント電流を電力スイッチングデバイスが取り扱わなけ
ればならない。フィラメントが熱するにつれて、その電
気抵抗が２０倍増加し、電流が０．５アンペア程度に下
る。
して、最初のターンオン時に１０アンペア程度のフィラ
メント電流を電力スイッチングデバイスが取り扱わなけ
ればならない。フィラメントが熱するにつれて、その電
気抵抗が２０倍増加し、電流が０．５アンペア程度に下
る。
１つの特定のランプ制御回路においては、このようなフ
ィシメン１〜電ノｊを制御づるために、電ノｊデバイス
を８０ＫＨｚまでのスイッチング周波数でゲート・ター
ンオフ・モードで動作させなりればならない。
ィシメン１〜電ノｊを制御づるために、電ノｊデバイス
を８０ＫＨｚまでのスイッチング周波数でゲート・ター
ンオフ・モードで動作させなりればならない。
この用途に対して以前に提案されたことは並列接続した
２つの別個のデバイス、即ちＭＯＳ Ｆ Ｅ−［とＳＣ
Ｒを用いることであった。この提案された方法では、１
０アンペアのフィラメント電流を通ずのに最初ＳＣＲが
用いられる。フィラメントが熱せられると、電流は１ア
ンペア以下に下る。
２つの別個のデバイス、即ちＭＯＳ Ｆ Ｅ−［とＳＣ
Ｒを用いることであった。この提案された方法では、１
０アンペアのフィラメント電流を通ずのに最初ＳＣＲが
用いられる。フィラメントが熱せられると、電流は１ア
ンペア以下に下る。
このときはＭＯＳＦＥＴがターンオンされる１アンペア
の保持電流定格を持つようにｓ ｃ ｒ＜が設計されて
いる場合、ここでＳＣＲがターンＡ）し、続いてＭＯＳ
ＦＥＴを使って高周波スイッチングを行なうことができ
る。 ゛ 本発明によれば、ＳＣＲと高周波電力スイッチング半導
体デバイスとを組み合わせて１つの半導体チップにする
方式が提供される。
の保持電流定格を持つようにｓ ｃ ｒ＜が設計されて
いる場合、ここでＳＣＲがターンＡ）し、続いてＭＯＳ
ＦＥＴを使って高周波スイッチングを行なうことができ
る。 ゛ 本発明によれば、ＳＣＲと高周波電力スイッチング半導
体デバイスとを組み合わせて１つの半導体チップにする
方式が提供される。
日の
したがって本発明の１つの目的は、ＳＣＲの電流通電能
力と別の形式の半導体デバイスの高速スイッチング能力
とを有利に組み合わせた単一の半導体デバイスを提供す
ることぐある。
力と別の形式の半導体デバイスの高速スイッチング能力
とを有利に組み合わせた単一の半導体デバイスを提供す
ることぐある。
本発明のもう１つの目的は、従来使用された２つのデバ
イスのかわりに単一のデバイスを使用することにより半
導体チップとパッケージの全体のコストを下げるととも
にグー１〜駆動回路を簡単にすることである。
イスのかわりに単一のデバイスを使用することにより半
導体チップとパッケージの全体のコストを下げるととも
にグー１〜駆動回路を簡単にすることである。
簡単に述べれば、本発明の１つの概念全体に従って、陰
極短絡密度等の適当な構造を選択して１ＧＲ構造を特別
に設計することにより従来のＩＧＲ構造の場合よりもず
っと小さいデバイス電流で一体のＳＣＲ部分をオン状態
にラッチできるようにする。このようにして前述の回路
では５ＣＲ（通常ＩＧＲ内の［寄生、Ｊ ＳＣＲと見做
されるものに相当する）が初期フィラメント電流を通す
。
極短絡密度等の適当な構造を選択して１ＧＲ構造を特別
に設計することにより従来のＩＧＲ構造の場合よりもず
っと小さいデバイス電流で一体のＳＣＲ部分をオン状態
にラッチできるようにする。このようにして前述の回路
では５ＣＲ（通常ＩＧＲ内の［寄生、Ｊ ＳＣＲと見做
されるものに相当する）が初期フィラメント電流を通す
。
ＳＣＲ保持電流が約１アンペアとなるように陰極短絡密
度が設計されている場合、フィラメント電流が１アンペ
アより小さくなったときＳＣＲは導通しなくなり、その
後はデバイスのＩＧＲ部分が高周波スイッチング電流を
通す。
度が設計されている場合、フィラメント電流が１アンペ
アより小さくなったときＳＣＲは導通しなくなり、その
後はデバイスのＩＧＲ部分が高周波スイッチング電流を
通す。
高周波スイッチング動作中、フィラメントの熱漬性によ
って瞬間的な「オフ」期間中にフィラメン１〜が冷１＝
＜ならないことは明らかである。
って瞬間的な「オフ」期間中にフィラメン１〜が冷１＝
＜ならないことは明らかである。
簡単に言えば、本発明のもつと特定の一面に従って、電
流ゼロから最大電流までの予め定められた動作電流範囲
ならびにその動作電流範囲内のモード切替電流点を有す
るＩ Ｇ Ｒ／ Ｓ ＣＲ混成電力スイツヂング半η体
デバスイが提供される。構造的にはこのデバイスは従来
のＩＧＲ４ｆ６造に類似している。但し、従来のＩＧＲ
構造のように短絡密度が非常に高いということはなく−
Ｃ中位の陰極短絡密度にされる。このため、ＳＣＲ部分
はモード切替電流点を超える電流でラッチすることがで
きる。
流ゼロから最大電流までの予め定められた動作電流範囲
ならびにその動作電流範囲内のモード切替電流点を有す
るＩ Ｇ Ｒ／ Ｓ ＣＲ混成電力スイツヂング半η体
デバスイが提供される。構造的にはこのデバイスは従来
のＩＧＲ４ｆ６造に類似している。但し、従来のＩＧＲ
構造のように短絡密度が非常に高いということはなく−
Ｃ中位の陰極短絡密度にされる。このため、ＳＣＲ部分
はモード切替電流点を超える電流でラッチすることがで
きる。
構造的にはこの形式のデバイスは半導体材料の本体で構
成され、この本体には導電型が交互に変る陽極領域、第
１ベース領域、第２ベース領域、および陰極領域が順次
含まれＣいる。陰極領域および第１ベース領域はたとえ
ばＮ導電型であり、このとき陽極領域および第２ベース
領域はたとえばＰ導電型である。本体には、第２ベース
（１〕ベース）領域内に限定されｌζヂャンネル部分も
ある。
成され、この本体には導電型が交互に変る陽極領域、第
１ベース領域、第２ベース領域、および陰極領域が順次
含まれＣいる。陰極領域および第１ベース領域はたとえ
ばＮ導電型であり、このとき陽極領域および第２ベース
領域はたとえばＰ導電型である。本体には、第２ベース
（１〕ベース）領域内に限定されｌζヂャンネル部分も
ある。
このチャンネル部分は本体の表面に隣接したチャンネル
表面からＰベース領域中へ伸びている。陰極領域および
第１ベース（Ｎベース）領域は相互に間隔を置いて配置
され、それらの間にチャンネル部分の範囲を限定してい
る。チャンネル表面の上には絶縁グー１〜電極が設けら
れており、それにグー１〜電圧が印加されたときＮ＋陰
極領域と第１ベース（Ｎベース）領域との間に伸びるＮ
導電型の導通チャンネルをチャンネル部分の中に誘起す
るように構成されている。モード切替電流点より小さい
動作電流ではデバイスが絶縁ゲート整流器として働き、
ゲートがターンオンとターンオフの両方の制御を維持す
るようにデバイスの各領域が構成、配置され−Ｃいる。
表面からＰベース領域中へ伸びている。陰極領域および
第１ベース（Ｎベース）領域は相互に間隔を置いて配置
され、それらの間にチャンネル部分の範囲を限定してい
る。チャンネル表面の上には絶縁グー１〜電極が設けら
れており、それにグー１〜電圧が印加されたときＮ＋陰
極領域と第１ベース（Ｎベース）領域との間に伸びるＮ
導電型の導通チャンネルをチャンネル部分の中に誘起す
るように構成されている。モード切替電流点より小さい
動作電流ではデバイスが絶縁ゲート整流器として働き、
ゲートがターンオンとターンオフの両方の制御を維持す
るようにデバイスの各領域が構成、配置され−Ｃいる。
モード切替電流点より小さい動作電流のとき、第１ベー
ス（Ｎベース）領域は能動ベース領域として働くが、第
２ベース（Ｐベース）領域は主としＣシールド・ベース
領域として働く。モード切替電流点より大きい動作電流
のとき、デバイスは４層ＰＮＰＮサイリスタとして働き
、絶縁ゲート電極に印加され１〔電圧により−Ｈトリガ
ーされると導通モードにラッチされる。したがって、モ
ード切替電流点はＩＧＲ構造の中に含まれる奇生ＰＮＰ
Ｎ１ノイリスタ構造の保持電流定格に対応している。
ス（Ｎベース）領域は能動ベース領域として働くが、第
２ベース（Ｐベース）領域は主としＣシールド・ベース
領域として働く。モード切替電流点より大きい動作電流
のとき、デバイスは４層ＰＮＰＮサイリスタとして働き
、絶縁ゲート電極に印加され１〔電圧により−Ｈトリガ
ーされると導通モードにラッチされる。したがって、モ
ード切替電流点はＩＧＲ構造の中に含まれる奇生ＰＮＰ
Ｎ１ノイリスタ構造の保持電流定格に対応している。
種々の構造についての技術を用いることができるが、モ
ード切替点をきめるための好ましい技術は陰極短絡密度
を制御づること、即ち陰極端子電極接触面積全体に対し
て陰極電極と第２のベース領域との接触面積を制御する
ことである。
ード切替点をきめるための好ましい技術は陰極短絡密度
を制御づること、即ち陰極端子電極接触面積全体に対し
て陰極電極と第２のベース領域との接触面積を制御する
ことである。
簡単に言えば、本発明のもう１つの面に従つＣ１雷気回
路には最初に動作さけたとき比較的大きい突入電流が流
れ、その後で比較的小さい動作電流が流れる形式のラン
プ・フィラメントのような電気負荷装置が含まれている
。この電気負荷装置の動作を制御するために電気負荷装
置に電気的に接続されているのは寄生ＰＮＰＮυイリス
タ栴造を含む形式の絶縁ゲート整流器である。寄生りイ
リスタ構造は保持電流定格を有しており、この保持電流
定格が負荷装置の突入電流より小さくかつ負荷装置のゲ
ート制御動作電流より大ぎくなるように絶縁ゲート整流
器が構成、配置されＣいる。更に詳しく言えば、絶縁ゲ
ート整流器は一対の主端子と制御ゲート端子を備えてお
り、この一対の主端子が電気負荷装置の動作を制御する
ためにこの電気負荷装置に電気的に接続されている。比
較的大きい突入電流が絶縁ゲート整流器を通つＣ流れる
とき、奇生Ｐ Ｎ Ｐ Ｎ １ナイリスタは導通状態に
うツチされ、このため−制御ゲート端子による導通制御
は出来なくなる。比較的小さい動作電流が流れるときは
奇生Ｐ Ｎ Ｐ Ｎ ＋Ｊイリスタが導通状態にラッチ
されず、このため絶縁ゲート整流器の導通は制御ゲート
端子により制御可能である。
路には最初に動作さけたとき比較的大きい突入電流が流
れ、その後で比較的小さい動作電流が流れる形式のラン
プ・フィラメントのような電気負荷装置が含まれている
。この電気負荷装置の動作を制御するために電気負荷装
置に電気的に接続されているのは寄生ＰＮＰＮυイリス
タ栴造を含む形式の絶縁ゲート整流器である。寄生りイ
リスタ構造は保持電流定格を有しており、この保持電流
定格が負荷装置の突入電流より小さくかつ負荷装置のゲ
ート制御動作電流より大ぎくなるように絶縁ゲート整流
器が構成、配置されＣいる。更に詳しく言えば、絶縁ゲ
ート整流器は一対の主端子と制御ゲート端子を備えてお
り、この一対の主端子が電気負荷装置の動作を制御する
ためにこの電気負荷装置に電気的に接続されている。比
較的大きい突入電流が絶縁ゲート整流器を通つＣ流れる
とき、奇生Ｐ Ｎ Ｐ Ｎ １ナイリスタは導通状態に
うツチされ、このため−制御ゲート端子による導通制御
は出来なくなる。比較的小さい動作電流が流れるときは
奇生Ｐ Ｎ Ｐ Ｎ ＋Ｊイリスタが導通状態にラッチ
されず、このため絶縁ゲート整流器の導通は制御ゲート
端子により制御可能である。
本発明に従って、保持電流定格を有する寄生ＰＮ Ｐ
Ｎサイリスタ溝端を含む形式の絶縁ゲート整流器を動作
させるための方法も提供される。この方法では、絶縁ゲ
ート整流器を保持電流に等しいか又はそれより大きい動
作電流では絶縁ゲート・トリガー・サイリスタとして、
また保持電流より小さい動作電流レベルではゲート制御
される絶縁ゲート整流器として選択的に動作させるステ
ップを含む。更に詳しくは本発明の方法は、最初に動作
させられたときには比較的大きい突入電流が流れ、その
後は比較的小さい動作電流が流れる形式のランプ・フィ
ラメントのような電気負荷装置の動作を制御するために
絶縁ゲート整流器を用いることを意図している。そして
この絶縁ゲート整流器に於いては、突入電流は奇生ＰＮ
ＰＮザイリスタ構造の保持電流定格以上であり、ゲート
制御動作電流は寄生ＰＮＰＮサイリスク構造の保持電流
定格より小さい。
Ｎサイリスタ溝端を含む形式の絶縁ゲート整流器を動作
させるための方法も提供される。この方法では、絶縁ゲ
ート整流器を保持電流に等しいか又はそれより大きい動
作電流では絶縁ゲート・トリガー・サイリスタとして、
また保持電流より小さい動作電流レベルではゲート制御
される絶縁ゲート整流器として選択的に動作させるステ
ップを含む。更に詳しくは本発明の方法は、最初に動作
させられたときには比較的大きい突入電流が流れ、その
後は比較的小さい動作電流が流れる形式のランプ・フィ
ラメントのような電気負荷装置の動作を制御するために
絶縁ゲート整流器を用いることを意図している。そして
この絶縁ゲート整流器に於いては、突入電流は奇生ＰＮ
ＰＮザイリスタ構造の保持電流定格以上であり、ゲート
制御動作電流は寄生ＰＮＰＮサイリスク構造の保持電流
定格より小さい。
ＩＧＲの上限に近い１００ＫＨｚより高い動作周波数に
対しては、より高速の混成デバイスが必要とされる。し
たがって、本発明はＳＣＲ構造とＭ Ｏ，Ｓ、Ｆ Ｅ
Ｔ構造とを組み合わせて単一の集積デバイスとした別の
形式の混成デバイスを提供する。
対しては、より高速の混成デバイスが必要とされる。し
たがって、本発明はＳＣＲ構造とＭ Ｏ，Ｓ、Ｆ Ｅ
Ｔ構造とを組み合わせて単一の集積デバイスとした別の
形式の混成デバイスを提供する。
簡単に言えば、本発明の第２の全体的な概念に従って、
ＭＯＳＦＥＴとＭＯＳゲー１〜ＳＣＲは単一チップ上の
同一能動デバイス領域内に同時に形成される。その結果
、本質的に甲−の電力スイッチング半導体混成デバイス
が得られるが、ＭＯ８Ｆ Ｅ Ｔ部分とＳ ＣＲ部分と
を別々に有する。ＭＯＳ、ＦＥＴ部分とＳＣＲ部分は共
通ガード・リング終端部内に形成され、したがって使用
チップ面積が少なくなる。デバイスの２つの部分は全く
同様な方法で製造できる。
ＭＯＳＦＥＴとＭＯＳゲー１〜ＳＣＲは単一チップ上の
同一能動デバイス領域内に同時に形成される。その結果
、本質的に甲−の電力スイッチング半導体混成デバイス
が得られるが、ＭＯ８Ｆ Ｅ Ｔ部分とＳ ＣＲ部分と
を別々に有する。ＭＯＳ、ＦＥＴ部分とＳＣＲ部分は共
通ガード・リング終端部内に形成され、したがって使用
チップ面積が少なくなる。デバイスの２つの部分は全く
同様な方法で製造できる。
本発明の第２の全体的な概念に従って混成デバイスの２
つの特定の実施例が提供される。
つの特定の実施例が提供される。
その１つの特定の実施例に於いては、Ｎ＋導電型埋込み
層がデバイスのＭＯ８ＦＥＴ部分にのみ含まれ、高周波
スイッチングの際にバイポーラ動作を避ける役目を果す
。更に詳しくは、絶縁ゲート電界効果トランジスタ／絶
縁ゲート・トリガー・サイリスタの構成電力スイッチン
グ半導体デバイスは半導体材料の本体で構成され、この
本体には電界効果トランジスタ部分くたとえばＭＯＳ
ＦＥＴ部分）とサイリスタ部分くたとえばＳＣＲ部分）
の両方が含まれている。本体の向い合った面は第１およ
び第２の（たとえば下と上の）向い合った主表面を持つ
。本体には、一方の導電型の第１ベース層、たとえばＮ
−（Ｎ導電型に低濃度にドーピングされた）ベース層が
含まれている。第１ベース層の第１部分は電界効果′ト
ランジスタ部分に含まれており、この第１ベース層の第
１部分は電界効果トランジスタのドリフト領域を構成す
る。第１ベース層の第２部分はサイリスタ部分に含まれ
ており、この第１ベース層の第２部分はサイリスクの能
動ベース領域を構成する。
層がデバイスのＭＯ８ＦＥＴ部分にのみ含まれ、高周波
スイッチングの際にバイポーラ動作を避ける役目を果す
。更に詳しくは、絶縁ゲート電界効果トランジスタ／絶
縁ゲート・トリガー・サイリスタの構成電力スイッチン
グ半導体デバイスは半導体材料の本体で構成され、この
本体には電界効果トランジスタ部分くたとえばＭＯＳ
ＦＥＴ部分）とサイリスタ部分くたとえばＳＣＲ部分）
の両方が含まれている。本体の向い合った面は第１およ
び第２の（たとえば下と上の）向い合った主表面を持つ
。本体には、一方の導電型の第１ベース層、たとえばＮ
−（Ｎ導電型に低濃度にドーピングされた）ベース層が
含まれている。第１ベース層の第１部分は電界効果′ト
ランジスタ部分に含まれており、この第１ベース層の第
１部分は電界効果トランジスタのドリフト領域を構成す
る。第１ベース層の第２部分はサイリスタ部分に含まれ
ており、この第１ベース層の第２部分はサイリスクの能
動ベース領域を構成する。
本体には、反対導電型に高濃度にドーピングされた第１
主端子領域層、たとえばＰ＋陽極領域層も含まれている
。この第１主端子領域層は電界効果トランジスタ部分と
サイリスタ部分の両方に共通である。しかし、第１主端
子領域層はサイリスタ部分の中でだけ第１ベース層の第
２部分と接している。第１主端子領域層は第１の主表面
まで伸びており、そこで陽極電極の金属被覆と接してい
る。
主端子領域層、たとえばＰ＋陽極領域層も含まれている
。この第１主端子領域層は電界効果トランジスタ部分と
サイリスタ部分の両方に共通である。しかし、第１主端
子領域層はサイリスタ部分の中でだけ第１ベース層の第
２部分と接している。第１主端子領域層は第１の主表面
まで伸びており、そこで陽極電極の金属被覆と接してい
る。
第１ベース領域層の第１部分と第１主端子領域層との間
の電界効果トランジスタ部分の中にのみ含まれているの
は一方の導電型に高濃度にドーピングされた埋込み層、
たとえばＮ＋埋込み層である。第１ベース層の第２部分
と第１主端子領域との間のサイリスタ部分、即ち第１主
端子領域層と第１ベース層の第２の部分とが接触すると
ころの中にはＮ＋埋込み層は含まれない。
の電界効果トランジスタ部分の中にのみ含まれているの
は一方の導電型に高濃度にドーピングされた埋込み層、
たとえばＮ＋埋込み層である。第１ベース層の第２部分
と第１主端子領域との間のサイリスタ部分、即ち第１主
端子領域層と第１ベース層の第２の部分とが接触すると
ころの中にはＮ＋埋込み層は含まれない。
このＮ＋埋込み層は、混成電力スイッチング半導体デバ
イスの電界効果トランジスタ部分ではユニポーラ導通を
維持づるとともに該デバイスのすイリスタ部分ではバイ
ポーラ導通を許すという重要な機能を持つ。実際には、
動作中、電界効果トランジスタのドリフト領域を構成す
る第１ベース屑の第１部分の下にあるＮ＋埋込み層によ
って、Ｅ）＋導電型陽極領域から第１ベース層の第１部
分への正孔の注入が防止される。Ｐ＋陽極領域層とＮ＋
埋込み層はともに高濃度にドーピングされているので、
それらの界面は本質的にトンネル接合であり、その導通
特性はほぼオーム性になっている。Ｎ＋埋込み層はサイ
リスタ能動ベース領−域を含む第１ベース層の第２部分
の下にはないので、Ｐ＋陽極領域層とＮ−第１ベース層
の第２部分との間にＰＮ接合があり、このためデバイス
の動作中にＰ＋陽極からＮ−ベースへ正孔が注入され得
る。これにより、第１ベース層の第２部分は自由にサイ
リスタの能動ベース領域として働くことができる。
イスの電界効果トランジスタ部分ではユニポーラ導通を
維持づるとともに該デバイスのすイリスタ部分ではバイ
ポーラ導通を許すという重要な機能を持つ。実際には、
動作中、電界効果トランジスタのドリフト領域を構成す
る第１ベース屑の第１部分の下にあるＮ＋埋込み層によ
って、Ｅ）＋導電型陽極領域から第１ベース層の第１部
分への正孔の注入が防止される。Ｐ＋陽極領域層とＮ＋
埋込み層はともに高濃度にドーピングされているので、
それらの界面は本質的にトンネル接合であり、その導通
特性はほぼオーム性になっている。Ｎ＋埋込み層はサイ
リスタ能動ベース領−域を含む第１ベース層の第２部分
の下にはないので、Ｐ＋陽極領域層とＮ−第１ベース層
の第２部分との間にＰＮ接合があり、このためデバイス
の動作中にＰ＋陽極からＮ−ベースへ正孔が注入され得
る。これにより、第１ベース層の第２部分は自由にサイ
リスタの能動ベース領域として働くことができる。
半導体本体の中には反対導電型の第２ベース領域たとえ
ばＰベース領域の第１部分と第２部分も含まれている。
ばＰベース領域の第１部分と第２部分も含まれている。
第２ベース領域の第１部分は電界効果トランジスタ部分
の中に含まれていて、第１ベース層の第１部分に隣接し
、かつ電界効果トランジスタのシールド・ベース領域を
構成する。第２ベース領域の第２部分はサイリスタ部分
の中に含まれていて、第１ベース層の第２部分に隣接し
、かつサイリスタの能動ベース領域を構成している。
の中に含まれていて、第１ベース層の第１部分に隣接し
、かつ電界効果トランジスタのシールド・ベース領域を
構成する。第２ベース領域の第２部分はサイリスタ部分
の中に含まれていて、第１ベース層の第２部分に隣接し
、かつサイリスタの能動ベース領域を構成している。
これらの第２ベース領域の第１部分および第２部分は同
一の第２ベース領域の部分または第１ベース層の中で相
互に間隔を置いて配置された個別の島状の第２ベース領
域の部分で構成することができる。
一の第２ベース領域の部分または第１ベース層の中で相
互に間隔を置いて配置された個別の島状の第２ベース領
域の部分で構成することができる。
本体には一方の導電型の第２主端子領域の第１部分およ
び第２部分、たとえばＭＯＳＦＥＴのＮ＋ソース領域お
よびＳＣＲのＮ＋陰極領域も含まれている。第２主端子
領域の第１部分は第２ベース領域の第１部分に接してい
る電界効果トランジスタ部分の中に含まれ“Ｃおり、第
２主端子領域の第２部分は第２ベース領域の第２部分に
接しているサイリスタ部分の中に含まれている。
び第２部分、たとえばＭＯＳＦＥＴのＮ＋ソース領域お
よびＳＣＲのＮ＋陰極領域も含まれている。第２主端子
領域の第１部分は第２ベース領域の第１部分に接してい
る電界効果トランジスタ部分の中に含まれ“Ｃおり、第
２主端子領域の第２部分は第２ベース領域の第２部分に
接しているサイリスタ部分の中に含まれている。
第１および第２のチャンネル部分も含まれている。更に
詳しくは、第１チャンネル部分は第２ベース領域の第１
部分の中の電界効果トランジスタ部分に含まれてａ３す
、本体表面に接した第１チャンネル表面から第１ベース
領域の第１部分の中に伸び−Ｃいる。第２主端子領域の
第１部分と第１ベース層（Ｎ−ベース）の第１部分が間
隔を置いて配置され、それらの間に第１チャンネル部分
の範囲を限定している。
詳しくは、第１チャンネル部分は第２ベース領域の第１
部分の中の電界効果トランジスタ部分に含まれてａ３す
、本体表面に接した第１チャンネル表面から第１ベース
領域の第１部分の中に伸び−Ｃいる。第２主端子領域の
第１部分と第１ベース層（Ｎ−ベース）の第１部分が間
隔を置いて配置され、それらの間に第１チャンネル部分
の範囲を限定している。
二重拡散ＭＯ８（ＤＭＯ８）製造技術を使って製造され
た混成半導体デバイスでは、第１および第２の両方のチ
ャンネル表面とも本体の第２の主表面に接している。代
替の製造技術を使って第１および第２のチャンネル表面
が主表面以外の本体表面に接するようにすることもでき
る。１つの例は［Ｖ字形溝Ｊ ＭＯＳ （ＶＭＯ８）製
造技術を使って製造されたデバイスであり、チャンネル
表面は第２ベース（Ｐベース）領域を導通して第１ベー
ス（Ｎ−ベース）層の中まで伸びるＶ字形溝の側面に沿
っている。
た混成半導体デバイスでは、第１および第２の両方のチ
ャンネル表面とも本体の第２の主表面に接している。代
替の製造技術を使って第１および第２のチャンネル表面
が主表面以外の本体表面に接するようにすることもでき
る。１つの例は［Ｖ字形溝Ｊ ＭＯＳ （ＶＭＯ８）製
造技術を使って製造されたデバイスであり、チャンネル
表面は第２ベース（Ｐベース）領域を導通して第１ベー
ス（Ｎ−ベース）層の中まで伸びるＶ字形溝の側面に沿
っている。
混成半導体デバイスを完成するために第１および第２の
絶縁ゲート電極がそれぞれ第１および第２のチャンネル
表面の上に配置される。第１ゲート電極は、ゲート電圧
が印加されたとき第１ヂヤンネル部分の中に一方の導電
型（Ｎチャンネル型）の電界効果トランジスタの導通チ
ャンネルを誘起し、該チャンネルＮ＋第２主端子領域の
第１部分と第１ベース層（Ｎ−ベース）の第１部分との
間に伸び、これらのすべてが半導体本体のＭＯＳ ＦＥ
Ｔ部分の中に含まれる様に構成される。第２ゲート電極
も同様に構成され、ゲート電圧が第２ゲート電極に印加
されたとき第２チャンネル部分の中にサイリスタ導通ト
リガー用空乏領域が誘起され、これはデバイスのサイリ
スタ部分を１へリガーして導通させる。
絶縁ゲート電極がそれぞれ第１および第２のチャンネル
表面の上に配置される。第１ゲート電極は、ゲート電圧
が印加されたとき第１ヂヤンネル部分の中に一方の導電
型（Ｎチャンネル型）の電界効果トランジスタの導通チ
ャンネルを誘起し、該チャンネルＮ＋第２主端子領域の
第１部分と第１ベース層（Ｎ−ベース）の第１部分との
間に伸び、これらのすべてが半導体本体のＭＯＳ ＦＥ
Ｔ部分の中に含まれる様に構成される。第２ゲート電極
も同様に構成され、ゲート電圧が第２ゲート電極に印加
されたとき第２チャンネル部分の中にサイリスタ導通ト
リガー用空乏領域が誘起され、これはデバイスのサイリ
スタ部分を１へリガーして導通させる。
本発明の第２の全体的な概念に従うもう１つの特定実施
例では、前に概略を述べたＮ＋導電型埋込み層は含まれ
ない。そのかわりに、導電型が異なる２つの部分をそな
えた第１の主端子領域層を設けることによってデバイス
全体の中にＭＯＳ ＦＥＴ部分とＳＯＲ部分が別個に定
められる。第１主端子領域層の両方の部分とも第１主表
面まで伸びて、陽極電極の金属被覆に接触し−Ｃいる。
例では、前に概略を述べたＮ＋導電型埋込み層は含まれ
ない。そのかわりに、導電型が異なる２つの部分をそな
えた第１の主端子領域層を設けることによってデバイス
全体の中にＭＯＳ ＦＥＴ部分とＳＯＲ部分が別個に定
められる。第１主端子領域層の両方の部分とも第１主表
面まで伸びて、陽極電極の金属被覆に接触し−Ｃいる。
全体的なデバイスの他の領域は基本的に上述したものと
同じであり、すなわちＮ−ベース層、Ｐベース領域、端
子領域部分、チャンネル部分、ならびに絶縁ゲート電極
である。
同じであり、すなわちＮ−ベース層、Ｐベース領域、端
子領域部分、チャンネル部分、ならびに絶縁ゲート電極
である。
更に詳しく言えば、このもう１つの特定の実施例で混成
デバイスの電界効果トランジスタ部分に含まれるのは一
方の導電型に高濃度にドーピングされた第１主端子領域
層の第１部分、たとえばＮ”ＭＯ８ＦＥＴドレイン電極
領域である。このＮ＋第１主端子領域層の第１部分はＮ
−第１ベース層の第１部分に接しており、デバイスの第
１主表面まで伸びて陽極電極の金属被覆に接触している
。このようにしてデバイスの電界効果トランジスタ部分
でユニポーラ導通が維持される。
デバイスの電界効果トランジスタ部分に含まれるのは一
方の導電型に高濃度にドーピングされた第１主端子領域
層の第１部分、たとえばＮ”ＭＯ８ＦＥＴドレイン電極
領域である。このＮ＋第１主端子領域層の第１部分はＮ
−第１ベース層の第１部分に接しており、デバイスの第
１主表面まで伸びて陽極電極の金属被覆に接触している
。このようにしてデバイスの電界効果トランジスタ部分
でユニポーラ導通が維持される。
混成デバイスのり°イリスタ部分に含まれるのは反対導
電型に高濃度にドーピングされた第１主端子領域層の第
２部分、この例ではＰ＋サイリスタ陽極領域である。こ
のＰ＋第１主端子領域層の第２部分はＮ−第１ベース層
の第２部分に接しており、デバイスの第１主表面まで伸
びて陽極電極の金属被覆にも接触している。したがって
、この陽極電極の金属被覆はデバイスの電界効果トラン
ジスタ部分とサイリスタ部分の両方に共通している。
電型に高濃度にドーピングされた第１主端子領域層の第
２部分、この例ではＰ＋サイリスタ陽極領域である。こ
のＰ＋第１主端子領域層の第２部分はＮ−第１ベース層
の第２部分に接しており、デバイスの第１主表面まで伸
びて陽極電極の金属被覆にも接触している。したがって
、この陽極電極の金属被覆はデバイスの電界効果トラン
ジスタ部分とサイリスタ部分の両方に共通している。
このようにしてデバイスのサイリスタ部分の中に４層Ｐ
Ｎ Ｐ Ｎ構造が定められる。
Ｎ Ｐ Ｎ構造が定められる。
本発明の新規な特徴は請求範囲に示しであるが、図面を
参照した以下の説明により本発明の構成と内容をより良
く理解し得る。
参照した以下の説明により本発明の構成と内容をより良
く理解し得る。
好ましい− の１０
まず第１図はＩ Ｇ Ｒ／ Ｓ ＣＲ混成雷カスイツチ
ング半導体デバイスの概略図である。ＩＧＲ／ＳＣＲ混
成雷カスイツヂング半導体デバイスは全体を参照番号１
０で表わしである。この半導体デバイス１０は電気回路
１２の中に含まれている。デバイス１０の他に電気回路
１２に含まれているのは電気角荷装＠１４、直流電源１
６、ならびに半導体デバイス１０用の適当なゲート駆動
回路１８である。
ング半導体デバイスの概略図である。ＩＧＲ／ＳＣＲ混
成雷カスイツヂング半導体デバイスは全体を参照番号１
０で表わしである。この半導体デバイス１０は電気回路
１２の中に含まれている。デバイス１０の他に電気回路
１２に含まれているのは電気角荷装＠１４、直流電源１
６、ならびに半導体デバイス１０用の適当なゲート駆動
回路１８である。
混成デバイス１０は例示のため二重拡散金属酸化物半導
体（ＤＭＯ８＞技術を使用した垂直チャンネル形デバイ
スとして製造され−Ｃいる。しかし、他の形式のデバイ
スをたとえばｒＶＪ字形溝ＭＯ８（ＶＭＯ８）技術を使
って製造し得ることは明らかである。ＤＭＯ８構造とＶ
ＭＯ８構造の詳細はジョン・ウィリー・アンドサンズ社
１９８１年発行のニス・エム・スジー著「ｐｈｙｓｉｃ
ｓ ｏｆ ３ｃｍ１ｃｏｎｄｕｃｔｏｒ ［）ｅｖｉ
ｃｅｓＪ第２版の４８９頁、４９０頁、４９４頁および
４９５頁に示されている。
体（ＤＭＯ８＞技術を使用した垂直チャンネル形デバイ
スとして製造され−Ｃいる。しかし、他の形式のデバイ
スをたとえばｒＶＪ字形溝ＭＯ８（ＶＭＯ８）技術を使
って製造し得ることは明らかである。ＤＭＯ８構造とＶ
ＭＯ８構造の詳細はジョン・ウィリー・アンドサンズ社
１９８１年発行のニス・エム・スジー著「ｐｈｙｓｉｃ
ｓ ｏｆ ３ｃｍ１ｃｏｎｄｕｃｔｏｒ ［）ｅｖｉ
ｃｅｓＪ第２版の４８９頁、４９０頁、４９４頁および
４９５頁に示されている。
構造的に見ると、第１図の構成デバイス１０は前記米国
特許出願第２１２．１ａ１号に開示されたような絶縁ゲ
ート整流器に類似している。しかし、構造的な違いは若
干微妙ではあるが、デバイス構造の中に含まれる寄生Ｓ
ＣＲの動作を抑止するためにとられた処置の結果には
著しい違いがある。第１図は概略図であって実寸に正確
に比例していないので、形状構成の差異は図面からは必
らずしも容易にわかるものではない。しかし、水明＠出
で述べる機能上の必要条件の観点から当業者は所要のＭ
ｒｉ造を容易に理解し得よう。
特許出願第２１２．１ａ１号に開示されたような絶縁ゲ
ート整流器に類似している。しかし、構造的な違いは若
干微妙ではあるが、デバイス構造の中に含まれる寄生Ｓ
ＣＲの動作を抑止するためにとられた処置の結果には
著しい違いがある。第１図は概略図であって実寸に正確
に比例していないので、形状構成の差異は図面からは必
らずしも容易にわかるものではない。しかし、水明＠出
で述べる機能上の必要条件の観点から当業者は所要のＭ
ｒｉ造を容易に理解し得よう。
詳細に述べると、第１図の混成デバイス１０はシリコン
等の半導体材料の本体２０で構成される。
等の半導体材料の本体２０で構成される。
この本体２０には直列に、Ｐ＋陽極領域２２（Ｐ導電型
に高濃度にドーピングされている〉、第１ベース領域即
ちＮ−ベース領域２４（Ｎ￥Ｉ電型に低濃度にドーピン
グされている）、第２ベース領域即ちＰベース領域２６
（Ｐ導電型不純物で基準温度にドーピングされている）
、およびＮ＋陰極領域２８（Ｎ導電型に高濃度にドーピ
ングされている）が含まれている。
に高濃度にドーピングされている〉、第１ベース領域即
ちＮ−ベース領域２４（Ｎ￥Ｉ電型に低濃度にドーピン
グされている）、第２ベース領域即ちＰベース領域２６
（Ｐ導電型不純物で基準温度にドーピングされている）
、およびＮ＋陰極領域２８（Ｎ導電型に高濃度にドーピ
ングされている）が含まれている。
第１図に示すように、デバイス１０には複数の個別の単
位セル２１が含まれている。個別の単位セル２１はすべ
て共通の陽極領域２２と第１ベース（Ｎ−ベース）領域
２４を共イｊしているが、第２ベース（Ｐベース）領域
２６とＮ＋陰極領域２８を個別にそなえている。便宜上
、そしてわかりゃすくり−るため、本明細書では同一の
単位セル２１のうち１つの構造についてだけ説明りる９
゜本体２０には少なくとも１つのチャンネル表面３０が
あり、これは図示した実施例では本体２０の上側主表面
と同一の面内にある。このチャンネル表面３０は従来の
ＤＭＯ３製造技術によって設けることができる。第２ベ
ース（Ｐベース）領域２６の少なくとも一部分はチャン
ネル表面３０に接し°Ｃいる。そして陰極領域２８と第
１ベース（Ｎ−ベース）領域２４は間隔を置いて配置さ
れて第２ベース領域２６内にチャンネル部分３４を定め
ている。チャンネル表面３４はチャンネル表面３０から
第２ベース領域２６の中へ伸びている。
位セル２１が含まれている。個別の単位セル２１はすべ
て共通の陽極領域２２と第１ベース（Ｎ−ベース）領域
２４を共イｊしているが、第２ベース（Ｐベース）領域
２６とＮ＋陰極領域２８を個別にそなえている。便宜上
、そしてわかりゃすくり−るため、本明細書では同一の
単位セル２１のうち１つの構造についてだけ説明りる９
゜本体２０には少なくとも１つのチャンネル表面３０が
あり、これは図示した実施例では本体２０の上側主表面
と同一の面内にある。このチャンネル表面３０は従来の
ＤＭＯ３製造技術によって設けることができる。第２ベ
ース（Ｐベース）領域２６の少なくとも一部分はチャン
ネル表面３０に接し°Ｃいる。そして陰極領域２８と第
１ベース（Ｎ−ベース）領域２４は間隔を置いて配置さ
れて第２ベース領域２６内にチャンネル部分３４を定め
ている。チャンネル表面３４はチャンネル表面３０から
第２ベース領域２６の中へ伸びている。
チャンネル表面３０の上には絶縁ゲート電極３６が配置
されでいる。ゲート電圧が印加されたときＮ＋陰極領域
２８と第１ベース（Ｎ−ベース）領域２４との間に伸び
るＮ導電型導通チャンネルをチャンネル部分３４の中に
誘起するように絶縁ゲート電極３６は構成されている。
されでいる。ゲート電圧が印加されたときＮ＋陰極領域
２８と第１ベース（Ｎ−ベース）領域２４との間に伸び
るＮ導電型導通チャンネルをチャンネル部分３４の中に
誘起するように絶縁ゲート電極３６は構成されている。
ゲート電極３６は二酸化シリコン等で作った絶縁酸化物
層３８の中に囲まれていることによって半導体本体２０
から絶縁される。ゲート電極３６は当業者には周知の如
くたとえばアルミニウムかまたはいずれかの導電型の高
濃度にドーピングされた多結晶シリコンで構成すること
ができる。ゲート電極３６は当業者には周知の各種技術
のいずれか１つによってデバイスのゲート端子４０に電
気的に接続されている。１つの代表的な例は遠隔ゲート
接触端子であり、これは導電性ゲートＮ極層３６の上側
表面まで酸化物層３８をエツチングして金属接触部を設
けることにより形成される。ゲート電極３６とこれを囲
む酸化物層３８はデバイス表面３２のほぼ全体をおおっ
ているが、陰極金属被覆のための窓が設けられていると
ころは除かれている。この陰極金属被覆については以下
に述べる。
層３８の中に囲まれていることによって半導体本体２０
から絶縁される。ゲート電極３６は当業者には周知の如
くたとえばアルミニウムかまたはいずれかの導電型の高
濃度にドーピングされた多結晶シリコンで構成すること
ができる。ゲート電極３６は当業者には周知の各種技術
のいずれか１つによってデバイスのゲート端子４０に電
気的に接続されている。１つの代表的な例は遠隔ゲート
接触端子であり、これは導電性ゲートＮ極層３６の上側
表面まで酸化物層３８をエツチングして金属接触部を設
けることにより形成される。ゲート電極３６とこれを囲
む酸化物層３８はデバイス表面３２のほぼ全体をおおっ
ているが、陰極金属被覆のための窓が設けられていると
ころは除かれている。この陰極金属被覆については以下
に述べる。
デバイス１０には２つの主端子、即ちデバイス陰極端子
４２およびデバイス陽極端子４４が設けられており、と
もに略図で示し′Ｃある。デバイス陰極端子４２はデバ
イス端子電極４６に接続されている。デバイス端子電極
４６はアルミニウム等の金属被覆で構成され、（遠隔ゲ
ート接触端子のある′ところを除いて）デバイスの上側
表面のほぼ全面に設置され、陰極領域２８に接触してオ
ーム性の接触を行なっている。陰極金属被覆（４６）は
ケース酸化物層３８によりＮ−導電型の第１ベース領域
２４とゲート電極３６に接触しないようにされている。
４２およびデバイス陽極端子４４が設けられており、と
もに略図で示し′Ｃある。デバイス陰極端子４２はデバ
イス端子電極４６に接続されている。デバイス端子電極
４６はアルミニウム等の金属被覆で構成され、（遠隔ゲ
ート接触端子のある′ところを除いて）デバイスの上側
表面のほぼ全面に設置され、陰極領域２８に接触してオ
ーム性の接触を行なっている。陰極金属被覆（４６）は
ケース酸化物層３８によりＮ−導電型の第１ベース領域
２４とゲート電極３６に接触しないようにされている。
デバイス陽極端子４４は電気的に陽極端子電極４８に接
続されている。陽極端子電極４８はデバイスの下側主表
面５０でデバイスの陽極領域２２とオーム接触している
。
続されている。陽極端子電極４８はデバイスの下側主表
面５０でデバイスの陽極領域２２とオーム接触している
。
図示した電極構成ならびに表面３２の形状は例に過ぎず
、多数の代替構成を使用し得ることは明らかである。１
つの例として、もっと複雑な金属被覆パターンを使って
、ゲート電極を直接金属被覆し陰極電極４６には別のパ
ターンの金属被覆領域を用いることができる。
、多数の代替構成を使用し得ることは明らかである。１
つの例として、もっと複雑な金属被覆パターンを使って
、ゲート電極を直接金属被覆し陰極電極４６には別のパ
ターンの金属被覆領域を用いることができる。
陰極短絡部を設ｃノるために、Ｐ導電型の第２ベース領
域２６の短絡用延長部５２が上方に向って主表面３２ま
で伸び、陰極電極４６と接触している。本発明の１つの
重要な側面は陰極短絡密度の制御にある。陰極電極４６
の第２ベース領域２６に対する接触面積とＮ＋陰極領域
２８に対する接触面積を含む陰極端子電極全体の接触面
積との比によって陰極短絡密度が部分的に決定される。
域２６の短絡用延長部５２が上方に向って主表面３２ま
で伸び、陰極電極４６と接触している。本発明の１つの
重要な側面は陰極短絡密度の制御にある。陰極電極４６
の第２ベース領域２６に対する接触面積とＮ＋陰極領域
２８に対する接触面積を含む陰極端子電極全体の接触面
積との比によって陰極短絡密度が部分的に決定される。
第１図のデバイス１０はデバイス１０を通る順方向電流
のレベルにより、また包含される寄生ＳＣＲ構造の動作
を抑止するためにとられた対策に応じて、ＩＧＲまたは
Ｓ ＣＲのいずれかの特性を持つことができる。このよ
うな各種対策は上記米国特許出願箱２１２，１８１号、
米国特許出願箱３６７．３１６号、ならびに米国特許出
願箱３６５．０７６号に説明されている。
のレベルにより、また包含される寄生ＳＣＲ構造の動作
を抑止するためにとられた対策に応じて、ＩＧＲまたは
Ｓ ＣＲのいずれかの特性を持つことができる。このよ
うな各種対策は上記米国特許出願箱２１２，１８１号、
米国特許出願箱３６７．３１６号、ならびに米国特許出
願箱３６５．０７６号に説明されている。
簡単に要約すると前記したように、４層ＰＮＰＮザイリ
スタ構造は上側のＮＰＮＩ−ランリスタと下側のＰＮＰ
トランジスタから成る２つのトランジスタによる相似回
路によって表わすことができる。ＮＰＮトランジスタの
ベースはＰ Ｎ Ｐ Ｉ−ランリスタのコレクタに接続
され（そしてＰＮ ｒ’ ｌ−ランリスタのコレクタと
同一領域を構成し）、ＰＮＰトランジスタのベースはＮ
ＰＮ１〜ランジスタのコレクタに相当している（そし−
ＵＮＰＮｔ−ランリスタのコレクタと同一の領域を構成
している）。
スタ構造は上側のＮＰＮＩ−ランリスタと下側のＰＮＰ
トランジスタから成る２つのトランジスタによる相似回
路によって表わすことができる。ＮＰＮトランジスタの
ベースはＰ Ｎ Ｐ Ｉ−ランリスタのコレクタに接続
され（そしてＰＮ ｒ’ ｌ−ランリスタのコレクタと
同一領域を構成し）、ＰＮＰトランジスタのベースはＮ
ＰＮ１〜ランジスタのコレクタに相当している（そし−
ＵＮＰＮｔ−ランリスタのコレクタと同一の領域を構成
している）。
この２つのトランジスタの特徴は各々ベース接地電流利
得を有していることである。そし’Ｕ ２つの電流利得
の和が１を超えたときはデバイス全体が再生的になる。
得を有していることである。そし’Ｕ ２つの電流利得
の和が１を超えたときはデバイス全体が再生的になる。
即ち導通状態にラッチされる。
この２つのベース接地電流利得の和が１より小さい場合
にはデバイスは再生的でない。
にはデバイスは再生的でない。
したがって従来のＳＣＲ素子構造では、２つのベース接
地電流利得の和は１より大きくされ、ＳＣＲは再生的に
なる。従来のＩＧＲ構造ではこのような再生作用は望ま
しくなり、相似回路の２つのトランジスタの特性を制御
してそれらのベース接地電流利得の和が１より小さくな
るようにしている。
地電流利得の和は１より大きくされ、ＳＣＲは再生的に
なる。従来のＩＧＲ構造ではこのような再生作用は望ま
しくなり、相似回路の２つのトランジスタの特性を制御
してそれらのベース接地電流利得の和が１より小さくな
るようにしている。
更に、周知の通り、２トランジスタによる相似回路の上
側のＮＰＮＩ−ランリスタと下側のＰＮＰトランジスタ
の両方のベース接地電流利得はデバイス電流の増加とと
もに増加し、デバイス電流の減少とともに減少する。こ
の理由により、従来のＳＯＲは一定の保持電流定格を有
し、それより下ではデバイスは再生的でなくなりデバイ
スはターンオフす、る。更に上記理由により、従来のＩ
ＧＲ構造は最大電流定格を有し、それより上では寄生Ｓ
ＣＲが不所望に導通状態にラッチされる。この不所望な
作用を制御し最小限にする名神の技術が以前に開示され
ており、前記様々の米国特許出願に要約されている。
側のＮＰＮＩ−ランリスタと下側のＰＮＰトランジスタ
の両方のベース接地電流利得はデバイス電流の増加とと
もに増加し、デバイス電流の減少とともに減少する。こ
の理由により、従来のＳＯＲは一定の保持電流定格を有
し、それより下ではデバイスは再生的でなくなりデバイ
スはターンオフす、る。更に上記理由により、従来のＩ
ＧＲ構造は最大電流定格を有し、それより上では寄生Ｓ
ＣＲが不所望に導通状態にラッチされる。この不所望な
作用を制御し最小限にする名神の技術が以前に開示され
ており、前記様々の米国特許出願に要約されている。
本発明によれば、適切な技術または技術の組み合わせに
よりデバイス１０の各秤領域の構成を制御することによ
って有用なデバイス構造が提供される。即ちデバイス１
０は電流ゼロからモード切替電流点までの動作電流に対
１てはＩＧｌ＜とじて動き、モード切替電流点からデバ
イスの最大電流範囲まぐの動作電流に対し−Ｃはｓ Ｃ
Ｒとして働く。
よりデバイス１０の各秤領域の構成を制御することによ
って有用なデバイス構造が提供される。即ちデバイス１
０は電流ゼロからモード切替電流点までの動作電流に対
１てはＩＧｌ＜とじて動き、モード切替電流点からデバ
イスの最大電流範囲まぐの動作電流に対し−Ｃはｓ Ｃ
Ｒとして働く。
典型例とし−Ｃモード切替点は１アンペアである。
重要なことはモード切替電流点はデバイスの意図した動
作電流範囲の一端又は他端ぐはなくて該動作電流範囲内
にある。ＳＣＲでは、それより小ざい電流ではデバイス
がもはや再生的でなくなる電流即ち保持電流がデバイス
の動作電流範囲の下端を定める。ＩＧＲの場合は、それ
より大きい電流ではデバイスが不所望に導通モードにラ
ッチされてしまってゲート制御が失なわれる電流がデバ
イスの動作電流範囲の上端を定める。
作電流範囲の一端又は他端ぐはなくて該動作電流範囲内
にある。ＳＣＲでは、それより小ざい電流ではデバイス
がもはや再生的でなくなる電流即ち保持電流がデバイス
の動作電流範囲の下端を定める。ＩＧＲの場合は、それ
より大きい電流ではデバイスが不所望に導通モードにラ
ッチされてしまってゲート制御が失なわれる電流がデバ
イスの動作電流範囲の上端を定める。
混成デバイス１０の二重の性質を表わすためにＩＧＲ部
分５４とＳＣＲ部分５６を第１図に示しである。ＩＣｄ
＜部分５４では、チャンネル部分３４を通して導通が生
じる。ＳＣＲ部分５６では、Ｐ導電型ベース領域２６を
通して導通が生じる。
分５４とＳＣＲ部分５６を第１図に示しである。ＩＣｄ
＜部分５４では、チャンネル部分３４を通して導通が生
じる。ＳＣＲ部分５６では、Ｐ導電型ベース領域２６を
通して導通が生じる。
更に詳しくは、ｆＧＲモードの動作中、ゲー］・電極３
６に正のゲート電圧が印加されて反転によりＮ＋陰極領
域２８とＮ−第１ベース領域２４との間のチャンネル部
分３４の中にＮ型導通ヂレンネルを誘起したときにデバ
イス１０は順方向導通を支持する。このモードの動作中
、陰極領域２８からの電子が誘起された導通チャンネル
３４を介してＮ−導電型第１ベース領域２４の中に注入
される。同時に正孔がＰ＋陽極領域２２からＮ−第１ベ
ース領域２４内に注入される。これらの電子と正孔はＮ
−第１ベース領域２４内でバイポーラ導通モードで再接
合する。したがってＮ−第１ベース領域２４は能動ベー
ス領域として働くのに対して、第２ベース領域２６は能
動ベース領域として働かずシールド・ベース領域として
働くだけである。このようにして、５４で表わしたＩＧ
Ｒ部分は能動動作を行なう。
６に正のゲート電圧が印加されて反転によりＮ＋陰極領
域２８とＮ−第１ベース領域２４との間のチャンネル部
分３４の中にＮ型導通ヂレンネルを誘起したときにデバ
イス１０は順方向導通を支持する。このモードの動作中
、陰極領域２８からの電子が誘起された導通チャンネル
３４を介してＮ−導電型第１ベース領域２４の中に注入
される。同時に正孔がＰ＋陽極領域２２からＮ−第１ベ
ース領域２４内に注入される。これらの電子と正孔はＮ
−第１ベース領域２４内でバイポーラ導通モードで再接
合する。したがってＮ−第１ベース領域２４は能動ベー
ス領域として働くのに対して、第２ベース領域２６は能
動ベース領域として働かずシールド・ベース領域として
働くだけである。このようにして、５４で表わしたＩＧ
Ｒ部分は能動動作を行なう。
デバイス１０をそのＩＧＲモードでターンオフするため
には、ゲート電極３６から正ゲート電圧を除いて、導通
チャンネル３４を誘起しない。この時点で、デバイス１
０はもはや導通を維持しなくなる。
には、ゲート電極３６から正ゲート電圧を除いて、導通
チャンネル３４を誘起しない。この時点で、デバイス１
０はもはや導通を維持しなくなる。
もっと大きな電流では、即ちモード切替電流点より大ぎ
い電流では、ＳＣＲ部分５６がＭＯＳゲーｌ−Ｓ ＣＲ
として能動動作を行ない、導通モードにラッチされてゲ
ート制御機能が失なわれる。
い電流では、ＳＣＲ部分５６がＭＯＳゲーｌ−Ｓ ＣＲ
として能動動作を行ない、導通モードにラッチされてゲ
ート制御機能が失なわれる。
Ｓ Ｃ＋ｔモードの動作は種々の方法で説明できるが、
デバイス１０のＳＣＲモードの動作を説明する１つの方
法は次の通りである。ゲート電極３６を介して正ゲート
電圧が印加されたとぎ、ゲート絶縁層３８を横切る電界
はゲート電極３６の下のＰ導電型第２ベース領域２６の
中にキャリＶの空乏を生じさせる。その結果、Ｐ導電型
ベース領域２６の中の空乏層はゲート３６の下のＮ＋導
電型陰極領域２８により近く伸びる。これにより、２ト
ラン、リスタによる相似回路の上側のＮＰＮトランジス
タの非空乏Ｐ導電型ベース領域の、ゲート電極３６の下
の厚みが薄くなるので、その電流利得が大きくなる。Ｍ
ＯＳゲートサイリスタでは、グー１へ・バイアスが大き
くなるにつれて、上側のＮＰＮトランジスタのベース接
地電流利得が太き（なり、ついに上側のＮ Ｉ） Ｎ
＋〜ランジリスと下側のＰＮＰＩ−ランリスタのベース
接地電流利得の和が１を超える。この点で、Ｎ＋陰極領
域２８からＰ導電型ベース領域２６へキャリヤが強力に
注入され、デバイスがオン状態にスイッチングされる。
デバイス１０のＳＣＲモードの動作を説明する１つの方
法は次の通りである。ゲート電極３６を介して正ゲート
電圧が印加されたとぎ、ゲート絶縁層３８を横切る電界
はゲート電極３６の下のＰ導電型第２ベース領域２６の
中にキャリＶの空乏を生じさせる。その結果、Ｐ導電型
ベース領域２６の中の空乏層はゲート３６の下のＮ＋導
電型陰極領域２８により近く伸びる。これにより、２ト
ラン、リスタによる相似回路の上側のＮＰＮトランジス
タの非空乏Ｐ導電型ベース領域の、ゲート電極３６の下
の厚みが薄くなるので、その電流利得が大きくなる。Ｍ
ＯＳゲートサイリスタでは、グー１へ・バイアスが大き
くなるにつれて、上側のＮＰＮトランジスタのベース接
地電流利得が太き（なり、ついに上側のＮ Ｉ） Ｎ
＋〜ランジリスと下側のＰＮＰＩ−ランリスタのベース
接地電流利得の和が１を超える。この点で、Ｎ＋陰極領
域２８からＰ導電型ベース領域２６へキャリヤが強力に
注入され、デバイスがオン状態にスイッチングされる。
一旦こうなるとゲート・バイアス電圧を除去しても、Ｐ
ＮＰＮサイリスタ構造に固有の自己保持再生動作により
デバイス１０は阻止状態に戻ることはない。
ＮＰＮサイリスタ構造に固有の自己保持再生動作により
デバイス１０は阻止状態に戻ることはない。
このＳＣＲモードの動作中、Ｎ−導電型第１ベース領ｔ
＠２４と１〕導電型第２ベース領域２６はともに能動ベ
ース領域として働き、バイポーラ導通を支持り′る。
＠２４と１〕導電型第２ベース領域２６はともに能動ベ
ース領域として働き、バイポーラ導通を支持り′る。
上述の動作を行なうようにデバイス１０の各領域を構成
するための種々の方法がある。この結果は好ましくは陰
極短絡密度の制御によって得られる。従来のＩ ＧＲＩ
造では、Ｎ＋陰極領域２８が比較的小さく、したがって
Ｐ導電型第２ベース領域２６の短絡延長部５２の比較的
大ぎな面積が陰極金属被覆４６と接触して、陰極短絡密
度を比較的高くしている。従来の５ＣＲＩ造では、比較
的低い陰極短絡密度を（比較的大きな陰極領域２８とと
もに）使用づるのは所望のｄＶ／ｄｔ特性を得るのに必
要な程度までである。本発明に従えば、当業者が容易に
理解し得るように陰極短絡密度の中間的な値が用いられ
る。
するための種々の方法がある。この結果は好ましくは陰
極短絡密度の制御によって得られる。従来のＩ ＧＲＩ
造では、Ｎ＋陰極領域２８が比較的小さく、したがって
Ｐ導電型第２ベース領域２６の短絡延長部５２の比較的
大ぎな面積が陰極金属被覆４６と接触して、陰極短絡密
度を比較的高くしている。従来の５ＣＲＩ造では、比較
的低い陰極短絡密度を（比較的大きな陰極領域２８とと
もに）使用づるのは所望のｄＶ／ｄｔ特性を得るのに必
要な程度までである。本発明に従えば、当業者が容易に
理解し得るように陰極短絡密度の中間的な値が用いられ
る。
第１図のデバイス１０は０ＭＯ８技術を使つ−Ｃ製造し
た基本的な垂直チャンネル形デバイスとし−（描いであ
るが、他の種々のデバイス構成を用いることができ第１
図の構成は例示のためだけに示しである。もう１つの変
形としてターンオフ速度を増大するために陽極短絡部を
用いることもできる。第１図では煩雑にならないように
陽極短絡部を省略しである。「陽極短絡部」はデバイス
のＰ１陽極領域とそれに隣接したＮ−ベース領域２４と
の間の短絡部であり、Ｎ−ベース２４の下向きの短絡延
長部（図示しない）を陽極金属被覆４８と接触させるこ
とによって実現できる。陽極短絡部はバイポーラ導通モ
ードによりＩＧＲ（ならびに５ＣＲ）のターンオフ速度
の改善を助ける。
た基本的な垂直チャンネル形デバイスとし−（描いであ
るが、他の種々のデバイス構成を用いることができ第１
図の構成は例示のためだけに示しである。もう１つの変
形としてターンオフ速度を増大するために陽極短絡部を
用いることもできる。第１図では煩雑にならないように
陽極短絡部を省略しである。「陽極短絡部」はデバイス
のＰ１陽極領域とそれに隣接したＮ−ベース領域２４と
の間の短絡部であり、Ｎ−ベース２４の下向きの短絡延
長部（図示しない）を陽極金属被覆４８と接触させるこ
とによって実現できる。陽極短絡部はバイポーラ導通モ
ードによりＩＧＲ（ならびに５ＣＲ）のターンオフ速度
の改善を助ける。
特に、ｒ Ｇ ｒ＜またはＳＣＲが導通している間は、
能動ベース領域として働くＮ−導電型第１ベース領域２
４には過剰な電子と正孔がある。デバイスのターン１７
時に、これらの電子と正孔は一時的にＮ−ベース領域２
４の中に捕捉されてデバイスの導通時間をのばすので、
ターンオフ速度が低下する。Ｎ−ベース領域２４内の過
剰正孔はＰ導電型ベース領ＶＡ２６を通っ−Ｕｌｌ極電
極４６に向っＣ出ていく。しかし、陽極短絡部がない場
合には、Ｎ−ベース領域２４内の過剰電子に対する同様
の経路がない。陽極短絡部を設けることによりこの特定
の問題は解消する。前記米国特許出願第２１２．１８１
号には適当な陽極短絡構造が記載されている。従来の陽
極短絡部に対する代替構造が１９８１年１１月２３日出
願の米国特許出願第３２４．２４５号（特願昭５７−２
０４６９３号）に開示されている。米国特許出願第３２
４ 、２４５号に開示された構造では、高濃度にドーピ
ングされたＮ＋拡散またはＮ＋＋拡散領域がＰ＋陽極領
域の中に点在し、これにより同様にデバイスのターンオ
フ時にＮ−導電型ベース領［２４内の過剰電 、子を
迅速に除去することができる。
能動ベース領域として働くＮ−導電型第１ベース領域２
４には過剰な電子と正孔がある。デバイスのターン１７
時に、これらの電子と正孔は一時的にＮ−ベース領域２
４の中に捕捉されてデバイスの導通時間をのばすので、
ターンオフ速度が低下する。Ｎ−ベース領域２４内の過
剰正孔はＰ導電型ベース領ＶＡ２６を通っ−Ｕｌｌ極電
極４６に向っＣ出ていく。しかし、陽極短絡部がない場
合には、Ｎ−ベース領域２４内の過剰電子に対する同様
の経路がない。陽極短絡部を設けることによりこの特定
の問題は解消する。前記米国特許出願第２１２．１８１
号には適当な陽極短絡構造が記載されている。従来の陽
極短絡部に対する代替構造が１９８１年１１月２３日出
願の米国特許出願第３２４．２４５号（特願昭５７−２
０４６９３号）に開示されている。米国特許出願第３２
４ 、２４５号に開示された構造では、高濃度にドーピ
ングされたＮ＋拡散またはＮ＋＋拡散領域がＰ＋陽極領
域の中に点在し、これにより同様にデバイスのターンオ
フ時にＮ−導電型ベース領［２４内の過剰電 、子を
迅速に除去することができる。
次に第１図の全体的な回路１２を考えると、電気的負荷
装置１４は最初に給電されたときは比較的大きな突入電
流が流れ、その後は比較的小さい動作電流が流れる種類
のものである。種々の負荷装置が特定の特性を有してい
るが、例示のため第１図の負荷装＠１４は放電型電球の
フィラメントになっＣいる。本発明によれば、回路１２
の混成スイッチング半導体デバイス１０には、保持電流
定格を特徴とリ−る上記のような寄生Ｐ Ｎ Ｐ Ｎサ
イリスク溝道が含まれている。この保持電流定格は電気
負荷装置１４の突入電流より小さく、負荷装置１４の動
作電流より大きい。
装置１４は最初に給電されたときは比較的大きな突入電
流が流れ、その後は比較的小さい動作電流が流れる種類
のものである。種々の負荷装置が特定の特性を有してい
るが、例示のため第１図の負荷装＠１４は放電型電球の
フィラメントになっＣいる。本発明によれば、回路１２
の混成スイッチング半導体デバイス１０には、保持電流
定格を特徴とリ−る上記のような寄生Ｐ Ｎ Ｐ Ｎサ
イリスク溝道が含まれている。この保持電流定格は電気
負荷装置１４の突入電流より小さく、負荷装置１４の動
作電流より大きい。
動作については最初のターンオン時に、デバイス１０の
ＳＣＲ部分５６が最初に作動されて負荷装置１４に突入
電流を供給する。その後、比較的低い動作電流範囲では
デバイス１０のＩＧＲ部分５４が動作を引き継いで、高
速のデユーティ・サイクルガ制御されたスイッチングに
よって負荷装置１４の動作に所望の制御を与える。スイ
ッチング周波数はＩＧＲの最大動作周波数までにするこ
とができ、これは現在１００Ｋｆ−１ｚ程度である。
ＳＣＲ部分５６が最初に作動されて負荷装置１４に突入
電流を供給する。その後、比較的低い動作電流範囲では
デバイス１０のＩＧＲ部分５４が動作を引き継いで、高
速のデユーティ・サイクルガ制御されたスイッチングに
よって負荷装置１４の動作に所望の制御を与える。スイ
ッチング周波数はＩＧＲの最大動作周波数までにするこ
とができ、これは現在１００Ｋｆ−１ｚ程度である。
前述の如く、ＩＧＲのスイッチング速度が不充分であっ
て、Ｍ ＯＳ Ｆ Ｅ Ｔのようなもっと高速のスイッ
チング・デバイスが必要な場合がある。本発明によれば
、この問題を解決する第２の形式の混成デバイスが提供
される。１つの実施例を第２図により説明し、もう１つ
の実施例を第３図により説明づる。
て、Ｍ ＯＳ Ｆ Ｅ Ｔのようなもっと高速のスイッ
チング・デバイスが必要な場合がある。本発明によれば
、この問題を解決する第２の形式の混成デバイスが提供
される。１つの実施例を第２図により説明し、もう１つ
の実施例を第３図により説明づる。
第２図には第２の形式の混成電力スイッチング半導体デ
バイス１１０が示しである。このデバイス１１０では、
同一半導体チップ上に全体を１１２で表わしたＭＯ８Ｆ
ＥＴ部分と全体を１１４で表わしたＳＣＲ部分が含まれ
ている。ＭＯ８ＦＥＴ部分１１２はもっと一般的には絶
縁ゲート電界効果トランジスタと呼ぶことができ、ＳＣ
Ｒ部分１１４はもっと一般的に絶縁ゲート・トリガー・
サイリスタと呼ぶことができる。
バイス１１０が示しである。このデバイス１１０では、
同一半導体チップ上に全体を１１２で表わしたＭＯ８Ｆ
ＥＴ部分と全体を１１４で表わしたＳＣＲ部分が含まれ
ている。ＭＯ８ＦＥＴ部分１１２はもっと一般的には絶
縁ゲート電界効果トランジスタと呼ぶことができ、ＳＣ
Ｒ部分１１４はもっと一般的に絶縁ゲート・トリガー・
サイリスタと呼ぶことができる。
一般に第２図のデバイス１１０は環状であるが、別のデ
バイス形状を使うことができる。第１図のデバイス１０
ではＩＧＲ構造とＳＣＲ構造は概略図だけでは容易に区
別できない点まで重なり合っているのに対して、第２図
の混成デバイス１１０ではＭＯ８ＦＥＴ部分１１２とＳ
ＣＲ部分１１４はデバイス１１０全体の内の別々の区別
可能な部分で構成されている。但し、以下の詳細な説明
で明らかになるように多数の要素が全体の混成デバイス
１１０に共通になっ−Ｃいる。図示するようにＭＯ３Ｆ
ＥＴ部分１１２は表面形状が方形の複数の小さな単位セ
ルで構成されているのに対して、ＳＣＲ部分はデバイス
１１０の中心の１つの大きなセルで構成されている。
バイス形状を使うことができる。第１図のデバイス１０
ではＩＧＲ構造とＳＣＲ構造は概略図だけでは容易に区
別できない点まで重なり合っているのに対して、第２図
の混成デバイス１１０ではＭＯ８ＦＥＴ部分１１２とＳ
ＣＲ部分１１４はデバイス１１０全体の内の別々の区別
可能な部分で構成されている。但し、以下の詳細な説明
で明らかになるように多数の要素が全体の混成デバイス
１１０に共通になっ−Ｃいる。図示するようにＭＯ３Ｆ
ＥＴ部分１１２は表面形状が方形の複数の小さな単位セ
ルで構成されているのに対して、ＳＣＲ部分はデバイス
１１０の中心の１つの大きなセルで構成されている。
デバイス１１０を詳細に説明すると、デバイスはシリコ
ンのような半導体材料の本体１１６で構成されており、
本体１１６の向い合った側に第１および第２の（たとえ
ば下と上）向い合った主表面１１８および１２０がある
。本体１１６の主表面１１８と１２０との間にはデバイ
ス１１０のＭＯ８ＦＥＴ部分１１２およびＳＣＲ部分１
１４に対応づる別々のＭ ＯＳ Ｆ Ｅ Ｔ部分とＳＣ
，Ｒ部分がある。便宜−Ｖまたわかりゃずくづ−るため
、本明細書では半導体本体の中の同じ部分を表わりのに
同じ参照番号１１２および１１４を用いる。
ンのような半導体材料の本体１１６で構成されており、
本体１１６の向い合った側に第１および第２の（たとえ
ば下と上）向い合った主表面１１８および１２０がある
。本体１１６の主表面１１８と１２０との間にはデバイ
ス１１０のＭＯ８ＦＥＴ部分１１２およびＳＣＲ部分１
１４に対応づる別々のＭ ＯＳ Ｆ Ｅ Ｔ部分とＳＣ
，Ｒ部分がある。便宜−Ｖまたわかりゃずくづ−るため
、本明細書では半導体本体の中の同じ部分を表わりのに
同じ参照番号１１２および１１４を用いる。
本体１１６には一方の導電型の第１ベース層１２またと
えばＮ−ベース層が含まれている。第１ベース層１２２
の第１部分１２４はＭ ＯＳ Ｆ Ｅ Ｔ部分１１２に
含まれており、第２部分１２６はＳＣＲ部分１１４に含
まれている。デバイス１１０全体においては、Ｎ−第１
ベース層１２２の第１一部分１２４がＭＯ８ＦＥＩ−の
Ｎ−ドリフト領域を構成し、Ｎ−第１ベース層１２２の
第２部分１２６ カＳ Ｃ’ＲのＮ−能動ベース領域を
構成している。
えばＮ−ベース層が含まれている。第１ベース層１２２
の第１部分１２４はＭ ＯＳ Ｆ Ｅ Ｔ部分１１２に
含まれており、第２部分１２６はＳＣＲ部分１１４に含
まれている。デバイス１１０全体においては、Ｎ−第１
ベース層１２２の第１一部分１２４がＭＯ８ＦＥＩ−の
Ｎ−ドリフト領域を構成し、Ｎ−第１ベース層１２２の
第２部分１２６ カＳ Ｃ’ＲのＮ−能動ベース領域を
構成している。
本体１１６には更に、反対導電型に高温度にドーピング
された第１主端子領域層１２８、たとえばＰ＋デバイス
陽極領域１２８が含まれている。
された第１主端子領域層１２８、たとえばＰ＋デバイス
陽極領域１２８が含まれている。
このＰ′−デバイス陽極領域１２８は第１く下側）主表
面１１８まで伸びて陽極電極金属被覆１３０とオーム接
触している。
面１１８まで伸びて陽極電極金属被覆１３０とオーム接
触している。
Ｐ″陽極領域１２８はＭＯ８ＦＥＴ部分１１２とＳＣＲ
部分１１４の両方に共通している。ｓｃＲ部分１１４内
のＰ＋陽極領域１２８は界面１３１でＮ−第１ベース層
１２２の第２部分１２６に接している。この特定の構造
を従来のｓｃＲまたはＭＯＳゲー１− Ｓ ’ＣＲと比
較すると、この界面１３１はＳＣＲの１）＋陽極領域と
それに隣接したＮベース領域との間のＰＮ接合に対応す
る。デバイスの動作中、１〕１陽極領域１２８がらＮ−
第１ベース層１２２の第２部分１２６に正孔が注入され
、この第２部分１２６はＳＣＲ能動ベース領域として働
くことができる。
部分１１４の両方に共通している。ｓｃＲ部分１１４内
のＰ＋陽極領域１２８は界面１３１でＮ−第１ベース層
１２２の第２部分１２６に接している。この特定の構造
を従来のｓｃＲまたはＭＯＳゲー１− Ｓ ’ＣＲと比
較すると、この界面１３１はＳＣＲの１）＋陽極領域と
それに隣接したＮベース領域との間のＰＮ接合に対応す
る。デバイスの動作中、１〕１陽極領域１２８がらＮ−
第１ベース層１２２の第２部分１２６に正孔が注入され
、この第２部分１２６はＳＣＲ能動ベース領域として働
くことができる。
しかし、本発明の重要な一側面によれば、ＭＯ８ＦＥＴ
部分１１２では、２＋陽極領域１２８はＮ−ベース層１
２２の第１部分１２４とは接しない。そのかわりに、一
方の導電型の高濃度にドーピングされた埋込み層１３２
、たとえばＮ＋埋込み層１３２が本体１１６のＭＯ３Ｆ
ＥＴ部分１１２内のＮ−第１ベース層１２２第１部分１
２４とＰ＋陽極領域１２８との間に設けられている。こ
のＮ＋埋込み層１３２は８０８部分１１４には設けられ
ていない。図示のデバイス構造においてはＮ＋埋込み層
は環状である。そしてデバイス１１０の動作中、Ｎ＋埋
込み層１３２によってＰ＋陽極領域１２８からＮ−第１
ベース層１２２の第１部分１２４への正孔の注入が防止
されるので、この第１部分１２４での過剰電荷キャリヤ
の蓄積が防止され、第１部分１２４ ハＭＯ８Ｆ Ｅ
Ｔ（７）Ｎ−ドリフト領域としての性質を維持する。
部分１１２では、２＋陽極領域１２８はＮ−ベース層１
２２の第１部分１２４とは接しない。そのかわりに、一
方の導電型の高濃度にドーピングされた埋込み層１３２
、たとえばＮ＋埋込み層１３２が本体１１６のＭＯ３Ｆ
ＥＴ部分１１２内のＮ−第１ベース層１２２第１部分１
２４とＰ＋陽極領域１２８との間に設けられている。こ
のＮ＋埋込み層１３２は８０８部分１１４には設けられ
ていない。図示のデバイス構造においてはＮ＋埋込み層
は環状である。そしてデバイス１１０の動作中、Ｎ＋埋
込み層１３２によってＰ＋陽極領域１２８からＮ−第１
ベース層１２２の第１部分１２４への正孔の注入が防止
されるので、この第１部分１２４での過剰電荷キャリヤ
の蓄積が防止され、第１部分１２４ ハＭＯ８Ｆ Ｅ
Ｔ（７）Ｎ−ドリフト領域としての性質を維持する。
Ｐ＋陽極領域１２８とＮ＋埋込みＮ１３２はともに高濃
度にドーピングされているので、それらの界面１３４は
実質的にトンネル接合であり、これを横切って当業者に
は周知のトンネル機構によって導通が容易に行なわれる
。したがってこの接続は本質的にオーム性である。
度にドーピングされているので、それらの界面１３４は
実質的にトンネル接合であり、これを横切って当業者に
は周知のトンネル機構によって導通が容易に行なわれる
。したがってこの接続は本質的にオーム性である。
埋込み層１３２は従来の技術を用いて形成することがで
きる。たとえば、代表的な製造プロレスは基板としての
Ｐ＋陽極層１２８から始まる。埋込み層１３２の位置を
きめる（図示しない）適用なマスクを通して適当な不純
物即ちドーパン１へ原子が導入される。その後、マスク
が除去され、部分１２４と部分１２６の両方を含むＮ−
第１ベース層１２２が基板を構成するＰ＋陽極領域１２
８の上にエピタキシャル成長で形成される。図示されて
いるように、気相エピタキシャル成長中のオートドーピ
ングにより埋込み層１３２は少しＮ−第１ベース層１２
２の第１部分１２４の中まで伸びる。特にＮ−第１ベー
ス層１２２を形成するためのエピタキシ鵞？ル成長の初
期段階Ｃは、Ｎ４型ドーパントの幾分かが気相に入って
からエピタキシャル層の一部として沈着する。
きる。たとえば、代表的な製造プロレスは基板としての
Ｐ＋陽極層１２８から始まる。埋込み層１３２の位置を
きめる（図示しない）適用なマスクを通して適当な不純
物即ちドーパン１へ原子が導入される。その後、マスク
が除去され、部分１２４と部分１２６の両方を含むＮ−
第１ベース層１２２が基板を構成するＰ＋陽極領域１２
８の上にエピタキシャル成長で形成される。図示されて
いるように、気相エピタキシャル成長中のオートドーピ
ングにより埋込み層１３２は少しＮ−第１ベース層１２
２の第１部分１２４の中まで伸びる。特にＮ−第１ベー
ス層１２２を形成するためのエピタキシ鵞？ル成長の初
期段階Ｃは、Ｎ４型ドーパントの幾分かが気相に入って
からエピタキシャル層の一部として沈着する。
本体１１６には更に反対導電型の第２ベース領域の第１
部分１３６および第２部分１３８、たとえばＰベース領
域の部分が含まれている。
部分１３６および第２部分１３８、たとえばＰベース領
域の部分が含まれている。
第２ベース（Ｐベース）領域の第１部分１３６は半導体
本体１１６ノＭＯ３Ｆ Ｅ Ｔ部分１１２に含まれてお
り、Ｎ−ｍｌベース層１２２の第１部分１２４に接して
いる。この第２ベース（Ｐベース）領域の第１部分１３
６はＭＯ８ＦＥＴシー）（ｔド・ベース領域を構成する
。
本体１１６ノＭＯ３Ｆ Ｅ Ｔ部分１１２に含まれてお
り、Ｎ−ｍｌベース層１２２の第１部分１２４に接して
いる。この第２ベース（Ｐベース）領域の第１部分１３
６はＭＯ８ＦＥＴシー）（ｔド・ベース領域を構成する
。
第２ベース（Ｐベース）領域の第２部分１３８は半導体
本体１１６の８０８部分１１４に含まれており、Ｎ−第
１ベースＢ１２２の第２部分１２６に接している。第２
ベース（Ｐベース）領域の第２部分１３８はＳＣＲ能動
ベース領域を構成する。
本体１１６の８０８部分１１４に含まれており、Ｎ−第
１ベースＢ１２２の第２部分１２６に接している。第２
ベース（Ｐベース）領域の第２部分１３８はＳＣＲ能動
ベース領域を構成する。
本発明の実施例の構造では、第２ベース（Ｐベース）領
域の第１部分１３６および第２部分１３８は第２ベース
領域１４ｏのような同一の第２ベース領域の一部で構成
してもよく、あるいは例示した第２ベース（Ｐベース）
領域１４２．１４４のような個別の島状第２ベース（Ｐ
ベース）領域で構成してもよい。例示した第２ベース領
域１４２は全体が半導体本体１１６のＭＯ８ＦＥＴ部分
１１２の中にあり、第２ベース領域の第１部分１３６′
を含Ｉυでいる。例示した第２ベース領域１４４も半導
体本体１１６のＭＯ８ＦＥＴ部分１１２の中にあり、第
２ベース領域の第１部分 １３６″を含んでいる。
域の第１部分１３６および第２部分１３８は第２ベース
領域１４ｏのような同一の第２ベース領域の一部で構成
してもよく、あるいは例示した第２ベース（Ｐベース）
領域１４２．１４４のような個別の島状第２ベース（Ｐ
ベース）領域で構成してもよい。例示した第２ベース領
域１４２は全体が半導体本体１１６のＭＯ８ＦＥＴ部分
１１２の中にあり、第２ベース領域の第１部分１３６′
を含Ｉυでいる。例示した第２ベース領域１４４も半導
体本体１１６のＭＯ８ＦＥＴ部分１１２の中にあり、第
２ベース領域の第１部分 １３６″を含んでいる。
図示したデバイス１１０の特定の実施例、では、８０８
部分１１４の中には第２ベース（Ｐベース）領域の第２
部分１３８が１つだけある。この第２ベース領域の第２
部分１３８は第２ベース（Ｐペース）領域１４０の一部
を構成しているだけである。第２ベース領域１４０の一
部はＭ ＯＳ Ｆ Ｅ Ｔ部分１１２の中にあり、一部
は８０８部分１１４の中にある。
部分１１４の中には第２ベース（Ｐベース）領域の第２
部分１３８が１つだけある。この第２ベース領域の第２
部分１３８は第２ベース（Ｐペース）領域１４０の一部
を構成しているだけである。第２ベース領域１４０の一
部はＭ ＯＳ Ｆ Ｅ Ｔ部分１１２の中にあり、一部
は８０８部分１１４の中にある。
更に本体１１６には一方の導電型の第２主端子領域の第
１部分１４６および第２部分１４８が含まれており、た
とえばＭＯ８ＦＥＴ部分１１２の場合は高濃度にドーピ
ングされたＮ＋デバイス・ソース領域１４６．８０８部
分１１４の場合は高濃度にドーピングされたＮ＋デバイ
ス隘積極領域１４８ある。
１部分１４６および第２部分１４８が含まれており、た
とえばＭＯ８ＦＥＴ部分１１２の場合は高濃度にドーピ
ングされたＮ＋デバイス・ソース領域１４６．８０８部
分１１４の場合は高濃度にドーピングされたＮ＋デバイ
ス隘積極領域１４８ある。
更に詳しくは、ＭＯＳＦＥＴのソースを構成するＮ＋第
２主端子領域の第１部分１４６は本体１１６のＭ ＯＳ
Ｆ Ｅ Ｔ部分１１２に含まれており、第２ベース（
Ｐベース）領域の第１部分１３６に接している。ＳＣＲ
陰極を構成するＮ−）第２主端子領域の第２部分１４８
は８０８部分１１４に含まれ、第２ベース（Ｐベース）
領域の第２部分１３８に接している。
２主端子領域の第１部分１４６は本体１１６のＭ ＯＳ
Ｆ Ｅ Ｔ部分１１２に含まれており、第２ベース（
Ｐベース）領域の第１部分１３６に接している。ＳＣＲ
陰極を構成するＮ−）第２主端子領域の第２部分１４８
は８０８部分１１４に含まれ、第２ベース（Ｐベース）
領域の第２部分１３８に接している。
図示のデバイス構造かられかるように、Ｎ＋第２主端子
領域の第１部分１４６および第２部分１４８は、第２ベ
ース（Ｐベース）領域１４０内に含まれたＮ土弟２主端
子領域の第１部分１４６および第２部分１４８のように
同一の第２ベース領域に含めることができる。あるいは
そのかわりに、半導体本体１１６のＭＯ８ＦＥＴ部分１
１２内の第２ベース（Ｐベース）領域１４２および１４
４にそれぞれ含まれでいる例示したＮ４第２主端子領域
の第１部分１４６′および１４６”のように、Ｎ＋第２
主端子領域の部分を別個の第２ベース（Ｐベース）領域
に含めることもできる。
領域の第１部分１４６および第２部分１４８は、第２ベ
ース（Ｐベース）領域１４０内に含まれたＮ土弟２主端
子領域の第１部分１４６および第２部分１４８のように
同一の第２ベース領域に含めることができる。あるいは
そのかわりに、半導体本体１１６のＭＯ８ＦＥＴ部分１
１２内の第２ベース（Ｐベース）領域１４２および１４
４にそれぞれ含まれでいる例示したＮ４第２主端子領域
の第１部分１４６′および１４６”のように、Ｎ＋第２
主端子領域の部分を別個の第２ベース（Ｐベース）領域
に含めることもできる。
本体１１６には第１チャンネル部分１５０および第２チ
ャンネル部分１５２も含まれている。更に詳しく説明す
ると、第１チャンネル部分１５０は半導体本体１１６の
ＭＯ８］：Ｅ下部分１１２中の第２ベース（１〕ベース
）領域の第１部分１３６に含まれ、第２チャンネル部分
１５２は半導体本体１１６のＳＣＲ部分１１４中の第２
ベース（Ｐベース）領域の第２部分１３８に含まれてい
る。
ャンネル部分１５２も含まれている。更に詳しく説明す
ると、第１チャンネル部分１５０は半導体本体１１６の
ＭＯ８］：Ｅ下部分１１２中の第２ベース（１〕ベース
）領域の第１部分１３６に含まれ、第２チャンネル部分
１５２は半導体本体１１６のＳＣＲ部分１１４中の第２
ベース（Ｐベース）領域の第２部分１３８に含まれてい
る。
第１チＶンネル部分１５０をもつと詳細に検討すると、
この第１チャンネル部分１５０はＭＯＳＦＥＴの制御可
能な導通ヂャンネルを構成し、本体１１６の表面に接し
た第１チャンネル表面１５４から第２ベース（Ｐベース
）領域の第１部分１３６内に伸びている。図示した実施
例では、ＤＭＯ８製造技術を使っＣ１第１チレンネル表
面１５４が本体１１６の第２（上側）主表面１２０に接
している。Ｍ ＯＳ Ｆ＝ Ｅ Ｔのソース領域として
働くＮ土弟２主端子領域の第１部分１４６とＮ−第１ベ
ース層１２２の第１部分１２４は相互に間隔を置いて配
置され、それらの間に第１チャンネル部分１５０の範囲
を定めている。
この第１チャンネル部分１５０はＭＯＳＦＥＴの制御可
能な導通ヂャンネルを構成し、本体１１６の表面に接し
た第１チャンネル表面１５４から第２ベース（Ｐベース
）領域の第１部分１３６内に伸びている。図示した実施
例では、ＤＭＯ８製造技術を使っＣ１第１チレンネル表
面１５４が本体１１６の第２（上側）主表面１２０に接
している。Ｍ ＯＳ Ｆ＝ Ｅ Ｔのソース領域として
働くＮ土弟２主端子領域の第１部分１４６とＮ−第１ベ
ース層１２２の第１部分１２４は相互に間隔を置いて配
置され、それらの間に第１チャンネル部分１５０の範囲
を定めている。
やはりＭＯ３ＦＥＴ部分１１２の中で、第１チャンネル
部分１５０′および１５０”は同様に付加的な第１チャ
ンネル表面１５４′および １５４″から第２ベース（
Ｐベース）領域１４２および１４４内に伸びている。
部分１５０′および１５０”は同様に付加的な第１チャ
ンネル表面１５４′および １５４″から第２ベース（
Ｐベース）領域１４２および１４４内に伸びている。
第２チャンネル部分１５２について考えると、この第２
チャンネル部分１５２は半導体本体１１６の８０８部分
１１４に含まれており、ＳＣＲの導通をトリガする空乏
領域を支持する役目を果す。
チャンネル部分１５２は半導体本体１１６の８０８部分
１１４に含まれており、ＳＣＲの導通をトリガする空乏
領域を支持する役目を果す。
第２チャンネル部分１５２はやはり本体１１６の表面に
接している第２チャンネル表面１５６から第２ベース（
］−）ベース）領域の第２部分１３８内に伸びている。
接している第２チャンネル表面１５６から第２ベース（
］−）ベース）領域の第２部分１３８内に伸びている。
ＳＣＲの陰極の役目を果すＮ＋第２主端子領域の第２部
分１４８とＮ〜第１ベース層１２２の第２部分１２６と
は間隔を置いて配置され、それらの間に第２チャンネル
部分１５２の範囲を定めている。
分１４８とＮ〜第１ベース層１２２の第２部分１２６と
は間隔を置いて配置され、それらの間に第２チャンネル
部分１５２の範囲を定めている。
第２図のデバイス１１０に於いては、第１および第２の
チャンネル表面はＤＭＯ８製造と同様に半導体本体１１
６の第２（上側）主表面１２０と同一の面内にある。し
かし、ＶＭＯ８形式のデバイスのように変形が可能であ
ることは明らかである。
チャンネル表面はＤＭＯ８製造と同様に半導体本体１１
６の第２（上側）主表面１２０と同一の面内にある。し
かし、ＶＭＯ８形式のデバイスのように変形が可能であ
ることは明らかである。
半導体本体１１６の上側主表面１２０をおおつ′Ｃいる
のはゲート電極および陰極金属被覆の構造であるが、そ
の全体を１５８’ｔ’表わしており、詳細を以下に説明
する。本体１１６の上側主表面１２０を図示寸゛る便宜
上、図ではゲート電極および陰極金属被覆の構造を更に
破断して上側表面１２０を露出させている。しかしデバ
イスの実際の物理的構成では、構造１５８は本体１１６
の上側表面１２０を完全におおっている。
のはゲート電極および陰極金属被覆の構造であるが、そ
の全体を１５８’ｔ’表わしており、詳細を以下に説明
する。本体１１６の上側主表面１２０を図示寸゛る便宜
上、図ではゲート電極および陰極金属被覆の構造を更に
破断して上側表面１２０を露出させている。しかしデバ
イスの実際の物理的構成では、構造１５８は本体１１６
の上側表面１２０を完全におおっている。
詳細に述べると、アバイス１１０の構造１５８には第１
および第２の絶縁されたゲート電極１６０および１６２
が含まれており、これらはそれぞれデバイス１１０のＭ
ＯＳ、ＦＥＴ部分１１２およびＳＣＲ部分１１４内の第
１および第２のチャンネル表面１５４および１５６の上
にそれぞれ配置されている。第１図のデバイス１０と同
様、絶縁ゲート電極１６０および１６２はそれぞれその
下にある（そして該電極を囲んでいる）ゲート酸化物層
１６４および１６６によって半導体本体１１６から絶縁
されている。グー１〜酸化物層１６４および１６６はた
とえば二酸化シリコンまたは窒化シリコンで構成される
。ゲート電４１６０および１６２自体はたとえば当業者
には周知のようにアルミニウムまたはいずれかの導電型
の高濃度にドーピングされた多結晶シリコンで構成する
ことができる。ゲート電極１６０および１６２は（図示
しない）遠隔ゲート接触端子に接続され、また３端子デ
バイスの場合は一緒に接続されて（図示しない）単一ゲ
ート端子を形成する。
および第２の絶縁されたゲート電極１６０および１６２
が含まれており、これらはそれぞれデバイス１１０のＭ
ＯＳ、ＦＥＴ部分１１２およびＳＣＲ部分１１４内の第
１および第２のチャンネル表面１５４および１５６の上
にそれぞれ配置されている。第１図のデバイス１０と同
様、絶縁ゲート電極１６０および１６２はそれぞれその
下にある（そして該電極を囲んでいる）ゲート酸化物層
１６４および１６６によって半導体本体１１６から絶縁
されている。グー１〜酸化物層１６４および１６６はた
とえば二酸化シリコンまたは窒化シリコンで構成される
。ゲート電４１６０および１６２自体はたとえば当業者
には周知のようにアルミニウムまたはいずれかの導電型
の高濃度にドーピングされた多結晶シリコンで構成する
ことができる。ゲート電極１６０および１６２は（図示
しない）遠隔ゲート接触端子に接続され、また３端子デ
バイスの場合は一緒に接続されて（図示しない）単一ゲ
ート端子を形成する。
デバイス１１０のＭＯ８ＦＥＴ部分１１２に含まれＣい
る第１ゲート電極１６０は、ゲート電圧がそれに印加さ
れたとき反転プロセスにより、■０３ＦＥＴのソース領
域と（、で働くＮ＋第２主端子領域の第１部分１４６と
ＭＯＳＦＥＴのＮ−ドリフト領域として働くＮ−第１ベ
ース層１２２の第１部分１２４との間に伸びた第１チャ
ンネル部分１５０にＮ導電型導通チレンネルを誘起する
ように構成されている。
る第１ゲート電極１６０は、ゲート電圧がそれに印加さ
れたとき反転プロセスにより、■０３ＦＥＴのソース領
域と（、で働くＮ＋第２主端子領域の第１部分１４６と
ＭＯＳＦＥＴのＮ−ドリフト領域として働くＮ−第１ベ
ース層１２２の第１部分１２４との間に伸びた第１チャ
ンネル部分１５０にＮ導電型導通チレンネルを誘起する
ように構成されている。
デバイス１１０のＳＣＲ部分１１４に含まれた第２ゲー
ト電極１６２も同様に、ゲート電圧がそれに印加された
とき第２ベース（Ｐベース）層の第２部分１３８のチャ
ンネル部分１５２にサイリスタ導通トリガ空乏領域を形
成するように構成されている。
ト電極１６２も同様に、ゲート電圧がそれに印加された
とき第２ベース（Ｐベース）層の第２部分１３８のチャ
ンネル部分１５２にサイリスタ導通トリガ空乏領域を形
成するように構成されている。
デバイス１１０のＭＯ８ＦＥＴ部分１１２には更に、第
１ヂｔ７ンネル表面１５４′および １５４″の上に配
置された別の第１ゲート電極 １６０′が含まれている
。
１ヂｔ７ンネル表面１５４′および １５４″の上に配
置された別の第１ゲート電極 １６０′が含まれている
。
デバイス１１０の端子構造を完成するためにデバイス１
１０の陰極（またはソース）金属被覆１７０が第２主表
面１２０に設けられ−Ｃ、デバイス１１０のＭＯ８ＦＥ
Ｔ部分１１２内のＮ＋ソース領域１４６．１４６′およ
び１４６″とオーム接触し、またデバイス１１０のＳＣ
Ｒ部分１１４内のＮ＋陰極領域１４８とオーム接触して
いる。
１０の陰極（またはソース）金属被覆１７０が第２主表
面１２０に設けられ−Ｃ、デバイス１１０のＭＯ８ＦＥ
Ｔ部分１１２内のＮ＋ソース領域１４６．１４６′およ
び１４６″とオーム接触し、またデバイス１１０のＳＣ
Ｒ部分１１４内のＮ＋陰極領域１４８とオーム接触して
いる。
電力ＭＯ８ＦＥＴのＮ＋ソース−Ｐベース間短絡部とＳ
ＣＲのＮ＋陰極−Ｐベース間短絡部を作るための通常の
必要条件を満足するように、第２ベース（Ｐベース）領
域１４４．１４２おＪ：び１４０の短絡延長部１７２．
１７４および１７６が設けられ、やはりデバイスの陰極
（またはソース）金属被覆１７０とＡ−ム接触している
。
ＣＲのＮ＋陰極−Ｐベース間短絡部を作るための通常の
必要条件を満足するように、第２ベース（Ｐベース）領
域１４４．１４２おＪ：び１４０の短絡延長部１７２．
１７４および１７６が設けられ、やはりデバイスの陰極
（またはソース）金属被覆１７０とＡ−ム接触している
。
第１図のデバイス１０と同様に、第２図の混成デバイス
１１０のＳ ＣＲ部分１１４の陰極短絡密度を制御し゛
Ｕ、ＳＣＲ部分１１４が予め定められた保持電流定格を
持ち、それより低い電流ではＳｃ Ｒ部分１１４は再生
的でないが、Ｍ ＯＳ Ｆ Ｅ Ｔ部分１１２は自由に
動作するようにする。デバイスのＳＣＲ部分１１４では
サイリスクの４層ＰＮＰ Ｎ Ｗｅ造の特性が維持され
る。
１１０のＳ ＣＲ部分１１４の陰極短絡密度を制御し゛
Ｕ、ＳＣＲ部分１１４が予め定められた保持電流定格を
持ち、それより低い電流ではＳｃ Ｒ部分１１４は再生
的でないが、Ｍ ＯＳ Ｆ Ｅ Ｔ部分１１２は自由に
動作するようにする。デバイスのＳＣＲ部分１１４では
サイリスクの４層ＰＮＰ Ｎ Ｗｅ造の特性が維持され
る。
しかしデバイスのＭＯ８Ｆ Ｅ １一部分１１２では１
〕＋陽極層１２８とオーム接触リ−るＮ＋埋込み層１３
２によって、Ｐ＋陽極領域１２８からＮ−第１ベース層
１２２の第１部分１２４への正孔の注入が防止されるの
で、部分１２４中での過剰電荷キャリヤの蓄積が防止さ
れ、部分１２４のＭＯ８Ｆ Ｅ ＴのＮドリフト領域と
しての特性が維持される。この蓄積が起り得るものとず
れば、これはＭＯＳ Ｆ Ｅ Ｔの特性ではなく、前に
要約したようにＩＧＲに特有のものである。
〕＋陽極層１２８とオーム接触リ−るＮ＋埋込み層１３
２によって、Ｐ＋陽極領域１２８からＮ−第１ベース層
１２２の第１部分１２４への正孔の注入が防止されるの
で、部分１２４中での過剰電荷キャリヤの蓄積が防止さ
れ、部分１２４のＭＯ８Ｆ Ｅ ＴのＮドリフト領域と
しての特性が維持される。この蓄積が起り得るものとず
れば、これはＭＯＳ Ｆ Ｅ Ｔの特性ではなく、前に
要約したようにＩＧＲに特有のものである。
デバイス１１２の構造を完成覆るために、Ｐ＋導電型の
共通ガードリング１８２がデバイスの第２主表面１２０
の所でＭＯ８ＦＥＴ部分１１２とＳＣＲ部分１１４の両
方を取り囲んでいる。このようにしてＳＣＲとＭＯＳＦ
ＥＴの両方の特性を有効に実現しつつ、使用チップ面積
を小さくできる。更に２つの素子即ちＭＯ３Ｆ「７部分
１１２とＳＣＲ部分１１４の製造には完全に同一技術を
用い得る。
共通ガードリング１８２がデバイスの第２主表面１２０
の所でＭＯ８ＦＥＴ部分１１２とＳＣＲ部分１１４の両
方を取り囲んでいる。このようにしてＳＣＲとＭＯＳＦ
ＥＴの両方の特性を有効に実現しつつ、使用チップ面積
を小さくできる。更に２つの素子即ちＭＯ３Ｆ「７部分
１１２とＳＣＲ部分１１４の製造には完全に同一技術を
用い得る。
最後に第３図には混成電力スイッチング半導体デバイス
３１０のもう１つの実施例を示しである。
３１０のもう１つの実施例を示しである。
このデバイス３１０では、全体を３１２で表わしたＭＯ
８Ｆ Ｅ Ｔ部分と全体を３１４で表わしたＳＣＲ部分
が同一半導体チツブ−Ｆに共通ガー下リング３８２の内
側に形成される。第３図の混成デバイス３１０には第２
図の混成素子デバイスに対して多くの類似点があるので
、便宜上第２図で対応する要素を表わづために用いた参
照番号を第３図でも用いている。但し、第２図ではｒｌ
ｏＯＪ番を用いているのに対して第３図ではｒ３００Ｊ
番台を用いている。更に、第３図のデバイス３１０は第
２図のデバイス１１０と類似しているので、デバイスの
詳細な説明を全体的に繰り返すことはしない。
８Ｆ Ｅ Ｔ部分と全体を３１４で表わしたＳＣＲ部分
が同一半導体チツブ−Ｆに共通ガー下リング３８２の内
側に形成される。第３図の混成デバイス３１０には第２
図の混成素子デバイスに対して多くの類似点があるので
、便宜上第２図で対応する要素を表わづために用いた参
照番号を第３図でも用いている。但し、第２図ではｒｌ
ｏＯＪ番を用いているのに対して第３図ではｒ３００Ｊ
番台を用いている。更に、第３図のデバイス３１０は第
２図のデバイス１１０と類似しているので、デバイスの
詳細な説明を全体的に繰り返すことはしない。
第３図の混成デバイス３１０と第２図の混成デバイス１
１０との間の主要な相違点は、第２図のデバイスのＭＯ
８ＦＥＴ部分１１２の中に含まれているＮ＋埋込み層１
３２が第３図の混成デバイス３１０には含まれていない
ということである。
１０との間の主要な相違点は、第２図のデバイスのＭＯ
８ＦＥＴ部分１１２の中に含まれているＮ＋埋込み層１
３２が第３図の混成デバイス３１０には含まれていない
ということである。
第３図のデバイス３１０では、第１主端子領域層３９０
に導電型の異なる第１の部分３９２および第２の部分３
９４がある。更に詳しく言えば、第１主端子領域層３９
０の第１部分３９２はデバイス３１０のＭ ＯＳ Ｆ
Ｅ Ｔ部分３１２の中にだけ含まれており、Ｎ＋ＭＯ８
ＥＥＴドレイン電極領域である。このＮ ４部分３９２
はＮ−第１ベース層３２２の第１部分３２４と接してお
り、第１（下側）主表面３１８まで伸びでデバイスの陽
極金属被覆３３０とオーム接触している。
に導電型の異なる第１の部分３９２および第２の部分３
９４がある。更に詳しく言えば、第１主端子領域層３９
０の第１部分３９２はデバイス３１０のＭ ＯＳ Ｆ
Ｅ Ｔ部分３１２の中にだけ含まれており、Ｎ＋ＭＯ８
ＥＥＴドレイン電極領域である。このＮ ４部分３９２
はＮ−第１ベース層３２２の第１部分３２４と接してお
り、第１（下側）主表面３１８まで伸びでデバイスの陽
極金属被覆３３０とオーム接触している。
第１主端子領域層３９０の第２部分３９４はデバイス３
１０のＳＣＲ部分３１４に含まれたＰ＋陽極領域である
。このＰ＋陽極領域３３９４はＮ−第１ベース層３２２
の第２部分３２６に接しＣおり、やはりデバイス３１０
の第１（下側）主表面３１８まぐ伸びてデバイスの陽極
金属被覆３３０とオーム接触している。
１０のＳＣＲ部分３１４に含まれたＰ＋陽極領域である
。このＰ＋陽極領域３３９４はＮ−第１ベース層３２２
の第２部分３２６に接しＣおり、やはりデバイス３１０
の第１（下側）主表面３１８まぐ伸びてデバイスの陽極
金属被覆３３０とオーム接触している。
このように、ＭＯ８ＦＥＴ部分３１２とＳＣＲ部分３１
４とが単一の混成デバイス３１０を構成し、共通のガー
ドリング３８２の内側に形成されている。単一の陽極金
属被覆層３３０と単一の陰極金属被覆層３７０は混成デ
バイス３１０のＭＯ８ＦＥＴ部分３１２とＳ ＣＲ部分
３１４の両方に使用されている。
４とが単一の混成デバイス３１０を構成し、共通のガー
ドリング３８２の内側に形成されている。単一の陽極金
属被覆層３３０と単一の陰極金属被覆層３７０は混成デ
バイス３１０のＭＯ８ＦＥＴ部分３１２とＳ ＣＲ部分
３１４の両方に使用されている。
第３図のデバイス３１０は従来の技術を使って形成する
ことができる。たとえば、普通の製造プロセスは基板と
しての半導体本体３１６全体から開始され、Ｎ−第１ベ
ース層３２２の形成のために最初は一様にＮ−導電型に
ドーピングされる。
ことができる。たとえば、普通の製造プロセスは基板と
しての半導体本体３１６全体から開始され、Ｎ−第１ベ
ース層３２２の形成のために最初は一様にＮ−導電型に
ドーピングされる。
次に本体３１６の第１（下側）主表面３１８と第２（上
側）主表面３２０から拡散、イオン打込み等の適切なプ
ロセスを使って、Ｎ−第１ベース層３２２の他に種々の
デバイス領域が形成される。
側）主表面３２０から拡散、イオン打込み等の適切なプ
ロセスを使って、Ｎ−第１ベース層３２２の他に種々の
デバイス領域が形成される。
たとえば別個のマスキング・ステップと拡散ステップを
用いて、Ｎ＋領域３９２およびＰ１°領域３９４が拡散
により本体３１６の第１（下側）主表面３１８に導入さ
れる。同様に二重拡散技術を使って、Ｐ導電型第２ベー
ス領域３４０，３４２および３４４、ならびにＮ十陰極
端子領域およびソース端子領域３４８．３４６′および
３４６ ″が半導体本体３１６の第２（上側）主表面３
２０に導入される。
用いて、Ｎ＋領域３９２およびＰ１°領域３９４が拡散
により本体３１６の第１（下側）主表面３１８に導入さ
れる。同様に二重拡散技術を使って、Ｐ導電型第２ベー
ス領域３４０，３４２および３４４、ならびにＮ十陰極
端子領域およびソース端子領域３４８．３４６′および
３４６ ″が半導体本体３１６の第２（上側）主表面３
２０に導入される。
第３図のデバイス３１０は第２図のデバイス１１０と基
本的に同様に動作する。デバイス３１０のＭＯ８ＦＥＴ
部分３１２ではユニポーラ導通モードが維持され、第１
主端子領域３９０のＮ＋第１部分３９２からＮ−第１ベ
ースＦ３３２２の第１部分３２４へ正孔を注入する機構
はない。使方、デバイス３１０のＳＣＲ部分３１２内で
は、ＳＣＲの４層ＰＮＰＮ構造特性が定められる。デバ
イスの順方向導通状態におい−Ｃ１第１主端子領域層３
９０のＰ”第２部分３９４からＮ−第１ベース層３２２
の第２部分３２６に正孔が注入される。
本的に同様に動作する。デバイス３１０のＭＯ８ＦＥＴ
部分３１２ではユニポーラ導通モードが維持され、第１
主端子領域３９０のＮ＋第１部分３９２からＮ−第１ベ
ースＦ３３２２の第１部分３２４へ正孔を注入する機構
はない。使方、デバイス３１０のＳＣＲ部分３１２内で
は、ＳＣＲの４層ＰＮＰＮ構造特性が定められる。デバ
イスの順方向導通状態におい−Ｃ１第１主端子領域層３
９０のＰ”第２部分３９４からＮ−第１ベース層３２２
の第２部分３２６に正孔が注入される。
以上、本発明の特定の実施例を図示し説明してきたが、
当業者が多数の変形と変更を行ない得ることは明らかで
ある。たとえば、本発明は相補的なデバイス、つまり本
明細書のＮ型領域をＰ型領域に変えＰ型領域をＮ型領域
に変えたものに適用できる。このため請求範囲は本発明
の頁の精神と範囲に入る変形や変更をずべて包含するこ
とを意図しである。
当業者が多数の変形と変更を行ない得ることは明らかで
ある。たとえば、本発明は相補的なデバイス、つまり本
明細書のＮ型領域をＰ型領域に変えＰ型領域をＮ型領域
に変えたものに適用できる。このため請求範囲は本発明
の頁の精神と範囲に入る変形や変更をずべて包含するこ
とを意図しである。
第１図は本発明によるＩＧＲ／ＳＣＲ混成轍カスイ混成
シカスイッチング半導体デバイスと該デバイスに接続さ
、れる本発明の実施回路とを示’ｔｔ概略図である。第
２図は本発明によるＭＯ８ＦＥＴ／ Ｓ ＣＲ混成電力
スイッチング半導体デバイスの一実施例の概略断面斜視
図である。第３図は本発明によるＭ ＯＳ Ｆ Ｅ Ｔ
／ Ｓ ＣＲ混成電力スイッチング半導体デバイスの
もう１つの実施例の同様な概略断面斜視図である。 （符号の説明） １０・・・Ｉ Ｇ Ｒ／ Ｓ ＣＲ混成電力スイッチン
グ半導体デバイス、 １２・・・電気回路、 １４・・・電気負荷装置、 ２０・・・半導体材料の本体、 ２２・・・陽極領域、 ２４・・・第１ベース領域、 ２６・・・第２ベース領域、 ２８・・・陰極領域、 ３０・・・ヂャンネル表面、 ３４・・・チャンネル部分、 ３６・・・絶縁ゲート電極、 ４０・・・ゲート端子、 ４２・・・陰極端子、 ４４・・・陽極端子、 ４６・・・陰極端子電極、 ４８・・・陽極端子電極、 ５４・・・ＩＧＲ部分、 １１０．３１０・・・混成電力スイッチング半導体デバ
イス、 １１２．３１２・・・ＭＯ８ＦＥＴ部分、１１４．３１
４・・・ＳＣＲ部分、 １１６．３１６・・・半導体材料の本体、１１８．３１
８・・・第１の主表面、 １２０．３２０・・・第２の主表面、 １２２．３２２・・・第１ベース層、 １２４．３２４・・・第１ベース層の第１部分、１２６
．３２６・・・第１ベース層の第２部分、１２８・・・
第１主端子領域層、 １３２・・・埋込み層、 １３６．１３６’ 、１３６″、３３６．３３６゛３３
６ ”・・・第２ベース領域の第１部分、１３８．３３
８・・・第２ベース領域の第２部分、１４０．３４０・
・・第２ベース領域、１４２．１４４．３４２．３４４
・・・個別の島４人第２ペース領域、 １４６．３４６・・・第２主端子領域の第１部分、１４
８．３／Ｉ８・・・第２主端子領域の第２８１１分、１
５０１３５０・・・第１チャンネル部分、１５２．３５
２・・・第２チャンネル部分、１６０．１６２．３６０
．３６２・・・絶縁ゲート電極、 ３９０・・・第１主端子領域層、 ３９２・・・第１主端子領域層の第１部分、３９４・・
・第１主端子領域層の第２部分。 特許出願人
シカスイッチング半導体デバイスと該デバイスに接続さ
、れる本発明の実施回路とを示’ｔｔ概略図である。第
２図は本発明によるＭＯ８ＦＥＴ／ Ｓ ＣＲ混成電力
スイッチング半導体デバイスの一実施例の概略断面斜視
図である。第３図は本発明によるＭ ＯＳ Ｆ Ｅ Ｔ
／ Ｓ ＣＲ混成電力スイッチング半導体デバイスの
もう１つの実施例の同様な概略断面斜視図である。 （符号の説明） １０・・・Ｉ Ｇ Ｒ／ Ｓ ＣＲ混成電力スイッチン
グ半導体デバイス、 １２・・・電気回路、 １４・・・電気負荷装置、 ２０・・・半導体材料の本体、 ２２・・・陽極領域、 ２４・・・第１ベース領域、 ２６・・・第２ベース領域、 ２８・・・陰極領域、 ３０・・・ヂャンネル表面、 ３４・・・チャンネル部分、 ３６・・・絶縁ゲート電極、 ４０・・・ゲート端子、 ４２・・・陰極端子、 ４４・・・陽極端子、 ４６・・・陰極端子電極、 ４８・・・陽極端子電極、 ５４・・・ＩＧＲ部分、 １１０．３１０・・・混成電力スイッチング半導体デバ
イス、 １１２．３１２・・・ＭＯ８ＦＥＴ部分、１１４．３１
４・・・ＳＣＲ部分、 １１６．３１６・・・半導体材料の本体、１１８．３１
８・・・第１の主表面、 １２０．３２０・・・第２の主表面、 １２２．３２２・・・第１ベース層、 １２４．３２４・・・第１ベース層の第１部分、１２６
．３２６・・・第１ベース層の第２部分、１２８・・・
第１主端子領域層、 １３２・・・埋込み層、 １３６．１３６’ 、１３６″、３３６．３３６゛３３
６ ”・・・第２ベース領域の第１部分、１３８．３３
８・・・第２ベース領域の第２部分、１４０．３４０・
・・第２ベース領域、１４２．１４４．３４２．３４４
・・・個別の島４人第２ペース領域、 １４６．３４６・・・第２主端子領域の第１部分、１４
８．３／Ｉ８・・・第２主端子領域の第２８１１分、１
５０１３５０・・・第１チャンネル部分、１５２．３５
２・・・第２チャンネル部分、１６０．１６２．３６０
．３６２・・・絶縁ゲート電極、 ３９０・・・第１主端子領域層、 ３９２・・・第１主端子領域層の第１部分、３９４・・
・第１主端子領域層の第２部分。 特許出願人
Claims (1)
- 【特許請求の範囲】 （１）電流ゼロから最大電流までの予め定められた動作
電流範囲を持ち、その動作電流範囲内にモード切替点の
あるＩＧＲ／ＳＣＲ混成電カスイ混成シカスイッチング
半導体デバイ ス極領域、第１ベース領域、第２ベース領域および陰極
領域を順次含む半導体材料の本体であって、上記陰極領
域および第１ベース領域が一方導電型であり、上記陽極
領域および第２ベース領域が反対導電型である半導体材
料の本体と、上記第２ベース領域の中にあって、上記本
体の表面に接したチャンネル表面から上記第２ベース領
域内に伸びており、かつ互いから隔たって配置された上
記陰極領域と第１ベース領域との間に当該チャンネル部
分の範囲が限定されているチャンネル部分と、 上記陰極領域と上記第１ベース領域との間に伸びる一方
導電型の導通チャンネルをゲート電圧が印加されたとき
に上記チャンネル部分に誘起するように上記チャンネル
表面の上に構成された絶縁ゲート電極と、 上記陰極領域に接触した陰極端子電極と、上記陽極領域
に接触した陽極端子電極とを有し、モード切替電流点よ
り小さい動作電流に対しては当該デバイスが絶縁ゲート
整流器として働いて、導通チャンネルが誘起されたとき
は順方向導通を支持し、導通チャンネルが誘起されない
ときは順方向導通を支持しなくなるように、またモード
切替電流点より大きい動作電流に対しては当該デバイス
がサイリスタとして働いて、上記絶縁ゲート電極に印加
された電圧によって一旦トリガーされると順方向導通モ
ードにラッチされるように、上記第１ベース領域、第２
ベース領域、陽極領域および陰極領域が構成、配置され
ているＩＧＲ／ＳＣＲ混成電カスイ混成シカスイッチン
グ半導体デバイス請求の範囲第（１）項記載のＩＧＲ／
ＳＣＲ混成混成メカスイッチング半導体デバイスいて、
上記陰極端子電極が更に上記第２ベース領域に接触する
ことにより上記陰極領域と第２ベース領域との間の陰極
短給部を形成し、かつモード切替電流点が部分的に上記
陰極電極の上記第２ベース領域に対する接触面積と陰極
端子電極全体の接触面積との比によって定められるＩＧ
Ｒ／ＳＣＲ混成電カスイ混成シカスイッチング半導体デ
バイス許請求の範囲第（２）項記載のＩＧＲ／ＳＣＲ混
成電カスイ混成シカスイッチング半導体デバイス記モー
ド切替電流点が１アンペア程度になるように上記陰極電
極の上記第２ベース領域に対する接触面積と陰極端子電
極全体の接触面積との比が選択され−ＣいるＩＧＲ／Ｓ
ＣＲ混成電カスイ混成シカスイッチング半導 体デバイスに給電されたときは比較的大きい突入電流が
流れ、その後は比較的小さい動作電流が流れる種類の電
気負荷装置と、上記電気負荷装置に電気的に接続されて
その動作を制御するための、寄生ＰＮＰＮサイリスタ構
造を含む形式の絶縁ゲート整流器とを有し、上記絶縁ゲ
ート整流器の上記寄生ＰＮＰＮサイリスタ構造が保持電
流定格を有していて、この保持電流定格が上記負荷装置
の突入電流より小さく上記負荷装置の動作電流より大き
いことを特徴とする電気回路。 （５）特許請求の範囲第（４）項記載の電気回路に於い
て、上記電気負荷装置が電球フィラメントを含む電気回
路。 （６）最初に給電されたときは比較的大きい突入電流が
流れ、その後は比較的小さい動作電流が流れる種類の電
気負荷装置と、一対の主端子と制御ゲート端子を持ち、
かつ奇生ＰＮＰＮサイリスタ構造を含む形式の絶縁ゲー
ト整流器であって、その一対の主端子が上記電気負荷装
置に電気的に接続されてその動作を制御する絶縁ゲート
整流器とを有し、上記絶縁ゲート整流器に比較的大きい
突入電流が流れたときは奇生ＰＮＰＮサイリスタが導通
状態にラッチされて制御ゲート端子による制御が不可能
になるように、また上記絶縁ゲート整流器に比較的小さ
い動作電流が流れたときは寄生ＰＮＰＮサイリスタが導
通状態にラッチされずに上記絶縁ゲート整流器が制御ゲ
ート端子により制御可能になるように、上記絶縁ゲート
整流器が構成配置されていることを特徴とする電気回路
。 （７）特許請求の範囲第（６）項記載の電気回路に於い
て、上記電気負荷装置が電球フィラメントを含む電気回
路。 （８〉保持電流定格を有する寄生ＰＮＰＮサイリスタ構
造を含む形式の絶縁ゲート整流器を動作させるための方
法に於いて、保持電流定格より高い動作電流レベルでは
絶縁ゲート整流器を絶縁ゲート・トリガー・サイリスタ
として選択的に動作させるステップ、ならびに保持電流
定格より低い動作電流レベルでは絶縁ゲート整流器をゲ
ート制御絶縁ゲート整流器として選択的に動作させるス
テップを含むことを特徴とする絶縁ゲート整流器の動作
方法。 （９）特許請求の範囲第（８）項記載の絶縁ゲート整流
器の動作方法に於いて、最初に給電されたとき比較的大
きい突入電流が流れ、その後は比較的小さい動作電流が
流れる種類の電気負荷装置の動作を制御するために絶縁
ゲート整流器を使用し、かつ負荷装置の突入電流が奇生
Ｐ Ｎ’ Ｐ Ｎサイリスタ構造の保持電流定格より大
きく、負荷装置の動作電流が寄生ＰＮＰＮサイリスタ構
造の保持電流定格より小さい絶縁ゲート整流器の動作方
法。 （１０）特許請求の範囲第（９）項記載の絶縁ゲート整
流器の動作方法に於いて、電球フィラメントの動作を制
御するために絶縁ゲート整流器を使用する絶縁ゲート整
流器の動作方法。 （１１１１ＧＦＥＴ／絶縁ゲート・トリガー・サイリス
ク混成電力スイッチング半導体デバイスに於いて、 電界効果トランジスタ部分とサイリスタ部分を含む半導
体材料の本体であって、その向い合った両面に第１およ
び第２の対向す′る主表面をそなえた半導体材料本体と
、 一方導電型の第１ベース層であって、上記電界効果トラ
ンジスタ部分に含まれていてドリフト領域を構成する第
１部分、および上記サイリスタ部分に含まれていて能動
ベース領域を構成する第２部分を持つ第１ベース層と、 反対導電型に高濃度にドーピングされ、上記電界効果ト
ランジスタ部分と上記サイリスタ部分の両方に共通して
おり、上記サイリスタ部分の中の上記第１ベース層の第
２部分に接しており、かつ上記第１主表面まで伸びた第
１主端子領域層と、一方導電型に高濃度にドーピングさ
れた埋込み層であって、上記電界効果トランジスタ部分
中で上記第１ベース層の第１部分と上記第１主端子領域
層との間に含まれており、上記サイリスタ部分中の上記
第１ベース層の第２部分と上記第１主端子領域層との間
には含まれていない埋込み層と、反対導電型の第２ベー
ス領域の第１部分および第２部分であって、第１部分は
上記電界効果トランジスタ部分に含まれて上記第１ベー
ス層の第１部分に接していてシールド・ベース領域を構
成し、第２部分は上記サイリスタ部分に含まれて上記第
１ベース層の第２部分に接していて能動ベース領域を構
成する第２ベース領域の第１部分および第２部分と、 一方導電型の第２主端子領域の第１部分および第２部分
であって、第１部分は上記電界効果トランジスタ部分に
含まれて上記第２ベース領域の第１部分に接しており、
第２部分は上記サイリスタ部分に含まれて上記第２ベー
ス領域第２部分に接している第２主端子領域の第１部分
および第２部分と、 第１チャンネル部分および第２ヂヤンネル部分であって
、第１チャンネル部分は上記電界効果トランジスタ部分
の上記第２ベース領域の第１部分の中に含まれ、上記第
２主端子領域の第１部分と上記第１ベース層の第１部分
とがそれらの間に第１チャンネル部分の範囲を定めるよ
うに間隔を置いて配置され、第２チャンネル部分は上記
サイリスタ部分の上記第２ベース領域の第２部分の中に
含まれ、上記第２主端子領域の第２部分と上記第１ベー
ス層の第２部分とがそれらの間に第２チャンネル部分の
範囲を定めるように間隔を置いて配置されている第１チ
ャンネル部分および第２チャンネル部分と、 上記第１および第２のチャンネル部分の上にそれぞれ配
置されてそれらから絶縁分離された第１および第２のゲ
ート電極であって、第１ゲート電極はそれにゲート電圧
が印加されたとき上記第２主端子領域の第１部分と上記
第１ベース層の第１部分との間に伸びる一方導電型の導
通チャンネルを上記第１ヂヤンネル部分に誘起するよう
に構成され、第２ゲート電極も同様にそれにゲート電圧
が印加されたとき上記第２チャンネル部分にサイリスタ
導通トリガー空乏領域を誘起するように構成されている
第１および第２のゲート電極とを右することを特徴とす
るＩＦＧＥＴ／絶縁ゲート・トリガー・サイリスタ混成
電力スイッチング半導体デバイス。 （１２、特許請求の範囲第（１１）項記載のＩＧＦＥＴ
’／絶縁ゲート・トリガー・サイリスタ混成電力スイッ
チング半導体デバイスに於いて、上記電界効果トランジ
スタ部分と上記サイリスタ部分にそれぞれ含まれている
上記第２ベース領域の第１部分と第２部分が同じ第２ベ
ース領域の部分を構成しているＩＧＦＥＴ／絶縁ゲート
・トリガー・サイリスタ混成電力スイッチング半導体デ
バイス。 （１３）特許請求の範囲第（１１）項記載のＩＧＦ Ｅ
Ｔ’ ／絶縁ゲート・トリガー・サイリスタ混成電力
スイッチング半導体デバイスに於いて、上記電界効果ト
ランジスタ部分と上記サイリスタ部分にそれぞれ含まれ
た上記第２ベース領域の第１部分と第２部分が上記第１
ベース雇の中に互いに隔・たって配置された個別の島状
の第２ベース領域で構成されているＩＧＦＥＴ／絶縁ゲ
ート・トリガー・１ナイリスタ混成電力スイツヂング半
導体デバイス。 （１４）特許請求の範囲第（１１）項記載のＩＧＦＥＴ
／絶縁ゲート・トリガー・サイリスタ混成電力スイッチ
ング半導体デバイスに於いて、上記第１ベース層がＮ導
電型であり、上記第２ベース領域がＰ導電型であり、上
記第１主端子領域層はＰ導電型であって上記デバイスの
陽極領域を構成し、かつ上記第２主端子領域はＮ導電型
であって上記デバイスの陰極領域を構成するＩ Ｇ Ｆ
Ｅ Ｔ ／絶縁ゲート・トリガー・サイリスタ混成型
ｊノスイッチング半導体デバイス。 （１５）ＩＧＦＥＴ／絶縁ゲート・トリガー・サイリス
タ混成電力スイッチング半導体デバイスに於いて、 電界効果トランジスタ部分とサイリスタ部分を含み、向
い合った側に第１および第２の対向する主表面をそなえ
た半導体材料の本体と、一方導電型の第１ベース層であ
って上記電界効果トランジスタ部分に含まれていてドリ
フト領域を構成り゛る第１部分、および上記サイリスタ
部分に含まれていて能動ベース領域を構成する第２部分
を持つ第１ベース層と、 へ上記電界効果トランジスタ部分に含まれていて一方導
電型に高濃度にドーピングされ、上記電界効果トランジ
スタ部分の中の上記第１ベース層の第１部分に接し、か
つ上記第１主表面まで伸びた第１主端子領域層の第１部
分と、 上記サイリスタ部分に含まれていて反対導電型に高濃度
にドーピングされ、上記サイリスタ部分の中の上記第１
ベース層の第２部分に接し、かつ上記第２主表面まで伸
びた第１主端子領域層の第２部分と、 反対導電型の第２ベース領域の第１部分および第２部分
であって、第１部分は上記電界効果トランジスタ部分に
含まれて上記第１ベース層の第１部分に接していてシー
ルド・ベース領域を構成し、第２部分は上記サイリスタ
部分に含まれて上記第１ベース層の第２部分に接してい
て能動ベース領域を構成している第２ベース領域の第１
部分および第２部分と、 一方導電型の第２主端子領域の第１部分および第２部分
であって、第１部分は上記電界効果トランジスタ部分に
含まれて上記第２ベース領域の第１部分に接し、第２部
分は上記サイリスタ部分に含まれて上記第２ベース領域
の第２部分に接している第２主端子領域の第１部分およ
び第２部分と、第１チャンネル部分および第２チャンネ
ル部分であって、第１チャンネル部分は上記電界効果ト
ランジスタ部分の上記第２ベース領域の第１部分の中に
含まれ、上記第２主端子領域の第１部分と上記第１ベー
ス唐の第１部分とがそれらの間に第１チャンネル部分の
範囲を定めるように間隔を置いて配置され、第２チャン
ネル部分は上記サイリスタ部分の上記第２ベース領域の
第２部分の中に含まれ、上記第２主端子領域の第２部分
と上記第１ベース層の第２部分とがそれらの間に第２チ
１７ンネル部分の範囲を定めるように間隔を置いて配置
されている第１ヂヤンネル部分および第２チャンネル部
分と、 上記第１および第２のチャンネル部分の上にそれぞれ配
置されてそれらから絶縁分離された第１および第２のゲ
ート電極であって、第１ゲート電極はそれにゲート電圧
が印加されたとき上記第２主端子領域の第１部分と上記
第１ベース層の第１部分との間に伸びる一方導電型の導
電チャンネルを上記第１チャンネル部分に誘起するよう
に構成され、第２ゲート電極も同様にそれにゲート電圧
が印加されたとき上記第２チャンネル部分の中にサイリ
スタ導電トリガー空乏領域を誘起１゛るように構成きれ
ている第１および第２のゲート電極とを有することを特
徴とするＩＧＦＥＴ／絶縁ゲート・トリガー・サイリス
ク混成電力スイッチング半導体デバイス。 （１６）特許請求の範囲第（１５）項記載のＩＧＦＥＴ
／絶縁ゲート・１−リガー・サイリスク混成電力スイッ
チング半導体デバイスに於いて、上記電界効果トランジ
スタ部分と上記サイリスタ部分にそれぞれ含まれている
上記第１ベース領域の第１部分と第２部分が同じ第２ベ
ース領域の部分を構成しているＩ Ｇ Ｆ Ｅ Ｔ’
／絶縁ゲート・１〜リガー・サイリスタ混成電力スイッ
チング半導体デバイス。 （１７）特許請求の範囲第（１５）項記載のＩＧＦＥＴ
／絶縁ゲート・トリガー・サイリスタ混成電力スイッチ
ング半導体デバイスに於いて、上記電界効果トランジス
タ部分と上記サイリスタ部分にそれぞれ含まれた上記第
２ベース領域の第１部分と第２部分は上記第１ベース層
の中に互い°に隔たって配置された個別の島状の第２ベ
ース領域で構成されているＩＧＦＥＴ／絶縁ゲート・ト
リガー・サイリスタ混成電力スイッチング半導体デバイ
ス。 （１８）特許請求の範囲第（１５）項記載のＩＧＦＥＴ
、／絶縁ゲート・トリガー・サイリスタ混成電力スイッ
チング半導体デバイスに於いて、上記第１ペニス層がＮ
導電型であり、上記第２ベース領域が１〕導電型であり
、上記第１主端子領ｖＡ層はＰ導電型であって上記デバ
イスの陽極領域を構成し、かつ上記第２主端子領域はＮ
導電型であって上記デバイスの陰極領域を構成している
ＩＧＦＥ−「／絶縁ゲート・トリガー・サイリスタ混成
電力スイッチング半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US46416183A | 1983-02-04 | 1983-02-04 | |
| US464161 | 1983-02-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59155169A true JPS59155169A (ja) | 1984-09-04 |
| JPH043113B2 JPH043113B2 (ja) | 1992-01-22 |
Family
ID=23842796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Citations (1)
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Patent Citations (1)
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