JPH026229B2 - - Google Patents
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- JPH026229B2 JPH026229B2 JP58228042A JP22804283A JPH026229B2 JP H026229 B2 JPH026229 B2 JP H026229B2 JP 58228042 A JP58228042 A JP 58228042A JP 22804283 A JP22804283 A JP 22804283A JP H026229 B2 JPH026229 B2 JP H026229B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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- Thyristors (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はゲートターンオフサイリスタ（以
後、略して、「GTOサイリスタ」という）に関
し、特に大きなアノード電流を短時間で遮断でき
るGTOサイリスタに関するものである。
後、略して、「GTOサイリスタ」という）に関
し、特に大きなアノード電流を短時間で遮断でき
るGTOサイリスタに関するものである。
［従来技術］
一般に、ゲート信号によつてスイツチング作用
つまりターンオン・ターンオフできる半導体装置
としてGTOサイリスタがある。近年、このGTO
サイリスタは新たな電力用半導体装置として注目
されており、現在では2500Aのアノード電流をタ
ーンオフできるものが開発されている。
つまりターンオン・ターンオフできる半導体装置
としてGTOサイリスタがある。近年、このGTO
サイリスタは新たな電力用半導体装置として注目
されており、現在では2500Aのアノード電流をタ
ーンオフできるものが開発されている。
第１図は従来のGTOサイリスタの積層構造の
一例を示す概略断面図である。そのGTOサイリ
スタは下層から順にＰ型エミツタ層１、Ｎ型ベー
ス層２、Ｐ型ベース層３、さらにＮ型エミツタ層
領域４が形成された４層積層構造として構成され
ている。但し、Ｎ型のエミツタ層領域４はプレー
ナ型に複数個に分割されており、またＰ型ベース
層３の表面はオーミツクコンタクトをとるために
Ｐ型のP+層領域５が形成されている。そしてＰ
型エミツタ層１の表面にはアノード電極６が設け
られ、Ｎ型エミツタ層の表面にはカソード電極７
が設けられ、さらにＰ型ベースのP+層領域の表
面には電流を制御するゲート電極８が設けられて
いる。第２図は第１図のGTOサイリスタにおけ
るターンオフ時のＰ型ベース層３中の電流示す拡
大図であり、電流は矢印に沿つて流れる。
一例を示す概略断面図である。そのGTOサイリ
スタは下層から順にＰ型エミツタ層１、Ｎ型ベー
ス層２、Ｐ型ベース層３、さらにＮ型エミツタ層
領域４が形成された４層積層構造として構成され
ている。但し、Ｎ型のエミツタ層領域４はプレー
ナ型に複数個に分割されており、またＰ型ベース
層３の表面はオーミツクコンタクトをとるために
Ｐ型のP+層領域５が形成されている。そしてＰ
型エミツタ層１の表面にはアノード電極６が設け
られ、Ｎ型エミツタ層の表面にはカソード電極７
が設けられ、さらにＰ型ベースのP+層領域の表
面には電流を制御するゲート電極８が設けられて
いる。第２図は第１図のGTOサイリスタにおけ
るターンオフ時のＰ型ベース層３中の電流示す拡
大図であり、電流は矢印に沿つて流れる。
第３図はGTOサイリスタの遮断アノード電流
（ITGQ）、順方向印加電圧（VD）、およびゲート電
流（IGQ）のそれぞれの時間変化における相互の
関係を示す図である。図において縦軸は電流また
は電圧を示し横軸は時間を表わしておりtggはタ
ーンオフ時間に相当する。遮断時において、第２
図に示したようにゲート電極８へアノード電流が
流れるが、この電流によつてＰ型ベース層３のキ
ヤリアを徐々にゲート電極に引き抜いて、導通状
態の領域を狭くして最後にターンオフする。とこ
ろがアノード電流をターンオフさせる場合、徐々
に狭められた導通領域に電流集中が起こり、その
導通領域の部分で熱破壊などが生ずる場合があ
る。そのために上記Ｐ型ベース層３のキヤリアを
効果的に素早く引き抜く方法を考えることが望ま
れる。そこで、Ｎ型エミツタ層領域４の幅Ｌを狭
くするか、あるいはＰ型ベース層３の不純物濃度
を極力上げることが考えられる。通常のGTOサ
イリスタではＮ極エミツタ層領域４の幅Ｌを数
100μmに細くした構造としているが、さらに大き
なアノード電流をゲートターンオフさせる場合に
はＮ型エミツタ層領域４の幅Ｌをさらに狭くしな
ければならない。しかし、Ｎ型エミツタ層領域４
の幅Ｌを狭くすると、カソード面積の減少、製造
上の困難、さらに歩留りの低下などの問題を生じ
る。またＰ型ベース層３全体の不純物濃度を上げ
ると、Ｎ型エミツタ層領域４からＰ型ベース層３
への注入効率が次第に減少して、Ｎ型エミツタ層
領域４、Ｐ型ベース層３、およびＮ型ベース層２
で構成されるNPNトランジスタの電流増幅率
αNPNはＰ型ベース層３の不純物濃度が高くなるに
つれて減少していく。
（ITGQ）、順方向印加電圧（VD）、およびゲート電
流（IGQ）のそれぞれの時間変化における相互の
関係を示す図である。図において縦軸は電流また
は電圧を示し横軸は時間を表わしておりtggはタ
ーンオフ時間に相当する。遮断時において、第２
図に示したようにゲート電極８へアノード電流が
流れるが、この電流によつてＰ型ベース層３のキ
ヤリアを徐々にゲート電極に引き抜いて、導通状
態の領域を狭くして最後にターンオフする。とこ
ろがアノード電流をターンオフさせる場合、徐々
に狭められた導通領域に電流集中が起こり、その
導通領域の部分で熱破壊などが生ずる場合があ
る。そのために上記Ｐ型ベース層３のキヤリアを
効果的に素早く引き抜く方法を考えることが望ま
れる。そこで、Ｎ型エミツタ層領域４の幅Ｌを狭
くするか、あるいはＰ型ベース層３の不純物濃度
を極力上げることが考えられる。通常のGTOサ
イリスタではＮ極エミツタ層領域４の幅Ｌを数
100μmに細くした構造としているが、さらに大き
なアノード電流をゲートターンオフさせる場合に
はＮ型エミツタ層領域４の幅Ｌをさらに狭くしな
ければならない。しかし、Ｎ型エミツタ層領域４
の幅Ｌを狭くすると、カソード面積の減少、製造
上の困難、さらに歩留りの低下などの問題を生じ
る。またＰ型ベース層３全体の不純物濃度を上げ
ると、Ｎ型エミツタ層領域４からＰ型ベース層３
への注入効率が次第に減少して、Ｎ型エミツタ層
領域４、Ｐ型ベース層３、およびＮ型ベース層２
で構成されるNPNトランジスタの電流増幅率
αNPNはＰ型ベース層３の不純物濃度が高くなるに
つれて減少していく。
ところで、周知のようにGTOサイリスタが順
方向阻止状態からターンオフするには上記のαNPN
と、Ｐ型ベース層３、Ｎ型ベース層２、およびＰ
型エミツタ層１とで構成されるPNPトランジス
タの電流増幅率αPNPとの和が１より大きくなるこ
とが必要である。Ｐ型ベース層３の不純物濃度を
上げ過ぎると前記の条件が満たされなくなり、
GTOサイリスタはターンオフの機能を果さなく
なる。したがつてＰ型ベース層３の不純物濃度は
或る程度以上に上げることができない。
方向阻止状態からターンオフするには上記のαNPN
と、Ｐ型ベース層３、Ｎ型ベース層２、およびＰ
型エミツタ層１とで構成されるPNPトランジス
タの電流増幅率αPNPとの和が１より大きくなるこ
とが必要である。Ｐ型ベース層３の不純物濃度を
上げ過ぎると前記の条件が満たされなくなり、
GTOサイリスタはターンオフの機能を果さなく
なる。したがつてＰ型ベース層３の不純物濃度は
或る程度以上に上げることができない。
従来のGTOサイリスタは上述のように構成さ
れているので、ターンオフ時間が長くて高周波イ
ンバータとして使用できず、また遮断アノード電
流が小さいなどの欠点があつた。
れているので、ターンオフ時間が長くて高周波イ
ンバータとして使用できず、また遮断アノード電
流が小さいなどの欠点があつた。
［発明の概要］
この発明は上記のような従来のGTOサイリス
タの欠点を除去するためになされたものである。
タの欠点を除去するためになされたものである。
本発明の特徴は、順にＰ型エミツタ層、Ｎ型ベ
ース層、Ｐ型ベース層が形成され、さらにそのＰ
型ベース層の表面層へ部分的にプレーナ型に形成
されたＮ型エミツタ層領域を有し、前記Ｐ型エミ
ツタ層、前記Ｎ型エミツタ層領域、前記Ｐ型ベー
ス層のそれぞれの表面にアノード電極、カソード
電極、ゲート電極を設け、前記ゲート電極にゲー
ト信号を印加して前記アノード・カソード電極間
の電流をターンオンまたはターンオフするGTO
サイリスタにおいて、前記Ｎ型エミツタ層領域を
除く前記Ｐ型ベース層の表面層と、前記Ｎ型エミ
ツタ層領域の周縁部下側の前記Ｐ型ベース層とに
高不純物濃度のP+層を設け、前記P+層の深さを
前記Ｎ型エミツタ層領域より深くかつ前Ｐ型ベー
ス層の深さより浅くしたことである。
ース層、Ｐ型ベース層が形成され、さらにそのＰ
型ベース層の表面層へ部分的にプレーナ型に形成
されたＮ型エミツタ層領域を有し、前記Ｐ型エミ
ツタ層、前記Ｎ型エミツタ層領域、前記Ｐ型ベー
ス層のそれぞれの表面にアノード電極、カソード
電極、ゲート電極を設け、前記ゲート電極にゲー
ト信号を印加して前記アノード・カソード電極間
の電流をターンオンまたはターンオフするGTO
サイリスタにおいて、前記Ｎ型エミツタ層領域を
除く前記Ｐ型ベース層の表面層と、前記Ｎ型エミ
ツタ層領域の周縁部下側の前記Ｐ型ベース層とに
高不純物濃度のP+層を設け、前記P+層の深さを
前記Ｎ型エミツタ層領域より深くかつ前Ｐ型ベー
ス層の深さより浅くしたことである。
また本発明は、Ｐ型とＮ型が逆の構成になつて
いるGTOサイリスタにも適用し得ることは明ら
かである。
いるGTOサイリスタにも適用し得ることは明ら
かである。
［発明の実施例］
第４図はこの発明の一実施例を示す図である。
その基本的な構成は第１図のものと同様であり、
まずＮ型ベース層２となる低不純物濃度のSiウエ
ーハを用い、このSiウエーハの両面から族の不
純物（Al，Ga，Ｂなど）を拡散し、Ｐ型エミツ
タ層１とＰ型ベース層３を形成する。次にＰ型ベ
ース層１の不純物濃度より高い族の不純物Ｂを
前記Siウエーハの片面から図のように拡散させ
る。つまり、後で形成されるＮ型エミツタ層領域
４の下部周縁部に相当する領域９と、Ｎ型エミツ
タ層領域４以外の領域でかつそのＮ型エミツタ層
領域４と接触しない領域１０へ、前記Ｎ型エミツ
タ層４より深くかつＰ型ベース層３より浅いP+
層を形成する。次に族の不純物Ｐを拡散してＮ
型エミツタ層領域４を形成する。そしてＰ型エミ
ツタ層１、Ｎ型エミツタ層領域４、およびＰ型ベ
ース層３のP+領域１０のそれぞれの表面にアノ
ード電力６、カソード電極７、ゲート電極８を形
成する。このように構成された本発明のGTOに
おいては、Ｎ型エミツタ層領域４の下側中央部で
はP+層が除かれており、適度なαNPNが得られる。
そしてP+層領域９，１０の不純物濃度を適度に
設定することにより、ターンオン・ターンオフ特
性（特にターンオフ特性）の良好なGTOが得ら
れる。
その基本的な構成は第１図のものと同様であり、
まずＮ型ベース層２となる低不純物濃度のSiウエ
ーハを用い、このSiウエーハの両面から族の不
純物（Al，Ga，Ｂなど）を拡散し、Ｐ型エミツ
タ層１とＰ型ベース層３を形成する。次にＰ型ベ
ース層１の不純物濃度より高い族の不純物Ｂを
前記Siウエーハの片面から図のように拡散させ
る。つまり、後で形成されるＮ型エミツタ層領域
４の下部周縁部に相当する領域９と、Ｎ型エミツ
タ層領域４以外の領域でかつそのＮ型エミツタ層
領域４と接触しない領域１０へ、前記Ｎ型エミツ
タ層４より深くかつＰ型ベース層３より浅いP+
層を形成する。次に族の不純物Ｐを拡散してＮ
型エミツタ層領域４を形成する。そしてＰ型エミ
ツタ層１、Ｎ型エミツタ層領域４、およびＰ型ベ
ース層３のP+領域１０のそれぞれの表面にアノ
ード電力６、カソード電極７、ゲート電極８を形
成する。このように構成された本発明のGTOに
おいては、Ｎ型エミツタ層領域４の下側中央部で
はP+層が除かれており、適度なαNPNが得られる。
そしてP+層領域９，１０の不純物濃度を適度に
設定することにより、ターンオン・ターンオフ特
性（特にターンオフ特性）の良好なGTOが得ら
れる。
第５図を参照して、このようなGTOサイリス
タの動作について説明する。第５図において、ゲ
ート電極８に負のパルスを印加するとカソード電
極６とゲート電極８にアノード電流が流れ、また
アノード電流のキヤリアがP+層９，１０の低抵
抗部分を通つて素早くゲート電極８に引き抜かれ
る。またＰ型ベース層３に蓄積されているキヤリ
アもP+層９，１０を通つてゲート電極８へ素早
く引き抜かれる。上記の作用によりターンオフ時
間は従来の15μsから8μs程度へ大幅に減少させる
ことができる。
タの動作について説明する。第５図において、ゲ
ート電極８に負のパルスを印加するとカソード電
極６とゲート電極８にアノード電流が流れ、また
アノード電流のキヤリアがP+層９，１０の低抵
抗部分を通つて素早くゲート電極８に引き抜かれ
る。またＰ型ベース層３に蓄積されているキヤリ
アもP+層９，１０を通つてゲート電極８へ素早
く引き抜かれる。上記の作用によりターンオフ時
間は従来の15μsから8μs程度へ大幅に減少させる
ことができる。
上記の説明ではＰ型のベース層にゲート電極を
設けたタイプのGTOサイリスタについて述べた
が、本発明は上記のＰ型とＮ型を逆にした構成の
GTOサイリスタにも同様に適用可能である。
設けたタイプのGTOサイリスタについて述べた
が、本発明は上記のＰ型とＮ型を逆にした構成の
GTOサイリスタにも同様に適用可能である。
また上述の実施例ではメサ型について説明した
が、これは単なる一例であつて、本発明はこれに
限られるものではなく、たとえば第６図に示すよ
うにガラスパツシベーシヨン型にも適用可能であ
る。第６図と第４図において、同一の符号は同一
内容または相当部分を示しており、第６図ではガ
ラスパツチベーシヨン１１が設けられている。
が、これは単なる一例であつて、本発明はこれに
限られるものではなく、たとえば第６図に示すよ
うにガラスパツシベーシヨン型にも適用可能であ
る。第６図と第４図において、同一の符号は同一
内容または相当部分を示しており、第６図ではガ
ラスパツチベーシヨン１１が設けられている。
さらに本発明は、第７図に示したようなプレー
ナ型にも適用可能である。第７図と第４図におい
て、同一符号は同一内容または層当部分を示して
おり、第７図ではガードリングP+層１２とチヤ
ンネルカツトN+層が設けられている。
ナ型にも適用可能である。第７図と第４図におい
て、同一符号は同一内容または層当部分を示して
おり、第７図ではガードリングP+層１２とチヤ
ンネルカツトN+層が設けられている。
さらに本発明は、第８図に示したようにアノー
ドシヨート型にも適用可能である。第８図と第４
図において、同一符号は同一内容または相当部分
を示しており、第８図ではアノードシヨート型
N+層が設けられている。
ドシヨート型にも適用可能である。第８図と第４
図において、同一符号は同一内容または相当部分
を示しており、第８図ではアノードシヨート型
N+層が設けられている。
さらに種々の変形例が考えられるが、これらは
いずれも本発明に含まれるものであり、第４図の
例と同様の効果を奏す。
いずれも本発明に含まれるものであり、第４図の
例と同様の効果を奏す。
［発明の効果］
本発明によれば、従来のGTOサイリスタに比
べて大きなアノード電流を短時間で遮断できる
GTOサイリスタを提供することができる。
べて大きなアノード電流を短時間で遮断できる
GTOサイリスタを提供することができる。
第１図は、従来のGTOサイリスタの積層構造
を示す断面図である。第２図は、従来のGTOサ
イリスタがターンオフするときのアノード電流の
キヤリアの流れを示す図である。第３図は、従来
のGTOサイリスタがターンオフする際の電圧電
流変化を示す図である。第４図は、本発明の一実
施例であるGTOサイリスタの積層構造を示す断
面図である。第５図は、本発明の一実施例による
GTOサイリスタがターンオフするときのアノー
ド電流キヤリアの流れを示す図である。第６図
は、ガラスパツシベーシヨンを施した本発明によ
るGTOサイリスタの一例を示す積層構造図であ
る。第７図は、プレーナ型に本発明を適用した
GTOサイリスタの一例を示す積層構造図である。
第８図は、アノードシヨート型に本発明を適用し
たGTOサイリスタの一例を示す積層構造図であ
る。 図において、１はＰ型エミツタ層、２はＮ型ベ
ース層、３はＰ型ベース層、４はＮ型エミツタ層
領域、５は従来のP+層領域、６はアノード電極、
７はカソード電極、８はゲート電極、９，１０は
本発明によるP+層領域、１１はガラスパツシベ
ーシヨン、１２はガードリングP+層、１３はチ
ヤンネルカツトN+層、１４はアノードシヨート
型N+層を示す。なお各図において同一符号は同
一内容または相当部分を示す。
を示す断面図である。第２図は、従来のGTOサ
イリスタがターンオフするときのアノード電流の
キヤリアの流れを示す図である。第３図は、従来
のGTOサイリスタがターンオフする際の電圧電
流変化を示す図である。第４図は、本発明の一実
施例であるGTOサイリスタの積層構造を示す断
面図である。第５図は、本発明の一実施例による
GTOサイリスタがターンオフするときのアノー
ド電流キヤリアの流れを示す図である。第６図
は、ガラスパツシベーシヨンを施した本発明によ
るGTOサイリスタの一例を示す積層構造図であ
る。第７図は、プレーナ型に本発明を適用した
GTOサイリスタの一例を示す積層構造図である。
第８図は、アノードシヨート型に本発明を適用し
たGTOサイリスタの一例を示す積層構造図であ
る。 図において、１はＰ型エミツタ層、２はＮ型ベ
ース層、３はＰ型ベース層、４はＮ型エミツタ層
領域、５は従来のP+層領域、６はアノード電極、
７はカソード電極、８はゲート電極、９，１０は
本発明によるP+層領域、１１はガラスパツシベ
ーシヨン、１２はガードリングP+層、１３はチ
ヤンネルカツトN+層、１４はアノードシヨート
型N+層を示す。なお各図において同一符号は同
一内容または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ Ｐ型（またはＮ型）エミツタ層と、前記Ｐ型
（またはＮ型）エミツタ層上のＮ型（またはＰ型）
ベース層と、前記Ｎ型（またはＰ型）ベース層上
のＰ型（またはＮ型）ベース層と、前記Ｐ型（ま
たはＮ型）ベース層の表面層へ部分的に細分化さ
れて形成された複数のＮ型（またはＰ型）エミツ
タ領域を有し、前記Ｐ型（またはＮ型）エミツタ
層の表面にアノード（またはカソード）電極を設
け、前記複数のＮ型（またはＰ型）エミツタ領域
の各々の表面にカソード（またはアノード）電極
を設け、前記Ｐ型（またはＮ型）ベース層の表面
にゲート電極を設け、前記ゲート電極にゲート信
号を印加して前記アノード・カソード電極間の電
流をターンオンまたはターンオフするゲートター
ンオフサイリスタにおいて、 前記Ｐ型（またはＮ型）ベース層の表面下側で
前記複数のＮ型（またはＰ型）エミツタ領域の側
壁近傍と、前記複数のＮ型（またはＰ型）エミツ
タ領域の各々の周縁部下側の前記Ｐ型（またはＮ
型）ベース層とに高不純物濃度のP+層（または
N+層）領域を設け、前記P+層（またはN+層）領
域の深さを前記複数のＮ型（またはＰ型）エミツ
タ領域より深くかつ前記Ｐ型（またはＮ型）ベー
ス層の深さより浅くしたことを特徴とするゲート
ターンオフサイリスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228042A JPS60119776A (ja) | 1983-11-30 | 1983-11-30 | ゲ−トタ−ンオフサイリスタ |
| US06/662,080 US4609933A (en) | 1983-11-30 | 1984-10-18 | Gate turn-off thyristor having P+ gate and emitter |
| DE19843439803 DE3439803A1 (de) | 1983-11-30 | 1984-10-31 | Abschaltthyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228042A JPS60119776A (ja) | 1983-11-30 | 1983-11-30 | ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60119776A JPS60119776A (ja) | 1985-06-27 |
| JPH026229B2 true JPH026229B2 (ja) | 1990-02-08 |
Family
ID=16870285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58228042A Granted JPS60119776A (ja) | 1983-11-30 | 1983-11-30 | ゲ−トタ−ンオフサイリスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4609933A (ja) |
| JP (1) | JPS60119776A (ja) |
| DE (1) | DE3439803A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0691245B2 (ja) * | 1985-06-26 | 1994-11-14 | 株式会社日立製作所 | ゲ−トタ−ンオフサイリスタ |
| DE68923056T2 (de) * | 1988-10-04 | 1995-11-30 | Toshiba Kawasaki Kk | Halbleiteranordnung mit kurzgeschlossener Anode und Verfahren zu deren Herstellung. |
| JP4748149B2 (ja) * | 2007-12-24 | 2011-08-17 | 株式会社デンソー | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6043032B2 (ja) * | 1978-09-14 | 1985-09-26 | 株式会社日立製作所 | ゲートターンオフサイリスタ |
| DE2846637A1 (de) * | 1978-10-11 | 1980-04-30 | Bbc Brown Boveri & Cie | Halbleiterbauelement mit mindestens einem planaren pn-uebergang und zonen- guard-ringen |
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-
1983
- 1983-11-30 JP JP58228042A patent/JPS60119776A/ja active Granted
-
1984
- 1984-10-18 US US06/662,080 patent/US4609933A/en not_active Expired - Lifetime
- 1984-10-31 DE DE19843439803 patent/DE3439803A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3439803A1 (de) | 1985-06-05 |
| DE3439803C2 (ja) | 1990-07-26 |
| JPS60119776A (ja) | 1985-06-27 |
| US4609933A (en) | 1986-09-02 |
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