JPS5943574A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
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- JPS5943574A JPS5943574A JP15440382A JP15440382A JPS5943574A JP S5943574 A JPS5943574 A JP S5943574A JP 15440382 A JP15440382 A JP 15440382A JP 15440382 A JP15440382 A JP 15440382A JP S5943574 A JPS5943574 A JP S5943574A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 8
- 239000000969 carrier Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はゲートターンオフサイリスタ（ＧＴＯ）に係
り、特にターンオフ時間を短かくし、且つ遮断アノード
電流の増大を可能にしたＧＴＯの構造に関するものであ
る。
り、特にターンオフ時間を短かくし、且つ遮断アノード
電流の増大を可能にしたＧＴＯの構造に関するものであ
る。
一般にゲート信号によってスイッチング作用、すなわち
ターンオン、ターンオフできる半導体装置としてゲート
ターンオフサイリスタ（Ｇａｔｅ−Ｔｕｒｎ−Ｏｆｆ−
Ｔｈｙｒｉｅｔｏｒ・・ＧＴＯ）がある。近年、このＧ
ＴＯは新たな電力半導体装置として注目されており、現
在で１０００Ａの陽極電流なターンオフできるものが開
発されている。
ターンオン、ターンオフできる半導体装置としてゲート
ターンオフサイリスタ（Ｇａｔｅ−Ｔｕｒｎ−Ｏｆｆ−
Ｔｈｙｒｉｅｔｏｒ・・ＧＴＯ）がある。近年、このＧ
ＴＯは新たな電力半導体装置として注目されており、現
在で１０００Ａの陽極電流なターンオフできるものが開
発されている。
第１図は従来のＧＴＯの構成例を示す模式断面図で、こ
の従来例は第１半導体領域であるｐ形エミッタ領域（１
）上に第２半導体領域であるｎ形ベース領域（２）、第
３半導体領域であるｐ形ベース領域（３）、第４半導体
領域であるｎ形エミッタ領域（４）が順次設けられた四
層構造に構成されている。但し、ｎ形のエミッタ領域（
４）はブレーナ形に複数に分割され、ｐ形ベース領域（
３）の表面はオーミックコンタクトをとるためｐ形高不
純物濃度のｐ＋形領域（５）が形成されている。そして
上記したｐ形エミッタ領域（１）からアノード電極（６
）、ｎ形エミッタ領域（４）からカソード電極（７）が
取り出され、ｐ形ベース領域（３）及びｐ＋形領領域（
５）から電流を制御するゲート電極（８）が取り出され
ている。第２図にターンオフ時のｐ形ベース領域（３）
の中の電流を示す模式部分拡大断面図、第３図はそのタ
ーンオフ時の電圧、電流波形図で、ＩＴＯＱは遮断アノ
ード電流、Ｖｐは順方向印加電圧、ＩＯＱはゲート電流
、ｔｇｑはターンオフ時間である。第２図において、ゲ
ート電極（８）に負のパルスを印加することによって、
カソード電極（７）とゲート電極（８）との間にアノー
ド電流が流れる。この電流が流れることにより、ｐ形ベ
ース領域（３）に蓄積されているキャリアを除々にゲー
ト電極（８）に引き抜き、導通領域の部分を狭くし、最
後はターンオフする。ところが、アノード電流をターン
オフさせる場合、上記のターンオフの電査が遅くなり、
つまり、ターンオフ時間が長くなると、徐々に狭められ
た導通領域に電流集中が起こり、その導通領域の部分で
熱破壊が生ずる場合がある。
の従来例は第１半導体領域であるｐ形エミッタ領域（１
）上に第２半導体領域であるｎ形ベース領域（２）、第
３半導体領域であるｐ形ベース領域（３）、第４半導体
領域であるｎ形エミッタ領域（４）が順次設けられた四
層構造に構成されている。但し、ｎ形のエミッタ領域（
４）はブレーナ形に複数に分割され、ｐ形ベース領域（
３）の表面はオーミックコンタクトをとるためｐ形高不
純物濃度のｐ＋形領域（５）が形成されている。そして
上記したｐ形エミッタ領域（１）からアノード電極（６
）、ｎ形エミッタ領域（４）からカソード電極（７）が
取り出され、ｐ形ベース領域（３）及びｐ＋形領領域（
５）から電流を制御するゲート電極（８）が取り出され
ている。第２図にターンオフ時のｐ形ベース領域（３）
の中の電流を示す模式部分拡大断面図、第３図はそのタ
ーンオフ時の電圧、電流波形図で、ＩＴＯＱは遮断アノ
ード電流、Ｖｐは順方向印加電圧、ＩＯＱはゲート電流
、ｔｇｑはターンオフ時間である。第２図において、ゲ
ート電極（８）に負のパルスを印加することによって、
カソード電極（７）とゲート電極（８）との間にアノー
ド電流が流れる。この電流が流れることにより、ｐ形ベ
ース領域（３）に蓄積されているキャリアを除々にゲー
ト電極（８）に引き抜き、導通領域の部分を狭くし、最
後はターンオフする。ところが、アノード電流をターン
オフさせる場合、上記のターンオフの電査が遅くなり、
つまり、ターンオフ時間が長くなると、徐々に狭められ
た導通領域に電流集中が起こり、その導通領域の部分で
熱破壊が生ずる場合がある。
従って、上記ｐ形ベース領域（３）のキャリアを効果的
に引き抜く方法を考えねばならない。例えば、ｎ形エミ
ッタ領域（４）の幅を狭くするか、ｐ形ベース領域（３
）の不純物濃度を極力上げることが考えられるのアノー
ド電流をゲートターンオフさせるＧＴＯとしてｎ形エミ
ッタ領域（４）の幅を数１００μｍに細くした構造とし
ているが、上述のような理由で、ｎ形エミツク領域（４
）の幅を更に狭くしなけらばならない。しかし、ｎ形エ
ミッタ領域（４）の幅を狭くしようとすると陰極面積の
減少、製造上の困難，歩留りの低下が生じる等の大きな
問題がある。まだ、ｐ形ベース領域（３）全体の不純物
濃度を上げると、ｎ形エミッタ領域（４）からｐ形ベー
ス領域（３）へのキャリア注入効率が次第に減少し、ｎ
形エミッタ領域（４）、ｐ形ベース領域（３）、ｎ形ベ
ース領域（２）で構成されるトランジスタの電流増幅率
αｎｐｎはｐ形ベース領域（３）の不純物濃度が高くな
るにつれて減少していく。しかるる、周知のようにＧＴ
Ｏが順方向阻止状態からターンオフするには上記のαと
ｐ形ベース領域（３）、ｎ形ベース領域（２）、ｐ形エ
ミッタ領域（１）で構成されるトランジスタの電流増幅
率αｐｎｐとの和が１より大きくなることが必要である
。ｐ形ベース領域（３）の不純物濃度を上げすぎると、
前記の条件が満されなくなり、ＧＴＯはターンオンの機
能をしなくなる。このことからｐ形ベース領域（３）の
不純物濃度はある程度以上あげることかできない。
に引き抜く方法を考えねばならない。例えば、ｎ形エミ
ッタ領域（４）の幅を狭くするか、ｐ形ベース領域（３
）の不純物濃度を極力上げることが考えられるのアノー
ド電流をゲートターンオフさせるＧＴＯとしてｎ形エミ
ッタ領域（４）の幅を数１００μｍに細くした構造とし
ているが、上述のような理由で、ｎ形エミツク領域（４
）の幅を更に狭くしなけらばならない。しかし、ｎ形エ
ミッタ領域（４）の幅を狭くしようとすると陰極面積の
減少、製造上の困難，歩留りの低下が生じる等の大きな
問題がある。まだ、ｐ形ベース領域（３）全体の不純物
濃度を上げると、ｎ形エミッタ領域（４）からｐ形ベー
ス領域（３）へのキャリア注入効率が次第に減少し、ｎ
形エミッタ領域（４）、ｐ形ベース領域（３）、ｎ形ベ
ース領域（２）で構成されるトランジスタの電流増幅率
αｎｐｎはｐ形ベース領域（３）の不純物濃度が高くな
るにつれて減少していく。しかるる、周知のようにＧＴ
Ｏが順方向阻止状態からターンオフするには上記のαと
ｐ形ベース領域（３）、ｎ形ベース領域（２）、ｐ形エ
ミッタ領域（１）で構成されるトランジスタの電流増幅
率αｐｎｐとの和が１より大きくなることが必要である
。ｐ形ベース領域（３）の不純物濃度を上げすぎると、
前記の条件が満されなくなり、ＧＴＯはターンオンの機
能をしなくなる。このことからｐ形ベース領域（３）の
不純物濃度はある程度以上あげることかできない。
従来のゲートターンオフサイリスタは以上のように構成
されているので、ターンオフ時間を余り短かくすること
ができず、高周波用インバータなどに使用できず、また
遮断アノード電流値が小さいなどの欠点があった。
されているので、ターンオフ時間を余り短かくすること
ができず、高周波用インバータなどに使用できず、また
遮断アノード電流値が小さいなどの欠点があった。
この発明は以上のような点に鑑みてなされたもので、ｐ
形ベース領域にｎ形ベース領域の拡散深さより深いｐ＋
形層を設けることによって当該部分の抵抗を低下させ、
ゲートターンオフ時間が短く、遮断アノード電流値の大
きいＧＴＯを提供することを目的としている。
形ベース領域にｎ形ベース領域の拡散深さより深いｐ＋
形層を設けることによって当該部分の抵抗を低下させ、
ゲートターンオフ時間が短く、遮断アノード電流値の大
きいＧＴＯを提供することを目的としている。
第４図はこの発明の第１の実施例を示す断面図で、従来
のものと同等部分は同一符号で示す。まず、ｎ形ベース
領域となるべき低不純物濃度のＳｉウェハを用い、この
Ｓｉウェハの両面にＩＩＩ族の不純物（Ａｌ、Ｇａ、Ｂ
など）を拡散し、ｐ形エミッタ領域（１）とｐ形ベース
領域（３）とを形成する。次に、ｐ形エミッタ領域（１
）の不純物温度より高いＩＩＩ族の不純物（Ｇａ、Ｂ）
を前記Ｓｉウエハの両面から、後述するｎ形エミッタ層
（４）より深く、ｐ形ベース領域（３）より浅く拡散し
、ｐ形ベース領域（３）内にｐ＋形層（９）、ｐ形エミ
ッタ層（１）内にｐ＋形層（１０）を形成する。次にｐ
形ベース領域（３）表面の酸化膜に周知の写真製版技術
でもって窓あけをし、Ｖ族の不純物（Ｐ）を拡散し、ｎ
形エミッタ領域（４）を形成する。そしてｐ形エミッタ
領域（１）のｐ＋形層（１０）にはアノード電極（６）
を、ｎ形エミット領域（４）にはカソード電極（７）を
、ｐ形ベース領域（３）のｐ＋形層（９）にはゲート電
極（８）を取りつける。ここで重要なことは、ｐ形ベー
ス領域（３）の不純物濃度を高めすぎるとターンオフし
なくなることは前に述べたが、ｐ＋形層（９）が生じる
ので、不純物濃度と拡散深さを適当に制御することであ
る。
のものと同等部分は同一符号で示す。まず、ｎ形ベース
領域となるべき低不純物濃度のＳｉウェハを用い、この
Ｓｉウェハの両面にＩＩＩ族の不純物（Ａｌ、Ｇａ、Ｂ
など）を拡散し、ｐ形エミッタ領域（１）とｐ形ベース
領域（３）とを形成する。次に、ｐ形エミッタ領域（１
）の不純物温度より高いＩＩＩ族の不純物（Ｇａ、Ｂ）
を前記Ｓｉウエハの両面から、後述するｎ形エミッタ層
（４）より深く、ｐ形ベース領域（３）より浅く拡散し
、ｐ形ベース領域（３）内にｐ＋形層（９）、ｐ形エミ
ッタ層（１）内にｐ＋形層（１０）を形成する。次にｐ
形ベース領域（３）表面の酸化膜に周知の写真製版技術
でもって窓あけをし、Ｖ族の不純物（Ｐ）を拡散し、ｎ
形エミッタ領域（４）を形成する。そしてｐ形エミッタ
領域（１）のｐ＋形層（１０）にはアノード電極（６）
を、ｎ形エミット領域（４）にはカソード電極（７）を
、ｐ形ベース領域（３）のｐ＋形層（９）にはゲート電
極（８）を取りつける。ここで重要なことは、ｐ形ベー
ス領域（３）の不純物濃度を高めすぎるとターンオフし
なくなることは前に述べたが、ｐ＋形層（９）が生じる
ので、不純物濃度と拡散深さを適当に制御することであ
る。
上記ｐ＋形層（９）の小純物濃度は１×１０１８〜１×
１０１９ｃｍ−３の範囲内におさめ、拡散深さは不純物
濃度とも関係するが、ｎ形エミツタ領域（４）より深く
、ｐ形ベース領域（３）より５μｍ浅くする必要がある
。
１０１９ｃｍ−３の範囲内におさめ、拡散深さは不純物
濃度とも関係するが、ｎ形エミツタ領域（４）より深く
、ｐ形ベース領域（３）より５μｍ浅くする必要がある
。
第５図はこの実施例がターンオフするときのキャリアの
流れを示す模式部分拡大断面図である。
流れを示す模式部分拡大断面図である。
通常、ｐ＋形層（９）なｎ形エミッタ領域（４）の拡散
深さより２０μｍ深く拡散する。第５図において、ゲー
ト電極（８）に負のパルスを印加すると、カソード電極
（７）とゲート電極との間にアノード電流が流れるが、
ｐ＋形層（９）の抵抗の低い部分を通ってアノード電流
のキャリアがゲート電極（８）に引き抜かれる。
深さより２０μｍ深く拡散する。第５図において、ゲー
ト電極（８）に負のパルスを印加すると、カソード電極
（７）とゲート電極との間にアノード電流が流れるが、
ｐ＋形層（９）の抵抗の低い部分を通ってアノード電流
のキャリアがゲート電極（８）に引き抜かれる。
また、ｐ形ベース領域（３）に蓄積されているキャリア
もｐ＋形層（９）中を通りゲート電極（８）へすばやく
引抜かれる。従ってターンオフ時間は従来の１５μｓか
ら１０μｓへと大幅に増大でき、高性能のゲートターン
オフサイリスタが得られる。
もｐ＋形層（９）中を通りゲート電極（８）へすばやく
引抜かれる。従ってターンオフ時間は従来の１５μｓか
ら１０μｓへと大幅に増大でき、高性能のゲートターン
オフサイリスタが得られる。
また、上記第１の実施例ではメサ形について説明したが
、第６図に示したようにメサ溝部にガラスパッシベーシ
ョン順（１１）を施した第２の実施例、第７図に示した
ようにカードリンクｎ＋形層（１２）およびチャネルス
トッパｎ＋形層（１３）を有するフレーナ形の第３の実
施例にもこの発明は適用できる。
、第６図に示したようにメサ溝部にガラスパッシベーシ
ョン順（１１）を施した第２の実施例、第７図に示した
ようにカードリンクｎ＋形層（１２）およびチャネルス
トッパｎ＋形層（１３）を有するフレーナ形の第３の実
施例にもこの発明は適用できる。
以上詳述したように、この発明になるＧＴＯではｐ形ベ
ース領域に不純物濃度の高い部分を形成したので、ター
ノフ時間を短縮でき、高周波領域での使用が可能となり
、ゲートターンフ可能のアノード電流も増大できる。
ース領域に不純物濃度の高い部分を形成したので、ター
ノフ時間を短縮でき、高周波領域での使用が可能となり
、ゲートターンフ可能のアノード電流も増大できる。
第１図は従来のＧＴＯの構成例を示す模式断面図、第２
図はこの従来例のターンオフ時のキャリアの流れを示す
模式部拡大断面図、第３図は従来例のターンオフ時の電
圧、電流波形図、第４図はこの発明の第１の実施例の構
成を示す模断面図、第５図はこの第１の実施例のターン
オフ時のキャリアの流れを示す模式部分拡大断面図、第
６図、第７図、第８図および第９図はそれぞれこの発明
の第２、第３、第４および第５の実施例の構成を示す模
式断面図である。 図において、（１）はｐ形エミッタ領域、（２）はｎ形
ベース領域、（３）はｐ形ベース領域、（４）はｎ形エ
ミッタ領域、（６）はアノード電極（７）はカソード電
極、（８）はゲート電極、（９）はｐ＋形層である。 なお、図中同一符号は同一または相当部分を示す。 第１図 ；Ｔ、：２図 第３図 ヒーリグー雲 第４１図 第５図
図はこの従来例のターンオフ時のキャリアの流れを示す
模式部拡大断面図、第３図は従来例のターンオフ時の電
圧、電流波形図、第４図はこの発明の第１の実施例の構
成を示す模断面図、第５図はこの第１の実施例のターン
オフ時のキャリアの流れを示す模式部分拡大断面図、第
６図、第７図、第８図および第９図はそれぞれこの発明
の第２、第３、第４および第５の実施例の構成を示す模
式断面図である。 図において、（１）はｐ形エミッタ領域、（２）はｎ形
ベース領域、（３）はｐ形ベース領域、（４）はｎ形エ
ミッタ領域、（６）はアノード電極（７）はカソード電
極、（８）はゲート電極、（９）はｐ＋形層である。 なお、図中同一符号は同一または相当部分を示す。 第１図 ；Ｔ、：２図 第３図 ヒーリグー雲 第４１図 第５図
Claims (1)
- （１）ｐ形エミッタ領域とｎ形ベース領域とＰ形ベース
領域とが順次相接するように構成され、上記ｐ形ベース
領域の表面の一部から上記ｐ形ベース領域内にｎ形不純
物を拡散してｎ形エミッタ領域が形成され、上記ｐ形エ
ミッタ領域の表面にアノード電極が、上記ｎ形エミッタ
領域の表面にカソード電極が、上記ｐ形ベース領域の表
面にゲート電極が設けられ、上記ゲート電極にゲート信
号を印加することによってターンオンまたはターンオフ
させるゲートターンオフサイリスタにおいて、上記ｐ形
ベース領域内にその表面からｐ形不純物な拡散して、上
記ｐ形ベース領域より不純物濃度の高いｐ＋形層を上記
ｎ形エミッタ領域の拡散深さより深く、かつ上記ｐ形ベ
ース領域の厚さより薄く形成してなることを特徴とする
ゲートターンメフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15440382A JPS5943574A (ja) | 1982-09-02 | 1982-09-02 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15440382A JPS5943574A (ja) | 1982-09-02 | 1982-09-02 | ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5943574A true JPS5943574A (ja) | 1984-03-10 |
Family
ID=15583380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15440382A Pending JPS5943574A (ja) | 1982-09-02 | 1982-09-02 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943574A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726424A (en) * | 1980-07-23 | 1982-02-12 | Brother Ind Ltd | Manufacture of laminated core |
-
1982
- 1982-09-02 JP JP15440382A patent/JPS5943574A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726424A (en) * | 1980-07-23 | 1982-02-12 | Brother Ind Ltd | Manufacture of laminated core |
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