JPS5979572A - ゲ−トタ−ンオフサイリスタ - Google Patents
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- JPS5979572A JPS5979572A JP19120082A JP19120082A JPS5979572A JP S5979572 A JPS5979572 A JP S5979572A JP 19120082 A JP19120082 A JP 19120082A JP 19120082 A JP19120082 A JP 19120082A JP S5979572 A JPS5979572 A JP S5979572A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
この発明はタージオン時と逆極性のゲート信号を与える
ことによりターンオフするようにしたゲートターンオフ
サイリスクに関するものである。
ことによりターンオフするようにしたゲートターンオフ
サイリスクに関するものである。
従来技術
第１図〜第６図は従来のゲートターンオフサイリスク（
以後ＧＴＯと呼ぶ）の陽極短絡構造のものの製造方法を
示す断面図であり、以下製造工程に従って説明する。［
１図の高比低抗ｎ型シリコンからなる半導体基板（１）
を硝酸・塩酸系の混合液で拡散前処理を施し、半導体基
板（１）に付着した汚染物、重金属を除去する。次に半
導体基板（１）を１２００°Ｃ前後の酸化雰囲気中で熱
処理して、第２図に示すように数マイタロメートルの熱
酸化膜（２）を形成するっ次に写真製版で熱酸化膜（２
）を選択的に除去し、その露出した半導体基板（１）に
リン拡散を施してｎ＋層（３）を形成する。次いでリン
拡散の時形成したリンガラス層を弗酸系の混合液で除去
する。次にガリウム拡散を行ない、第３図に示すように
ｎ干鰯（３）と反対…、りの半導体基板（１）の表面に
一方のベース領域を構成するｐ型ベース領域（４）と、
＋１４一層（３）ｌｉｔｌＪの半導体基板（１）の表面
にｐ卆エミソク領」成（５）を同時形成し、且つｎ＋Ｊ
銘３）を深く拡散さセル。？Ｋ Ｋ ｐ型ベース１頃域
（４）およびｎ型エミッタ領域（５）の両表面よりガリ
ウム拡散を行ない、低比抵抗のｐ十拡散層（６）を形成
する。次に半導体基板（１）を弗酸系の混合液で処理し
て全面の酸化１嘆を除去した後、酸化炉で情浄な酸化膜
を形成する。次に写真製版でｐ梨ベースＩｉｉ！ｆ域（
４）の表向の酸（ヒ膜を選１（ぐ的に除去し、露出した
ｐ型ベース領域（４）内にリン拡散を行なって一方のエ
ミッタ領域を構成するｎ梨エミッタ頭域（７）を形成す
る。次いてリン拡散の時形成したリンガラス層を弗酸系
の混合液で除去する。次に第４図に示すように、ｎ３Ｖ
工三ツク饋域（７）を深く拡赦し、同時に酸化膜（８）
を数マイクロメートル形成してｐＨｐｎ構造を得る。次
に写真製版でｐ！！ｌ！ベース領域（４）の表面の酸化
膜（８）を選択的に除去した後、残留した酸化膜（８）
をマスクにして、硝酸 弗酸 酢酸系の混合液で第５図
に示すように半導体基板（１）の残部領域からなるｎ型
ベース領域ＱＱとｐ型ベース領域（４）で形成されるｐ
ｎ接合より深く寸でエンチングして、第５図に示すよう
にメツーｌ苫（９）を形成する。次にメサ溝（９）の内
壁に沈殿法、電気泳動法またはＦクタグノイド法で低融
点ガラスからなるガラス薄膜を被着した後、このガラス
薄膜を焼成してガラスパッシベーション＋ｉ （１１）
全形成する。次に写真製版でｐ型ベース領域（４）と
ｎ型エミッタ領域（７）上の酸化膜（８）を選択的に除
去すると同時に裏面のｎ干鰯（３）とｐ型エミッタ＠域
（５）上の酸化膜（８）を全面除去する。そして表面の
ｐ型ベース領域（４）とｎ型エミッタ領域（７）の露出
面に金属の蒸着および写真製版で金、属電極（１３、Ｑ
４）を形成し、次いで裏面にも金属電極ｇ５を蒸着法で
形成した後、４００〜５００°Ｃに加熱して金属をシン
ク−して、第６図に示すようにｐｎｐｎ構造を有するＧ
ＴＯを得る。
以後ＧＴＯと呼ぶ）の陽極短絡構造のものの製造方法を
示す断面図であり、以下製造工程に従って説明する。［
１図の高比低抗ｎ型シリコンからなる半導体基板（１）
を硝酸・塩酸系の混合液で拡散前処理を施し、半導体基
板（１）に付着した汚染物、重金属を除去する。次に半
導体基板（１）を１２００°Ｃ前後の酸化雰囲気中で熱
処理して、第２図に示すように数マイタロメートルの熱
酸化膜（２）を形成するっ次に写真製版で熱酸化膜（２
）を選択的に除去し、その露出した半導体基板（１）に
リン拡散を施してｎ＋層（３）を形成する。次いでリン
拡散の時形成したリンガラス層を弗酸系の混合液で除去
する。次にガリウム拡散を行ない、第３図に示すように
ｎ干鰯（３）と反対…、りの半導体基板（１）の表面に
一方のベース領域を構成するｐ型ベース領域（４）と、
＋１４一層（３）ｌｉｔｌＪの半導体基板（１）の表面
にｐ卆エミソク領」成（５）を同時形成し、且つｎ＋Ｊ
銘３）を深く拡散さセル。？Ｋ Ｋ ｐ型ベース１頃域
（４）およびｎ型エミッタ領域（５）の両表面よりガリ
ウム拡散を行ない、低比抵抗のｐ十拡散層（６）を形成
する。次に半導体基板（１）を弗酸系の混合液で処理し
て全面の酸化１嘆を除去した後、酸化炉で情浄な酸化膜
を形成する。次に写真製版でｐ梨ベースＩｉｉ！ｆ域（
４）の表向の酸（ヒ膜を選１（ぐ的に除去し、露出した
ｐ型ベース領域（４）内にリン拡散を行なって一方のエ
ミッタ領域を構成するｎ梨エミッタ頭域（７）を形成す
る。次いてリン拡散の時形成したリンガラス層を弗酸系
の混合液で除去する。次に第４図に示すように、ｎ３Ｖ
工三ツク饋域（７）を深く拡赦し、同時に酸化膜（８）
を数マイクロメートル形成してｐＨｐｎ構造を得る。次
に写真製版でｐ！！ｌ！ベース領域（４）の表面の酸化
膜（８）を選択的に除去した後、残留した酸化膜（８）
をマスクにして、硝酸 弗酸 酢酸系の混合液で第５図
に示すように半導体基板（１）の残部領域からなるｎ型
ベース領域ＱＱとｐ型ベース領域（４）で形成されるｐ
ｎ接合より深く寸でエンチングして、第５図に示すよう
にメツーｌ苫（９）を形成する。次にメサ溝（９）の内
壁に沈殿法、電気泳動法またはＦクタグノイド法で低融
点ガラスからなるガラス薄膜を被着した後、このガラス
薄膜を焼成してガラスパッシベーション＋ｉ （１１）
全形成する。次に写真製版でｐ型ベース領域（４）と
ｎ型エミッタ領域（７）上の酸化膜（８）を選択的に除
去すると同時に裏面のｎ干鰯（３）とｐ型エミッタ＠域
（５）上の酸化膜（８）を全面除去する。そして表面の
ｐ型ベース領域（４）とｎ型エミッタ領域（７）の露出
面に金属の蒸着および写真製版で金、属電極（１３、Ｑ
４）を形成し、次いで裏面にも金属電極ｇ５を蒸着法で
形成した後、４００〜５００°Ｃに加熱して金属をシン
ク−して、第６図に示すようにｐｎｐｎ構造を有するＧ
ＴＯを得る。
このＧＴＯのｎ型エミッタ領域（５）とｎ型エミッタ領
域（７）間に流れる主電流は、ｐ型ベース領域（４）と
ｎ型エミッタ領域（７）間に逆バイアスを加え、ｐ宵！
ベース頭域（４）内の正孔電流を金属＠極α騰から外部
回路に流し１」」シてｐ型ベース領域（４）内の正孔の
県債を阻止し、ｎ梨エミッタ＠域（７）からの電子の注
入を隋書することによりしゃ断される。このようにＧ
Ｔ Ｏは、ｐ型ベース＠域（４）から十分大きな電流を
引き出すことによりターンオフさせることができる、こ
こでｐ型ベース領」或（４）から大きな電流を引き出す
にＱま、一方のエミッタ領域（７）とベース領域（４）
間に形成されるｐｎ接合を櫛形状、画形状等の形状にし
、」−記ｐｎ接合の各部の電位分布を均一に保ちながら
上記ｐｎ接合の沿面距離が長くなるように設計して電流
密度を小さく保ち、電流集中ｅてよる接合破壊を防止す
る必要があり、このためにも」二記ｐｎ接合の逆阻止電
圧が十分高いことが必要である。この場合、上記ｐｎ接
合の露出端縁の長さは、半ｊｊｉｔ体基板（１）の周辺
長より長くなっている。
域（７）間に流れる主電流は、ｐ型ベース領域（４）と
ｎ型エミッタ領域（７）間に逆バイアスを加え、ｐ宵！
ベース頭域（４）内の正孔電流を金属＠極α騰から外部
回路に流し１」」シてｐ型ベース領域（４）内の正孔の
県債を阻止し、ｎ梨エミッタ＠域（７）からの電子の注
入を隋書することによりしゃ断される。このようにＧ
Ｔ Ｏは、ｐ型ベース＠域（４）から十分大きな電流を
引き出すことによりターンオフさせることができる、こ
こでｐ型ベース領」或（４）から大きな電流を引き出す
にＱま、一方のエミッタ領域（７）とベース領域（４）
間に形成されるｐｎ接合を櫛形状、画形状等の形状にし
、」−記ｐｎ接合の各部の電位分布を均一に保ちながら
上記ｐｎ接合の沿面距離が長くなるように設計して電流
密度を小さく保ち、電流集中ｅてよる接合破壊を防止す
る必要があり、このためにも」二記ｐｎ接合の逆阻止電
圧が十分高いことが必要である。この場合、上記ｐｎ接
合の露出端縁の長さは、半ｊｊｉｔ体基板（１）の周辺
長より長くなっている。
しかるに従来のＧＴＯは、一方のエミッタ領域（７）
、！：ベース領域（４）間に形成されるｐｎ接合の露出
端縁を酸化膜（８）で保護するものであるため、製造工
程中に酸化１１ψ（８）に発生するピンホールおよび傷
によって上記ｐｎ接合の逆阻止電圧が低下したり、異常
波形の原因となり、動作中に酸化）模（８）の欠陥箇所
の接合に電流が集中し破壊することかある。また酸化膜
（８）の上に付着したＮａイオン等の汚染物によって反
転層が形成され、上記ｐｎ接合の逆阻止電圧が低下する
ことがある。このように従来のＧ Ｔ。
、！：ベース領域（４）間に形成されるｐｎ接合の露出
端縁を酸化膜（８）で保護するものであるため、製造工
程中に酸化１１ψ（８）に発生するピンホールおよび傷
によって上記ｐｎ接合の逆阻止電圧が低下したり、異常
波形の原因となり、動作中に酸化）模（８）の欠陥箇所
の接合に電流が集中し破壊することかある。また酸化膜
（８）の上に付着したＮａイオン等の汚染物によって反
転層が形成され、上記ｐｎ接合の逆阻止電圧が低下する
ことがある。このように従来のＧ Ｔ。
は、ｅ 化膜（８）のピンホーノペ傷およびＮａ、イオ
ン等による汚染が歩留低下および信頼性低下の原因とな
るという欠点があった。上述のようにｐｎ接合の露出端
縁の長さが半導体基板（１）の周辺長より長いＧＴＯに
おいては、かかる問題の発生の可能性が高くなる。
ン等による汚染が歩留低下および信頼性低下の原因とな
るという欠点があった。上述のようにｐｎ接合の露出端
縁の長さが半導体基板（１）の周辺長より長いＧＴＯに
おいては、かかる問題の発生の可能性が高くなる。
発明の概要
この発明は、上記のような従来の欠点を除去するだめに
なされたもので、一方のエミッタ領ｊ或とベース領域間
に形成されるｐｎ接合の露出端縁をガラスペンシベーシ
ョン膜で被覆することにより、逆１狙止電圧の歩留およ
び信米性を向上させることができるＧＴＯを提供するこ
とを目的としている。
なされたもので、一方のエミッタ領ｊ或とベース領域間
に形成されるｐｎ接合の露出端縁をガラスペンシベーシ
ョン膜で被覆することにより、逆１狙止電圧の歩留およ
び信米性を向上させることができるＧＴＯを提供するこ
とを目的としている。
発明の実施例
以Ｆ、この発明の一実施例をその製造方法とともに説１
：ｊ１４する。半導体基板（１）にｎ干鰯（３）ｐ型ベ
ース饋」或（４）、ｐ １４７シエ三ツタ領域（５）、
ｐ」−拡散層（６）、ｎ型エミンク頭域（７）、酸化膜
、メサ溝（９）を形成する工程は、従来の第１図〜第５
図に示す工程と同じである。この様にｔｉｆＪ工程を行
なった後、ｐ型ベース頭域（４）吉ｎべ１工三ツタ領域
（７）間に形成されるｐｎ接合の表面露出端縁を含む領
域上の酸化膜（８）を選択的に除去し、残留した酸化膜
（８）をマスクにしてシリコンのエッヂジグ液でエツチ
ングを施して第７図に示すようにメサ溝ＱＣ）を形成す
る。次にメサ溝（９） 、 ＱＯの内壁に低融点ガラス
からなるガラス薄膜を被着した後、このガラス薄膜を焼
成して第８図に示すようにガラスパッシベーション膜Ｏ
υ、Ｏａｋ同時に形成する。以後は電極形成工程であり
、写真製版で９票ベース領域（４）とｎ型エミッタ領域
（７）上の酸化膜（８）を選択的に除去する。このとき
同時に裏面のｎ＋Ｉ？！ （３）とｐ型エミッタ領域（
５）上の酸化膜（８）を全面除去する。次にｐをベース
領域（４）とｎ型エミッタ領域（７）の露出面に金属電
極材料の蒸着法またはスパッタおよび写真製版で金属電
極ｕ４，０りを形成する。次いで裏面全体に金属電極ｑ
９を蒸着法またはスパッタ法で形成する。最後Ｋ ４０
（）−５００°Ｃで加熱して金属をシンクして、第８図
に示すようＫｐｎｐｎ構造を有するＩＶＡ極短絡構造の
ＧＴＯを得る。
：ｊ１４する。半導体基板（１）にｎ干鰯（３）ｐ型ベ
ース饋」或（４）、ｐ １４７シエ三ツタ領域（５）、
ｐ」−拡散層（６）、ｎ型エミンク頭域（７）、酸化膜
、メサ溝（９）を形成する工程は、従来の第１図〜第５
図に示す工程と同じである。この様にｔｉｆＪ工程を行
なった後、ｐ型ベース頭域（４）吉ｎべ１工三ツタ領域
（７）間に形成されるｐｎ接合の表面露出端縁を含む領
域上の酸化膜（８）を選択的に除去し、残留した酸化膜
（８）をマスクにしてシリコンのエッヂジグ液でエツチ
ングを施して第７図に示すようにメサ溝ＱＣ）を形成す
る。次にメサ溝（９） 、 ＱＯの内壁に低融点ガラス
からなるガラス薄膜を被着した後、このガラス薄膜を焼
成して第８図に示すようにガラスパッシベーション膜Ｏ
υ、Ｏａｋ同時に形成する。以後は電極形成工程であり
、写真製版で９票ベース領域（４）とｎ型エミッタ領域
（７）上の酸化膜（８）を選択的に除去する。このとき
同時に裏面のｎ＋Ｉ？！ （３）とｐ型エミッタ領域（
５）上の酸化膜（８）を全面除去する。次にｐをベース
領域（４）とｎ型エミッタ領域（７）の露出面に金属電
極材料の蒸着法またはスパッタおよび写真製版で金属電
極ｕ４，０りを形成する。次いで裏面全体に金属電極ｑ
９を蒸着法またはスパッタ法で形成する。最後Ｋ ４０
（）−５００°Ｃで加熱して金属をシンクして、第８図
に示すようＫｐｎｐｎ構造を有するＩＶＡ極短絡構造の
ＧＴＯを得る。
このＸ施例のＧＴＯによｈば、一方のエミッタ領域（７
）とベース＠域（４）間に形成されるｐｎ接合の露出端
縁はガラスパッシベーション膜ｑ２で保護されており、
このガラスパッシベーション膜Ｑ２は酸化ＩＩＩ（８）
に比してピンホールや傷か生じに＜＜、またＮａイオン
なども付着しにくいので、」１記ｐｎ接合の保護効果を
向上させることができる。
）とベース＠域（４）間に形成されるｐｎ接合の露出端
縁はガラスパッシベーション膜ｑ２で保護されており、
このガラスパッシベーション膜Ｑ２は酸化ＩＩＩ（８）
に比してピンホールや傷か生じに＜＜、またＮａイオン
なども付着しにくいので、」１記ｐｎ接合の保護効果を
向上させることができる。
発り］の効果
以上のように、この発明によれば、一方のエミッタ領域
とベース領域間に形成されるｐｎ接合の露出＠稼をガラ
スパッシベーション膜で被覆するようにしたので、ＧＴ
Ｏの法留および信頼性を向上させることができるという
効果がある。
とベース領域間に形成されるｐｎ接合の露出＠稼をガラ
スパッシベーション膜で被覆するようにしたので、ＧＴ
Ｏの法留および信頼性を向上させることができるという
効果がある。
第１図〜第６図は従来のＧＴＯの製造方法を示す工程図
、第７図および第８図はこの発１別の一実施例の製造方
法を示す工程図である。 図において（１）は半導体基板、（４）は一方のベース
領域、（７）ｅま一方のエミッタ領域、（１０はメサ溝
、（１■ｖ」−ガラスパッシベーション膜でアル。 なお図中同−符”１３ｖ−Ｊ、同−丑たけ相当部分を示
すものとする。 代理人 葛野信− 第１図 ８３ ６
、第７図および第８図はこの発１別の一実施例の製造方
法を示す工程図である。 図において（１）は半導体基板、（４）は一方のベース
領域、（７）ｅま一方のエミッタ領域、（１０はメサ溝
、（１■ｖ」−ガラスパッシベーション膜でアル。 なお図中同−符”１３ｖ−Ｊ、同−丑たけ相当部分を示
すものとする。 代理人 葛野信− 第１図 ８３ ６
Claims (3)
- （１）一方のエミッタ領域とベース領域間に形成される
ｐｎ接合の端縁が一主面に露出した半導体基板を備え、
上記ベース領域にタージオン時と逆極性のゲート信号を
与えることによりターンオフするようにしたゲートター
ンオフサイリスクにおいて、Ｊ二Ｑｅ＝ Ｉ）ｎ 接合
の露出端縁をガラスパッシベーション膜で被覆したこと
を特徴とするゲートターンオフサイリスク。 - （２）半導体基板の一生面上におけるｐｎ接合の端縁の
長さが上記半導体基板の周辺長より長い特許請求の範囲
第１項記載のゲートターンオフサイリスク。 - （３）ｐｎ接合の端縁は半導体基板の一主面に形成され
たメサ溝内に露出しており、ガラスパッシベーション膜
は上記７メサ溝内に被着されている特許請求の範囲第２
項記載のゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19120082A JPS5979572A (ja) | 1982-10-29 | 1982-10-29 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19120082A JPS5979572A (ja) | 1982-10-29 | 1982-10-29 | ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979572A true JPS5979572A (ja) | 1984-05-08 |
Family
ID=16270568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19120082A Pending JPS5979572A (ja) | 1982-10-29 | 1982-10-29 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979572A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS548989A (en) * | 1977-06-23 | 1979-01-23 | Mitsubishi Electric Corp | Control rectifying device |
| JPS5417682A (en) * | 1977-07-08 | 1979-02-09 | Mitsubishi Electric Corp | Semiconductor and its manufacture |
| JPS5539619A (en) * | 1978-09-14 | 1980-03-19 | Hitachi Ltd | Thyristor |
-
1982
- 1982-10-29 JP JP19120082A patent/JPS5979572A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS548989A (en) * | 1977-06-23 | 1979-01-23 | Mitsubishi Electric Corp | Control rectifying device |
| JPS5417682A (en) * | 1977-07-08 | 1979-02-09 | Mitsubishi Electric Corp | Semiconductor and its manufacture |
| JPS5539619A (en) * | 1978-09-14 | 1980-03-19 | Hitachi Ltd | Thyristor |
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