JPH0349232A - ダイオードの製造方法 - Google Patents
ダイオードの製造方法Info
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- JPH0349232A JPH0349232A JP18511089A JP18511089A JPH0349232A JP H0349232 A JPH0349232 A JP H0349232A JP 18511089 A JP18511089 A JP 18511089A JP 18511089 A JP18511089 A JP 18511089A JP H0349232 A JPH0349232 A JP H0349232A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、いわゆるＰＩＮ構造を有するダイオードの製
造方法に関する。
造方法に関する。
ダイオード、特に電力用大容量のダイオードでは、高耐
圧にするために従来Ｎ−層をはさんでエミツタ層のＰ°
層・バッファ層のＮ°層を設けたいｆ）＃４ＰＩＮ横遣
が採用されている。この場合・エミツタ層やバッファ層
は深い拡散をするのが常であった。これは、電圧印加時
の空乏層の伸びによってパンチスルーすることを避け、
かつ電界強度を緩和するためである。ところで、ダイオ
ードを高周波領域で動作させる際重要なことはオン電圧
を低くし定常損失を減らす事、逆回復時間を短くしスイ
ッチング損失を減らす事、逆回復時の電流変化をソフト
カバリ−にすることなどである。
圧にするために従来Ｎ−層をはさんでエミツタ層のＰ°
層・バッファ層のＮ°層を設けたいｆ）＃４ＰＩＮ横遣
が採用されている。この場合・エミツタ層やバッファ層
は深い拡散をするのが常であった。これは、電圧印加時
の空乏層の伸びによってパンチスルーすることを避け、
かつ電界強度を緩和するためである。ところで、ダイオ
ードを高周波領域で動作させる際重要なことはオン電圧
を低くし定常損失を減らす事、逆回復時間を短くしスイ
ッチング損失を減らす事、逆回復時の電流変化をソフト
カバリ−にすることなどである。
これらのことを同時に満足させる方法として、エミツタ
層の厚さを非常に薄くするという方法がある。それによ
り、エミツタ層中の総不純物量が減少し、オン電圧を低
くすることができる。また１０層中での電子の濃度勾配
は急峻となり、ＰＮ接合でのキャリアは電子が大部分を
占める。その結果、Ｐ゛層からＮ−層への正孔の注入量
は減少し、逆回復時間は短くなり波形はソフトリカバリ
ーとなる。
層の厚さを非常に薄くするという方法がある。それによ
り、エミツタ層中の総不純物量が減少し、オン電圧を低
くすることができる。また１０層中での電子の濃度勾配
は急峻となり、ＰＮ接合でのキャリアは電子が大部分を
占める。その結果、Ｐ゛層からＮ−層への正孔の注入量
は減少し、逆回復時間は短くなり波形はソフトリカバリ
ーとなる。
しかし、高耐圧、大容量のダイオードでＰ゛層を薄くす
るには、次のような問題点を解決しなくてはならない、
薄い２０層を形成するには、はう素のように比較的拡散
速度の遅い不純物を短時間、高濃度になるようにイオン
注入や気相拡散法で拡散する方法がまず考えられる。し
かし、この方法では不純物濃度勾配が急峻な接合が形成
されてしまい、電圧を印加した場合、Ｐ°層側に充分空
乏層が伸びきることができず、内部の電界強度が非常に
高くなってしまう、その結果もれ電流の増加。
るには、次のような問題点を解決しなくてはならない、
薄い２０層を形成するには、はう素のように比較的拡散
速度の遅い不純物を短時間、高濃度になるようにイオン
注入や気相拡散法で拡散する方法がまず考えられる。し
かし、この方法では不純物濃度勾配が急峻な接合が形成
されてしまい、電圧を印加した場合、Ｐ°層側に充分空
乏層が伸びきることができず、内部の電界強度が非常に
高くなってしまう、その結果もれ電流の増加。
ブレークダウンなどを生じ高耐圧を得ることができない
、そうかといって、Ｐ゛層の不純物濃度勾配をなだらか
にすると、薄い２０層では表面に接触する電極との間に
低い接触抵抗を得るに必要な高い表面不純物濃度を得る
ことができない。
、そうかといって、Ｐ゛層の不純物濃度勾配をなだらか
にすると、薄い２０層では表面に接触する電極との間に
低い接触抵抗を得るに必要な高い表面不純物濃度を得る
ことができない。
本発明の目的は、低不純物濃度層に隣接して総不純物量
の少ない薄い逆導電形の高不純物濃度を形成し、かつＰ
Ｎ接合への逆電圧印加時に内部の電界強度が抑えられ、
高耐圧を得ることができるダイオードの製造方法を提供
することにある。
の少ない薄い逆導電形の高不純物濃度を形成し、かつＰ
Ｎ接合への逆電圧印加時に内部の電界強度が抑えられ、
高耐圧を得ることができるダイオードの製造方法を提供
することにある。
上記の目的を達成するために、本発明は、一導電型の低
不純物濃度の半導体層に隣接して他導電型の高不純物濃
度の層が設けられるダイオードの製造方法において、一
導電型の低不純物濃度の半導体基板の一面から他導電型
の高不純物濃度の拡散層を形成したのち、形成された他
導電型の層を定格電圧印加時に伸びる空乏層幅に等しい
厚さのみ残して表面層を除去し、さらに残った他導電型
の層の表面層に厚さ５μ以下のより不純物濃度が高くよ
り濃度勾配の急な他導電型の層を形成するものとする。
不純物濃度の半導体層に隣接して他導電型の高不純物濃
度の層が設けられるダイオードの製造方法において、一
導電型の低不純物濃度の半導体基板の一面から他導電型
の高不純物濃度の拡散層を形成したのち、形成された他
導電型の層を定格電圧印加時に伸びる空乏層幅に等しい
厚さのみ残して表面層を除去し、さらに残った他導電型
の層の表面層に厚さ５μ以下のより不純物濃度が高くよ
り濃度勾配の急な他導電型の層を形成するものとする。
〔作用）
一導電型の低不純物濃度の半導体基板に最初に形成する
他導電型の高不純物濃度の拡散層は、その後表面層は除
去されるので、表面不純物濃度を考慮することなく、Ｐ
Ｎ接合に接して空乏層の十分に伸びるなだらかな濃度勾
配をもち、逆電圧印加時の内部の電界強度が高くならな
いように形成することができる。そして表面層に設けら
れるより高不純物濃度の薄い逆導電型の層は、表面上に
接触する電極との間に十分低い接触抵抗を得ることと、
定格電圧より高い逆電圧印加時のパンチスルーを防ぐこ
とに役立つ、これにより高周波動作に通した最小限の厚
さの高不純物濃度層によって高耐圧を得ることができる
。
他導電型の高不純物濃度の拡散層は、その後表面層は除
去されるので、表面不純物濃度を考慮することなく、Ｐ
Ｎ接合に接して空乏層の十分に伸びるなだらかな濃度勾
配をもち、逆電圧印加時の内部の電界強度が高くならな
いように形成することができる。そして表面層に設けら
れるより高不純物濃度の薄い逆導電型の層は、表面上に
接触する電極との間に十分低い接触抵抗を得ることと、
定格電圧より高い逆電圧印加時のパンチスルーを防ぐこ
とに役立つ、これにより高周波動作に通した最小限の厚
さの高不純物濃度層によって高耐圧を得ることができる
。
以下図を引用して本発明の一実施例のＰＩＮ構造作成工
程を順次説明する。各図において、図（ａｌはシリコン
基板の断面図、図伽）は厚さ方向の不純物濃度分布図を
示す、先ず、第２図に示すように素子の要求特性にそっ
て比砥抗約１００Ω口のｎ型シリコン基板ｌを用意する
。この基板の両面から第３図（ａｌに示す ｐ″″″層
２成する。ここでは深い拡散を得るため、不純物として
アルミニウムを選び、１２００℃で３０時間閉管拡散を
行った。これにより第３図（ｂｌに示すように、表面濃
度が５×１０”３−’、拡散深さ （接合深さ）が約１
００ ＃ｓのなだらかな不純物濃度勾配が得られる。不
純物拡散は、シリコン基板ｌの両面に均等に行われるの
で、つづいて第４図に示すように、ダイオードのカソー
ドにあたる側の２０層をラップ等の手段により除去する
９次に、−面からりん不純物を拡散し、第５図に示すよ
うにＰＩＮ構造のＮにあたるｎ゛層３形成する。ここま
での工程は、通常のダイオードの製造方法と変わるとこ
ろはない。
程を順次説明する。各図において、図（ａｌはシリコン
基板の断面図、図伽）は厚さ方向の不純物濃度分布図を
示す、先ず、第２図に示すように素子の要求特性にそっ
て比砥抗約１００Ω口のｎ型シリコン基板ｌを用意する
。この基板の両面から第３図（ａｌに示す ｐ″″″層
２成する。ここでは深い拡散を得るため、不純物として
アルミニウムを選び、１２００℃で３０時間閉管拡散を
行った。これにより第３図（ｂｌに示すように、表面濃
度が５×１０”３−’、拡散深さ （接合深さ）が約１
００ ＃ｓのなだらかな不純物濃度勾配が得られる。不
純物拡散は、シリコン基板ｌの両面に均等に行われるの
で、つづいて第４図に示すように、ダイオードのカソー
ドにあたる側の２０層をラップ等の手段により除去する
９次に、−面からりん不純物を拡散し、第５図に示すよ
うにＰＩＮ構造のＮにあたるｎ゛層３形成する。ここま
での工程は、通常のダイオードの製造方法と変わるとこ
ろはない。
第５図中）のような不純物濃度分布をもつダイオードに
、例えば２．５ｋＶの定格電圧を印加した場合、ＰＮ接
合からカソード側に伸びた空乏層はｎ°層中で止まり、
アノード側に伸びた空乏層は約２０ｔｒｍＯ幅をもつこ
とが計算から求められる。第６図中）の線６はこの時の
電界強度分布と伸びた空乏層の範囲とを示す、そこで、
９１層２のうち、第６図（ａｌ、Ｃｂｌで斜線を引いて
示した約８０１ｒｍの厚さの部分５をラップで除去する
。これによりアノード側表面不純物濃度は”×１０”ｅ
ｌｌ−”となるため、このままでは電極との間に充分低
い接触抵抗を得ることができない、そこで、第１図に示
すように、残されたｐ°層４の表面に約２−の深さで表
面不純物濃度が１０”ｃｍ−”になるようほう素などで
ｐ″ｔｈ拡散層７を形成する。この層７は薄くてよいが
、実際の工程では数−の厚さになるので、５−以下に抑
え、表面付近で電界強度が強くなることを防止する。以
後の工程のモリブデン電極板との合金、側面のベベル成
形などは通常のダイオードの製造とかわることがない。
、例えば２．５ｋＶの定格電圧を印加した場合、ＰＮ接
合からカソード側に伸びた空乏層はｎ°層中で止まり、
アノード側に伸びた空乏層は約２０ｔｒｍＯ幅をもつこ
とが計算から求められる。第６図中）の線６はこの時の
電界強度分布と伸びた空乏層の範囲とを示す、そこで、
９１層２のうち、第６図（ａｌ、Ｃｂｌで斜線を引いて
示した約８０１ｒｍの厚さの部分５をラップで除去する
。これによりアノード側表面不純物濃度は”×１０”ｅ
ｌｌ−”となるため、このままでは電極との間に充分低
い接触抵抗を得ることができない、そこで、第１図に示
すように、残されたｐ°層４の表面に約２−の深さで表
面不純物濃度が１０”ｃｍ−”になるようほう素などで
ｐ″ｔｈ拡散層７を形成する。この層７は薄くてよいが
、実際の工程では数−の厚さになるので、５−以下に抑
え、表面付近で電界強度が強くなることを防止する。以
後の工程のモリブデン電極板との合金、側面のベベル成
形などは通常のダイオードの製造とかわることがない。
［発明の効果〕
本発明によれば、いわゆるＰＩＮ構造で低不純物濃度の
層に隣接する他導電型の高不純物濃度層を、接合に近い
側にあって空乏層の伸びきる濃度勾配のゆるい層と表面
側にあって低い接触抵抗の濃度勾配の急な層とから形成
することにより、表面層除去工程と不純物拡散工程を一
つずつふやすのみで、ダイオードの耐圧特性を損なうこ
となしに高不純物濃度層の厚さを薄くし総不純物量を減
らすことができた。この結果、オン電圧を低くすること
ができ、高周波領域で用いることができる高耐圧ダイオ
ードを得ることができた。
層に隣接する他導電型の高不純物濃度層を、接合に近い
側にあって空乏層の伸びきる濃度勾配のゆるい層と表面
側にあって低い接触抵抗の濃度勾配の急な層とから形成
することにより、表面層除去工程と不純物拡散工程を一
つずつふやすのみで、ダイオードの耐圧特性を損なうこ
となしに高不純物濃度層の厚さを薄くし総不純物量を減
らすことができた。この結果、オン電圧を低くすること
ができ、高周波領域で用いることができる高耐圧ダイオ
ードを得ることができた。
第１図は本発明の一実施例により製造されたダイオード
を示し、（ａｌはシリコン基板断面図、Φ）は厚さ方向
の不純物濃度分布図、第２図、第３図。 第４図、第５図、第６図は本発明の一実施例の製造工程
を順次示し、各図において＋ａ＋はシリコン基板断面図
、山）は厚さ方向の不純物濃度分布図である。 ｌ：ｎ型シリコン基板、２：９０層、３：ｎ。 層、４：残されたｐ゛層、５：除去されたｐ゛層、６：
電界強度分布曲線、７：ｐｅ＋層。 第４図 第５図 （ｂ） （Ｑ） 第３図 （ｂン 第６図
を示し、（ａｌはシリコン基板断面図、Φ）は厚さ方向
の不純物濃度分布図、第２図、第３図。 第４図、第５図、第６図は本発明の一実施例の製造工程
を順次示し、各図において＋ａ＋はシリコン基板断面図
、山）は厚さ方向の不純物濃度分布図である。 ｌ：ｎ型シリコン基板、２：９０層、３：ｎ。 層、４：残されたｐ゛層、５：除去されたｐ゛層、６：
電界強度分布曲線、７：ｐｅ＋層。 第４図 第５図 （ｂ） （Ｑ） 第３図 （ｂン 第６図
Claims (1)
- １）一導電型の低不純物濃度の半導体層に隣接して他導
電型の高不純物濃度の層が設けられるダイオードの製造
方法において、一導電型の低不純物濃度の半導体基板の
一面から他導電型の高不純物濃度の拡散層を形成したの
ち、形成された他導電型の層を定格電圧印加時に伸びる
空乏層幅に等しい厚さのみ残して表面層を除去し、さら
に残った他導電型の層の表面層に厚さ５μｍ以下のより
不純物濃度が高くより濃度勾配の急な他導電型の層を形
成することを特徴とするダイオードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18511089A JPH0349232A (ja) | 1989-07-18 | 1989-07-18 | ダイオードの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18511089A JPH0349232A (ja) | 1989-07-18 | 1989-07-18 | ダイオードの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0349232A true JPH0349232A (ja) | 1991-03-04 |
Family
ID=16165034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18511089A Pending JPH0349232A (ja) | 1989-07-18 | 1989-07-18 | ダイオードの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349232A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7800204B2 (en) | 2008-07-31 | 2010-09-21 | Mitsubishi Electric Corporation | Semiconductor device and method of fabricating the same |
-
1989
- 1989-07-18 JP JP18511089A patent/JPH0349232A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7800204B2 (en) | 2008-07-31 | 2010-09-21 | Mitsubishi Electric Corporation | Semiconductor device and method of fabricating the same |
| US8420496B2 (en) | 2008-07-31 | 2013-04-16 | Mitsubishi Electric Corporation | Semiconductor device and method of fabricating the same |
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