KR0161356B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

본 발명은 스위칭 특성과 온 전압의 양호한 상관 관계가 얻어지고, 특히 저 전류 영역에서 상관 관계가 대폭 개선되는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 제조 장치의 제조 방법은 반도체 기판의 한 주면상에 제1도전형 제1 반도체 영역과 제2 도전형 반도체 영역을 선택 확산하는 공정, 이 공정을 다음에 상기 반도체 기판상에 적어도 1층으로 이루어지는 제2 도전형 제1 반도체 층을 형성하는 공정, 이 공정 다음에 상기 제1 반도체 층상에 열 확산으로 제1 도전형과 제2 도전형 소자 영역을 형성하는 공정, 이 공정 다음에 상기 반도체 기판의 반대 주면상을 연마해서 그 연마면에 상기 제1 도전형 제1 반도체 영역과 제2 도전형 제2 반도체 영역을 노출시키는 공정을 구비해서 이루어져서, 상기 목적을 달성할 수 있다.

Description

반도체 장치의 제조 방법
제1도는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
제2도는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
제3도는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
제4도는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
제5도는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
제6도는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
제7도는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
제8도는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
제9도는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
제10도는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
제11도는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
제12도는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
제13도는 종래의 n-채널형 IGBT를 도시하는 단면도.
제14도는 종래의 애노드 쇼트형 IGBT를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : p형 반도체 기판 22 : 고농도 p 영역
23 : 고농도 n 영역 24 : n+버퍼층
25 : n-층 26, 27 : p 베이스 영역
28, 29 : n+에미터 영역 30 : 게이트 산화막
31, 32 : 에미터 전극 33 : 게이트 전극
34 : 금속 박막(콜렉터 전극)
본 발명은 예를 들면 IGBT나 사이리스터와 같은 반도체 장치의 제조 방법에 관한 것이다.
보통 반도체 장치, 예를 들면 IGBT 혹은 사이리스터는 모터의 제어나 인버터 등의 각종 스위치 소자로서 널리 이용된다. 이와 같은 스위치 소자는 전력 변환 손실을 작게 하기 위해서, 고속화와 낮은 온 전압 특성이 요구된다.
제13도에서 일반적으로 공지되어 있는 IGBT (예를 들면 n-채널인 경우)의 구조를 나타내고 있다. 도면중 부호 1은 게이트 전극, 2, 3은 에미터 전극, 4는 게이트 산화막, 5, 6은 n+에미터 영역, 7, 8은 p 베이스 영역, 9는 n-층, 10은 n+버퍼층, 11은 p+층, 12는 콜렉터 전극이다.
제조에 있어서는 고농도의 p형 반도체 층과 그 위에 n형 고농도 층을 가지고, 또 그 위에 n형 저농도층을 갖는 웨이퍼를 재료로 하여 그 표면에 소자 영역을 열 확산해서 제조한다.
제14도에 애노드 쇼트형 IGBT의 구조를 도시한다. 이 애노드 쇼트형 IGBT는 제13도에 도시하는 IGBT의 고농도 p형 반도체 층의 일부를 n형으로 치환한 구조로서, 제13도와 동일 개소에는 동일 부호를 붙인다. 단, 부호 13은 p+영역이다.
또, 보통 상기 웨이퍼의 고농도 p형 반도체층측 주면으로부터 n형 고농도 불순물을 선택적으로 열 확산한 웨이퍼를 재료로 하여 제조된다. 이와 같은 애노드 쇼트형 IBGT는 스위칭 특성과 온 전압과의 상관 특성에 있어서 특히 저전류측에서 일반 IGBT보다 우수하다.
보통 반도체 소자의 제조 공정에 필요한 웨이퍼의 두께는, 예를 들면 웨이퍼 직경이 5인치인 경우는 최저라도 250㎛ 정도는 필요하다. 이것은 반도체의 제조 공정에 있어서의 다양한 공정, 즉 확산, 에칭, 패터닝 등의 반송 공정에서 웨이퍼가 깨지는 것을 방지하는 데에 필요한 두께이다.
그런데 IGBT의 경우 제14도에 도시하는 n+버퍼층(10)의 두께의 최적 값은 15㎛ 정도이고 또 n-층(9)의 두께의 최적 값은 소자의 내압 등급에 따라 다르다. 수요가 많은 1200V 내압의 IGBT를 예로 들면 n-층(9)의 두께의 최적 값은 100㎛ 정도이고, n+버퍼층(10)과의 두께를 합해도 115㎛ 정도이다. 따라서 5인치 웨이퍼로 소자를 제조하는 경우 p+영역(13)의 두께로서 140㎛ 정도 이상의 두께를 지닐 필요가 있다. p+영역(13)이 이와 같이 두께가 두꺼우면, 상기한 바와 같은 웨이퍼 이면에서 n형 불순물을 확산해서 제14도에 도시하는 바와 같은 애노드 쇼트 구조로 하는 것은 현실적으로 무리가 있다.
왜냐하면 n형 불순물을 확산해서 n+버퍼층(10)에 도달시키는 데는 매우 긴 확산 시간을 필요로 하고, 또 그 확산 공정 중에 n+버퍼층(10)도 확산해 버리기 때문에 이상적인 n+버퍼층(10)의 불순물 프로파일은 얻어지지 않는다. 따라서 양호한 특성을 만족하는 애노드 쇼트 구조는 구성되지 않는다.
본 발명의 목적은 n-층의 두께가 얇은 2000V 내압 정도 이하의 소자에서도 이상적인 n+버퍼층의 불순물 프로파일을 가질 수 있는 애노드 쇼트 구조의 반도체 제조 방법을 제공하는 것이다.
본 발명은 반도체 기판의 한 주면상에 고농도 p 영역과 고농도 n 영역을 선택 확산하고, 그 위에 n+버퍼층과 n-층을 형성하고, n-층의 표면 영역에서 소자 영역을 형성한 후 반도체 기판의 반대 주면상에 고농도 p 영역과 고농도 n 영역을 노출시키는 반도체 장치의 제조 방법이다.
본 발명에 따르면 2000V 이하의 소자에 있어서도 이상적인 n+버퍼층의 불순물 프로파일을 유지할 수 있어서, 종래의 IGBT에 비해 스위칭 특성과 온전압이 양호한 상관 특성이 얻어지고, 특히 저 전류 영역에서의 상관 특성이 대폭 개선된다.
이하 도면을 참조해서 본 발명을 n-채널형 IGBT에 응용한 3가지 실시예에 대해 상세히 설명한다.
[실시예 1]
제1 실시예는 제1도-제3도에 도시하는 바와 같이 구성되고, 먼저 제1도중의 부호(21)은 p형 반도체 기판으로 두께는 400㎛이다. p형 반도체 기판(21)상에 고농도 p 영역(22)과 고농도 n 영역(23)을 선택적으로 50㎛정도 확산한다.
그 후 제2도에 도시하는 바와 같이, p 영역과 n 영역(23)상에 n+버퍼층(24)를 두께 15㎛와 n-층(25)을 두께 105㎛로 차례로 적층 형성한다. 이 시점에서 총합적인 두께는 520㎛정도가 된다. 다음에, n-층(25)의 표면 영역에 소자 영역을 형성한다. 즉, p 베이스 영역(26 및 27), n+에미터 영역(28 및 29), 게이트 산화막(30), 에미터 전극(31 및 32), 게이트 전극(33)을 차례로 형성한다.
그 후, 제3도에 도시하는 바와 같이 반도체 기판(21)을 370㎛ 정도 연마해서 그 연마면에 고농도 p 영역(22)과 고농도 n 영역(23)을 노출시킨다. 그후 연마면 금속 박막(콜렉터 전극)(34)를 피착(deposition)하면 애노드 쇼트형 IGBT가 얻어진다.
[실시예 2]
제2 실시예는 제4도-제7도에 도시하는 바와 같이 구성되고, 제4도중의 부호 35는 p형 반도체 기판으로 두께는 400㎛이다. p형 반도체 기판(35)의 한 주면상에 고농도 p 영역(36)과 고농도 n 영역(37)을 선택적으로 40㎛ 정도 확산한다. 다음에 제5도에 도시하는 바와 같이, p형 반도체 기판(35)의 반대 주면측에 한 주면측과 웨이퍼의 XY 좌표 상에서 동일 위치에 고농도 p 영역(38)과 고농도 n 영역(39)을 형성해서 확산시킨다. 이때, 양 주면에서의 확산에 의해 p 영역(36 및 38), n 영역(37 및 39)가 각각 결합할 때까지 확산한다(또는 그후의 열처리 공정에서 결합하도록 확산한다). 이와 같이, p형 반도체 기판(35)의 양측에서 p 영역(36 및 38), n 영역(37 및 39)를 확산하는 구성이라도 좋다.
그후 제6도에 도시하는 바와 같이, 확산 결합한 p 영역(40)과 n 영역(41)상에 n+버퍼층(42)을 두께 15㎛로, n-층(43)을 두께 105㎛로 차례로 적층 형성한다. 이 시점에서 총합적인 두께는 520㎛정도가 된다. 다음에 n-층(43)의 표면 영역에 소자 영역을 형성한다. 즉, p 베이스 영역(44 및 45), n+에미터 영역(46 및 47), 게이트 산화막(48), 에미터 전극(49 및 50), 게이트 전극(51)을 차례로 적층 형성한다.
그 후 반도체 기판(35)에 직접 금속 박막을 부착해도 애노드 쇼트형 IGBT가 얻어지나, 소자의 열 방열을 좋게 하기 위해 소자의 칩의 두께를 얇게 하는 것이 좋다. 즉, 제7도에 도시하는 바와 같이 반도체 기판(35)을 200㎛정도 면마해서 연마면의 p 영역(40), n 영역(41)에 금속 박막(콜렉터 전극)(52)을 피착함으로써 열 방열이 좋은 애노드 쇼트형 IGBT가 얻어진다.
[실시예 3]
제3 실시예는 제8도-제12도에 도시하는 바와 같이 구성되고, 제8도 중의 부호 53은 고농도 p형 반도체 기판으로서, 기판의 불순물 농도는 1×1019atoms/cm2, 두께는 400㎛이다. p형 반도체 기판(53)의 한 주면상에 고농도 n 영역(54)를 선택적으로 5㎛정도 확산한다.
그 후, 제9도에 도시하는 바와 같이, 저 농도 불순물층(55)을 20㎛ 정도 에피택셜 성장시키고, 그 저농도 불순물층(55) 상에 고농도 p 영역(56)과 고농도 n 영역(57)을 선택적으로 확산한다. 여기서 고농도 n 영역(57)은 웨이퍼의 XY 좌표 상에서 고농도 n 영역(54)과 같은 위치에 오도록 확산한다. 이 때, 고농도 n 영역(54)과 고농도 n 영역(57)이, 또 고농도 p형 반도체 기판(53)과 고농도 p 영역(56)이 각각 결합할 때까지 확산하면(또는 그 후의 열처리 공정에서 결합하도록 환산하면), 제10도에 도시하는 바와 같이, 고농도 n 영역(58)과 고농도 p 영역(59)이 형성된다.
다음에 제11도에 도시하는 바와 같이, 확산 결합한 고농도 n 영역(58)이 고농도 p 영역(59) 상에 n+버퍼층(60)을 두께 15㎛와 n-층(61)을 두께 105㎛로 차례로 적층 형성한다. 그리고 n-층(61)의 표면 영역에 소자 영역을 형성한다. 즉 p 베이스 영역(62 및 63), n+에미터 영역(64 및 65), 게이트 산화막(66), 에미터 전극(67 및 68), 게이트 전극(69)을 차례로 형성한다. 이 시점에서 총합적인 두께는 520㎛정도가 된다. 그 후 제12도에 도시하는 바와 같이, 고농도 p형 반도체 기판(53)을 390㎛ 정도 연마해서 연마면에 고농도 p 영역(59)과 고농도 n 영역(58)을 노출시킨다. 그 후, 연마면에 금속 박막(콜렉터 전극)(70)을 피착함으로써 열방열이 잘되는 애노드 쇼트형 IGBT가 얻어진다.
이러한 제조 방법의 경우, 연마면의 p 영역(59)과 n 영역(58)은 고농도이고, 금속 박막(콜렉터 전극)(70)과의 양호한 저항 접속이 얻어진다.
또 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 돕는 것으로, 본 발명의 기술적 범위를 도면에 도시한 실시예로 한정하는 것은 아니다.
본 발명에 따르면, 2000V 이하인 소자에 있어서도 이상적인 n+버퍼층의 불순물 프로파일을 유지할 수 있다. 그 결과 종래의 IGBT에 비해 스위칭 특성과 온 전압이 양호한 상관 특성이 얻어지고, 특히 저전류 영역에서 상관 특성이 대폭 개선된다.

Claims (6)

  1. 반도체 기판(21)의 한 주면상에 제1 도전형의 제1 반도체 영역(22)과 제2 도전형의 제2 반도체 영역(23)을 선택 확산하는 공정, 다음에 상기 반도체 기판상에 적어도 하나의 층으로 이루어지는 제2 도전형의 제1 반도체층(24 및 25)을 형성하는 공정, 다음에 상기 제1 반도체층상에 열확산에 의해 제1 도전형과 제2 도전형의 소자 영역(26, 27, 28 및 29)을 형성하는 공정, 및 다음에 상기 반도체 기판의 반대 주면상을 연마해서, 그 연마면에 제1 도전형의 제1 반도체 영역(22)과 상기 제2 도전형의 제2 반도체 영역(23)을 노출시키는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 반도체 층은 불순물 농도가 다른 2층 이상의 반도체 층(24 및 25)으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 반도체 기판(35)의 한 주면상에 제1 도전형의 제1 반도체 영역(36)과 제2 도전형의 제2 반도체 영역(37)을 선택 확산하는 공정, 다음에 상기 반도체 기판의 반대 주면상에 제1 도전형의 제3 반도체 영역(38)과 제2 도전형의 제4 반도체 영역(39)을 선택 확산하는 공정, 다음에 상기 반도체 기판상에 적어도 하나의 층으로 이루어지는 제2 도전형의 제1 반도체층(42 및 43)을 형성하는 공정, 다음에 상기 제1 반도체층상에 열 확산에 의해 제1 도전형과 제2 도전형의 소자 영역(44, 45, 46 및 47)을 형성하는 공정, 및 다음에 상기 제1 반도체 영역과 상기 제3 반도체 영역을 열확산으로 결합하고, 상기 제2 반도체 영역과 상기 제4 반도체 영역을 열확산에 의해 결합하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 제1 반도체층은 불순물 농도가 다른 2층 이상의 반도체 층(42 및 43)으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 고농도 불순물을 포함하는 제1 도전형의 반도체 기판(53)상에 제2 도전형의 제5 반도체 영역(54)을 선택적으로 형성하는 공정, 다음에 상기 반도체 기판상에 저농도 불순물로 이루어지는 제1 도전형 또는 제2 도전형의 제2 반도체층(55)을 형성하는 공정, 다음에 상기 제2 반도체층상에 제1 도전형의 제1 반도체 영역(56)과 제2 도전형의 제2 반도체 영역(57)을 선택 확산하는 공정, 다음에 상기 제2 반도체 층상에 적어도 하나의 층으로 이루어지는 제2 도전형의 제1 반도체층(60 및 61)을 형성하는 공정, 다음에 상기 제1 반도체 층상에 열확산에 의해 제1 도전형과 제2 도전형의 소자 영역(62, 63, 64 및 65)을 형성하는 공정, 다음에 상기 소자 영역 형성 후에 상기 제1 반도체 영역과 상기 반도체 기판을 열확산에 의해 결합하고, 상기 제2 반도체 영역과 상기 제5 반도체 영역을 열 확산에 의해 결합하는 열처리 공정, 및 다음에 상기 반도체 기판상의 반대 주면상을 연마해서, 그 연마면에 제1 도전형과 제2 도전형의 반도체 영역을 노출시키는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 제1 반도체층은 불순물 농도가 다른 2층 이상의 반도체 층(60 및 61)으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1019930010598A 1992-06-12 1993-06-11 반도체 장치의 제조방법 KR0161356B1 (ko)

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