CN108258029B - 反向导通绝缘栅双极晶体管及其制备方法 - Google Patents

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Abstract

本发明公开了一种反向导通绝缘栅双极晶体管，该反向导通绝缘栅双极晶体管包括：N型衬底，包括第一面、以及与第一面相背的第二面；第一外延层，设置于所述N型衬底的所述第一面上；第二外延层，设置于所述第一外延层上；P型掺杂区，设置于所述N型衬底的第二面侧内；DMOS器件，连接于所述第二外延层上；金属层，设置于所述N型衬底的第二面。本发明设计了一种反向导通绝缘栅双极晶体管及其制备方法中，通过使N型衬底的掺杂浓度比第一外延层的掺杂浓度低，可以有效降低膝电压，改善snap‑back效应。

Description

反向导通绝缘栅双极晶体管及其制备方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种反向导通绝缘栅双极晶体管及其制备方法。
背景技术
随着科技的快速发展，半导体器件(如晶体管等)已被广泛地应用在各式电子装置中，如：不间断电源、电焊机等。
目前，提出了一种具有反向导通能力的半导体器件，也叫作反向导通绝缘栅双极晶体管(RC-IGBT)，其在一片晶圆内包括具有内建续流二极管的绝缘栅双极晶体管。背面N区的引入，使得该IGBT结构具有反向导通能力。但是背面N区的引入导致其正向导通电流较小时，背面PN结未起作用，器件表现为DMOS特性，待电流密度增大到一定程度之后，才表现为IGBT特性，这一现象称为snap-back效应，转折电压称为膝电压。因此，降低膝电压显得尤为重要。
发明内容
有鉴于此，本发明提出了一种可以降低器件导通下膝电压的反向导通绝缘栅双极晶体管及其制备方法以解决上述技术问题。
为了达到上述目的，本发明所采用的技术方案为：
根据本发明实施例的一方面，提出了一种反向导通绝缘栅双极晶体管，包括：
N型衬底，包括第一面、以及与第一面相背的第二面；
第一外延层，设置于所述N型衬底的所述第一面上；
第二外延层，设置于所述第一外延层上；
P型掺杂区，设置于所述N型衬底的第二面侧内；
DMOS器件，连接于所述第二外延层上；
金属层，设置于所述N型衬底的第二面。
本发明反向导通绝缘栅双极晶体管的进一步改进在于，所述第一外延层为N型重掺杂区，所述第二外延层为N型轻掺杂区。
本发明反向导通绝缘栅双极晶体管的进一步改进在于，所述第一外延层的掺杂浓度大于所述N型衬底的掺杂浓度。
本发明反向导通绝缘栅双极晶体管的进一步改进在于，所述N型衬底的电阻率为2Ω.cm～10Ω.cm，所述第一外延层的电阻率为0.1Ω.cm～1Ω.cm，所述第二外延层的电阻率为10Ω.cm～50Ω.cm。
本发明反向导通绝缘栅双极晶体管的进一步改进在于，所述N型衬底的厚度为6μm～25μm，所述第一外延层的厚度为5μm～20μm，所述第二外延层的厚度为30μm～100μm，所述掺杂区的厚度为5μm～20μm。
根据本发明实施例的第二方面，提出了一种应用于如上述中任一项所述的反向导通绝缘栅双极晶体管的制备方法，包括：
提供N型衬底，所述N型衬底包括第一面和第二面；
在所述N型衬底的第一面上注入N型杂质、并通过推阱形成第一外延层；
在所述第一外延层上生长第二外延层；
在所述第二外延层上制备DMOS结构；
对所述N型衬底的第二面进行背面减薄处理；
对所述N型衬底的第二面进行光刻，并在光刻出的图形中注入P型杂质，以形成P型掺杂区；
对所述N型衬底的第二面进行金属化处理。
根据本发明实施例的第三方面，提出了一种应用于如上述中任一项所述的反向导通绝缘栅双极晶体管的制备方法，包括：
提供N型衬底，所述N型衬底包括第一面和第二面；
在所述N型衬底的第一面上生长第一外延层；
在所述第一外延层上生长第二外延层；
在所述第二外延层上制备DMOS结构；
对所述N型衬底的第二面进行背面减薄处理；
对所述N型衬底的第二面进行光刻，并在光刻出的图形中注入P型杂质，以形成P型掺杂区；
对所述N型衬底的第二面进行金属化处理。
本发明制备方法的进一步改进在于，所述第一外延层为N型重掺杂区，所述第二外延层为N型轻掺杂区。
本发明制备方法的进一步改进在于，所述第一外延层的掺杂浓度大于所述N型衬底的掺杂浓度。
本发明制备方法的进一步改进在于，所述N型衬底的电阻率为2Ω.cm～10Ω.cm，所述第一外延层的电阻率为0.1Ω.cm～1Ω.cm，所述第二外延层的电阻率为10Ω.cm～50Ω.cm。
本发明制备方法的进一步改进在于，所述N型衬底的厚度为6μm～25μm，所述第一外延层的厚度为5μm～20μm，所述第二外延层的厚度为30μm～100μm，所述P型掺杂区的厚度为5μm～20μm。
本发明的实施例提供的技术方案可以包括以下有益效果：本发明设计了一种反向导通绝缘栅双极晶体管及其制备方法中，通过使N型衬底的掺杂浓度比第一外延层的掺杂浓度低，可以有效降低膝电压，改善snap-back效应。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
图1是本申请一示例性实施例示出的一种反向导通绝缘栅双极晶体管的结构示意图；
图2是申请一示例性实施例示出的一种反向导通绝缘栅双极晶体管的等效电路图；
图3是图1中A-A’方向的浓度分布示意图；
图4是本申请一示例性实施例示出的一种反向导通绝缘栅双极晶体管的制备方法的流程图；
图5A～图5D是图4实施例中反向导通绝缘栅双极晶体管制备的结构示意图；
图6是本申请又一示例性实施例示出的一种反向导通绝缘栅双极晶体管的制备方法的流程图；
图7A～图7D是图6实施例中反向导通绝缘栅双极晶体管制备的结构示意图；
图8是本申请又一示例性实施例示出的一种反向导通绝缘栅双极晶体管的制备方法的流程图；
图9A～图9E是图8实施例中反向导通绝缘栅双极晶体管制备的结构示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
在本发明使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
如图1所示，图1是本申请一示例性实施例示出的一种反向导通绝缘栅双极晶体管的结构示意图。该反向导通绝缘栅双极晶体管包括：N型衬底11，第一外延层12，第二外延层13，P型掺杂区14，DMOS器件15，金属层16。当然，在本发明的其他实施例中，还可以包括其他掺杂层或掺杂区。
其中，N型衬底11包括第一面、以及与第一面相背的第二面，第一外延层12设置于N型衬底11的第一面上，第二外延层13设置于第一外延层12上，P型掺杂区14设置于N型衬底11的第二面侧内，DMOS器件15连接于第二外延层13上，金属层16设置于N型衬底11的第二面。该N型衬底11的材质可以为硅、碳化硅、砷化镓或者氮化镓中的一种，本实施例中，该衬底为N型硅衬底。
在本实施例中，第一外延层12为N型重掺杂区，第二外延层13为N型轻掺杂区。其中，本发明的第一外延层12的掺杂浓度大于N型衬底11的掺杂浓度，如此设置可以降低膝电压，改善snap-back效应。
如图2所示，本发明反向导通绝缘栅双极晶体管的膝电压计算公式为
Figure GDA0002446515940000051
由此该公式可见，可以通过增加R3和R4的阻值来降低膝电压，第一外延层12实现电场截止的作用，保证DMOS器件15耐压满足要求，降低第一外延层12下方的N型衬底11的掺杂浓度，从而可以有效地降低膝电压。其中，如图3所示，该图示中示出了图2中A-A’方向上净掺杂浓度的分布情况。
在一可选实施例中，该N型衬底11的电阻率为2Ω.cm～10Ω.cm，N型衬底11的厚度为6μm～25μm；第一外延层12的电阻率为0.1Ω.cm～1Ω.cm，第一外延层12的厚度为5μm～20μm；第二外延层13的电阻率为10Ω.cm～50Ω.cm，第二外延层13的厚度为30μm～100μm；该P型掺杂区14剂量为1e13～1e15，能量30～300kev，厚度为5μm～20μm。
如图4结合图5A～图5D，在本发明一可选实施例中，该反向导通绝缘栅双极晶体管的制备方法包括以下步骤：
S401、提供N型衬底11，N型衬底11包括第一面和第二面。
N型衬底11的材质可以为硅、碳化硅、砷化镓或者氮化镓中的一种，本实施例中，该衬底为N型硅衬底。该N型衬底11的电阻率为2Ω.cm～10Ω.cm，N型衬底11的厚度为6μm～25μm。
S402、在N型衬底11的第一面上注入N型杂质、并通过推阱形成第一外延层12。
本实施例中，注入N型杂质的计量为1e13～2e14，能量30～300kev，通过推阱形成5μm～20μm的厚度，该第一外延层12为N型重掺杂区，第一外延层12的电阻率为0.1Ω.cm～1Ω.cm。其中，第一外延层12的掺杂浓度大于所述N型衬底11的掺杂浓度。
S403、在第一外延层12上生长第二外延层13。
该第二外延层13为N型轻掺杂区，第二外延层13的电阻率为10Ω.cm～50Ω.cm，第二外延层13的厚度为30μm～100μm。
S404、在第二外延层13上制备DMOS器件15结构。
S405、对N型衬底11的第二面进行背面减薄处理。
S406、对N型衬底11的第二面进行光刻，并在光刻出的图形中注入P型杂质，以形成P型掺杂区14。
在该实施例中，可以通过通用光刻版在N型衬底11的第二面上进行光刻，而后在光刻出的图形中注入P型杂质，以形成P型掺杂区14。该步骤中还包括退火步骤，以降低N型衬底11接触电阻。其中DMOS器件15的制备为常规制备方式，在此就不详细介绍。
S407、对所述N型衬底11的第二面进行金属化处理。
通过上述步骤，构成了本发明个反向导通绝缘栅双极晶体管，不仅可以有效改善snap-back效应，而且制备工艺简单。
如图6结合图7A～图7D，在本发明又一可选实施例中，该反向导通绝缘栅双极晶体管的制备方法包括以下步骤：
S601、提供N型衬底11，所述N型衬底11包括第一面和第二面。
N型衬底11的材质可以为硅、碳化硅、砷化镓或者氮化镓中的一种，本实施例中，该衬底为N型硅衬底。该N型衬底11的电阻率为2Ω.cm～10Ω.cm，N型衬底11的厚度为6μm～25μm。
S602、在所述N型衬底11的第一面上生长第一外延层12。
本实施例中，在N型衬底11上形成厚度5μm～20μm的第一外延层12，该第一外延层12为N型重掺杂区，该第二外延层13的电阻率为0.1Ω.cm～1Ω.cm。其中，第一外延层12的掺杂浓度大于所述N型衬底11的掺杂浓度。
S603、在所述第一外延层12上生长第二外延层13。
该第二外延层13为N型轻掺杂区，第二外延层13的电阻率为10Ω.cm～50Ω.cm，第二外延层13的厚度为30μm～100μm。
S604、在所述第二外延层13上制备DMOS器件15结构。
S605、对所述N型衬底11的第二面进行背面减薄处理。
S606、对所述N型衬底11的第二面进行光刻，并在光刻出的图形中注入P型杂质，以形成P型掺杂区14。
在该实施例中，可以通过通用光刻版在N型衬底11的第二面上进行光刻，而后在光刻出的图形中注入P型杂质，以形成P型掺杂区14。该步骤中还包括退火步骤，以降低N型衬底11接触电阻。其中DMOS器件15的制备为常规制备方式，在此就不详细介绍。
S607、对所述N型衬底11的第二面进行金属化处理。
通过上述步骤，构成了本发明个反向导通绝缘栅双极晶体管，不仅可以有效改善snap-back效应，而且制备工艺简单。
如图8结合图9A～图9E，在本发明又一可选实施例中，该反向导通绝缘栅双极晶体管的制备方法包括以下步骤：
S801、提供N型衬底11，所述N型衬底11包括第一面和第二面。
N型衬底11的材质可以为硅、碳化硅、砷化镓或者氮化镓中的一种，本实施例中，该衬底为N型硅衬底。该N型衬底11的电阻率为2Ω.cm～10Ω.cm，N型衬底11的厚度为6μm～25μm。
S802、对所述N型衬底11的第一面进行光刻，并在光刻出的图形中注入P型杂质、推阱以形成P型掺杂区14。
在该实施例中，可以通过通用光刻版在N型衬底11的第二面上进行光刻，而后在光刻出的图形中注入P型杂质，并通过推阱的方式以形成P型掺杂区14。该步骤中还包括退火步骤，以降低N型衬底11接触电阻。
S803、在所述N型衬底11的第一面上生长第一外延层12。
本实施例中，在N型衬底11上形成厚度5μm～20μm的第一外延层12，该第一外延层12为N型重掺杂区，该第二外延层13的电阻率为0.1Ω.cm～1Ω.cm。其中，第一外延层12的掺杂浓度大于所述N型衬底11的掺杂浓度。
S804、在所述第一外延层12上生长第二外延层13。
该第二外延层13为N型轻掺杂区，第二外延层13的电阻率为10Ω.cm～50Ω.cm，第二外延层13的厚度为30μm～100μm。
S805、在所述第二外延层13上制备DMOS器件15结构。
S806、对所述N型衬底11的第二面进行背面减薄处理。
S807、对所述N型衬底11的第二面进行金属化处理。
通过上述步骤，构成了本发明个反向导通绝缘栅双极晶体管，不仅可以有效改善snap-back效应，而且制备工艺简单。
本发明设计了一种反向导通绝缘栅双极晶体管及其制备方法中，通过使N型衬底的掺杂浓度比第一外延层的掺杂浓度低，可以有效降低膝电压，改善snap-back效应。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由本申请的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (11)

1.一种反向导通绝缘栅双极晶体管，其特征在于，包括：
N型衬底，包括第一面、以及与第一面相背的第二面；
N型第一外延层，设置于所述N型衬底的所述第一面上；
N型第二外延层，设置于所述第一外延层上；
P型掺杂区，设置于所述N型衬底的第二面侧内；
DMOS器件，连接于所述第二外延层上；
金属层，设置于所述N型衬底的第二面；
其中，所述N型衬底的电阻率为2Ω.cm～10Ω.cm，所述N型衬底的厚度为6μm～25μm，所述第一外延层的电阻率为0.1Ω.cm～1Ω.cm，所述第一外延层的厚度为5μm～20μm。
2.根据权利要求1所述的反向导通绝缘栅双极晶体管，其特征在于，所述第一外延层为N型重掺杂区，所述第二外延层为N型轻掺杂区。
3.根据权利要求2所述的反向导通绝缘栅双极晶体管，其特征在于，所述第一外延层的掺杂浓度大于所述N型衬底的掺杂浓度。
4.根据权利要求2所述的反向导通绝缘栅双极晶体管，其特征在于，所述第二外延层的电阻率为10Ω.cm～50Ω.cm。
5.根据权利要求2所述的反向导通绝缘栅双极晶体管，其特征在于，所述第二外延层的厚度为30μm～100μm，所述P型掺杂区的厚度为5μm～20μm。
6.一种反向导通绝缘栅双极晶体管的制备方法，其特征在于，包括：
提供N型衬底，所述N型衬底包括第一面和第二面，所述N型衬底的电阻率为2Ω.cm～10Ω.cm；
在所述N型衬底的第一面上注入N型杂质、并通过推阱形成第一外延层，所述第一外延层的电阻率为0.1Ω.cm～1Ω.cm；
在所述第一外延层上生长N型第二外延层；
在所述第二外延层上制备DMOS结构；
对所述N型衬底的第二面进行背面减薄处理；
对所述N型衬底的第二面进行光刻，并在光刻出的图形中注入P型杂质，以形成P型掺杂区；
对所述N型衬底的第二面进行金属化处理；
所述方法制得反向导通绝缘栅双极晶体管的N型衬底的厚度为6μm～25μm，第一外延层的厚度为5μm～20μm。
7.一种反向导通绝缘栅双极晶体管的制备方法，其特征在于，包括：
提供N型衬底，所述N型衬底包括第一面和第二面，所述N型衬底的电阻率为2Ω.cm～10Ω.cm；
在所述N型衬底的第一面上生长N型第一外延层，所述第一外延层的电阻率为0.1Ω.cm～1Ω.cm；
在所述第一外延层上生长N型第二外延层；
在所述第二外延层上制备DMOS结构；
对所述N型衬底的第二面进行背面减薄处理；
对所述N型衬底的第二面进行光刻，并在光刻出的图形中注入P型杂质，以形成P型掺杂区；
对所述N型衬底的第二面进行金属化处理；
所述方法制得反向导通绝缘栅双极晶体管的N型衬底的厚度为6μm～25μm，第一外延层的厚度为5μm～20μm。
8.根据权利要求6或7所述的制备方法，其特征在于，所述第一外延层为N型重掺杂区，所述第二外延层为N型轻掺杂区。
9.根据权利要求8所述的制备方法，其特征在于，所述第一外延层的掺杂浓度大于所述N型衬底的掺杂浓度。
10.根据权利要求8所述的制备方法，其特征在于，所述第二外延层的电阻率为10Ω.cm～50Ω.cm。
11.根据权利要求8所述的制备方法，其特征在于，所述第二外延层的厚度为30μm～100μm，所述P型掺杂区的厚度为5μm～20μm。
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