JP2857206B2 - 縦型サイリスタの製造方法 - Google Patents
縦型サイリスタの製造方法Info
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- JP2857206B2 JP2857206B2 JP3463090A JP3463090A JP2857206B2 JP 2857206 B2 JP2857206 B2 JP 2857206B2 JP 3463090 A JP3463090 A JP 3463090A JP 3463090 A JP3463090 A JP 3463090A JP 2857206 B2 JP2857206 B2 JP 2857206B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法、特にサイリスタの
製造方法に関する。
製造方法に関する。
［従来の技術とその課題］ 通常、サイリスタの製造に用いられる半導体ウエハの
径と厚さの関係は、例えば下記第１表に示す通りであ
る。
径と厚さの関係は、例えば下記第１表に示す通りであ
る。
このような半導体ウエハの径と厚さの関係は、半導体
ウエハの製造条件やサイリスタの組立時の仕様等によっ
て決定される。そして、一般的な集積回路を構成するサ
イリスタの製造の際の種々の処理のほとんどは、半導体
ウエハの主面側から施される。従って、サイリスタの製
造工程も比較的簡単なものとなる。
ウエハの製造条件やサイリスタの組立時の仕様等によっ
て決定される。そして、一般的な集積回路を構成するサ
イリスタの製造の際の種々の処理のほとんどは、半導体
ウエハの主面側から施される。従って、サイリスタの製
造工程も比較的簡単なものとなる。
しかしながら、サイリスタのように主として半導体ウ
エハの厚さ方向に電流を流す構造の素子の場合は、半導
体ウエハの径と厚さの関係が、サイリスタの製造工程を
複雑なものとする。
エハの厚さ方向に電流を流す構造の素子の場合は、半導
体ウエハの径と厚さの関係が、サイリスタの製造工程を
複雑なものとする。
例えば、第４図（Ａ）〜第４図（Ｃ）は、従来のサイ
リスタの製造方法を示している。第４図（Ａ）は、３イ
ンチφの半導体ウエハ１を示している。半導体ウエハの
径が、３インチφの場合、第１表からも明らかなよう
に、半導体ウエハ１の厚さは、380±15μｍであること
が望ましい。しかし、このような厚肉の半導体ウエハ１
を採用すると、第４図（Ｂ）に示す如く、半導体ウエハ
１の両面からアイソレーション層２や高濃度不純物領域
３を形成するための不純物の拡散処理の際に、長時間を
要してしまう。そこで、製造工程中での半導体ウエハ１
の割れの危険を承知の上で、厚さが240〜260μｍの薄肉
の半導体ウエハ１を使用している。
リスタの製造方法を示している。第４図（Ａ）は、３イ
ンチφの半導体ウエハ１を示している。半導体ウエハの
径が、３インチφの場合、第１表からも明らかなよう
に、半導体ウエハ１の厚さは、380±15μｍであること
が望ましい。しかし、このような厚肉の半導体ウエハ１
を採用すると、第４図（Ｂ）に示す如く、半導体ウエハ
１の両面からアイソレーション層２や高濃度不純物領域
３を形成するための不純物の拡散処理の際に、長時間を
要してしまう。そこで、製造工程中での半導体ウエハ１
の割れの危険を承知の上で、厚さが240〜260μｍの薄肉
の半導体ウエハ１を使用している。
しかしながら、このような薄肉の半導体ウエハ１であ
っても実際には、1230℃の拡散温度の場合、N-半導体ウ
エハ１の両面からボロンを不純物とするP+型の不純物拡
散を行って所謂Ｎ−ウェル領域にアイソレーション層２
を形成するのに、10〜12.5日の拡散時間を要する。拡散
温度が1250℃の場合でも、約８日の拡散時間を要する。
その後、第４図（Ｃ）に示す如く、ゲート層４（Ｇ）及
びカソード層５（Ｋ）を拡散処理等によって形成すると
共に、電極付け工程を経てサイリスタを得る。
っても実際には、1230℃の拡散温度の場合、N-半導体ウ
エハ１の両面からボロンを不純物とするP+型の不純物拡
散を行って所謂Ｎ−ウェル領域にアイソレーション層２
を形成するのに、10〜12.5日の拡散時間を要する。拡散
温度が1250℃の場合でも、約８日の拡散時間を要する。
その後、第４図（Ｃ）に示す如く、ゲート層４（Ｇ）及
びカソード層５（Ｋ）を拡散処理等によって形成すると
共に、電極付け工程を経てサイリスタを得る。
第５図（Ａ）〜第５図（Ｃ）は、従来のサイリスタの
製造方法の他の例を示している。第５図（Ａ）は、半導
体ウエハ10の裏面側に所定深さ（ED）のエッチングを施
すためのマスクとなる絶縁膜11を形成すると共に、主面
側にアイソレーション層12を形成するためのマスクとな
る絶縁膜13および耐エッチング用の保護膜14を形成した
状態を示している。なお、半導体ウエハ10としては、例
えば不純物濃度（ND）が、１〜2x1014/cm3のものを採用
している。
製造方法の他の例を示している。第５図（Ａ）は、半導
体ウエハ10の裏面側に所定深さ（ED）のエッチングを施
すためのマスクとなる絶縁膜11を形成すると共に、主面
側にアイソレーション層12を形成するためのマスクとな
る絶縁膜13および耐エッチング用の保護膜14を形成した
状態を示している。なお、半導体ウエハ10としては、例
えば不純物濃度（ND）が、１〜2x1014/cm3のものを採用
している。
そして、第５図（Ｂ）に示す如く、半導体ウエハ10の
裏面側の所定領域15をエッチングにて除去する。次い
で、保護膜14を除去し、半導体ウエハ10の両面からP+型
の不純物拡散を行い、アイソレーション層12およびこれ
と接続する不純物領域16を形成する。
裏面側の所定領域15をエッチングにて除去する。次い
で、保護膜14を除去し、半導体ウエハ10の両面からP+型
の不純物拡散を行い、アイソレーション層12およびこれ
と接続する不純物領域16を形成する。
次に、第５図（Ｃ）に示す如く、拡散処理等によって
ゲート層17（Ｇ）及びカソード層18（Ｋ）を形成し、さ
らに電極付け工程を経てサイリスタを得る。
ゲート層17（Ｇ）及びカソード層18（Ｋ）を形成し、さ
らに電極付け工程を経てサイリスタを得る。
このようなサイリスタの製造方法では、拡散処理を施
す半導体ウエハ10の領域の厚さは、エッチング処理で除
去した部分の厚さ分だけ実質的に薄くなっている。その
結果、拡散時間は上述の例のものに比べて大幅に短縮さ
れる。例えば、エッチング処理で除去した部分の厚さ
（ED）が約80μｍの場合、拡散時間は上述の例のものの
場合の約1/2.2で済む。
す半導体ウエハ10の領域の厚さは、エッチング処理で除
去した部分の厚さ分だけ実質的に薄くなっている。その
結果、拡散時間は上述の例のものに比べて大幅に短縮さ
れる。例えば、エッチング処理で除去した部分の厚さ
（ED）が約80μｍの場合、拡散時間は上述の例のものの
場合の約1/2.2で済む。
しかしながら、この方法では第５図（Ａ）に示す如
く、不純物拡散の際のマスクとなる絶縁膜11,13の表
裏面での目合わせをするための両面露光工程を必要とす
る。また、表面側の保護絶縁膜14の剥離処理が必要と
なる。エッチング処理によってもともと薄肉である半
導体ウエハ10が更に薄くなり割れやすくなる。また、
半導体ウエハ10が凸状に反りやすくなり、その後の写真
蝕刻処理等の処理工程に悪影響を及ぼす。
く、不純物拡散の際のマスクとなる絶縁膜11,13の表
裏面での目合わせをするための両面露光工程を必要とす
る。また、表面側の保護絶縁膜14の剥離処理が必要と
なる。エッチング処理によってもともと薄肉である半
導体ウエハ10が更に薄くなり割れやすくなる。また、
半導体ウエハ10が凸状に反りやすくなり、その後の写真
蝕刻処理等の処理工程に悪影響を及ぼす。
以上のように半導体ウエハの厚さ方向に電流を流す構
造の素子の場合、半導体ウエハの厚さ方向に沿って延在
する不純物領域が不可欠となる。しかし、上述のような
製造方法の場合、かかる不純物領域の形成に長時間を要
すると共に、半導体ウエハの大口径化を妨げていた。
造の素子の場合、半導体ウエハの厚さ方向に沿って延在
する不純物領域が不可欠となる。しかし、上述のような
製造方法の場合、かかる不純物領域の形成に長時間を要
すると共に、半導体ウエハの大口径化を妨げていた。
［発明の目的］ 本発明は、かかる点に鑑みてなされたものであり、大
口径の半導体ウエハに所定のアイソレーション領域を有
する半導体素子を簡単な工程で容易に形成することがで
きるサイリスタの製造方法を提供するものである。
口径の半導体ウエハに所定のアイソレーション領域を有
する半導体素子を簡単な工程で容易に形成することがで
きるサイリスタの製造方法を提供するものである。
［課題を解決するための手段］ 本発明は、所定のキャリア濃度を有する一導電型の半
導体基板の主面側の所定領域に同導電型の第１高濃度不
純物領域を形成する工程と、該第１高濃度不純物領域を
含む前記半導体基板の主面側に上記半導体基板の不純物
濃度より高い不純物濃度の反対導電型の結晶成長層を90
〜110μｍの厚さに形成する工程と、前記結晶成長層の
主面の所定領域から前記第１高濃度不純物領域に接続す
るようにして第２高濃度不純物領域を延出させる工程
と、該第２高濃度不純物領域及び前記第１高濃度不純物
領域と前記半導体基板とで囲まれた前記結晶成長層内
に、前記結晶成長層と反対導電型の第３不純物領域を形
成する工程と、該第３不純物領域にこれと反対導電型の
第４不純物領域を形成する工程と、を具備することを特
徴とする縦型サイリスタの製造方法である。
導体基板の主面側の所定領域に同導電型の第１高濃度不
純物領域を形成する工程と、該第１高濃度不純物領域を
含む前記半導体基板の主面側に上記半導体基板の不純物
濃度より高い不純物濃度の反対導電型の結晶成長層を90
〜110μｍの厚さに形成する工程と、前記結晶成長層の
主面の所定領域から前記第１高濃度不純物領域に接続す
るようにして第２高濃度不純物領域を延出させる工程
と、該第２高濃度不純物領域及び前記第１高濃度不純物
領域と前記半導体基板とで囲まれた前記結晶成長層内
に、前記結晶成長層と反対導電型の第３不純物領域を形
成する工程と、該第３不純物領域にこれと反対導電型の
第４不純物領域を形成する工程と、を具備することを特
徴とする縦型サイリスタの製造方法である。
［作用］ 本発明の縦型サイリスタの製造方法によれば、半導体
基板の所定領域に第１高濃度不純物領域を形成し、その
後、第１高濃度不純物領域の表面を覆う結晶成長層を半
導体基板上に形成する。次いで、第１高濃度不純物領域
に接続する第２高濃度不順物領域を結晶成長層内に延在
させる。然る後に、第１高濃度不純物領域等で囲まれた
半導体基板の領域に所定の素子を形成する。このように
結晶成長層の形成を利用して第１高濃度不純物領域と第
２高濃度不純物領域に分けてアイソレーション領域を形
成するので、大口径の半導体ウエハからなる半導体基板
に所定のアイソレーション領域を有する半導体素子を簡
単な工程で容易に形成することができる。
基板の所定領域に第１高濃度不純物領域を形成し、その
後、第１高濃度不純物領域の表面を覆う結晶成長層を半
導体基板上に形成する。次いで、第１高濃度不純物領域
に接続する第２高濃度不順物領域を結晶成長層内に延在
させる。然る後に、第１高濃度不純物領域等で囲まれた
半導体基板の領域に所定の素子を形成する。このように
結晶成長層の形成を利用して第１高濃度不純物領域と第
２高濃度不純物領域に分けてアイソレーション領域を形
成するので、大口径の半導体ウエハからなる半導体基板
に所定のアイソレーション領域を有する半導体素子を簡
単な工程で容易に形成することができる。
［実施例］ 以下、本発明の実施例について説明する。
第１図は、本発明方法を順方向耐圧（VDRM）及び逆方
向耐圧（VRRM）が、500〜600Vのサイリスタの製造に適
用した実施例を製造工程順に沿って示す説明図である。
向耐圧（VRRM）が、500〜600Vのサイリスタの製造に適
用した実施例を製造工程順に沿って示す説明図である。
まず、第１図（Ａ）に示す如く、ウエハ径５〜６イン
チφ、圧さ625±20μｍ、比抵抗ρ＝50〜100Ω・cm、不
純物濃度（Na）が１〜1.5x1014/cm3、結晶面方位（11
1）の半導体ウエハからなるP-型の半導体基板20を用意
する。ここで、この実施例では、上述の従来のものと異
なり、出発素材にP-基板を採用している。この点は、TT
L（トランジスタ・トランジスタ・ロジック）等の一般
的な集積回路の製造の場合と同様である。しかし、半導
体基板20の不純物濃度（Na）として１〜1.5x1014/cm3を
採用している点で特徴を有する。
チφ、圧さ625±20μｍ、比抵抗ρ＝50〜100Ω・cm、不
純物濃度（Na）が１〜1.5x1014/cm3、結晶面方位（11
1）の半導体ウエハからなるP-型の半導体基板20を用意
する。ここで、この実施例では、上述の従来のものと異
なり、出発素材にP-基板を採用している。この点は、TT
L（トランジスタ・トランジスタ・ロジック）等の一般
的な集積回路の製造の場合と同様である。しかし、半導
体基板20の不純物濃度（Na）として１〜1.5x1014/cm3を
採用している点で特徴を有する。
次に、第１図（Ｂ）に示す如く、半導体基板20の主面
に絶縁膜21を形成し、その所定領域に窓22を開口する。
この絶縁膜21をマスクにしてボロンの不純物拡散により
半導体基板20内にP+型の第１高濃度不純物領域23を形成
する。第１高濃度不純物領域23は、後にアイソレーショ
ン層の一部を構成するものである。第１高濃度不純物領
域23のシート抵抗は、例えば200±40Ω／口、拡散深さ
（Xj）は２±0.4μｍである。
に絶縁膜21を形成し、その所定領域に窓22を開口する。
この絶縁膜21をマスクにしてボロンの不純物拡散により
半導体基板20内にP+型の第１高濃度不純物領域23を形成
する。第１高濃度不純物領域23は、後にアイソレーショ
ン層の一部を構成するものである。第１高濃度不純物領
域23のシート抵抗は、例えば200±40Ω／口、拡散深さ
（Xj）は２±0.4μｍである。
次に、第１図（Ｃ）に示す如く、絶縁膜21を除去した
後、第１高濃度不純物領域23を含む半導体基板20の主面
にエピタキシャル成長により、N-型の結晶成長層24を形
成する。結晶成長層24の厚さは100±10μｍであり、比
抵抗ρ＝20〜30Ω・cm、不純物濃度（Na）は１〜2x1014
/cm3である。ここで、エピタキシャル成長の際に半導体
基板20から結晶成長層24への外部拡散が起きるのを防止
するため、結晶成長層24の不純物濃度（ND）を半導体基
板20の不純物濃度（Na）よりも高くしている。また、結
晶成長層24の厚さを100±10μｍと厚くしたのは、この
層によって500〜600Vの順方向耐圧（VDRM）及び逆方向
耐圧（VRRM）を維持させるためである。なお、前記結晶
成長層24の厚さが90μｍ以下の場合、第３図に示すPNP
トランジスタのα１の利得（ゲイン）が上がるため、ブ
レークダウン電圧が低くなってしまう。一方、前記結晶
成長層24の厚さが110μｍ以上となると、該結晶成長層2
4の抵抗分が増加し、オン電圧が高くなってしまう。本
発明では種々の実験の結果、上記500〜600Vの耐圧を維
持するには、上記厚さが100±10μｍの範囲内である場
合に最適であった。次に、第１図（Ｄ）に示す如く、結
晶成長層24の主面の所定領域に窓を有する絶縁膜（図示
せず）をマスクにして、ボロンの不純物拡散により第１
高濃度不純物領域23に接続するように第２高濃度不純物
領域25を延出させると共に、半導体基板20の裏面側にア
ノード層となる第５不純物領域27を形成する。第２高濃
度不純物領域25及び第５不純物領域27の拡散深さ（Xj）
は、共に55〜60μｍである。この第２高濃度不純物領域
25と第１高濃度不純物領域23とによりアイソレーション
層26が構成される。ここで、ボロンの不純物拡散処理
は、所定の不純物濃度であるボロンを含んだ拡散源の膜
を結晶成長層24の主面上に設け1100℃の温度で約１時間
行う。そして、第２高濃度不純物領域25を所定の拡散深
さにするためのボロン・ドライブインを、1230℃の温度
で60（55μｍの場合）〜72（60μｍの場合）時間行う。
同様に、第５不純物領域27を所定の拡散深さにするため
のボロン・ドライブインを、1250℃の温度で43（55μｍ
の場合）〜52（60μｍの場合）時間行う。
後、第１高濃度不純物領域23を含む半導体基板20の主面
にエピタキシャル成長により、N-型の結晶成長層24を形
成する。結晶成長層24の厚さは100±10μｍであり、比
抵抗ρ＝20〜30Ω・cm、不純物濃度（Na）は１〜2x1014
/cm3である。ここで、エピタキシャル成長の際に半導体
基板20から結晶成長層24への外部拡散が起きるのを防止
するため、結晶成長層24の不純物濃度（ND）を半導体基
板20の不純物濃度（Na）よりも高くしている。また、結
晶成長層24の厚さを100±10μｍと厚くしたのは、この
層によって500〜600Vの順方向耐圧（VDRM）及び逆方向
耐圧（VRRM）を維持させるためである。なお、前記結晶
成長層24の厚さが90μｍ以下の場合、第３図に示すPNP
トランジスタのα１の利得（ゲイン）が上がるため、ブ
レークダウン電圧が低くなってしまう。一方、前記結晶
成長層24の厚さが110μｍ以上となると、該結晶成長層2
4の抵抗分が増加し、オン電圧が高くなってしまう。本
発明では種々の実験の結果、上記500〜600Vの耐圧を維
持するには、上記厚さが100±10μｍの範囲内である場
合に最適であった。次に、第１図（Ｄ）に示す如く、結
晶成長層24の主面の所定領域に窓を有する絶縁膜（図示
せず）をマスクにして、ボロンの不純物拡散により第１
高濃度不純物領域23に接続するように第２高濃度不純物
領域25を延出させると共に、半導体基板20の裏面側にア
ノード層となる第５不純物領域27を形成する。第２高濃
度不純物領域25及び第５不純物領域27の拡散深さ（Xj）
は、共に55〜60μｍである。この第２高濃度不純物領域
25と第１高濃度不純物領域23とによりアイソレーション
層26が構成される。ここで、ボロンの不純物拡散処理
は、所定の不純物濃度であるボロンを含んだ拡散源の膜
を結晶成長層24の主面上に設け1100℃の温度で約１時間
行う。そして、第２高濃度不純物領域25を所定の拡散深
さにするためのボロン・ドライブインを、1230℃の温度
で60（55μｍの場合）〜72（60μｍの場合）時間行う。
同様に、第５不純物領域27を所定の拡散深さにするため
のボロン・ドライブインを、1250℃の温度で43（55μｍ
の場合）〜52（60μｍの場合）時間行う。
然る後、第１図（Ｅ）に示す如く、第２高濃度不純物
領域25及び第１高濃度不純物領域23と半導体基板20とで
囲まれた結晶成長層24内に、Ｐ型のゲート層となる第３
不純物領域28を形成する。次いで、第３不純物領域28内
にＮ型のカソード層となる第４不純物領域29を形成す
る。この後、ゲート層（Ｇ）、カソード層（Ｋ）及びア
ノード層（Ａ）に接続する電極付け等を経てサイリスタ
30を得る。
領域25及び第１高濃度不純物領域23と半導体基板20とで
囲まれた結晶成長層24内に、Ｐ型のゲート層となる第３
不純物領域28を形成する。次いで、第３不純物領域28内
にＮ型のカソード層となる第４不純物領域29を形成す
る。この後、ゲート層（Ｇ）、カソード層（Ｋ）及びア
ノード層（Ａ）に接続する電極付け等を経てサイリスタ
30を得る。
このにようにこのサイリスタの製造方法では、半導体
基板の所定領域に第１高濃度不純物領域23及び結晶成長
層24を順次形成する。その後、第１高濃度不純物領域23
と接続する第２高濃度不純物領域を結晶成長層24内に延
在させる。然る後に、第１高濃度不純物領域23等で囲ま
れた半導体基板20の領域に所定の素子を形成する。この
ようにして、大口径の半導体ウエハからなる半導体基板
20を採用して、しかも、アイソレーション領域26及び第
５不純物領域27の形成時間を著しく短縮することができ
る。この結果、所望の半導体素子を極めて簡単な工程で
容易に形成することができる。
基板の所定領域に第１高濃度不純物領域23及び結晶成長
層24を順次形成する。その後、第１高濃度不純物領域23
と接続する第２高濃度不純物領域を結晶成長層24内に延
在させる。然る後に、第１高濃度不純物領域23等で囲ま
れた半導体基板20の領域に所定の素子を形成する。この
ようにして、大口径の半導体ウエハからなる半導体基板
20を採用して、しかも、アイソレーション領域26及び第
５不純物領域27の形成時間を著しく短縮することができ
る。この結果、所望の半導体素子を極めて簡単な工程で
容易に形成することができる。
次に本発明の他の実施例について説明する。
第２図（Ａ）及び第２図（Ｂ）は、本発明の他の実施
例の要部を工程順に示す説明図である。また、第３図
は、サイリスタの等価回路31を示す回路図である。この
場合、サイリスタの順方向耐圧（VDRM）は、次式（１）
に関係している。
例の要部を工程順に示す説明図である。また、第３図
は、サイリスタの等価回路31を示す回路図である。この
場合、サイリスタの順方向耐圧（VDRM）は、次式（１）
に関係している。
ここで、 ΔIg:ゲート（制御）電流変化分 ΔIA:アノード（主）電流変化分 α1,α2:pnp及びnpnトランジスタの利得 である。
式（１）から明らかなように、α１＋α２＝１となっ
た時点でサイリスタがターオン（点孤）される。従っ
て、より安定した順方向耐圧（VDRM）を得る目的で、α
１を小さくすべく第２図（Ａ）及び第２図（Ｂ）に示す
如く、所謂埋込層32をウェル領域内に設けるようにして
も良い。すなわち、第２図（Ａ）に示す如く、第１高濃
度不純物領域23の形成後に、２つの第１高濃度不純物領
域23間の半導体基板20の主面から例えばアンチモン（S
b）の不純物拡散を行って、後にN-型埋込層32となる第
６不純物領域32aを形成する。この場合、不純物として
はアンチモンのような拡散係数の小さいものが好まし
い。この後、上記実施例の場合と同様の処理工程を経て
第２図（Ｂ）に示すようなサイリスタ33を得る。なお、
上記実施例のものと同様の部分については同符号を付し
てその説明を省略する。
た時点でサイリスタがターオン（点孤）される。従っ
て、より安定した順方向耐圧（VDRM）を得る目的で、α
１を小さくすべく第２図（Ａ）及び第２図（Ｂ）に示す
如く、所謂埋込層32をウェル領域内に設けるようにして
も良い。すなわち、第２図（Ａ）に示す如く、第１高濃
度不純物領域23の形成後に、２つの第１高濃度不純物領
域23間の半導体基板20の主面から例えばアンチモン（S
b）の不純物拡散を行って、後にN-型埋込層32となる第
６不純物領域32aを形成する。この場合、不純物として
はアンチモンのような拡散係数の小さいものが好まし
い。この後、上記実施例の場合と同様の処理工程を経て
第２図（Ｂ）に示すようなサイリスタ33を得る。なお、
上記実施例のものと同様の部分については同符号を付し
てその説明を省略する。
［発明の効果］ 以上説明した如く、本発明にかかるサイリスタの製造
方法によれば、大口径の半導体ウエハに所定のアイソレ
ーション領域を有する半導体素子を簡単な工程で容易に
形成することができる等顕著な効果を有するものであ
る。
方法によれば、大口径の半導体ウエハに所定のアイソレ
ーション領域を有する半導体素子を簡単な工程で容易に
形成することができる等顕著な効果を有するものであ
る。
第１図（Ａ）〜第１図（Ｅ）は、本発明の実施例のサイ
リスタの製造方法を工程順に示す説明図、第２図（Ａ）
及び第２図（Ｂ）は、本発明の他の実施例の要部を工程
順に示す説明図、第３図は、サイリスタの等価回路を示
す回路図、第４図（Ａ）〜第４図（Ｃ）は、従来のサイ
リスタの製造方法を工程順に示す説明図、第５図（Ａ）
〜第５図（Ｃ）は、他の従来のサイリスタの製造方法を
工程順に示す説明図である。 20……半導体基板、21……絶縁膜、22……窓、 23……第１高濃度不純物領域、24……結晶成長層、 25……第２高濃度不純物領域、 26……アイソレーション層、 27……第５不純物領域、28……第３不純物領域、 29……第４不純物領域、30……サイリスタ。
リスタの製造方法を工程順に示す説明図、第２図（Ａ）
及び第２図（Ｂ）は、本発明の他の実施例の要部を工程
順に示す説明図、第３図は、サイリスタの等価回路を示
す回路図、第４図（Ａ）〜第４図（Ｃ）は、従来のサイ
リスタの製造方法を工程順に示す説明図、第５図（Ａ）
〜第５図（Ｃ）は、他の従来のサイリスタの製造方法を
工程順に示す説明図である。 20……半導体基板、21……絶縁膜、22……窓、 23……第１高濃度不純物領域、24……結晶成長層、 25……第２高濃度不純物領域、 26……アイソレーション層、 27……第５不純物領域、28……第３不純物領域、 29……第４不純物領域、30……サイリスタ。
Claims (1)
- 【請求項１】所定のキャリア濃度を有する一導電型の半
導体基板の主面側の所定領域に同導電型の第１高濃度不
純物領域を形成する工程と、該第１高濃度不純物領域を
含む前記半導体基板の主面側に上記半導体基板の不純物
濃度より高い不純物濃度の反対導電型の結晶成長層を90
〜110μｍの厚さに形成する工程と、前記結晶成長層の
主面の所定領域から前記第１高濃度不純物領域に接続す
るようにして第２高濃度不純物領域を延出させる工程
と、該第２高濃度不純物領域及び前記第１高濃度不純物
領域と前記半導体基板とで囲まれた前記結晶成長層内
に、前記結晶成長層と反対導電型の第３不純物領域を形
成する工程と、該第３不純物領域にこれと反対導電型の
第４不純物領域を形成する工程と、を具備することを特
徴とする縦型サイリスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3463090A JP2857206B2 (ja) | 1990-02-15 | 1990-02-15 | 縦型サイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3463090A JP2857206B2 (ja) | 1990-02-15 | 1990-02-15 | 縦型サイリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03238827A JPH03238827A (ja) | 1991-10-24 |
| JP2857206B2 true JP2857206B2 (ja) | 1999-02-17 |
Family
ID=12419724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3463090A Expired - Fee Related JP2857206B2 (ja) | 1990-02-15 | 1990-02-15 | 縦型サイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2857206B2 (ja) |
-
1990
- 1990-02-15 JP JP3463090A patent/JP2857206B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03238827A (ja) | 1991-10-24 |
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Legal Events
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