JPH01103870A - 半導体基板の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、不純物濃度の異なる埋込み層を有する単一の
半導体基板の製造方法に関するものである。

（従来の技術） 上記半導体基板とその基板を用いた半導体装置の従来の
製造方法について、第２図（ａ）〜（ｅ）の工程断面図
を用いて説明する。尚、第２図では、左側に低耐圧ＮＰ
Ｎ）ランリスタを形成し、右側に高耐圧ＮＰＮ）ランリ
スタを形成している。

まず、第２図（ａ）に示す様に、Ｐ型半導体基板２１の
表面に酸化膜２２を、厚さ０．８μｍ〜１．０μｍ形成
し、次に、公知のホトリソ技術により、第１Ｎ＋型埋込
み層を形成するためのパターン（窓）をその酸化膜２２
に形成する。その後、１２００℃〜１２５０℃の温度で
アンチモン拡散を行うことにより、Ｐ型半導体基板２１
の表面部内に、低耐圧ＮＰＮ）ランリスタ領域の第１Ｎ
＋型埋込み層２３を形成する。この第１Ｎ＋型埋込み層
２３のシート抵抗は、２０Ω／口〜３０Ω／口で形成さ
れる。

次に、酸化膜２２を除去した後、第２図（ｂ）に示す様
に、Ｐ型半導体基板２１０表面に再度酸化膜２４を、厚
さ０．８μｍ〜１．０μｒ口形成し、次に、公知のホト
リソ技術により、第２Ｎ＋型埋込み層を形成するための
パターン（窓）をその酸化膜２４に形成する。その後、
１２００℃〜１２５０℃の温度でアンチモン拡散を行う
ことにより、Ｐ型半導体基板２１の表面部内に、高耐圧
ＮＰＮトランジスタ領域の第２Ｎ＋型埋込み層２５を形
成する。この第２Ｎ＋型埋込み層２５のシート抵抗は、
１００Ω／口〜１２０Ω／口で形成される。

次に、酸化膜２４を除去した後、第２図（Ｃ）に示す様
に、Ｐ型半導体基板２１の表面に、ＣＶＤ法により、比
抵抗２Ω・ｃｍ〜３Ω・ｃｍ、厚さ７μｍ〜８μｍのリ
ン・ドープのＮ型エピタキシャル層２６を形成する。

次に、Ｎ型エピタキシャル層２６上に、第２図（ｄ）に
示す様に、厚さ０．５μｍ〜０．７μｍの酸化膜２７を
形成した後、この酸化膜２７に、公知のホトリソ技術に
より、アイソレーション層となるＰ＋型拡散層を形成す
るためのパターンを形成する。

そして、ボロン拡散を行うことにより、深さ９μｍ程度
、シート抵抗１０Ω／口〜１５Ω／口のアイソレーショ
ン層２８を、Ｎ型エピタキシャル層２６内に形成する。

次に、第２図（ｅ）に示す様に、低耐圧ＮＰＮ）−ラン
リスタのベース領域及び高耐圧ＮＰＮ）ランリスタのベ
ース領域となる、深さ１．８μｍ〜２．３μｍ、シート
抵抗１８０Ω／口〜２２０Ω／口のＰ＋型拡散層２９を
、低耐圧ＮＰＮトランジスタ形成領域及び高耐圧ＮＰＮ
）ランリスタ形成領域に形成する。更に、低耐圧ＮＰＮ
）−ランリスタ形成領域及び高耐圧　ＮＰＮトランジス
タ形成領域のエミッタ領域、コレクタ領域のコンタクト
部となる、深さ１．３μｍ〜１．５μｍ、シート抵抗６
Ω／ロ〜８Ω／口のＮ＋型型数散層３０、低耐圧ＮＰＮ
）ランリスタ形成領域及び高耐圧ＮＰＮ）−ランリスタ
形成領域に形成する。その後、その時点でＮ型エピタキ
シャル層２６の表面に形成されている酸化膜１３の各電
極形成予定部にコンタクトホールを開孔し、電極３２を
形成することにより、低耐圧ＮＰＮトランジスタ及び高
耐圧ＮＰＮ）ランリスタを同一基板２１上に有する半導
体装置が完成する。

ところで、第１Ｎ＋型埋込み層２３と第２Ｎ＋型埋込み
層２５は、Ｎ型エピタキシャル層２６形成以降の熱処理
により、上方（Ｎ型エピタキシャル層２６内）に拡散し
、その拡散量は、前者は高濃度であるため多く、また後
者は低濃度であるため少ないので、図に示す様に、左側
が低耐圧、そして右側が高耐圧のＮＰＮトランジスタが
形成される。

尚、以上の例とは逆に、低耐圧部のＮ”型埋込み層２３
を、高耐圧部のＮ＋＋埋込み層２５より後に形成しても
よいものである。

（発明が解決しようとする課題） しかしながら、上記の方法では、低耐圧部の第１Ｎ＋型
埋込み層を高濃度に、また高耐圧部の第２Ｎ＋型埋込み
層を低濃度となるように、Ｎ＋＋埋込み層を高耐圧部と
低耐圧部とで別々に形成している。このため、第１Ｎ＋
型埋込み層形成後、第２Ｎ＋型埋込み層を形成する際の
第２Ｎ＋型埋込み層のパターンは、このホトリソ時に生
じるマスク位置ずれ分を考慮した合せ余裕をとっていた
。また、Ｐ＋型アイソレーション層を形成する際のホト
リソでは、通常、第１Ｎ＋型埋込み層で形成した合せマ
ークに合せていた。よって、Ｐ＋型アイソレーション層
のパターンは、第２Ｎ＋型埋込み層のパターンとの間で
、合せ余裕分ずれてしまい、アイソレーション耐圧が減
少し、以て、素子の不良を招いていた。

このため、Ｐ＋型アイソレーション層のパターンにおい
て、第２Ｎ＋型埋込み層とＰ型アイソレーション層との
間隔を広くとる方法がとられていたが、これでは素子領
域の縮小化が図れず、以て、集積度が上がらないという
課題があった。

本発明の目的は、第２Ｎ＋型埋込み層のパターンにおけ
る第１Ｎ＋型埋込み層との合せ余裕を除去し、もって、
Ｐ＋型アイソレーション層のパターンにおいて第２Ｎ＋
型埋込み層との間隔を広くとることのない、不純物濃度
の異なる埋込み層を有する単一の半導体基板の製造方法
を提供するものである。

（課題を解決するための手段） 本発明は上記課題を解決するために、単一の半導体基板
の第１埋込み層及び第２埋込み層の形成予定部に該第１
埋込み層の濃度となるべき高濃度に且つ同時に不純物を
導入することにより、高濃度の第１埋込み層を形成する
のと共に高濃度状態の第２埋込み層を形成し、その後、
前記半導体基板の表面にマスク層を形成し、該マスク層
には、前記高濃度状態の第２埋込み層上にて開口部を形
成することによりパターン層を形成し、更に、該パター
ン層をマスクとして、前記開口部から露出する前記高濃
度状態の第２埋込み層の表面に酸化膜を、所定温度と所
定膜厚をもって形成し、該高濃度状態の第２埋込み層の
濃度を低下させて、低濃度の第２埋込み層を形成するよ
うにしたものである。

（作用） 本発明によれば以上のように、第１及び第２埋込み層を
、当初、共に第１埋込み層の濃度、つまり高濃度で形成
し、その後、選択的に第２埋込み層のみを低濃度に変え
て、第２埋込み層を低濃度に、また第１埋込み層を高濃
度に形成したために、濃度の種類にかかわらず埋込み層
のパターン形成においては、当初、高濃度の埋込み層を
形成した際のマスクしか用いないので、従来みられてい
た濃度別にマスクを用いていたことによって生じていた
マスク位置ずれが除去され、その位置ずれを考慮した合
せ余裕をとる必要がなくなる。また、このことにより、
Ｐ＋型アイソレーション層の形成では、その合せ余裕分
の埋込み層とのずれが解消される。

したがって、上記課題を解決できるのである。

（実施例） 本発明の第１の実施例を第１図（ａ）〜（ｆ＞の工程断
面図を用いて説明する。尚、第１図では、左側に低耐圧
Ｎ　Ｐ　Ｎトランジスタを形成し、右側に高耐圧ＮＰＮ
）ランリスタを形成している。

まず、第１図（ａ）に示す様に、Ｐ型半導体基板１の表
面に酸化膜２を、厚さ０．８μｍ〜１．０μｍ形成し、
次に、公知のホトリソ技術により、Ｎ＋型埋込み層を形
成するためのパターン（窓）をその酸化膜２に形成する
。その後、１２００℃〜１２５０℃の温度でアンチモン
拡散を打うことにより、Ｐ型半導体基板１の表面部内に
、低耐圧部及び高耐圧部のＮ＋型埋込み層３．４を同時
に形成する。このＮ＋型埋込み層３，４のシート抵抗は
、２０Ω／口〜３０Ω／口で形成される。

次に、酸化膜２を除去した後、第１図（ｂ）に示す様に
、Ｐ型半導体基板１の表面に、厚さ０．０５μｍ〜０．
１μｍの酸化膜５を再度形成し、更に、その上層に、厚
さ０．２μｍ〜０．２５μｍの窒化膜６を形成する。そ
して、公知のホトリソ技術により、高耐圧部のＮ＋型埋
込み層４上に相当する酸化膜５及び窒化膜６をエツチン
グ除去する。

次に、第１図（Ｃ）に示す様に、窒化膜６をマスクとし
て高耐圧部のＮ＋型埋込み層４の表面を、１０００℃〜
１０５０℃の温度で酸化し、厚さ０．２５μｍ〜０．３
５μｍ程度の酸化膜７を形成する。これにより、そのＮ
＋型埋込み層４はその表層部分でアンチモンが拡散し、
酸化Ｍ７に吸収され低濃度となる。

このときのＮ＋型埋込み層４のシート抵抗は、１００Ω
／口〜１２０Ω／口となる。尚、酸化膜５を形成したと
きはその膜厚が薄いためにＮ＋型埋込み層４のシート抵
抗はほとんど変らない。

次に、窒化膜６と酸化膜５，７を除去した後、第１図（
ｄ）に示す様に、Ｐ型半導体基板１の全面に、比抵抗２
Ω・ｃｍ〜３Ω・ｃｍ、厚さ７μｍ〜８μｍのリン・ド
ープのＮ型エピタキシャル層８をＣＶＤ法により形成す
る。

次に、第１図（ｅ）に示す様に、Ｎ型エピタキシャル層
８上に、厚さ０，５μｍ〜０．７μｍの酸化膜９を形成
し、続いて、酸化膜９に公知のホトリソ技術により、ア
イソレーション層となるＰ＋型拡散層を形成するための
パターンを形成する。そして、ボロン拡散を行うことに
より、深さ９μｍ程度。

シート抵抗１０Ω／口〜１５Ω／口のＰ＋型アイソレー
ション層１０を、Ｎ型エピタキシャル層８内に形成する
。このときの熱処理により、Ｎ＋＋埋込み層３．４は上
方（Ｎ型エピタキシャル層８内）に拡散する。その拡散
量は、図のように、高濃度であるＮ＋＋埋込み層３は多
く、また低濃度であるＮ＋＋埋込み層４は少ない。

次に、第１図（ｆ）に示す様に、低耐圧ＮＰＮ）ランリ
スタのベース領域及び高耐圧ＮＰＮ）ランリスタのベー
ス領域となる、深さ１．８μｍ〜２．３μｍ、シート抵
抗１８０Ω／口〜２２０Ω／口のＰ＋型拡散層１１を、
低耐圧ＮＰＮトランジスタ形成領域及び高耐圧ＮＰＮ）
−ランリスタ形成領域に形成する。更に、低耐圧ＮＰＮ
）ランリスタ形成領域及び高耐圧　ＮＰＮ）ランリスタ
形成領域のエミッタ領域、コレクタ領域のコンタクト部
となる、深さ１．３ｕｍ　〜１．５μｍ、シート抵抗６
Ω／ロ〜８Ω／口のＮ＋型型数散層１２、低耐圧ＮＰＮ
）ランリスタ形成領域及び高耐圧ＮＰＮ）−ランリスタ
形成領域に形成する。その後、その時点でＮ型エピタキ
シャル層８の表面に形成されている酸化膜１３の各電極
形成予定部にコンタクトホールを開孔し、電極１４を形
成することにより、低耐圧ＮＰＮ）ランリスタ及び高耐
圧ＮＰＮトランジスタを同一基板１上に有する半導体装
置が完成する。

本実施例によれば、高耐圧部のＮ＋＋埋込み層４とＰ＋
型アイソレーション層１０とのパターン間隔は、従来は
通常１６μｍ程度であったのが、本実施例では１３μｍ
程度で形成可能となった。即ち、そのパターン間隔が３
μｍ程度削減されるのでＰ＋型アイソレーション層１０
領域においてはその領域面積当り２０％〜３０％の縮小
化が可能になった。

続いて、本発明の第２の実施例を、第３図（ａ）〜（ｇ
）の工程断面図を用いて説明する。尚、第３図では、左
側にＮＰＮ）ランリスタを形成し、右側に縦型ＰＮＰ）
ランリスタを形成している。

まず、第３図（ａ）に示す様に、Ｐ型半導体基板４１の
表面に酸化Ｍ４２を、厚さ０．８μｍ　〜１．０μｍ形
成し、次に、公知のホトリソ技術により、Ｎ＋＋埋込み
層を形成するためのパターン（窓）をその酸化膜４２に
形成する。その後、１２００℃〜１２５０°Ｃの温度で
アンチモン拡散を行うことにより、Ｐ型半導体基板４１
の表面部内に、ＮＰＮ）ランリスタ領域のＮ＋＋埋込み
層４３と縦型ＰＮＰ）ランリスタ領域のＮ＋＋埋込み層
４４を形成する。このＮ＋＋埋込み層４３．４４のシー
ト抵抗は、２０Ω／口〜３０Ω／口で形成される。

次に、酸化膜４２を除去した後、第３図（ｂ）に示す様
に、Ｐ型半導体基板４１の表面に、厚さ０．０５μｍ〜
０．１μｍの酸化膜４５を再度形成し、更に、その上層
に、厚さ０．２μｍ〜０．２５　　μｍの窒化膜４６を
形成する。そして、公知のホトリソ技術により、縦型Ｐ
ＮＰ）ランリスタ領域のＮ＋Ｗ＋込み層４４上に相当す
る酸化膜４５及び窒化膜４６を工・ンテング除去する。

次に、第３図（Ｃ）に示す様に、窒化膜４６をマスクと
して縦型ＰＮＰ）ランリスタ領域のＮ＋＋埋込み層４４
の表面を、１０００℃〜１０５０°Ｃの温度で酸化し、
厚さ０．２５μｍ〜０．３５μｍの酸化膜４７を形成す
る。これにより、そのＮ＋＋埋込み層４４はその表層部
分でアンチモンが拡散し、酸化膜４７に吸収され低濃度
となる。このときのＮ＋＋埋込み層４４のシート抵抗は
、１００Ω／口〜１２０Ω／口となる。尚、酸化膜４５
を形成したときはその膜厚が薄いためにＮ＋＋埋込み層
４４のシート抵抗はほとんど変らない。

次に、窒化膜４６をマスクとして、第３図（ｄ）に示す
様に、酸化膜４７を除去する。更に、窒化膜４６′をマ
スクとして縦型ＰＮＰ　）ランリスタ領域のＮ＋＋埋込
み層４４に、イオン注入により、ボロンを、ドーズ量Ｉ
　Ｘ１０１４ｃ　ｍ”−２，エネルギー６０ＫｅＶで打
ち込み、９００°Ｃ位の低温でアニールすることにより
、そのＮ＋＋埋込み層４４内に、縦型ＰＮＰトランジス
タのコレクタ層としてのＰ＋型埋込み層４８を形成する
。

次に、酸化Ｍ４５と窒化１１４６を除去した後、第３図
（ｅ）に示す様に、Ｐ型半導体基板４１上の全面に、Ｃ
ＶＤ法により、リン・ドープのＮ型エピタキシャル層４
９を、比抵抗１Ω・ｃｍ程度、厚さ３μｍ〜４μｍ形成
する。

次に、第３図（ｆ）に示す様に、Ｎ型エピタキシャル層
４９上に、再度酸化膜５０を、厚さ０．５μｍ〜０．７
μｍ形成する。その後、その酸化膜５０に、公知のホト
リソ技術により、Ｐ＋型拡散層を形成するためのパター
ン（窓）を形成する。そして、既知のボロン拡散を行う
ことにより、深さ３μｍ〜４μｍ、シート抵抗５Ω／口
程度の、アイソレーション層５１及び縦型ＰＮＰトラン
ジスタのコレクタ領域のコンタクト部であるＰ＋型拡散
層５２を、Ｎ型エピタキシャル層４９内に形成する。こ
のときの熱処理により、Ｎ＋型型埋源層４３．４４とＰ
＋型埋込み層４８は、共に上方（Ｎ型エピタキシャル層
４９内）に拡散する。特に、Ｐ＋型埋込み層４８は、こ
の層４８内のボロンがＮ＋型型埋源層４３．４４内のア
ンチモンより拡散係数が大きいので、Ｎ＋型型埋源層４
４より上方へ拡散する。また、この場合、Ｎ＋型型埋源
層４４が低濃度であるため、Ｐ”型埋込み層４８内のボ
ロンとＮ＋型型埋源層４４内のアンチモンとで相殺され
る量が少なく、このＰ＋型埋込み層４８は高濃度を維持
される。よって、Ｐ＋型埋込みＮ４８はＮ”型埋込み層
４４より上方への拡散量は多く、その層４８の厚みは太
くなる。このときのＮ＋型型埋源層４４のシート抵抗は
、９０Ω／口程度となり、また一方Ｎ＋型埋込み層４３
のシート抵抗は、２０Ω／口〜３０Ω／口を維持してい
る。

次に、第３図（ｇ）に示す様に、ＮＰＮ）ランリスタの
ベース領域及び縦型ＰＮＰ）ランリスタのエミッタ領域
となる、深さ０．５μｍ〜０．７μｍ、シート抵抗１５
０Ω／口〜２００Ω／口のＰ２型拡散層５３をＮＰＮ）
−ランリスタのエミッタ領域及び縦型ＰＮＰトランジス
タ形成領域に形成する。更に、ＮＰＮトランジスタのエ
ミッタ領域、コレクタ領域のコンタクト部及び縦型ＰＮ
Ｐｈランジスタリスース領域のコンタクト部となる、深
さ０．３μｍ〜０．６μｍ、シート抵抗６Ω／ロ〜８Ω
／口のＮ＋型型数散層５４、ＮＰＮ）ランリスタ形成領
域及び縦型ＰＮＰ）ランリスタ形成領域に形成する。そ
の後、その時点でＮ型エピタキシャル層４９の表面に形
成されている酸化膜５５の各電極形成予定部にコンタク
トホールを開孔し、電極５６を形成することにより、Ｎ
ＰＮ）ランリスタと縦型ＰＮＰ）ランリスタを同一基板
４１上に有する半導体装置が完成する。

尚、本発明は、上記２つの実施例に限定されるものでは
なく、同一基板上に高濃度の埋込み層を有する素子また
は回路と、低濃度の埋込み層を有する素子または回路と
の組み合わせを有する半導体装置においても有効なもの
である。ここでいう素子とは、例えば上記実施例で述べ
たＮＰＮ）ランリスタや縦型ＰＮＰトランジスタ等をい
い、また回路とは、例えばＩ　２Ｌ　（Ｉｎｔｅｇｒａ
ｔｅｄ−ＩｎｊｅｃｔｉｏｎＬｏｇｉｃ）等をいう。

更に、上記実施例では、半導体基板としてＰ型を用いて
説明しているが、Ｎ型のものを使用してもよい。但し、
この場合は、埋込み層はその基板（Ｎ型）とは異なる導
電型、すなわちＰ型で形成することはいうまでもない。

（発明の効果） 以上、詳細に説明したように本発明によれば、第１の濃
度とその濃度より低い第２の濃度を有する埋込み層を同
一基板に形成する方法として、当初、その複数の埋込み
層形成予定部会てに対し、第１の濃度で形成した後、選
択的に第２の濃度となるべき埋込み層の上層のみを酸化
し、その層の濃度を第２の濃度に形成するようにしたの
で、第１の濃度を有する埋込み層と第２の濃度を有する
埋込み層との間隔を、従来にみられていた合せ余裕分を
拡げずにそれらの埋込み層を形成でき、そのことにより
、その後、アイソレーション層とそれらの埋込み層との
パターンずれが極めて減少され、アイソレーション層パ
ターンを従来に比べ狭くすることが可能となる。

したがって、素子領域の縮小化に伴い、半導体装置にお
いては集積度の向上が期待できるものである。

更に、上記効果が期待できるにもがかわらず、大幅な工
程数の増加もなく、所定構造を有する半導体装置が得ら
れるものである。

【図面の簡単な説明】

第１図は本発明による第１の実施例を示す工程断面図、
第２図は従来例を示す工程断面図、第３図は本発明によ
る第２の実施例を示す工程断面図、第４図は本発明によ
る効果を示す一部パターン上面図。 １、２１．４１・・・Ｐ型半導体基板、２，５，７゜９
、１３．２２．２４．２７．３１．４２．４５．　４７
．５０．５５・・・酸化膜、３，２３．４３・・・Ｎ＋
＋埋込み層（高濃度）、４，２５．４４・・・Ｎ′″型
埋込み層（低濃度）、６．４６・・・窒化膜、８．２６
．４９・・・Ｎ型エピタキシャル層、１０．２８．５１
・・・Ｐ“型アイソレーション層、１１．２９．４８．
５２．５３・・・Ｐ＋型拡散層、１２．３０．５４・・
・Ｎ＋型型数散層１４、３２．５６・・・ＡＩ電極、６
１・・・Ｎ＋＋埋込み層（高耐圧部）パターン、６２・
・・Ｐ＋型アイソレーション層パターン ｑ〕 Ｑ 七 ■

Claims (1)

1. 【特許請求の範囲】 　単一の半導体基板の第１埋込み層及び第２埋込み層の
   形成予定部に該第１埋込み層の濃度となるべき高濃度に
   且つ同時に不純物を導入することにより、高濃度の第１
   埋込み層を形成するのと共に高濃度状態の第２埋込み層
   を形成する工程と、前記半導体基板の表面にマスク層を
   形成し、該マスク層には、前記高濃度状態の第２埋込み
   層上にて開口部を形成することによりパターン層を形成
   する工程と、 前記パターン層をマスクとして、前記開口部から露出す
   る前記高濃度状態の第２埋込み層の表面に酸化膜を、所
   定温度と所定膜厚をもって形成し、該高濃度状態の第２
   埋込み層の濃度を低下させて、低濃度の第２埋込み層を
   形成する工程と、 しかる後、前記マスク層及び前記酸化膜を除去する工程
   とを具備することを特徴とする半導体基板の製造方法。