JPH0244732A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0244732A JPH0244732A JP19669588A JP19669588A JPH0244732A JP H0244732 A JPH0244732 A JP H0244732A JP 19669588 A JP19669588 A JP 19669588A JP 19669588 A JP19669588 A JP 19669588A JP H0244732 A JPH0244732 A JP H0244732A
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Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にエピタキシ
ャル成長時における埋込層がらの不純物の飛び出しによ
る基板面近傍の導電型の反転を防従来、バイポーラ型半
導体集積回路装置を製造するには、P型基板上にまずN
+埋込層を形成した後、素子分離形成用のP+埋込層を
形成し、ついでシリコン酸化膜を全面除去してこの全面
にN−型エピタキシャル層を成長させるのが通常である
。この際、三重拡散型PNPトランジスタを形成する場
合であれば、N+埋込層と重なるようにP+埋込層が素
子分離用のP+埋込層と同一工程で形成される。
ャル成長時における埋込層がらの不純物の飛び出しによ
る基板面近傍の導電型の反転を防従来、バイポーラ型半
導体集積回路装置を製造するには、P型基板上にまずN
+埋込層を形成した後、素子分離形成用のP+埋込層を
形成し、ついでシリコン酸化膜を全面除去してこの全面
にN−型エピタキシャル層を成長させるのが通常である
。この際、三重拡散型PNPトランジスタを形成する場
合であれば、N+埋込層と重なるようにP+埋込層が素
子分離用のP+埋込層と同一工程で形成される。
このように、N′″埋込層とP+埋込層をそれぞれ形成
しな後N−型エビタシャル層を成長する従来の方法は、
P+埋込層の不純物濃度が高いため、N−エピタキシャ
ル層が成長を始めた時、P+埋込層からP型の不純物が
飛び出し、N−型エピタキシャル層のP型基板に近い領
域をP型に反転させるという欠点をもつ。
しな後N−型エビタシャル層を成長する従来の方法は、
P+埋込層の不純物濃度が高いため、N−エピタキシャ
ル層が成長を始めた時、P+埋込層からP型の不純物が
飛び出し、N−型エピタキシャル層のP型基板に近い領
域をP型に反転させるという欠点をもつ。
本発明の目的は、上記の情況に鑑み、N−型エピタキシ
ャル層の成長時におけるP+埋込層によるP型基板近傍
のP型反転を防止し得る半導体装置の製造方法を提供す
ることである。
ャル層の成長時におけるP+埋込層によるP型基板近傍
のP型反転を防止し得る半導体装置の製造方法を提供す
ることである。
本発明によれば、半導体装置の製造方法は、P型半導体
基板上にN−型エピタキシャル層を形成するに先立ち前
記P型半導体基板上のP+埋込層上にN型不純物をイオ
ン注入し、前記P+埋込層の表面にN型不純物層を選択
形成する前処理工程を備えることを含んで構成される。
基板上にN−型エピタキシャル層を形成するに先立ち前
記P型半導体基板上のP+埋込層上にN型不純物をイオ
ン注入し、前記P+埋込層の表面にN型不純物層を選択
形成する前処理工程を備えることを含んで構成される。
以上図面を参照して本発明の詳細な説明する。
第1図(a)〜(d)は本発明の一実施例を示す製造工
程順序図である。本実施例によれば、三重拡散型PNP
)−ランジスタの形成を含む場合が示される。すなわ
ち、P型シリコン基板1上にN+埋込層2a、2bが形
成された後、基板全面にシリコン酸化膜3が形成される
[第1図(a)参照]。ついで、所望の位置のシリコン
酸化膜3がフォト・リングラフィ技術で取り除かれた後
、P型不純物(たとえばボロン)を加速エネルギーE=
50keV、ドーズ量Φ=5X1014cm””の条件
でイオン注入し、ついで、たとえば、温度1140°C
のN2零囲気中で3時間の押込みを行なって、P+埋込
層4a、46をそれぞれ形成する。ここで、P+埋込層
4a、4bの表面に薄い酸化膜5をたとえば200人の
厚さで選択的に形成し[第1図(b)参照]、ついで、
基板1の全面にN型不純物(たとえばリン)を加速エネ
ルギーE−30keV、ドーズ量Φ=5X10”ロー2
の条件でイオン注入すると、リンは薄い酸化膜5のみを
通過してP+型埋込層4a、4bの表面にN型不純物層
6を形成する[第1図(c)参照コ。以上の階段を終え
た後、シリコン酸化膜3と薄い酸化M5をそれぞれ取り
除き、全面にN−型エビキシャルN7をたとえば比抵抗
2Ωcm、厚さ10μmで成長する[第1図(d)参照
]。この成長時にP+埋込層4a、4bからP型不純物
がエピタキシャル層内に出て来るが、この不純物は同時
−にN型不純物層6から出て来るN型不純物によって打
ち消されるので、エピタキシャル層内にP型エピタキシ
ャル層が形成されるN型不純物によって打ち消されるの
で、エピタキシャル層内にP型エピタキシャル層が形成
されることはない。
程順序図である。本実施例によれば、三重拡散型PNP
)−ランジスタの形成を含む場合が示される。すなわ
ち、P型シリコン基板1上にN+埋込層2a、2bが形
成された後、基板全面にシリコン酸化膜3が形成される
[第1図(a)参照]。ついで、所望の位置のシリコン
酸化膜3がフォト・リングラフィ技術で取り除かれた後
、P型不純物(たとえばボロン)を加速エネルギーE=
50keV、ドーズ量Φ=5X1014cm””の条件
でイオン注入し、ついで、たとえば、温度1140°C
のN2零囲気中で3時間の押込みを行なって、P+埋込
層4a、46をそれぞれ形成する。ここで、P+埋込層
4a、4bの表面に薄い酸化膜5をたとえば200人の
厚さで選択的に形成し[第1図(b)参照]、ついで、
基板1の全面にN型不純物(たとえばリン)を加速エネ
ルギーE−30keV、ドーズ量Φ=5X10”ロー2
の条件でイオン注入すると、リンは薄い酸化膜5のみを
通過してP+型埋込層4a、4bの表面にN型不純物層
6を形成する[第1図(c)参照コ。以上の階段を終え
た後、シリコン酸化膜3と薄い酸化M5をそれぞれ取り
除き、全面にN−型エビキシャルN7をたとえば比抵抗
2Ωcm、厚さ10μmで成長する[第1図(d)参照
]。この成長時にP+埋込層4a、4bからP型不純物
がエピタキシャル層内に出て来るが、この不純物は同時
−にN型不純物層6から出て来るN型不純物によって打
ち消されるので、エピタキシャル層内にP型エピタキシ
ャル層が形成されるN型不純物によって打ち消されるの
で、エピタキシャル層内にP型エピタキシャル層が形成
されることはない。
以上詳細に説明したように、本発明によれば、N−型エ
ピタキシャル層の成長に先立ち、P+型埋込層の表面に
N型不純物層を形成することにより、N−型エピタキシ
ャル成長時にP+埋込層から飛び出るP型不純物を、N
型不純物層からのN型不純物で打ち消すことができるの
で、P+型埋込層上のN−型エピタキシャル層がP型に
反転することを防止することができる。
ピタキシャル層の成長に先立ち、P+型埋込層の表面に
N型不純物層を形成することにより、N−型エピタキシ
ャル成長時にP+埋込層から飛び出るP型不純物を、N
型不純物層からのN型不純物で打ち消すことができるの
で、P+型埋込層上のN−型エピタキシャル層がP型に
反転することを防止することができる。
第1図(a)〜(d)は本発明の一実施例を示す製造工
程順序図である。 1・・・P型シリコン基板、2a、2b・・・N+埋込
層、3・・・シリコン酸化膜、4a、4b・・・P+埋
込層、5・・・薄いシリコン酸化膜、6・・・N型不純
物層、7・・・N−型エピタキシャル層。
程順序図である。 1・・・P型シリコン基板、2a、2b・・・N+埋込
層、3・・・シリコン酸化膜、4a、4b・・・P+埋
込層、5・・・薄いシリコン酸化膜、6・・・N型不純
物層、7・・・N−型エピタキシャル層。
Claims (1)
- P型半導体基板上にバイポーラ型半導体素子を形成する
半導体装置の製造方法において、前記P型半導体基板上
にN^−型エピタキシャル層を形成するに先立ち前記P
型半導体基板上のP^+埋込層上にN型不純物をイオン
注入し、前記P^+埋込層の表面にN型不純物層を選択
形成する前処理工程を備えることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19669588A JPH0244732A (ja) | 1988-08-05 | 1988-08-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19669588A JPH0244732A (ja) | 1988-08-05 | 1988-08-05 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0244732A true JPH0244732A (ja) | 1990-02-14 |
Family
ID=16362052
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19669588A Pending JPH0244732A (ja) | 1988-08-05 | 1988-08-05 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0244732A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013058644A (ja) * | 2011-09-08 | 2013-03-28 | Ricoh Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-08-05 JP JP19669588A patent/JPH0244732A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013058644A (ja) * | 2011-09-08 | 2013-03-28 | Ricoh Co Ltd | 半導体装置の製造方法 |
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