JPS5863166A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関する。
従来、大型トランジスタ、５ＣＲ（８ｉ １１ｅａｎＣ
ｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）、Ｓ Ｒ（
５ｉｌｉｃｏｎＲｅｃｔｉｆｉｅｒ ）、ＲＣＴＴ （
Ｒｅｖｅｒｃｅ ＣｏｎｄｕｃｔｉｏｎＴｒｉｏｄｅ
Ｔｈｙｒｌｓｔｏｒ ） ）ＲＣＤＴ（Ｒｅｖｅｒｃｅ
ＣｏｎｄｕｅｔｉｏｎＤｉｏｄｅ Ｔｈｙｒｉａｔｏｒ
）等は、例えばｎ型基板を用いた場合この基板にＰ−
Ｎ７−Ｎ”−Ｐ導電型の順に半導体層を形成し、凡−、
Ｎ＋半導体層で高耐圧部を形成するようにしている。
ｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）、Ｓ Ｒ（
５ｉｌｉｃｏｎＲｅｃｔｉｆｉｅｒ ）、ＲＣＴＴ （
Ｒｅｖｅｒｃｅ ＣｏｎｄｕｃｔｉｏｎＴｒｉｏｄｅ
Ｔｈｙｒｌｓｔｏｒ ） ）ＲＣＤＴ（Ｒｅｖｅｒｃｅ
ＣｏｎｄｕｅｔｉｏｎＤｉｏｄｅ Ｔｈｙｒｉａｔｏｒ
）等は、例えばｎ型基板を用いた場合この基板にＰ−
Ｎ７−Ｎ”−Ｐ導電型の順に半導体層を形成し、凡−、
Ｎ＋半導体層で高耐圧部を形成するようにしている。
而して、大型トランジスタの場合には、Ｎ−半導体層を
所定の抵抗率に設定し、幅を最小値に設定することによ
って電流増幅率ｈＦつの減少を防止してコレクターエミ
ッタ間の飽和電圧を所定値にし・かつ、高耐圧化を図っ
ている。また、ＳＣＲ，Ｓ Ｒ，ＲＣＴＴ、 ＲＣＤＴ
等は、前述の構成の他に高耐圧部にパンチスルータイプ
方式の構成を採用している。しかし、逆に大型のトラン
ジスタ、ＳＣＲＸＳ Ｒ、ＲＣＴＴ、 ＲＣＤＴ （例
えば、７６−、ウェハ１枚が１波レツトの場合）等は、
ウェハにこれらの素子を形成する際に破壊するのを防止
して最終製品の歩留を向上させるため、ウェハの肉厚を
所定値以上に設定（例えば、７６＋ｍφのウェハの場合
には４００±４０μｍの肉厚）する必要がある。このた
め、例えば、ｎ型基板にＮ＋ｖｏ半導体層を気相成長に
よ多形成すると、Ｐ型不純物の拡散を深く行って基板に
残存するＮ−半導体層の厚さを制御する手段が採用され
ている。この場合、最終的に形成されるＮ−半導体層の
幅は、Ｎ”Ｖ、半導体層の抵抗率及びその厚さとＰ型不
純物の拡散深さによって決定される。Ｐ半導体層とＮ＋
ｖｒＯｋ半導体層の接合部の不純物濃度及びＮ−半導体
層とＮ＋ｖｏ半導体層の接合部の不純物濃度の制御は、
大型デバイスの設計上重要な要素である。しかしながら
、前述のようにＮ＋Ｖｏ半導体層を気相成長によ多形成
するものでは、Ｐ半導体層とＮ＋ｖｏ半導体層の接合部
の不純物濃度の制御は容易であるが、Ｎ＋ｖａ半導体層
とＮ−半導体層の接合部の不純物濃度の制御は極めて難
しい。
所定の抵抗率に設定し、幅を最小値に設定することによ
って電流増幅率ｈＦつの減少を防止してコレクターエミ
ッタ間の飽和電圧を所定値にし・かつ、高耐圧化を図っ
ている。また、ＳＣＲ，Ｓ Ｒ，ＲＣＴＴ、 ＲＣＤＴ
等は、前述の構成の他に高耐圧部にパンチスルータイプ
方式の構成を採用している。しかし、逆に大型のトラン
ジスタ、ＳＣＲＸＳ Ｒ、ＲＣＴＴ、 ＲＣＤＴ （例
えば、７６−、ウェハ１枚が１波レツトの場合）等は、
ウェハにこれらの素子を形成する際に破壊するのを防止
して最終製品の歩留を向上させるため、ウェハの肉厚を
所定値以上に設定（例えば、７６＋ｍφのウェハの場合
には４００±４０μｍの肉厚）する必要がある。このた
め、例えば、ｎ型基板にＮ＋ｖｏ半導体層を気相成長に
よ多形成すると、Ｐ型不純物の拡散を深く行って基板に
残存するＮ−半導体層の厚さを制御する手段が採用され
ている。この場合、最終的に形成されるＮ−半導体層の
幅は、Ｎ”Ｖ、半導体層の抵抗率及びその厚さとＰ型不
純物の拡散深さによって決定される。Ｐ半導体層とＮ＋
ｖｒＯｋ半導体層の接合部の不純物濃度及びＮ−半導体
層とＮ＋ｖｏ半導体層の接合部の不純物濃度の制御は、
大型デバイスの設計上重要な要素である。しかしながら
、前述のようにＮ＋Ｖｏ半導体層を気相成長によ多形成
するものでは、Ｐ半導体層とＮ＋ｖｏ半導体層の接合部
の不純物濃度の制御は容易であるが、Ｎ＋ｖａ半導体層
とＮ−半導体層の接合部の不純物濃度の制御は極めて難
しい。
例えば、７６■φ、肉厚４００±４０μｍ１抵抗率１０
０〜１５０ΩαのＮ型シリコン単結晶基板を用いてＮ−
半導体）？Ｊを２４０±１０μｍ幅形成し必要がある。
０〜１５０ΩαのＮ型シリコン単結晶基板を用いてＮ−
半導体）？Ｊを２４０±１０μｍ幅形成し必要がある。
ＷのためにはＮ”Ｖ、半導体層は６０〜８０μｍの厚さ
に形成しなければならない。しかしながら、現在の気相
成長技術では、６０〜８０μｍｎの厚いＮ”Ｖ、半導体
層を結晶欠陥を作らずに均一に形成することは非常に難
しい。特にマウンド欠陥がエピタキシャル成長の際に発
生する。
に形成しなければならない。しかしながら、現在の気相
成長技術では、６０〜８０μｍｎの厚いＮ”Ｖ、半導体
層を結晶欠陥を作らずに均一に形成することは非常に難
しい。特にマウンド欠陥がエピタキシャル成長の際に発
生する。
仮に、８０μｍの厚いＮ”Ｖ、半導体層を形成してＧ＆
拡散を７０μｍの拡散深さで施し、Ｐ−Ｎ−一虻−Ｐの
導電型の構成を有するＳＣＲを製造すると、耐圧不良や
素子の高温特性が極めて悪くなる問題がある。
拡散を７０μｍの拡散深さで施し、Ｐ−Ｎ−一虻−Ｐの
導電型の構成を有するＳＣＲを製造すると、耐圧不良や
素子の高温特性が極めて悪くなる問題がある。
本発明は、かかる点に鑑みてなされたもので、結晶欠陥
がｔｆとんどなく均一な肉厚を有するＮ＋■ｏ半導体層
を容真に形成し、素子の熱特性を高め、しかもＮ−半導
体層とＮ＋Ｖ、半導体層の接合部の濃度制御が容易であ
る半導体装置の製造方法を見出したものである。
がｔｆとんどなく均一な肉厚を有するＮ＋■ｏ半導体層
を容真に形成し、素子の熱特性を高め、しかもＮ−半導
体層とＮ＋Ｖ、半導体層の接合部の濃度制御が容易であ
る半導体装置の製造方法を見出したものである。
以下、本発明方法について説明する。
本発明方法は、所望導電型の半導体基板にこれと同導電
型の不純物をイオン八によシ導入して第１不純物領域を
形成し、次いで、この第１不純物領域の表面にエピタキ
シャル成長にょシ基板と同導電型の不純物を添加したエ
ピタキシャル成長層（Ｖｏ半導体層）を形成し、次に、
このエピタキシャル成長層に基板と反対導電型の不純物
を熱拡散せしめて第２不純物領域を形成する工程を具備
することに特徴を有する。
型の不純物をイオン八によシ導入して第１不純物領域を
形成し、次いで、この第１不純物領域の表面にエピタキ
シャル成長にょシ基板と同導電型の不純物を添加したエ
ピタキシャル成長層（Ｖｏ半導体層）を形成し、次に、
このエピタキシャル成長層に基板と反対導電型の不純物
を熱拡散せしめて第２不純物領域を形成する工程を具備
することに特徴を有する。
つまシ、イオン注入によ多形成した第１不純物領域上に
エピタキシャル成長層を形成することによシ、エピタキ
シャル成長層の肉厚を１０〜５０μｍの範囲に設定して
その濃度プロファイルを所定値に設定し、次に熱拡散に
よシ基板と反対導電型の不純物を導入して形成した第２
不純物領域と第１不純物領域との接合部の不純物濃度を
高精度に制御できる。
エピタキシャル成長層を形成することによシ、エピタキ
シャル成長層の肉厚を１０〜５０μｍの範囲に設定して
その濃度プロファイルを所定値に設定し、次に熱拡散に
よシ基板と反対導電型の不純物を導入して形成した第２
不純物領域と第１不純物領域との接合部の不純物濃度を
高精度に制御できる。
また、エピタキシャル成長層はイオン注入によって形成
された第１不純物領域上に形成する５− ことによってその肉厚を１０〜５０μｍに設定すること
ができ、その結晶性を著しく向上させることができる。
された第１不純物領域上に形成する５− ことによってその肉厚を１０〜５０μｍに設定すること
ができ、その結晶性を著しく向上させることができる。
その結果、第１不純物領域と第２不純物領域による均一
なＰ−Ｎ接合を形成せしめて、素子特性、就中熱特性を
著しく向上できる。また、エピタキシャル成長層には、
結晶欠陥がほとんどないので、大型素子を形成してもそ
の耐圧を十分に高めることができる。
なＰ−Ｎ接合を形成せしめて、素子特性、就中熱特性を
著しく向上できる。また、エピタキシャル成長層には、
結晶欠陥がほとんどないので、大型素子を形成してもそ
の耐圧を十分に高めることができる。
尚、結晶欠陥のない薄肉（１０〜５０μｍ）のエピタキ
シャル成長層を形成して上述の効果を更に高めるために
、イオン注入法による第１不純物領域の形成後に酸化す
る工程と高温で拡散せしめる工程を設けるのが望ましい
。
シャル成長層を形成して上述の効果を更に高めるために
、イオン注入法による第１不純物領域の形成後に酸化す
る工程と高温で拡散せしめる工程を設けるのが望ましい
。
ｆ
次に、本発明の実Ｗ例について説明する。
実験例１
第１図（４）に示す如く、７６■φ（１１１）、抵抗率
１００〜１５０Ω−（７）、肉厚４００±４０μｍのＮ
型シリコン単結晶基板１の表面に、イオン注入の際の衝
撃緩衝膜として厚さ約１１００１の酸６一 化膜（図示省略）を形成した後、加速電圧（Ｖ）１４０
ｋｅＶ、 ドース量（Ｑｄ）５〜ｌ０ＸＩＯｃｍの照
射条件で５ＩＰをイオン注入してＮ＋型の第１不純物領
域２を形成する。次いで、第１不純物領域２の表面に、
水素燃焼塩酸酸化によって１０００〜１１５０℃の雰囲
気下で厚さが２０００〜２００００Ｘの保護酸化膜（図
示省略）を形成する。この保護酸化膜は、次の高温拡散
処理の際に第１不純物領域２中に結晶欠陥やウィークポ
イン） （Ｗｅａｋ ｐｏｉｎｔ）が発生するのを防止
するものである。次いで、１２００〜１２８０℃の温度
で拡散処理を施し、第１不純物領域２の拡散深さを４０
〜５０μｍに設定する。
１００〜１５０Ω−（７）、肉厚４００±４０μｍのＮ
型シリコン単結晶基板１の表面に、イオン注入の際の衝
撃緩衝膜として厚さ約１１００１の酸６一 化膜（図示省略）を形成した後、加速電圧（Ｖ）１４０
ｋｅＶ、 ドース量（Ｑｄ）５〜ｌ０ＸＩＯｃｍの照
射条件で５ＩＰをイオン注入してＮ＋型の第１不純物領
域２を形成する。次いで、第１不純物領域２の表面に、
水素燃焼塩酸酸化によって１０００〜１１５０℃の雰囲
気下で厚さが２０００〜２００００Ｘの保護酸化膜（図
示省略）を形成する。この保護酸化膜は、次の高温拡散
処理の際に第１不純物領域２中に結晶欠陥やウィークポ
イン） （Ｗｅａｋ ｐｏｉｎｔ）が発生するのを防止
するものである。次いで、１２００〜１２８０℃の温度
で拡散処理を施し、第１不純物領域２の拡散深さを４０
〜５０μｍに設定する。
次に、保護酸化膜を除去した後、同図（Ｂ）に示ス如く
、シリコンのエピタキシャル成長を施シ。
、シリコンのエピタキシャル成長を施シ。
第１不純物領域２との界面の比抵抗が０．２±０．１５
０−αのエピタキシャル成長層３を厚さ４０±１０μｍ
形成する。
０−αのエピタキシャル成長層３を厚さ４０±１０μｍ
形成する。
次に、同図Ｃ）に示す如く、１２００〜１２６０℃の雰
囲気でＧａを封管拡散またはイオン注入せしめて、エピ
タキシャル成長層３の表面及び基板１の裏面からＰ型の
第２不純物領域４を形成する。第２不純物領域４の拡散
深さは、第１不純物領域２とエピタキシャル成長層３に
よって形成された耐半導体層が５０±１５μｍの厚さま
で残存するように設定する。また、第２不純物領域４と
第１不純物領域２の接合部の濃度が８×１０１６〜７×
１０１７ｃＩｎ−３（Ｎ＋不純物濃度）に表るようにＰ
型不純物の拡散を施す。
囲気でＧａを封管拡散またはイオン注入せしめて、エピ
タキシャル成長層３の表面及び基板１の裏面からＰ型の
第２不純物領域４を形成する。第２不純物領域４の拡散
深さは、第１不純物領域２とエピタキシャル成長層３に
よって形成された耐半導体層が５０±１５μｍの厚さま
で残存するように設定する。また、第２不純物領域４と
第１不純物領域２の接合部の濃度が８×１０１６〜７×
１０１７ｃＩｎ−３（Ｎ＋不純物濃度）に表るようにＰ
型不純物の拡散を施す。
次いで、同図（Ｄ）に示す如く、耐型不純物の選択拡散
を施し、ダイオード部を構成する第３不純物領域５を第
２不純物領域４の表面から第１不純物領域２に達する拡
散深さで形成する。
を施し、ダイオード部を構成する第３不純物領域５を第
２不純物領域４の表面から第１不純物領域２に達する拡
散深さで形成する。
次いで、基板１の裏面側の第２不純物領域２内に所定間
隔を設けてＮ＋型不純物の選択拡散を施してＳＣＲ部の
エミッタ領域となる第４．第５不純物領域６，７を形□
成して、第２図に示す如き濃度プロファイルを有する半
導体装置互を得る。なお、５，６．７の不純物領域は、
熱酸化膜をマスクにして同時に熱拡散によって形成する
。
隔を設けてＮ＋型不純物の選択拡散を施してＳＣＲ部の
エミッタ領域となる第４．第５不純物領域６，７を形□
成して、第２図に示す如き濃度プロファイルを有する半
導体装置互を得る。なお、５，６．７の不純物領域は、
熱酸化膜をマスクにして同時に熱拡散によって形成する
。
このようにして製造された半導体装置互では、第２図に
示す濃度プロファイルから明らかなように、第１不純物
領域２の濃度曲線（Ｉ）は極めて急峻な立ち上がシを示
し、第１不純物領域２と第２不純物領域４との間に所定
の不純物濃度で均一なＰ−Ｎ接合が形成されておシ、極
めて熱特性に優れた素子が形成されていることが確認さ
れた。
示す濃度プロファイルから明らかなように、第１不純物
領域２の濃度曲線（Ｉ）は極めて急峻な立ち上がシを示
し、第１不純物領域２と第２不純物領域４との間に所定
の不純物濃度で均一なＰ−Ｎ接合が形成されておシ、極
めて熱特性に優れた素子が形成されていることが確認さ
れた。
実験例２
第１不純物領域を形成するための Ｐのイオン注入を、
Ｎ２と０２の比が５〜５０チでＮ２＝５±０、５１７ｍ
の条件の酸化性雰囲気で行う以外は実験例１と同様の工
程を経て製造し九３０００Ｖ−１５０ＯＡ。
Ｎ２と０２の比が５〜５０チでＮ２＝５±０、５１７ｍ
の条件の酸化性雰囲気で行う以外は実験例１と同様の工
程を経て製造し九３０００Ｖ−１５０ＯＡ。
０ＲＣＴＴ型の半導体装置と、５１Ｐのイオン注入後に
拡散温度よシ低い温度で酸化した後に高温で拡散処理を
施す工程以外は実験例１と同様の工程を経て製造した３
０００Ｖ−１５００ＡＯＲＣＴＴ型の半導体装置の素
子特性を調べたところ、イオン注入法による第１不純物
領域２の形成後にエ９− ビタキシャル成長層３の形成工程を具備しない従来の方
法によって製造されたＲＣＴＴ型の半導体装置の素子特
性よシも遥かに優れていることを確認した。
拡散温度よシ低い温度で酸化した後に高温で拡散処理を
施す工程以外は実験例１と同様の工程を経て製造した３
０００Ｖ−１５００ＡＯＲＣＴＴ型の半導体装置の素
子特性を調べたところ、イオン注入法による第１不純物
領域２の形成後にエ９− ビタキシャル成長層３の形成工程を具備しない従来の方
法によって製造されたＲＣＴＴ型の半導体装置の素子特
性よシも遥かに優れていることを確認した。
以上説明した如く、本発明に係る半導体装置の製造方法
によれば、結晶欠陥がｌｔとんどなく均一な肉厚を有す
るＮ″Ｖｏ半導体層を形成して素子の熱特性を向上させ
ることができると共に、Ｎ＋ｖｏ半導体層とＮ−半導体
層の接合部の濃度制御を容易に行うことができる等顕著
な効果を奏するものである。
によれば、結晶欠陥がｌｔとんどなく均一な肉厚を有す
るＮ″Ｖｏ半導体層を形成して素子の熱特性を向上させ
ることができると共に、Ｎ＋ｖｏ半導体層とＮ−半導体
層の接合部の濃度制御を容易に行うことができる等顕著
な効果を奏するものである。
一ヶ
第１図囚乃至同図（Ｄ）は、本発明の実−′例／を工・
Ｍ 程順に示す説明図、第２図は、同実Ｗ例１の半導体装置
の濃度プロファイルを示す特性図である。 １・・・基板、２・・・第１不純物領域、３・・・エピ
タキシャル成長層、４・・・第２不純物領域、５・・・
第３不純物領域、６・・・第４不純物領域、７・・・第
５不純物領域、互・・・半導体装置。 １０−
Ｍ 程順に示す説明図、第２図は、同実Ｗ例１の半導体装置
の濃度プロファイルを示す特性図である。 １・・・基板、２・・・第１不純物領域、３・・・エピ
タキシャル成長層、４・・・第２不純物領域、５・・・
第３不純物領域、６・・・第４不純物領域、７・・・第
５不純物領域、互・・・半導体装置。 １０−
Claims (1)
- １導電型の半導体基板の片面側にイオン注入によって該
基板よ）高濃度でかつ同導電型の第１不純物領域を形成
する工程と、該第１不純物領域上に同導電型のエピタキ
シャル成長層を形成する工程と、前記基板と反対導電製
の不純物拡散を施して前記第１不純物領域と前記基板領
域とが残存するように前記基板の両面側から第２不純物
領域を形成する工程と、前記第１不純域に対向する前記
第２不純物領域内に前記基板と同導電型の第４の不純物
領域を形成する工程とを具備することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16133481A JPS5863166A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16133481A JPS5863166A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5863166A true JPS5863166A (ja) | 1983-04-14 |
Family
ID=15733103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16133481A Pending JPS5863166A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5863166A (ja) |
-
1981
- 1981-10-09 JP JP16133481A patent/JPS5863166A/ja active Pending
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