JPS62106664A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62106664A JPS62106664A JP24735585A JP24735585A JPS62106664A JP S62106664 A JPS62106664 A JP S62106664A JP 24735585 A JP24735585 A JP 24735585A JP 24735585 A JP24735585 A JP 24735585A JP S62106664 A JPS62106664 A JP S62106664A
- Authority
- JP
- Japan
- Prior art keywords
- silicon layer
- polycrystalline silicon
- emitter
- uniform
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分骨〕
この発明は、多結晶シリコン層から不純物を拡散してエ
ミッタ領域を形成する半導体装置の製造方法に関するも
のである。
ミッタ領域を形成する半導体装置の製造方法に関するも
のである。
従来、多結晶シリコン層からの不純物拡散を利用したｎ
ｐｎ型トラシシスタのエミッタ形成方法としては第３図
（ａ）〜（ｃ）に示すものがあったつこれらの図におい
て、１はｐ型基板、２はｎ＋型型埋ココ・クク層、３は
ｐ＋＋分離領域、４はｎ＋＋コレクタ領域、５はロ型エ
ピタキンヤル層、６は酸化膜、７はエミッタ拡散窓、８
は不純物を含まない（ツノドープ）多結晶シリコン層、
９は■）型ベース領域、１０１よホトし・ジス１−１１
１ｂはｎＩ型エミ・ツタ領域である。
ｐｎ型トラシシスタのエミッタ形成方法としては第３図
（ａ）〜（ｃ）に示すものがあったつこれらの図におい
て、１はｐ型基板、２はｎ＋型型埋ココ・クク層、３は
ｐ＋＋分離領域、４はｎ＋＋コレクタ領域、５はロ型エ
ピタキンヤル層、６は酸化膜、７はエミッタ拡散窓、８
は不純物を含まない（ツノドープ）多結晶シリコン層、
９は■）型ベース領域、１０１よホトし・ジス１−１１
１ｂはｎＩ型エミ・ツタ領域である。
次にエミツタの形成方法について説明する。
Ｙず、ｎ＋＋埋込コレクタ層２を形成したＰ型基板１上
にｎ型エビタキンヤル層５を形成ずろ。次に、ｐ＋＋分
離領域３．ｎ′型コレクタ領域４゜ｐ型ベース領域９を
形成する。次に、全面に酸化膜６を形成した後、この酸
化膜６の工・ソヂノグを行ってエミッタ拡散窓７を開口
後１．ツノドープの多結晶シリコン層８を形成ずろ、２
次いで、多結晶シリコン層８の全面に不純物である、例
丸ば砒素（Ａｓ）のイオン注入を行う（第３図（ａ））
。次に、２ノツト〜ゴの多結晶シリコン層８上にホトＬ
−レスト１０をバクーンニングした後、このホトレジス
ト故用の多結晶シリコン領域以外を除去する（第３図（
ｂ））。次いで、ホレリス１−１０を除去後、熱処理を
施して多結晶シリコン層８ｂから砒素の拡散を行い、践
いｎ＋型エミッタ領域１１ｂ（ｎ＋型不純物領域）を形
成４”る（第３図（Ｃ））。
にｎ型エビタキンヤル層５を形成ずろ。次に、ｐ＋＋分
離領域３．ｎ′型コレクタ領域４゜ｐ型ベース領域９を
形成する。次に、全面に酸化膜６を形成した後、この酸
化膜６の工・ソヂノグを行ってエミッタ拡散窓７を開口
後１．ツノドープの多結晶シリコン層８を形成ずろ、２
次いで、多結晶シリコン層８の全面に不純物である、例
丸ば砒素（Ａｓ）のイオン注入を行う（第３図（ａ））
。次に、２ノツト〜ゴの多結晶シリコン層８上にホトＬ
−レスト１０をバクーンニングした後、このホトレジス
ト故用の多結晶シリコン領域以外を除去する（第３図（
ｂ））。次いで、ホレリス１−１０を除去後、熱処理を
施して多結晶シリコン層８ｂから砒素の拡散を行い、践
いｎ＋型エミッタ領域１１ｂ（ｎ＋型不純物領域）を形
成４”る（第３図（Ｃ））。
乙のようにして形成したエミッタ接合部の拡大図を第４
図に示す。
図に示す。
従来の方法による多結晶シリコン層８ｂからの不純物拡
散ではエミッタ拡散窓７の酸化膜段差のため、第４図に
示すようにエミ・ツタ中央部の多結晶シリコン膜厚１１
に比へエミッタ周辺部の多結晶シリコン膜厚１２が大き
くなるため、単結晶シリコン面に到達する砒素が減少し
、形成されるｎ″型不純物層の濃度が減少する。したが
って、エミッタ接合面が不均一となり、ベース幅が不均
一になるという欠点があった。
散ではエミッタ拡散窓７の酸化膜段差のため、第４図に
示すようにエミ・ツタ中央部の多結晶シリコン膜厚１１
に比へエミッタ周辺部の多結晶シリコン膜厚１２が大き
くなるため、単結晶シリコン面に到達する砒素が減少し
、形成されるｎ″型不純物層の濃度が減少する。したが
って、エミッタ接合面が不均一となり、ベース幅が不均
一になるという欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、エミッタ拡散窓上の多結晶シリ
コン膜厚が均一になるように多結晶シリコン層のエツチ
ングを行った後、不純物のイオン注入を行うことにより
工５ ツタ接合面が均一となり、ベース幅が均一にてき
る半導体装置の製造方法を提供することを目的としてい
る。
ためになされたもので、エミッタ拡散窓上の多結晶シリ
コン膜厚が均一になるように多結晶シリコン層のエツチ
ングを行った後、不純物のイオン注入を行うことにより
工５ ツタ接合面が均一となり、ベース幅が均一にてき
る半導体装置の製造方法を提供することを目的としてい
る。
この発明にかかる半導体装置の製造方法は、基板上に形
成された拡散領域上に拡散用開口窓が形成された酸化膜
をマスクとして、前記拡散用開口窓にのみ均一な膜厚で
形成された多結晶シリコン層からの不純物のイオン注入
を行った後、熱処理を施して前記拡散領域内に均一な深
さの拡散領域を形成するものである。
成された拡散領域上に拡散用開口窓が形成された酸化膜
をマスクとして、前記拡散用開口窓にのみ均一な膜厚で
形成された多結晶シリコン層からの不純物のイオン注入
を行った後、熱処理を施して前記拡散領域内に均一な深
さの拡散領域を形成するものである。
この発明においては、拡散用開口窓内に均一な膜厚の多
結晶シリコン層が形成されることから、この多結晶シリ
コン層を通して注入される不純物イオンの濃度ムラがな
くなり、均一の深さに拡散領域が形成される。
結晶シリコン層が形成されることから、この多結晶シリ
コン層を通して注入される不純物イオンの濃度ムラがな
くなり、均一の深さに拡散領域が形成される。
第１図（、）〜（ｃ）はこの発明の一実施例を示す断面
図で、１〜１０は第３図と同じものである。
図で、１〜１０は第３図と同じものである。
次に形成方法について説明する。まず、第１図（ａ）に
示すように、第３図と同様の工程を経て酸化膜６にエミ
ッタ拡散窓７を形成した後、全面にノンドープの多結晶
シリコン層８を形成する。その後、全面にホトレジスト
タ タ拡散窓７の部分の酸化膜段差をなくす。この時、多結
晶シリコン層８の膜厚は従来より厚くシく之１．０μｍ
）、表面の段差を緩和する。
示すように、第３図と同様の工程を経て酸化膜６にエミ
ッタ拡散窓７を形成した後、全面にノンドープの多結晶
シリコン層８を形成する。その後、全面にホトレジスト
タ タ拡散窓７の部分の酸化膜段差をなくす。この時、多結
晶シリコン層８の膜厚は従来より厚くシく之１．０μｍ
）、表面の段差を緩和する。
次に反応性イオンエツチングを行い、ホトレジスト
し、第１図（ｂ）のようにエミッタ拡散窓７内に多結晶
シリコンＦＪ８ｂを形成する。この時、ホトレジスト ートがほぼ等しくなるように条件を選択する。次に第１
図（ｅ）のように全面に不純物である、例えば砒素イオ
ンを注入後、熱処理を施してｎ＋型エミッタ領域１１ｂ
を形成する。
シリコンＦＪ８ｂを形成する。この時、ホトレジスト ートがほぼ等しくなるように条件を選択する。次に第１
図（ｅ）のように全面に不純物である、例えば砒素イオ
ンを注入後、熱処理を施してｎ＋型エミッタ領域１１ｂ
を形成する。
このようにして形成したエミッタ接合部は、第２図に拡
大し一〇示すように多結晶シリコン層８ｂがエミッタ拡
散窓７内に均一の厚さで形成されることから、ｎ＋型エ
ミッタ領域１１ｂの膜厚も均一に形成されろ。
大し一〇示すように多結晶シリコン層８ｂがエミッタ拡
散窓７内に均一の厚さで形成されることから、ｎ＋型エ
ミッタ領域１１ｂの膜厚も均一に形成されろ。
なお、上記実施例ではｎｐｎｌ・ランジスタについて説
明したがｐ ｎ ｐ ｈランノスク，抵抗であってもよ
い。また多結晶シリコンＩＪ８ｂへの注入不純物は砒素
（Ａｓ）に限らず燐ＣＰ）でも上記実施例と同様の効果
を奏する。
明したがｐ ｎ ｐ ｈランノスク，抵抗であってもよ
い。また多結晶シリコンＩＪ８ｂへの注入不純物は砒素
（Ａｓ）に限らず燐ＣＰ）でも上記実施例と同様の効果
を奏する。
乙の発明は以上説明しｔコとおり、エミッタ拡散窓内へ
の多結晶シリコン層を均一な膜厚に形成ずろことにより
、不純物イオンの注入後の熱処理において拡散される不
純物領域を均一な深さに形成できる。（ツたがって、エ
ミッタ面積の小さい素子でもエミッタ接合面が均一に形
成でき、エミッタ面積の小さい素子のｈｐε （電流増
幅率）低下を防止できろ。またｈｐｓのコレクク電流特
性のエミッタ面積による影響の小さい半導体装置が得ら
れろ効果がある。
の多結晶シリコン層を均一な膜厚に形成ずろことにより
、不純物イオンの注入後の熱処理において拡散される不
純物領域を均一な深さに形成できる。（ツたがって、エ
ミッタ面積の小さい素子でもエミッタ接合面が均一に形
成でき、エミッタ面積の小さい素子のｈｐε （電流増
幅率）低下を防止できろ。またｈｐｓのコレクク電流特
性のエミッタ面積による影響の小さい半導体装置が得ら
れろ効果がある。
第１図（ａ）〜（ｃ）は乙の発明の一実施例を示す工程
断面図、第２図はその工Ｅツタ接合部を拡大して示した
断面図、第３図（ａ）〜（ｅ）は従来の半導体装置の製
造方法を示す工程断面図、第４図はそのエミッタ接合部
を拡大しで示した断面図である。 図において、１はｐ型基板、２はｎ＋型埋込コレクタ層
、３はｐ＋型分離領域、４はｎ＋型コレクク領域、５は
ｎ型エピタキシャル層、６は酸化膜、７はｘｉミッタ散
窓、８，８ａ、８ｂは多結晶ンリコノ層、９はｐ型ベー
ス領域、１０はホトレジスト である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 第３図
断面図、第２図はその工Ｅツタ接合部を拡大して示した
断面図、第３図（ａ）〜（ｅ）は従来の半導体装置の製
造方法を示す工程断面図、第４図はそのエミッタ接合部
を拡大しで示した断面図である。 図において、１はｐ型基板、２はｎ＋型埋込コレクタ層
、３はｐ＋型分離領域、４はｎ＋型コレクク領域、５は
ｎ型エピタキシャル層、６は酸化膜、７はｘｉミッタ散
窓、８，８ａ、８ｂは多結晶ンリコノ層、９はｐ型ベー
ス領域、１０はホトレジスト である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 第３図
Claims (1)
- 基板上に形成された拡散領域上に拡散用開口窓が形成さ
れた酸化膜をマスクとして、前記拡散用開口窓内にのみ
均一な膜厚で多結晶シリコン層を形成し、この多結晶シ
リコン層から不純物のイオン注入を行った後、熱処理を
施して前記拡散領域内に均一な深さの拡散領域を形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24735585A JPS62106664A (ja) | 1985-11-05 | 1985-11-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24735585A JPS62106664A (ja) | 1985-11-05 | 1985-11-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62106664A true JPS62106664A (ja) | 1987-05-18 |
Family
ID=17162181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24735585A Pending JPS62106664A (ja) | 1985-11-05 | 1985-11-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62106664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153730A (ja) * | 1994-11-29 | 1996-06-11 | Nec Yamagata Ltd | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117775A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61136267A (ja) * | 1984-12-07 | 1986-06-24 | Nec Corp | バイポ−ラ半導体装置 |
-
1985
- 1985-11-05 JP JP24735585A patent/JPS62106664A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117775A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61136267A (ja) * | 1984-12-07 | 1986-06-24 | Nec Corp | バイポ−ラ半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153730A (ja) * | 1994-11-29 | 1996-06-11 | Nec Yamagata Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05160355A (ja) | ツインウェルを有するｃｍｏｓの製造方法 | |
| JPS59217364A (ja) | 半導体装置の製法 | |
| JPS62106664A (ja) | 半導体装置の製造方法 | |
| JPS63207177A (ja) | 半導体装置の製造方法 | |
| JPH02305464A (ja) | 半導体集積回路の製造方法 | |
| JPH06216140A (ja) | 狭ベース効果を除去するためのトランジスタプロセス | |
| JP2594697B2 (ja) | 半導体装置の製造方法 | |
| JPH02122669A (ja) | 半導体装置の製造方法 | |
| JPH04186724A (ja) | 半導体装置の製造方法 | |
| JPH03180029A (ja) | 半導体装置の製造方法 | |
| JPH0744183B2 (ja) | 半導体装置の製造方法 | |
| JPH0132669B2 (ja) | ||
| JPH02305466A (ja) | 半導体集積回路の製造方法 | |
| JPH0233932A (ja) | 半導体装置の製造方法 | |
| JPH04309226A (ja) | 半導体装置の製造方法 | |
| JPH0497534A (ja) | 半導体装置の製造方法 | |
| JPH03201477A (ja) | 半導体集積回路の製造方法 | |
| JPH01194361A (ja) | 半導体装置の製造方法 | |
| JPH04116863A (ja) | 半導体装置の製造方法 | |
| JPH02305467A (ja) | 半導体集積回路の製造方法 | |
| JPH02159035A (ja) | 集積回路装置 | |
| JPH03280548A (ja) | Ｎｐｎトランジスタの製造方法 | |
| JPH0244732A (ja) | 半導体装置の製造方法 | |
| JPS60262465A (ja) | プレ−ナ型トランジスタの製造方法 | |
| JPH03201476A (ja) | 半導体集積回路の製造方法 |